JP2006500711A - メモリ・アレイを有するic用更新制御回路 - Google Patents
メモリ・アレイを有するic用更新制御回路 Download PDFInfo
- Publication number
- JP2006500711A JP2006500711A JP2004538839A JP2004538839A JP2006500711A JP 2006500711 A JP2006500711 A JP 2006500711A JP 2004538839 A JP2004538839 A JP 2004538839A JP 2004538839 A JP2004538839 A JP 2004538839A JP 2006500711 A JP2006500711 A JP 2006500711A
- Authority
- JP
- Japan
- Prior art keywords
- memory device
- update
- memory
- memory cells
- row
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
- G11C11/40603—Arbitration, priority and concurrent access to memory cells for read/write or refresh operations
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
- G11C11/405—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh with three charge-transfer gates, e.g. MOS transistors, per cell
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
- G11C11/40615—Internal triggering or timing of refresh, e.g. hidden refresh, self refresh, pseudo-SRAMs
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/16—Multiple access memory array, e.g. addressing one storage element via at least two independent addressing line groups
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C2211/401—Indexing scheme relating to cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C2211/406—Refreshing of dynamic cells
- G11C2211/4061—Calibration or ate or cycle tuning
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C2211/401—Indexing scheme relating to cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C2211/406—Refreshing of dynamic cells
- G11C2211/4067—Refresh in standby or low power modes
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
Abstract
Description
更新制御回路によって生成された更新アドレスは、異なるメモリブロックに対して並行して供給され得る。異なるブロック間の選択は、それらのブロックのうちの1つにおいて、更新を一度に有効状態にする更新有効信号の特定ビットを介して行われる。好適には、ブロックは、更新される行アドレスの連続アドレス空間が実現されるように、順次、更新のためにアクティブ状態にされる。
一つの実施形態において、更新信号生成、クロック同期化、及び更新有効状態化等の上記全機能は、更新制御回路6によって、特に、更新制御回路6の部位61において、提供される。
Claims (22)
- メモリ・デバイスであって、
多数のメモリ・セル、複数の第1及び第2ビット線、並びに複数の第1及び第2ワード線を有するメモリ・セル・アレイであって、前記多数のメモリ・セルの各々のメモリ・セルは、前記複数の第1ビット線のうちの1つの第1ビット線、前記複数の第2ビット線のうちの1つの第2ビット線、前記複数の第1ワード線のうちの1つの第1ワード線、及び前記複数の第2ワード線のうちの1つの第2ワード線に接続され、
前記多数のメモリ・セルの各々のメモリ・セルは、外部ポートによって、前記複数の第1ワード線のうちの1つの第1ワード線及び前記複数の第1ビット線のうちの1つの第1ビット線を介してアクセス可能であり、かつ、内部ポートによって、前記複数の第2ワード線のうちの1つの第2ワード線及び前記複数の第2ビット線のうちの1つの第2ビット線を介してアクセス可能であり、
前記外部ポートは、外部データ・アクセスのために、前記多数のメモリ・セルのうちの1つのメモリ・セルを選択するように、入力信号を受信する入力端子に接続される、メモリ・セル・アレイと、
更新制御信号を生成して、前記内部ポートを介して、前記多数のメモリ・セルのうちの1つのメモリ・セルにアクセスし、前記多数のメモリ・セルの各々のメモリ・セルの更新を実行する更新制御ユニットと、
を備えるメモリ・デバイス。 - 請求項1に記載のメモリ・デバイスにおいて、前記多数のメモリ・セルの各々のメモリ・セルは、
前記複数の第1ワード線のうちの1つの第1ワード線及び前記複数の第1ビット線のうちの1つの第1ビット線に接続された第1選択トランジスタと、
前記複数の第2ワード線のうちの1つの第2ワード線及び前記複数の第2ビット線のうちの1つの第2ビット線に接続された第2選択トランジスタと、
前記第1選択トランジスタ及び前記第2選択トランジスタに接続された蓄積ノードと、
を備える、メモリ・デバイス。 - 請求項2に記載のメモリ・デバイスにおいて、前記多数のメモリ・セルの各々のメモリ・セルは、
ドレイン/ソース経路及びゲート端子を有する蓄積トランジスタであって、前記ドレイン/ソース経路は、前記第1及び前記第2選択トランジスタに接続され、前記ゲート端子は、基準電位に接続される、蓄積トランジスタを備える、メモリ・デバイス。 - 請求項1に記載のメモリ・デバイスにおいて、
前記外部ポートは、アドレス信号、読出し動作又は書込み動作を決定する信号、データ・クロック信号、及びデバイス選択信号のうちの1つを受信するように構成された入力端子に接続される、メモリ・デバイス。 - 請求項4に記載のメモリ・デバイスにおいて、
前記内部ポートは、前記アドレス信号、読出し動作又は書込み動作を決定する前記信号、及び前記デバイス選択信号からは隠蔽されている、メモリ・デバイス。 - 請求項1に記載のメモリ・デバイスは、
第1センス・アンプ・バンクであって、前記複数の第1ビット線の各々の第1ビット線は、該第1センス・アンプ・バンクの1つのセンス・アンプに接続される、第1センス・アンプ・バンクと、
前記第1センス・アンプ・バンクの各々のセンス・アンプを、外部端子へのデータ読出し、及び外部端子からのデータ書込みのうちの一方を実行するために選択可能である列デコーダと、
を備える、メモリ・デバイス。 - 請求項6に記載のメモリ・デバイスは、
第2センス・アンプ・バンクであって、前記複数の第2ビット線の各々の第2ビット線は、該第2センス・アンプ・バンクの1つのセンス・アンプに接続され、かつ、多数の該アンプが、メモリ・セルの行の更新を実行するために選択される、第2センス・アンプ・バンクを備える、メモリ・デバイス。 - 請求項1に記載のメモリ・デバイスは、
外部データ入力及び出力を同期させるためのシステム・クロック信号を受信する第1クロック端子と、
基準クロック信号を受信する第2クロック端子と、
前記システム・クロック信号又は前記基準クロック信号のうちの一方と同期した更新クロック信号を出力する同期回路と、
を備える、メモリ・デバイス。 - 請求項8に記載のメモリ・デバイスは、
前記更新クロックによって制御され、かつ更新されるメモリ・セルの行の行アドレスを生成する更新アドレス・カウンタを備える、メモリ・デバイス。 - 請求項1に記載のメモリ・デバイスはコンテンション検出回路を備え、
前記コンテンション検出回路は、前記外部ポートを介して、外部読出し又は書き込みアクセスに応答して行アドレスを受信し、かつ、更新されるメモリ・セルの行の更新アドレスを受信し、前記更新アドレスが前記行アドレスに等しい場合、前記コンテンション検出回路は更新を抑制する、メモリ・デバイス。 - 請求項1に記載のメモリ・デバイスにおいて、前記メモリ・セル・アレイは、少なくとも2つのメモリ・セル・ブロックを備え、前記ブロックには、並行して更新行アドレスが供給され、前記更新制御回路は、前記ブロックの各々に対して別々の更新有効信号を生成し、前記ブロックの一方の更新動作に引き続き、前記ブロックの他方の更新動作を実行する、メモリ・デバイス。
- メモリ・デバイスであって、
複数のメモリ・セルを有するメモリ・セル・アレイであって、前記複数のメモリ・セルの各々のメモリ・セルは、第1ポートを介して、及び第2ポートを介して、アクセス可能であり、前記第1及び第2ポートのうちの前記第1ポートだけが、前記複数のメモリ・セルのうちの1つのメモリ・セルを選択する外部アドレス信号によってアクセス可能である、メモリ・セル・アレイと、
更新制御信号を生成して、前記第2ポートを介して前記複数のメモリ・セルを更新するように構成された更新制御回路と、
を備えるメモリ・デバイス。 - 請求項12に記載のメモリ・デバイスは、
前記複数のメモリ・セルの一部にアクセスするための更新アドレスと、外部読出し又は書込み動作を行うために、前記複数のメモリ・セルの一部のうちの少なくとも1つのメモリ・セルにアクセスするためのアドレスと、を受信するコンテンション検出回路であって、前記複数のメモリ・セルの一部に対する更新動作を抑制するコンテンション検出回路を備える、メモリ・デバイス。 - 請求項13に記載のメモリ・デバイスにおいて、更新動作が、複数のメモリ・セルの別の一部に対して実行される、メモリ・デバイス。
- 請求項13に記載のメモリ・デバイスにおいて、前記複数のメモリ・セルの一部は、メモリ・セルの行である、メモリ・デバイス。
- 請求項12に記載のメモリ・デバイスにおいて、
前記更新制御回路は、システム・クロック信号及び基準クロック信号を受信し、前記更新制御回路は、更新される複数のメモリ・セルの一部の一連のアドレスを提供する更新アドレス・カウンタを有し、前記メモリ・デバイスは、通常モード及び電源切断モードを有し、前記更新アドレス・カウンタは、通常モードの間は、前記システム・クロック信号によって制御され、電源切断モードの間は、前記基準クロック信号によって制御される、メモリ・デバイス。 - 請求項16に記載のメモリ・デバイスにおいて、
前記更新制御回路は、前記通常又は電源切断モードのうちの一方に応答して、クロック信号を前記システム・クロック信号又は基準クロック信号のうちの一方と同期させる同期回路を備え、前記クロック信号は、前記更新アドレス・カウンタを制御する、メモリ・デバイス。 - 請求項16に記載のメモリ・デバイスにおいて、前記基準クロック信号は、前記システム・クロック信号に比べてより低い周波数を有する、メモリ・デバイス。
- 請求項12に記載のメモリ・デバイスにおいて、前記複数のメモリ・セルの各々のメモリ・セルは、
前記複数の第1ワード線のうちの1つの第1ワード線及び前記複数の第1ビット線のうちの1つの第1ビット線に接続された第1選択トランジスタと、
前記複数の第2ワード線のうちの1つの第2ワード線及び前記複数の第2ビット線のうちの1つの第2ビット線に接続された第2選択トランジスタと、
前記第1選択トランジスタ及び前記第2選択トランジスタに接続された蓄積ノードと、
を備える、メモリ・デバイス。 - メモリ・デバイスであって、
行に配列された多数のメモリ・セルを有するメモリ・セル・アレイと、
外部アドレスに応答して、前記行のうちの1つをアクティブ状態にする第1行デコーダと、
内部アドレスに応答して、前記行のうちの1つをアクティブ状態にする第2行デコーダと、
前記第2行デコーダによってアクティブ状態にされた行のメモリ・セルを更新する更新制御回路と、
を備えるメモリ・デバイス。 - 請求項20に記載のメモリ・デバイスにおいて、
前記更新制御回路は、前記第1行デコーダによってアクティブ状態にされた行と、前記第2行デコーダによってアクティブ状態にされた行とが同一の行である場合、更新動作を抑制するコンテンション検出回路を備える、メモリ・デバイス。 - 請求項20に記載のメモリ・デバイスであって、
前記メモリ・セルの各々は、第1ワード線を介して前記第1行デコーダに接続された第1選択トランジスタと、別のワード線を介して前記第2行デコーダに接続された第2選択トランジスタと、前記第1及び第2選択トランジスタに接続された蓄積ノードと、を備える、メモリ・デバイス。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US10/065,195 US7002867B2 (en) | 2002-09-25 | 2002-09-25 | Refresh control circuit for ICs with a memory array |
PCT/EP2003/009448 WO2004029980A2 (en) | 2002-09-25 | 2003-08-26 | Refresh control circuit for ics with a memory array |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2006500711A true JP2006500711A (ja) | 2006-01-05 |
Family
ID=31990005
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004538839A Pending JP2006500711A (ja) | 2002-09-25 | 2003-08-26 | メモリ・アレイを有するic用更新制御回路 |
Country Status (5)
Country | Link |
---|---|
US (1) | US7002867B2 (ja) |
EP (1) | EP1543524A2 (ja) |
JP (1) | JP2006500711A (ja) |
CN (1) | CN1735944A (ja) |
WO (1) | WO2004029980A2 (ja) |
Families Citing this family (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003022672A (ja) * | 2001-07-10 | 2003-01-24 | Sharp Corp | 半導体記憶装置、携帯電子機器及び着脱式記憶装置 |
US7617356B2 (en) * | 2002-12-31 | 2009-11-10 | Intel Corporation | Refresh port for a dynamic memory |
JP4282408B2 (ja) * | 2003-08-22 | 2009-06-24 | Necエレクトロニクス株式会社 | 半導体記憶装置 |
US7366047B2 (en) * | 2005-11-09 | 2008-04-29 | Infineon Technologies Ag | Method and apparatus for reducing standby current in a dynamic random access memory during self refresh |
KR100806341B1 (ko) * | 2006-10-18 | 2008-03-03 | 삼성전자주식회사 | 부분 리프레쉬 동작을 수행하는 메모리 장치 및 방법 |
CN101727961B (zh) * | 2008-10-29 | 2013-03-06 | 中国科学院半导体研究所 | 可编程门列阵中嵌入式可重构存储器 |
TWI511236B (zh) * | 2010-05-14 | 2015-12-01 | Semiconductor Energy Lab | 半導體裝置 |
JP5932236B2 (ja) * | 2011-04-13 | 2016-06-08 | ピーエスフォー ルクスコ エスエイアールエルPS4 Luxco S.a.r.l. | 半導体装置及びシステム |
US10540099B2 (en) | 2013-12-12 | 2020-01-21 | Commissariat à l'énergie atomique et aux énergies alternatives | System for managing the wear of an electronic memory |
CN110111826B (zh) * | 2019-04-16 | 2021-04-13 | 北京空间飞行器总体设计部 | 一种航天器使用sram型fpga双口ram抗单粒子翻转加固装置 |
Citations (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6111993A (ja) * | 1984-06-28 | 1986-01-20 | Toshiba Corp | 半導体記憶装置 |
JPH087562A (ja) * | 1994-06-22 | 1996-01-12 | Nec Eng Ltd | ダイナミックランダムアクセスメモリ |
JPH10134569A (ja) * | 1996-10-24 | 1998-05-22 | Toshiba Corp | 同期型ダイナミック・ランダム・アクセス・メモリ |
JPH10283774A (ja) * | 1997-04-07 | 1998-10-23 | Mitsubishi Electric Corp | 時計内蔵型半導体集積回路装置 |
JPH1116345A (ja) * | 1997-06-23 | 1999-01-22 | Mitsubishi Electric Corp | カウンタ回路及びそれを用いた半導体メモリ装置 |
JPH11203857A (ja) * | 1998-01-05 | 1999-07-30 | Mitsubishi Electric Corp | 同期型半導体記憶装置 |
JP2000210074A (ja) * | 1999-01-21 | 2000-08-02 | Toray Ind Inc | 分解菌の馴養、馴養菌の取得方法、および有機化合物の分解方法 |
JP2001210074A (ja) * | 1999-11-16 | 2001-08-03 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
JP2001338489A (ja) * | 2000-05-24 | 2001-12-07 | Mitsubishi Electric Corp | 半導体装置 |
JP2002157880A (ja) * | 2000-11-15 | 2002-05-31 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5923593A (en) * | 1996-12-17 | 1999-07-13 | Monolithic Systems, Inc. | Multi-port DRAM cell and memory system using same |
KR100420827B1 (ko) | 1998-09-30 | 2004-03-02 | 인피니온 테크놀로지스 아게 | 이중-포트 메모리 셀 |
JP4056173B2 (ja) | 1999-04-14 | 2008-03-05 | 富士通株式会社 | 半導体記憶装置および該半導体記憶装置のリフレッシュ方法 |
JP4090165B2 (ja) * | 1999-11-22 | 2008-05-28 | 富士通株式会社 | 半導体記憶装置 |
JP2001243772A (ja) * | 2000-02-29 | 2001-09-07 | Fujitsu Ltd | ダイナミック・ランダム・アクセス・メモリ(dram) |
US6430098B1 (en) | 2000-05-16 | 2002-08-06 | Broadcom Corporation | Transparent continuous refresh RAM cell architecture |
US6545935B1 (en) * | 2000-08-29 | 2003-04-08 | Ibm Corporation | Dual-port DRAM architecture system |
-
2002
- 2002-09-25 US US10/065,195 patent/US7002867B2/en not_active Expired - Fee Related
-
2003
- 2003-08-26 JP JP2004538839A patent/JP2006500711A/ja active Pending
- 2003-08-26 WO PCT/EP2003/009448 patent/WO2004029980A2/en active Application Filing
- 2003-08-26 CN CN03825094.2A patent/CN1735944A/zh active Pending
- 2003-08-26 EP EP03775142A patent/EP1543524A2/en not_active Withdrawn
Patent Citations (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6111993A (ja) * | 1984-06-28 | 1986-01-20 | Toshiba Corp | 半導体記憶装置 |
JPH087562A (ja) * | 1994-06-22 | 1996-01-12 | Nec Eng Ltd | ダイナミックランダムアクセスメモリ |
JPH10134569A (ja) * | 1996-10-24 | 1998-05-22 | Toshiba Corp | 同期型ダイナミック・ランダム・アクセス・メモリ |
JPH10283774A (ja) * | 1997-04-07 | 1998-10-23 | Mitsubishi Electric Corp | 時計内蔵型半導体集積回路装置 |
JPH1116345A (ja) * | 1997-06-23 | 1999-01-22 | Mitsubishi Electric Corp | カウンタ回路及びそれを用いた半導体メモリ装置 |
JPH11203857A (ja) * | 1998-01-05 | 1999-07-30 | Mitsubishi Electric Corp | 同期型半導体記憶装置 |
JP2000210074A (ja) * | 1999-01-21 | 2000-08-02 | Toray Ind Inc | 分解菌の馴養、馴養菌の取得方法、および有機化合物の分解方法 |
JP2001210074A (ja) * | 1999-11-16 | 2001-08-03 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
JP2001338489A (ja) * | 2000-05-24 | 2001-12-07 | Mitsubishi Electric Corp | 半導体装置 |
JP2002157880A (ja) * | 2000-11-15 | 2002-05-31 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
Also Published As
Publication number | Publication date |
---|---|
US20040057315A1 (en) | 2004-03-25 |
WO2004029980A2 (en) | 2004-04-08 |
CN1735944A (zh) | 2006-02-15 |
WO2004029980A3 (en) | 2004-07-08 |
US7002867B2 (en) | 2006-02-21 |
EP1543524A2 (en) | 2005-06-22 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
TWI303422B (en) | Dynamic semiconductor memory with improved refresh mechanism | |
JP4229674B2 (ja) | 半導体記憶装置及びその制御方法 | |
US7447098B2 (en) | Semiconductor memory device having complete hidden refresh function | |
US6862205B2 (en) | Semiconductor memory device | |
KR100682436B1 (ko) | 메모리 | |
US6219292B1 (en) | Semiconductor memory device having reduced power requirements during refresh operation by performing refresh operation in a burst method | |
US7336555B2 (en) | Refresh control circuit of pseudo SRAM | |
US6542426B2 (en) | Cell data protection circuit in semiconductor memory device and method of driving refresh mode | |
KR20040038740A (ko) | 반도체 기억 장치 및 그 제어 방법 | |
US5590080A (en) | Dynamic random access memory with variable sense-amplifier drive capacity | |
JP2004348916A (ja) | 半導体記憶装置及びその制御方法 | |
KR20060054822A (ko) | 셀프-리프레쉬 동작을 제어하는 로직 엠베디드 메모리 및그것을 포함하는 메모리 시스템 | |
JP2006500711A (ja) | メモリ・アレイを有するic用更新制御回路 | |
JP2004103209A (ja) | 動作電圧を選択的に供給し、一時的に供給を中断する同期式dramのビットラインセンスアンプ駆動制御回路及び方法 | |
US7327631B2 (en) | Semiconductor memory device and method of operating semiconductor memory device | |
JP2001084762A (ja) | 半導体メモリ装置 | |
KR100793671B1 (ko) | 반도체 기억 장치 및 프리차지 방법 | |
KR100429348B1 (ko) | 용이하게 특성을 평가할 수 있는 반도체 기억 장치 | |
KR20010102846A (ko) | 동기형 반도체 기억 장치 | |
KR100512369B1 (ko) | 센스 엠프 선택 회로 및 센스엠프 선택 방법 | |
JPH08297969A (ja) | ダイナミック型半導体記憶装置 | |
JP2004185686A (ja) | 半導体記憶装置 | |
JP2004110885A (ja) | 半導体記憶装置 | |
US6360294B1 (en) | Device and method for simultaneously reading/rewriting a dynamic random-access memory cell using a plurality of amplifiers and isolation circuitry | |
JP2000149551A (ja) | 半導体記憶装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070129 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070508 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070808 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080527 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20080826 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20080902 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080929 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090401 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090626 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20091222 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100422 |
|
A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20100610 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20100716 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20100716 |
|
RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20100818 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20100818 |
|
A912 | Re-examination (zenchi) completed and case transferred to appeal board |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20101126 |