CN1735944A - 用于具有存储器阵列的集成电路的刷新控制电路 - Google Patents

用于具有存储器阵列的集成电路的刷新控制电路 Download PDF

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Abstract

一种用于具有存储器阵列的集成电路的刷新控制电路，它是一种具有经两个不同的端口可被访问的存储单元的阵列的IC。经端口的一个执行读/写操作。经另一端口执行存储单元的刷新。在一个实施例中，另一端口仅内部地用于存储器阵列。

Description

用于具有存储器阵列的集成电路的刷新控制电路
技术领域
本发明通常涉及具有存储器阵列的集成电路。具体地，本发明涉及一种用于刷新阵列的单元的刷新电路。
背景技术
集成电路可以包括动态随机访问存储单元(DRAM)的阵列。DRAM单元包括用于存储例如表示逻辑“0”或“1”的电荷的存储电容器。因为寄生电流路径引起存储于单元电容器中的电荷泄露，不得不定期刷新电荷。同一存储单元的两次刷新事件之间的时间被称为保持时间。设置保持时间以使存储电容器常常具有足够的电荷，以使它通过读出放大器能被检测。通常执行刷新操作以用于存储单元阵列中的存储单元的全部行。在一个刷新周期过程中，读出、放大存储于行的存储单元中的信息，并回写进存储单元。DRAM的存储单元的尺寸是小的，从而为动态存储器提供基于单独芯片的高容量单元。然而，刷新操作是耗时的，并且降低了DRAM的操作。
从前面的讨论，期望提供一种减小对性能的不利影响的刷新方案。
发明内容
本发明通常涉及一种具有多端口存储单元的存储器阵列的集成电路。更具体地，本发明涉及多端口存储单元的刷新。在一个实施例中，存储器阵列包括双端口存储单元。经访问端口之一执行对特定存储单元的外部访问。另一访问端口不能被外部信号访问，并被从外部隐藏。另一端口执行存储单元阵列的刷新。特定存储单元耦合至第一访问端口，从而读或写数据信号。存储单元也耦合至第二端口，以被刷新。
在一个实施例中，存储装置的外部接口可以与SRAM装置相比较。本发明的存储装置的接口不需要来自存储器外部装置的刷新。然而，因为使用动态存储器，内部地执行刷新操作，并被传送至***的环境。
尽管存储器装置的内部结构使用动态存储单元，作为本发明的一个优点，可以获得SRAM功能。存储单元具有两个选择晶体管，其连接单元的存储节点至第一和第二端口。经端口之一执行来自外部的读和写操作。经存储单元的另一端口执行刷新。
提供具体设置以从外部环境隐藏内部刷新操作。具体地，争用检测过程监控读/写访问和刷新操作是否取决于存储单元的特定行。如果读写访问的行地址和刷新操作的行地址相同，抑制刷新操作以用于该特定行，并且读/写访问优选越过刷新操作。在对存储单元的读/写访问过程中，固有地刷新存储单元位于其中的行。在争用情况中，可以保持刷新操作空闲，或可替代地，仅跳过刷新，以用于读/写访问的行，并执行对同一周期中的下一行的刷新操作。
发明的另一方面是操作刷新地址计数器的刷新地址时钟器信号的产生，在存储器装置的正常操作模式中，对存储器装置的输入端提供时钟信号。通常，与***时钟信号同步提供数据信号。在功率降低(power-down)模式过程中，为了节省功率，可能不存在时钟信号。在功率降低模式过程中，切换刷新操作至参考时钟信号，该参考时钟信号通常也被提供至存储器装置。通过石英振荡器可以产生参考时钟。可以认为石英振荡器的频率低于***时钟的频率。刷新控制电路具有合适的装置，以基于正常操作模式是可操作的还是功率降低模式是可操作的，使刷新操作与***时钟或与参考时钟同步。
存储器装置可以具有用于数据读/写操作和刷新操作的单独读出放大器。用于读/写操作的读出放大器连接至存储单元的第一端口，并连接至***数据输入/输出电路。读/写读出放大器连接至能够选择能够响应列地址信号的读出放大器的至少一个的列解码器，从而建立对***输入/输出电路的数据路径。一起激励刷新读出放大器，使得可以每次刷新存储单元的行。
通过有限状态机产生控制刷新操作的次序的多个信号的特定定时，并将其分配至存储单元阵列和刷新行解码器。
可以并行地对不同的存储器块提供由刷新控制电路产生的刷新地址。通过每次允许块的一个中的刷新的刷新允许信号的具***来在不同块之间进行选择。优选地，一个接一个地激励块以用于刷新，从而获得被刷新的行地址的连续地址空间。
附图说明
图1示出了依据本发明一个实施例的存储器阵列的方块图。
图2示出了依据本发明一个实施例的刷新控制电路的功能方块图。
图3示出了依据本发明一个实施例控制刷新操作的时钟信号和刷新允许信号的定时。
图4示出了依据本发明的替代实施例的存储器阵列。
图5示出了依据本发明一个实施例的存储单元。
具体执行方式
图1示出了依据本发明的一个实施例的存储单元13的阵列100的方块图。该阵列可以是IC的一部分，比如芯片上***(SOC)。其它类型的IC，比如存储IC也是有用的。该阵列包括一组存储单元。通过列方向15上的位线83和行方向16上的字线14互连存储单元。位线耦合至读出放大器85以方便存储器访问。第一和第二位线耦合至读出放大器以形成位线对。存储器阵列可以具有多于一个的组。优选地，对于多组阵列，组的个数等于2n，其中n是整数。组的其它个数也是有用的。
在一个实施例中，将组分成第一和第二块1和2，每一块具有通过列方向上的位线83和行方向上的字线14互连的多个存储单元。以开放式位线体系结构设置存储单元。在开放式位线体系结构中，来自每一块的位线耦合至同一读出放大器。其它的存储器体系结构，比如折叠的位线也是有用的。例如，位线对的位线在折叠的位线体系结构中彼此临近。在一个实施例中，存储器阵列包括双端口存储单元。存储单元耦合至第一和第二位线以及第一和第二字线。同样地，存储单元的行耦合至第一和第二字线14a-b，并且存储单元的列耦合至第一和第二位线83a-b。可替代地，存储器阵列包括具有多于两个端口的存储单元。
第一和第二字线耦合至第一和第二行解码器11a-b。在一个实施例中，第一块的字线耦合至第一和第二行解码器11a1-b1，并且第二块的字线耦合至第一第二行解码器11a2-b2。尽管如分开毗邻的解码器说明了第一和第二字线解码器，但可以理解，解码器可以是多段，其中交替的段来自各自的第一和第二解码器。这种结构有利地允许解码器段与各自的字线对准。通过第一行解码器激励第一字线，并通过行解码器激励第二字线。
具有多个读出放大器的第一和第二读出放大器组85a-b耦合至第一和第二位线以方便存储器访问。存储单元的第一位线耦合至第一读出放大器组，同时存储单元的第二位线耦合至第二读出放大器组。
读出放大器耦合至存储单元的两个第一或第二位线以形成位线对。存储器元件从位线对的一个(选择的位线)中选择出，同时其它位线用作参考位线。在一个实施例中，以开放式位线结构体系设置存储器阵列。在开放式位线结构体系中，位线对的位线在不同的存储器块中。例如，读出放大器耦合至来自第一块的第一位线，并耦合至来自第二块的第二位线。提供以其它类型的位线结构体系设置的存储器阵列，比如开放式或开放折叠式也是有用的。
在一个实施例中，存储单元的第一端口用作访问端口，而第二端口用作刷新端口。刷新操作对存储器阵列是完全内部的。通过提供专用刷新端口，存储器阵列可以获得***级上的SRAM功能，同时利用动态存储器用于信息存储。由于多端口DRAM单元小于SRAM单元的尺寸，它们的使用有利地导致减小的芯片尺寸。
为了执行存储器访问，比如读/写访问，通过各自的控制输入端口7提供合适的外部信号。例如，响应信号线71上的地址信号ADR、信号线72上的读/写信号R/W以及信号线74上的芯片选择信号CS操作第一行解码器。对于同步存储器***，可以在信号线73上提供***时钟信号CLK。可替代地，没有需用于同步***的CLK信号。访问对应于ADR的存储单元。在一个实施例中，在信号线75上可以提供例如来自振荡器的交替OSC时钟信号。
对于读访问，在第一位线上可用访问存储于存储单元中的信息，并在第一读出放大器组的读出放大器中将其读出。通过列解码器收集读出放大器的输出，从而正向发送读出放大器的输出信号至***电路3，其驱动去向输出信号端31的数据。对于写操作，将输入数据提供至输入端32，并通过数据通路将其分配回选择的存储单元。读出放大器也连接至第二存储单元块中的第一位线，其起参考位线的作用。尽管如分开的端子说明了输入和输出端，可以理解，可以代替地提供单独的双向端子。
存储于阵列的存储单元中的电荷随时间耗散，并需要被刷新以维持存储的数据。在一个实施例中，刷新操作同步刷新存储单元的列。为了执行对行的刷新，第二或刷新行解码器激励被刷新的行的刷新字线。例如，刷新第一块中的行。通过第二放大器组或刷新放大器组的读出以及向被刷新行的第二组的存储单元的回写，读存储于行的存储单元中的信息。第二组的第二位线用作用于读出放大器组的参考刷新位线。
通过刷新控制电路6产生执行刷新操作的控制信号。结合附图2-3说明依据本发明的一个实施例的刷新操作。刷新允许信号RE表示刷新操作的激励。两个连续刷新周期之间的时间被称为保持时间。保持时间R可以是固定的。在这种情况下，在确定泄漏量的试验测量过程中，在制造存储器之后可以设置保持时间，从而很好地调谐保持时间的设置。通过例如熔丝63可以永久地程序化，用于保持时间的设置值。通过例如阵列中的参考放电路径，也可将保持时间的控制设置为动态的。当经过放电路径的电荷超过阀值，激励刷新允许脉冲RE。在一个实施例中，放电路径包括具有与阵列的存储单元类似设计的参考存储单元。用于确定保持时间的其它技术也是有用的。
通过刷新地址计数器64产生被刷新的存储单元的行的地址PADR。时钟信号CLK′提供用于刷新地址计数器64的计数脉冲。通过刷新允许信号RE允许刷新地址计数器64。在一个实施例中，刷新计数器基于***时钟CLK计数周期(例如通过CLK信号控制刷新)。在可替代的实施例中，当功率降低模式过程中***时钟是禁止的时(例如，功率降低信号PD＝1)，通过参考振荡器提供振荡器时钟OSC，优选地石英振荡器控制刷新地址计数器64。在一个实施例中，石英振荡器时钟OSC具有比***时钟CLK低得多的频率，并可以包括相比较于***时钟CLK的周相移动。在刷新周期(RE＝1)过程中会出现从正常操作至功率降低模式(PD＝1)或反之从功率降低至正常操作(PD＝0)的切换。在这种情况下，刷新时钟CLK′将与***时钟CLK或石英振荡器时钟OSC同步，从而确保没有误差地完成刷新操作。如果不能获得刷新地址计数器时钟CLK′和时钟源CLK或OSC的同步，在刷新过程中会跳过存储单元的具体行，并且可能破坏存储的信息。
在备用模式(STBY＝1)过程中，IC被全部关闭，并且它不能期望地保持信息的存储。在IC的备用过程中，停止刷新信号产生。
在一个实施例中，具体地在刷新控制电路6的部分61中，通过刷新控制电路6提供包括刷新信号产生、时钟同步和刷新允许的全部上面的功能性。
如图3所示，可以提供刷新允许信号作为连续的激励脉冲和空闲部分，可替代地，刷新允许信号的激活脉冲是较短的，并且优选在保持时间间隔上平均分配。激活脉冲的周期等于保持时间。在保持时间间隔R过程中，全部存储单元需要被刷新。例如，当存储器装置的N行被刷新时，存在刷新允许信号的N个激活脉冲，优选地在保持时间周期R上分布的等距时刻处。
刷新地址RADR表示当前执行在存储单元的行上的刷新操作。例如，刷新地址行解码器12允许行16的字线14b，从而并行放大器组86中的刷新放大器输出存储于行16的存储单元中的电荷。组86中的放大器放大从行16接收的小的信号。在充分的放大之后，将放大的信号回写到行16的存储单元，并且字线14b是禁止的。当同时或在相同的时钟周期中，通过供给至外部地址线71的地址ADR请求读/写访问时，在刷新控制电路6的功能块65中发生持续检测和处理。在这种情况中，当外部地址ADR的行部分和刷新地址PADR相同时，抑制用于存储单元的具体行(例如行16)的刷新，并基于读/写信号R/W的状态执行读数据或写数据。刷新部分可能是空闲的，或可以在不同行上执行刷新，优选地，具有增加一个的地址的下一行。可替代地，也可能刷新存储单元的另一列。由于当将一条信息读出或写进行的存储单元的一个(例如，行16的存储器元件13)时，由于向连接至放大器组85的读出放大器位线输出具体行的全部存储单元的内容的事实，该连接检测的方案是可能的。相比于刷新操作，即使在读周期过程中，也将通过放大器组放大的信号回写进各自的存储单元。
在一个实施例中，通过有限状态机66执行具体行上的刷新操作的信号的具体定序。单独线上的刷新控制信号包括例如预充电控制、解码器选择、n-沟道晶体管读出放大器部分的选择和p-沟道晶体管读出放大器部分的选择。控制信号的另一定序也是有用的。控制信号的定序可以与时钟信号同相或时钟信号异相。不得不相应地采用线路争用检测。存在于信号线上的各自刷新控制信号越过合适的信号路径被传送至图1的存储器装置中的适当的电路元件，从而如上面说明地执行刷新操作。
如图1所示，存储单元阵列包括被分成两个不同块的组。以开放式位线体系结构设置第一和第二块。利用其它类型的位线体系结构，比如折叠式，设置组也是有用的。提供具有多组的阵列也是有用的。作为例证，如图4所示，可将阵列组成四块存储单元111、112、113、114，每一块具有n行存储器元件。例如，n等于256。提供等于其它值的n也是有用的。优选地，n等于2x，其中x是整数。可以以开放式位线体系结构设置一组的存储单元。其它类型的位线体系结构，比如折叠式也是有用的。
并行供给在刷新控制块67中产生的刷新地址PADR至全部组111-114。在一个实施例中，通过不同的刷新允许信号RE0、RE1、RE2和RE3分别允许一组中的刷新操作。在一个实施例中，每次仅激励刷新允许信号之一。可替代地，同时激励全部或一些刷新允许信号。例如，通过提供全部或一些公共刷新允许信号便利该操作。每次刷新多于一个的组增大了刷新性能。然而，性能的增大需要更多的峰值功率。在一个实施例中，选择刷新以最佳化性能和功率需要。
图5示出了依据本发明的一个实施例的双端口存储单元。存储单元包括存储晶体管115。存储晶体管115的栅电极连接至参考电势，例如阳极电源VDD。存储晶体管115的漏源路径的一端连接至选择晶体管116，其栅电极连接至字线40，并且它的漏源路径的另一端连接至位线83。存储晶体管115的漏源路径的其它端连接至第二选择晶体管117，其栅电极连接至字线42，并且它的漏源路径的另一端连接至位线84。在一个实施例中，存储单元的全部晶体管是n-FET。提供p-FET或n型-FET和p型-FET的组合也是有用的。可替代地，存储晶体管115可被存储电容器取代。其它类型的多端口存储单元也是有用的。
结合各种有用或可替代的实施例依据具体示出和说明了本发明，本领域的熟练技术人员可以理解可以对本发明进行各种修改和改变，只要其不脱离其精神和范围。因此参考实施例的上面说明不能确定本发明的范围，只参考附加权利要求确定它们的范围，包括任何等价物。

Claims (22)

1、一种存器器装置，包括：
存储单元阵列，具有多个存储单元、第一和第二位线以及第一和第二字线，所述存储单元的每一个耦合至所述第一位线之一、所述第二位线之一、所述第一字线之一和所述第二字线之一；
所述存储单元的每一个可以经所述第一字线之一和所述第一位线之一被外部端口访问，并且所述存储单元的每一个可以经所述第二字线之一和所述第二位线之一被内部端口访问；
所述外部端口连接至输入端，以接收输入信号，从而选择用于外部数据访问的所述存储单元之一；以及
刷新控制单元，所述刷新控制单元产生刷新控制信号以访问所述存储单元之一，从而经所述内部端口执行所述存储单元的相应之一的刷新。
2、如权利要求1所述的存储器装置，其中所述存储单元的每一个包括：
耦合至所述第一字线之一和所述第一位线之一的第一选择晶体管；
耦合至所述第二字线之一和所述第二位线之一的第二选择晶体管；以及
连接至所述第一选择晶体管和所述第二选择晶体管的存储节点。
3、如权利要求2所述的存储器装置，其中所述存储单元的每一个包括：
存储晶体管，具有漏/源路径和栅极端子，所述漏/源路径连接至所述第一和所述第二选择晶体管；以及
所述栅极端子连接至参考电势。
4、如权利要求1所述的存储器装置，其中所述外部端口连接至输入端，所述输入端用于接收地址信号、确定读和写操作的信号、数据时钟信号以及装置选择信号之一。
5、如权利要求4所述的存储器装置，其中对于所述地址信号、所述确定读或写操作的信号以及所述装置选择信号，隐藏所述内部端口。
6、如权利要求1所述的存储器装置，包括：
第一组的读出放大器，其中所述第一位线的每一个连接至所述第一组的所述读出放大器之一；
列解码器，其中可以选择所述第一组的所述读出放大器的单个，以对外部端口执行一次数据读出；以及
从外部端口的数据写入。
7、如权利要求6所述的存储器装置，包括：
第二组的读出放大器，其中所述第二位线的每一个连接至所述第二组的所述读出放大器之一，以及，选择多个所述放大器以执行存储单元的行的刷新。
8、如权利要求1的存储器装置，包括：
第一时钟端子，接收***时钟信号，从而同步外部数据输入和输出；
第二时钟端子，接收参考时钟信号，以及
同步电路，输出与所述***时钟或所述参考时钟信号之一同步的刷新时钟信号。
9、如权利要求8所述的存储器装置，包括：
刷新地址计数器，产生被刷新的存储单元的行的行地址，所述地址计数器由所述刷新时钟所控制。
10、如权利要求1所述的存储器装置，包括：
争用检测电路，所述争用检测电路响应通过所述外部端口的外部读或写访问接收行地址，并接收用于被刷新的存储单元的行的刷新地址，如果所述刷新地址等于所述行地址，所述争用检测电路抑制刷新。
11、如权利要求1所述的存储器装置，其中所述存储单元阵列包括至少两块存储单元，所述块具有并行的刷新行地址，所述刷新控制电路产生用于所述块的每一个的单独刷新允许信号，以在用于所述块的另一个的刷新操作之后执行用于所述块之一的刷新操作。
12、一种存储器装置，包括：
具有存储单元的存储单元阵列，所述存储单元的每一个可以经第一端口和第二端口访问，通过外部地址信号，仅所述第一端口和第二端口的第一端口可访问，以选择所述存储单元之一；以及
刷新控制电路，该刷新控制电路用于产生经所述第二端口刷新所述存储单元的刷新控制信号。
13、如权利要求12所述的存储器装置，包括：
争用检测电路，接收为访问所述存储单元的子集的刷新地址和为访问存储单元的所述子集的所述存储单元的至少一个的地址，以用于外部读和写操作，所述争用检测电路抑制用于所述存储器元件的所述子集的刷新操作。
14、如权利要求13所述的存储器装置，其中执行刷新操作以用于存储单元的另一子集。
15、如权利要求13所述的存储器装置，其中存储器元件的所述子集是存储单元的行。
16、如权利要求12所述的存储器装置，其中所述刷新控制电路接收***时钟信号和参考时钟信号，所述刷新控制电路具有刷新地址计数器，以提供用于被刷新的存储单元的子集的地址的次序，所述存储器装置具有正常模式和功率降低模式，其中在正常模式过程中通过所述***时钟信号控制所述刷新地址计数器，并在功率降低模式过程中通过所述参考时钟信号控制所述刷新地址计数器。
17、如权利要求16所述的存储器装置，其中所述刷新控制电路包括响应所述正常或功率降低模式之一使时钟信号与所述***时钟或参考时钟同步的同步电路，其中所述时钟信号控制所述刷新地址计数器。
18、如权利要求16所述的存储器装置，其中所述参考时钟信号具有低于所述***时钟信号的频率。
19、如权利要求12所述的存储器装置，其中所述存储单元的每一个包括：
耦合至所述第一字线之一和所述第一位线之一的第一选择晶体管，耦合至所述第二字线之一和所述第二位线之一的第二选择晶体管；以及
连接至所述第一选择晶体管和所述第二选择晶体管的存储节点。
20、一种存储器装置，包括：
存储单元阵列，具有以行设置的多个存储单元；
第一行解码器，响应外部地址激励所述行的至少一个；
第二行解码器，响应内部地址激励所述行的至少一个；以及
刷新控制电路，刷新通过所述第二行解码器激励的行的存储单元。
21、如权利要求20所述的存储器装置，其中所述刷新控制电路包括当被所述第一行解码器激励的行与被第二行解码器激励的行是相同的行时抑制刷新操作的争用检测电路。
22、如权利要求20所述的存储器装置，其中所述存储单元的每一个包括经第一字线连接至第一行解码器的第一选择晶体管和经另一字线连接至第二行解码器的第二选择晶体管以及耦合至第一和第二选择晶体管的存储节点。
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