JP2006324674A - Ｓｔｉ構造を有する半導体素子及びその製造方法 - Google Patents

Abstract

【課題】ＳＴＩ構造を有する半導体素子及びその製造方法を提供する
【解決手段】活性領域を定義する上部トレンチと、前記上部トレンチと連通するように前記上部トレンチの下部でラウンド状の断面プロファイルを有する下部トレンチが形成されている半導体基板と、前記半導体基板の上部トレンチ及び下部トレンチ内に形成されている素子分離膜と、を備え、前記素子分離膜は、前記上部トレンチ内にのみ形成され、前記上部トレンチの内壁をスペーサ形態に覆っている第１絶縁膜と、前記第１絶縁膜によって取り囲まれた状態で前記上部トレンチ内に埋め込まれている第２絶縁膜と、前記下部トレンチ内で所定形状のボイドを画定するように、前記下部トレンチの内側壁を覆っている第３絶縁膜と、を備える。
【選択図】図２Ｈ

Description

本発明は、本発明は、半導体集積回路素子及びその製造方法に係り、特に、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）構造を有する半導体素子及びその製造方法に関する。

近年、半導体素子の集積度が上昇するにつれて、互いに隣接した素子を電気的に隔離させるための素子分離技術の重要性が増している。高集積半導体素子の製造工程において、素子分離技術として広く採用されているＳＴＩ形成工程では、半導体基板に活性領域を画定するトレンチを形成し、そのトレンチ内部を絶縁物質で埋め込んで素子分離膜を形成する。

高集積化された半導体素子の製造のための多様なスケーリング技術によって、ＣＭＯＳ素子のフィーチャーサイズが７０ｎｍまたはそれ以下に小さくすることが可能となりつつあるが、ＳＴＩ構造の形成は、さらに困難になっている。

一般的に、ＳＴＩを利用した素子分離工程では、ＳＴＩトレンチ内に絶縁物質を良好に埋め込むために、ＳＴＩトレンチの側壁に正の傾きを有するテーパ状に形成されるようにＳＴＩトレンチを形成する。すなわち、ＳＴＩトレンチ上部の幅が下部の幅よりも大きくなるように、トレンチ側壁にテーパ状に形成される。しかし、素子サイズの縮小によって、ＳＴＩトレンチのアスペクト比が上昇し、上昇したアスペクト比を有するＳＴＩトレンチの底部の形状が突起状を呈し、電気的素子分離特性が低下してしまい、ウェーハ上の位置によっては、ＳＴＩトレンチの底部の形状及び深さが不均一になるという問題がある。

また、通常の素子分離工程では、ＳＴＩトレンチを形成した後、その内部に絶縁物質を埋め込む前にトレンチ側壁を酸化させる工程が伴う。通常、前記トレンチ側壁の酸化工程と同時に基板の活性領域も酸化により消耗される。その結果、十分な工程マージンを確保できる活性領域の有効面積の確保がさらに困難になる。さらに、トレンチ側壁の酸化時に、トレンチ入口近辺での過度な酸化によって、それに隣接した活性領域に形成されるコンタクトパッドまたはソース／ドレイン領域で抵抗が増大し、セルトランジスタの電流を減少させる。この結果、トランジスタなどの単位素子の特性が低下したり、素子の誤動作を引き起こしたりする原因となる。

本発明は、前記従来の問題点を解決するために成されたものであって、安定した素子分離特性を提供しつつ、効果的にＨＥＩＰ（Ｈｏｔ Ｅｌｅｃｒｏｎ Ｉｎｄｕｃｅｄ Ｐｕｎｃｈｔｈｒｏｕｇｈ）を抑制し、活性領域の面積を増大させることができる素子分離構造を有する半導体素子を提供することを目的とする。

また、本発明は、活性領域の酸化による消耗を抑制しつつ、トレンチの埋め込みが容易に行われ、安定した素子分離構造を有する半導体素子の製造方法を提供することを目的とする。

前記目的を達成するための本発明に係る半導体素子は、活性領域を定義する上部トレンチと、前記上部トレンチと連通するように前記上部トレンチの下部でラウンド状の断面プロファイルを有する下部トレンチが形成されている半導体基板と、前記半導体基板の上部トレンチ及び下部トレンチ内に形成されている素子分離膜と、を備える。

前記素子分離膜は、前記上部トレンチ内にのみ形成されており、前記上部トレンチの内壁をスペーサ形態に覆っている第１絶縁膜と、前記第１絶縁膜により取り囲まれた状態で前記上部トレンチ内に埋め込まれている第２絶縁膜と、前記下部トレンチ内で所定形状のボイドを限定するように、前記下部トレンチの内側壁を覆っている第３絶縁膜と、を備える。

望ましくは、前記上部トレンチは、前記上部トレンチの上端部における第１幅よりも前記下部トレンチに近接した前記上部トレンチの下端部における第２幅の方が小さく、前記下部トレンチの最大幅である第３幅は、前記第２幅より大きいことを特徴とする請求項１に記載の半導体素子。

さらに望ましくは、前記素子分離膜は、前記半導体基板の主面上で第１方向に延長される長軸と、前記第１方向に対して垂直方向に延長される短軸とを有する島形状の複数の活性領域を限定するように前記半導体基板に形成され、前記活性領域の短軸方向で前記第３幅は、前記第１幅より小さい。また、前記活性領域の長軸方向で前記第３幅は、前記第１幅より大きく形成される。

望ましくは、前記上部トレンチは、テーパ状に形成されている内側壁を有する。

前記目的を達成するための本発明に係る半導体製造方法は、半導体基板の所定領域をエッチングして上部トレンチを形成する段階と、前記上部トレンチの側壁に絶縁スペーサを形成する段階と、前記絶縁スペーサをエッチングマスクとして前記上部トレンチの底面を等方性ドライエッチングし、前記上部トレンチの下部で前記上部トレンチと互いに連通させて、ラウンド状の断面プロファイルを有する下部トレンチを形成する段階と、前記上部トレンチ及び下部トレンチ内に素子分離用の絶縁膜を埋め込む段階と、を含む。

望ましくは、前記上部トレンチを形成する段階では、前記上部トレンチの上端部おける第１幅が上部トレンチの下端部における第２幅より大きくなるように、前記半導体基板を異方性ドライエッチングし、前記下部トレンチを形成する段階では、等方性ドライエッチング法を利用する。

さらに望ましくは、前記下部トレンチを形成する段階は、前記絶縁スペーサを形成する段階の後、真空破壊なしにインシチュで行なわれる。

本発明に係る半導体素子によれば、安定した素子分離特性を提供しつつ、効果的にＨＥＩＰを抑制し、活性領域の面積を増大させることができる素子分離構造を提供することができる。

また、本発明に係る半導体素子の製造方法によれば、ＳＴＩ技術を利用して半導体基板に活性領域を定義する素子分離膜を形成する。前記素子分離膜は、半導体基板の所定領域をエッチングして形成された上部トレンチと、前記上部トレンチの下部で上部トレンチと互いに連通され、ラウンド状の断面プロファイルを有する下部トレンチとから構成されるＳＴＩトレンチ内に形成される。前記ＳＴＩトレンチのうち上部トレンチは、正の傾きにテーパ状に形成された側壁を備えることによって、その内部に素子分離用の絶縁膜を埋め込む時の埋め込み特性が優秀である。

また、素子分離用の絶縁膜の蒸着条件によって、前記下部トレンチ内にボイドが形成されうる。前記ボイドによって、前記素子分離膜の誘電率が通常の酸化膜の場合よりさらに低くなって、誘導電荷量が少なくなる。したがって、通常の酸化膜からなる素子分離膜の場合に比べて、素子分離特性を向上させることができる。

また、本発明に係る半導体素子の製造方法によって形成された素子分離領域は、下部トレンチ部分を等方性ドライエッチング法によって形成されたラウンド状の断面プロファイルを有するように形成する。この結果、ウェーハ全面にわたって多様な位置に形成される素子分離用のトレンチの深さ偏差が大幅改善され、活性領域の面積増大及び電気的特性を向上させることができる。

また、上部トレンチの内壁に酸化膜スペーサを形成することによって、活性領域の面積増大及びＨＥＩＰ改善効果が期待され、寄生漏れ電流の減少と共に素子分離特性を改善できる。

以下、添付した図面に基づき、本発明の望ましい実施の形態を説明する。

本発明に係る半導体素子の製造方法では、ＳＴＩ技術を利用して半導体基板に活性領域を定義する素子分離膜を形成する。前記素子分離膜は、半導体基板の所定領域をエッチングして形成されたＳＴＩトレンチ内に形成される。前記ＳＴＩトレンチは、上部トレンチと、前記上部トレンチの下部で上部トレンチと連通されラウンド状の断面プロファイルを有する下部トレンチとから構成される。前記上部トレンチには、その内側壁を覆う絶縁スペーサが形成される。前記絶縁スペーサ形成のための絶縁膜エッチング工程及び前記下部トレンチ形成のためのエッチング工程は、同一チャンバ内で行われ、前記絶縁スペーサの形成後、インシチュで前記下部トレンチ形成のための等方性ドライエッチング工程を行なえる。前記絶縁スペーサ形成のための絶縁膜エッチング工程及び前記下部トレンチ形成のためのエッチング工程のために、例えばＩＣＰエッチング装置を利用できる。

図１は、半導体素子製造方法において、前記絶縁スペーサ形成のための絶縁膜エッチング工程及び前記下部トレンチ形成のためのエッチング工程時に使われるＩＣＰエッチング装置の概略的な構成が例示されている。

図１を参照すればＩＣＰエッチング装置は、装置内部にプラズマ形成空間が設けられた工程チャンバ１０を備える。工程チャンバ１０の内部下側には、処理対象の基板、すなわち、ウェーハＷを支持するサセプタ１１が設置されており、サセプタ１１には、バイアス電源１２が連結されている。工程チャンバ１０の上部には、誘電体ウィンドウ１６が設置されている。工程チャンバ１０の側壁には、反応ガスを工程チャンバ１０の内部に注入するためのガス注入口１４が形成されており、工程チャンバ１０の内部には、ガス注入口１４と連結される複数のガス分配口１５が形成されている。工程チャンバ１０の内部を所定の真空状態にするために、工程チャンバ１０の底面には、真空ポンプ１９に連結される真空吸入口１８が形成されている。誘電体ウィンドウ１６の上部には、工程チャンバ１０の内部にプラズマを生成させるためのＩＣＰアンテナ２０が設置されている。ＩＣＰアンテナ２０には、ソース電源２２が連結されてＲＦ電流が流れる。アンテナ２０を通じて流れるＲＦ電流によって磁場が発生し、その磁場の経時的な変化により工程チャンバ１０の内部には電場が誘導される。これと同時に、反応ガスがガス分配口１５を通じて工程チャンバ１０の内部に流入され、誘導された電場によって加速された電子は、衝突過程を通じて反応ガスをイオン化させて工程チャンバ１０内にプラズマを生成する。このように生成されたプラズマは、ウェーハＷ表面との化学反応を通じてウェーハＷの表面をエッチングする。

図２Ａ〜図２Ｈは、本実施形態に係る半導体素子の製造方法を説明するために、工程順序を示した断面図である。

図２Ａを参照すれば、半導体基板１００上にパッド酸化膜１０２を形成した後、その上に窒化膜１０４を形成する。その後、活性領域を定義するフォトマスクパターンを利用したフォトリソグラフィ工程によって、窒化膜１０４及びパッド酸化膜１０２をパターニングしてマスクパターン１０６を形成する。

図２Ｂを参照すれば、マスクパターン１０６をエッチングマスクとして前記半導体基板１００の露出された領域を所定の深さまでエッチングして、上部トレンチ１１０を形成する。上部トレンチ１１０形成のためのエッチング工程を行なうために、例えば、図１に例示されたＩＣＰエッチング装置を利用することができる。ＩＣＰエッチング装置を利用して、上部トレンチ１１０を形成するためのエッチング条件の一例として、半導体基板１００の表面に残留する自然酸化膜などを除去するためのＢＴ（ｂｒｅａｋｔｈｒｏｕｇｈ）工程及びメインエッチング工程を経ることができる。後続工程で、上部トレンチ１１０内に素子分離用の絶縁物質を埋め込む時、優れた埋め込み特性を確保するために前記メインエッチング時には、上部トレンチ１１０内に正の傾き（底部１１０ｂから上部トレンチを有するテーパ状の側壁１１０ａが形成されるエッチング条件を制御することが望ましい。特に望ましくは、上部トレンチ１１０の側壁１１０ａは、底面１１０ｂと側壁１１０ａがなす角度が約８８°の傾きを有するようにテーパ状に形成される。前記のようにテーパ状の側壁が形成されることによって、上部トレンチ１１０の上端部での第１幅Ｗ_１は、上部トレンチ１１０の下端部、すなわち、底面１１０ｂでの第２幅Ｗ_２より大きくなる（Ｗ_１＞Ｗ_２）。

上部トレンチ１１０を形成するためのエッチング工程を、図１に例示したようにＩＣＰエッチング装置を利用して行なう場合、ソース電源２２及びバイアス電源１２がそれぞれオン状態を維持しながらエッチング工程が行なわれる。図１に例示したようなＩＣＰエッチング装置を利用するＢＴ工程は、次のような条件下で行うことができる。エッチング雰囲気の圧力：２０ｍＴ、ソース電源：６００Ｗ、バイアス電源：１０００Ｗ、エッチング雰囲気ガス及びその流量：ＣＦ_４（５０ｓｃｃｍ）／Ａｒ（１５０ｓｃｃｍ）、エッチング時間：１１秒。なお、この条件は、単に例示的なものに過ぎず、形成しようとする素子の種類、サイズ、及び他の周辺条件によって多様に変化させることができる。

上部トレンチ１１０を形成するためのメインエッチング工程を、図１に例示したようなＩＣＰエッチング装置を利用する場合、メインエッチング工程は、次のような条件下で行うことができる。エッチング雰囲気の圧力：５０ｍＴ、ソース電源：６００Ｗ、バイアス電源：２２５Ｗ、エッチング雰囲気ガス及びその流量：Ｃｌ_２（２００ｓｃｃｍ）／ＨＢｒ（２００ｓｃｃｍ）／Ｏ_２（６ｓｃｃｍ）、エッチング時間：２５秒。なお、この条件は、単に例示的なものに過ぎず、形成しようとする素子の種類、サイズ、及び他の周辺条件によって多様に変化させることができる。

図２Ｃを参照すれば、上部トレンチ１１０が形成された半導体基板１００上の全面に酸化膜１１２を形成する。例えば、酸化膜１１２は、ＬＰＣＶＤ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法で約８００℃の温度で蒸着されたＭＴＯ（Ｍｅｄｉｕｍ Ｔｅｍｐｅｒａｔｕｒｅ Ｄｅｐｏｓｉｔｉｏｎ）膜から形成することができる。酸化膜１１２は、例えば約４０〜５０Åの厚さに形成することができる。

図２Ｄを参照すれば、酸化膜１１２のうち一部のみをエッチングして、上部トレンチ１１０内部の底面１１０ｂでは、酸化膜１１２が除去されて半導体基板１００が露出され、上部トレンチ内部の側壁にのみ残っている酸化膜１１２の残留物によって、酸化膜スペーサ１１２ａを形成させる。このため、図１に例示されているＩＣＰエッチング装置を利用したＢＴ工程を行なうことができる。

酸化膜スペーサ１１２ａの形成のためのエッチング工程として、図１に例示したようなＩＣＰエッチング装置を利用して行なわれるＢＴ工程は、次のような条件下で行うことができる。エッチング雰囲気の圧力：５ｍＴ、ソース電源：３００Ｗ、バイアス電源：１５０Ｗ、エッチング雰囲気ガス及びその流量：ＣＦ_４（５０ｓｃｃｍ）／Ａｒ（１００ｓｃｃｍ）、エッチング時間：５秒。なお、この条件は、単に例示的なものに過ぎず、形成しようとする素子の種類、サイズ、及び他の周辺条件によって多様に変化させることができる。

図２Ｅを参照すれば、酸化膜スペーサ１１２ａの形成後、インシチュで酸化膜スペーサ１１２ａをエッチングマスクとして、上部トレンチ１１０の底面１１０ｂを等方性ドライエッチングして、上部トレンチ１１０と互いに連通する下部トレンチ１２０を形成する。この結果、上部トレンチ１１０及び下部トレンチ１２０から構成されるＳＴＩトレンチが形成される。下部トレンチ１２０は、等方性ドライエッチング法によって形成されるので、上部トレンチ１１０の下端部からその下にラウンド状の断面プロファイルを有するように形成される。前記等方性ドライエッチング条件の反復的なシミュレーションを通じた制御によって、下部トレンチ１２０の断面プロファイルを所望する断面プロファイルに応じて円形または楕円形などの形状に形成させることができる。

下部トレンチ１２０を形成するための等方性ドライエッチング工程は、図１に例示したようなＩＣＰエッチング装置を利用して行なわれる。この場合、等方性エッチングのために、ソース電源２２はオン状態、バイアス電源１２はオフ状態を維持する。例えば、図１に示したようなＩＣＰエッチング装置を利用して等方性ドライエッチング工程を行なう場合、次のような条件下で行なうことができる。エッチング雰囲気の圧力：２０ｍＴ、ソース電源：３５０Ｗ、バイアス電源：０Ｗ、エッチング雰囲気ガス及びその流量：Ｃｌ_２（１５０ｓｃｃｍ）／ＳＦ_６（１５ｓｃｃｍ）／Ｏ_２（１０ｓｃｃｍ）、エッチング時間：７秒。なお、この条件は、単に例示的なものに過ぎず、形成しようとする素子の種類、サイズ、及び他の周辺条件によって多様に変化させることができる。

下部トレンチ１２０の最大幅である第３幅Ｗ_３は、上部トレンチ１１０の下端部での第２幅Ｗ_２よりも大きい。場合によって、下部トレンチ１２０の最大幅である第３幅Ｗ_３は、上部トレンチ１１０の上端部での第１幅Ｗ_１よりも大きくも形成しても良いし、小さく形成しても良い。これに関するさらに詳細な事項は後述する。

ラウンド状の断面プロファイルを有する下部トレンチ１２０が形成されることによって、ＳＴＩ工程によって素子分離膜を形成するにあたって、ウェーハ上でＳＴＩトレンチの深さ均一度の制御が容易になる。すなわち、高度にスケーリングされた素子製造に必要な素子分離領域を形成する場合、既存のトレンチ深さを維持しながら厳格なフィールドエンジニアリングを別途に適用する必要がない。また、従来技術でトレンチの底面が突起状となることによって引き起こされた電界集中現象による問題を解決することができる。

図２Ｆを参照すれば、上部トレンチ１１０内にある酸化膜スペーサ１１２ａの上面と下部トレンチ１２０の内壁を覆う酸化膜１３２を形成する。酸化膜１３２は、熱酸化方法で形成される。酸化膜１３２を熱酸化方法によって成長させる時、上部トレンチ１１０の周囲の半導体基板１００と成長される酸化膜１３２との間には、所定厚さを有する酸化膜スペーサ１１２ａが形成されているので、上部トレンチ１１０の入口付近で半導体基板１００の活性領域が酸化により消耗される量を最小化することができる。これによって、前記活性領域に形成されるコンタクトパッドまたはソース／ドレイン領域での抵抗を減少させ、セルトランジスタの電流を増大させる効果を提供することができる。

その後、上部トレンチ１１０及び下部トレンチ１２０内で酸化膜１３２上に窒化物ライナー１３４が形成されるように、半導体基板１００及びその上に形成された構造物に対して窒化工程を進行する。前記窒化工程は、ファーネスを利用する熱的窒化工程によって行なわれる。

図２Ｇを参照すれば、上部トレンチ１１０及び下部トレンチ１２０から構成されるＳＴＩトレンチの内部で、窒化物ライナー１３４によって画定される領域を絶縁膜１４０で埋め込む。この時、上部トレンチ１１０の側壁は、正の傾き（図示のように、上部トレンチ１１０の断面積が上部トレンチの上部へ向かう方向にしたがって、次第に大きくなる）を有するテーパ状に形成された側壁１１０ａを有するので、絶縁膜１４０の埋め込み時にギャップ充填マージンの悪化を最小化できる。

絶縁膜１４０は、上部トレンチ１１０及び下部トレンチ１２０の内部をそれぞれ完全に埋め込むように形成されても良いが、望ましくは、図２Ｇに示したように下部トレンチ１２０内にボイド１４２が形成されるように、上部トレンチ１１０のみを完全に埋め込むことが望ましい。このように、下部トレンチ１２０にボイド１４２を形成すれば、ボイド１４２での誘電率は、通常の絶縁膜、例えば酸化膜での誘電定数より小さいので、誘導電荷量が少なくなる。したがって、下部トレンチ１２０内にボイド１４２を形成することによって、優れた素子分離特性を得ることができる。図２Ｇには、下部トレンチ１２０内に絶縁膜１４０が少量蒸着されていると示されているが、本発明は、これに限定されるものではない。すなわち、下部トレンチ１２０内に絶縁膜１４０が全く蒸着なれないこともあり、下部トレンチ１２０が絶縁膜１４０によって完全に埋め込まれて、ボイド１４２が形成されないこともある。したがって、このような場合にも本発明の技術的範囲に含まれるものであると理解されなければならない。

絶縁膜１４０は、例えばＣＶＤ法で形成されたＨＤＰ（Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ）酸化膜、またはＰＥＣＶＤ（Ｐｌａｓｍａ−ｅｎｈａｎｃｅｄ ＣＶＤ）法によって形成されたＴＥＯＳ（ｔｅｔｒａｅｔｈｌｏｒｔｈｏｓｉｌｉｃａｔｅ ｇｌａｓｓ）膜、ＵＳＧ（Ｕｎｄｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜のようなＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）系の酸化膜からなることができる。

図２Ｈを参照すれば、図２Ｇの結果物に対して窒化膜１０４が露出されるまでＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法で研磨した後、露出された窒化膜１０４を、例えばリン酸を利用した湿式エッチング工程によって除去し、洗浄によって不要な膜を除去する。

前記した方法によって得られた本発明に係る半導体素子の素子分離膜１５０では、上部トレンチ１１０内に酸化膜スペーサ１１２ａがある状態で、その上に酸化膜１３２が形成されるので、素子分離膜１５０内で側壁酸化膜の総厚が従来技術に比べて相対的に増大する。その結果、窒化物ライナー１３４によって引き起こされる可能性があるトレンチトラップチャージ（ｔｒｅｎｃｈ ｔｒａｐ ｃｈａｒｇｅｓ）による効果を抑制することができる。したがって、ＨＥＩＰを防止することができる。また、後続のゲート電極形成の工程前まで経るようになる多数の洗浄工程時の酸化膜消耗量を考慮すれば、素子分離膜１５０内で側壁酸化膜の総厚が増大することによって、洗浄に対する十分なマージンが確保され、したがって、素子分離膜と活性領域との間で発生しるデント形成の可能性を最小化できる。

図３は、本発明に係る半導体素子の製造方法によって、半導体基板に形成された素子分離膜１５０によって画定される活性領域パターン１５２の例示的な平面構造を示すＳＥＭイメージである。

図３を参照すれば、半導体基板の主面で素子分離膜１５０によって定義された複数の活性領域パターン１５２が形成されており、活性領域パターン１５２は、第１方向（図３ではｙ方向）に延長される長軸Ｙと、前記第１方向に対して垂直方向（図３ではｘ方向）に延長される短軸Ｘとを有する島形状に形成されている。

図４は、本発明に係る半導体素子の製造方法によって、半導体基板に形成された素子分離膜１５０の一方向での断面構造を撮影したＳＥＭ写真を示すものであり、図４では、図３のＩＶ−ＩＶ’線の断面に対応する断面構造、すなわち、活性領域パターン１５２の短軸Ｘ方向で見た素子分離膜１５０の断面構造を示す。

図４において、素子分離膜１５０のうち下部トレンチ１２０の内部にボイド１４２が形成されていることを確認することができる。また、下部トレンチ１２０の最大幅が上部トレンチ１１０の上端部での幅よりも小さく、下部トレンチ１２０の下端部での幅よりも大きく形成されていることを確認することができる。

図５は、本発明に係る半導体素子の製造方法によって、半導体基板に形成された素子分離膜１５０の他方向での断面構造を撮影したＳＥＭ写真を示すものであり、図５では、図３のＶ−Ｖ’線の断面に対応する断面構造、すなわち活性領域パターン１５２の長軸Ｙ方向で見た素子分離膜１５０の断面構造を示す。

図５において、素子分離膜１５０の最大幅が上部トレンチ１１０の上端部での幅よりも大きく形成されていることを確認することができる。

図４及び図５の断面構造から、活性領域パターン１５２の短軸Ｘ方向での下部トレンチ１２０の最大幅に比べて、活性領域パターン１５２の長軸Ｙ方向での下部トレンチ１２０の最大幅がさらに大きいことが分かる。これは、図２Ｅを参照して説明したような下部トレンチ１２０の形成のための等方性ドライエッチング工程段階で、半導体基板上の活性領域パターン１５２のパターン密度差によって引き起こされるローディング効果による結果である。すなわち、半導体基板において、図３でのＩＶ−ＩＶ’線の断面領域のようにパターン密度が高い領域では、等方性エッチングによる横方向のエッチング量が比較的に小さいのに対して、図３でのＶ−Ｖ’線の断面領域のようにパターン密度が低い領域では、等方性エッチング工程時の横方向のエッチング量が比較的に大きい。

図３に例示したような形態を有する複数の活性領域パターン１５２を定義するためのＳＴＩ素子分離膜形成において、図５に示したような結果、すなわち活性領域パターン１５２の長軸Ｙ方向で下部トレンチの最大幅が大きくなる現象は、半導体素子の特定構造においてより有利な効果を誘導することができる。例えば、チャンネル長を増大させるための構造を得るために提案されたリセスチャンネルアレイトランジスタ（ＲＣＡＴ：Ｒｅｃｅｓｓ Ｃｈａｎｎｅｌ Ａｒｒａｙ Ｔｒａｎｓｉｓｔｏｒ）は、活性領域に形成されたリセスチャンネル形成用のトレンチの外周面に沿ってチャンネルを形成させることによって、十分なチャンネル長さを確保する構造を有する。前記したように、活性領域パターン１５２の長軸Ｙ方向で下部トレンチの最大幅が大きくなれば、ＲＣＡＴでは、空乏面積が減少してスイング及びリフレッシュ特性が向上し、限界電圧が低くなるなど電気的特性を向上させることが可能である。これについてさらに詳細に説明すれば、次の通りである。

図６は、本発明に係る方法によって形成されたＳＴＩ素子分離膜２５０によって、半導体基板２００に定義された活性領域２０２にＲＣＡＴ２３０を具現した構造を活性領域２０２の長軸方向（図３でのＶ−Ｖ’線の断面に対応する）で見た断面図である。

図６に示したように、素子分離膜２５０の下部トレンチ２２０部分を形成するための等方性ドライエッチング工程の時、横方向のエッチング量増大によって、前記下部トレンチ２２０の最大幅が上部トレンチ２１０部分の幅に比べて大きくなった結果として、ＲＣＡＴ２３０のチャンネル領域と素子分離膜２５０との距離Ｄが非常に近接するようになって、ＳＯＩ基板に具現されたＰＩ−ＰＥＴ（Ｐａｒｔｉａｌｌｙ Ｉｎｓｕｌａｔｅｄ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）と同様に、ＲＣＡＴ２３０と本体との間の空乏面積が減少する効果が得られ、部分的に完全空乏領域が形成される効果が得られる。

図７は、図３に例示された活性領域パターン１５２を有するレイアウトで、本発明に係る半導体製造方法によって形成された素子分離膜によって、活性領域パターン１５２を定義した時の素子分離用のトレンチ深さの均一度を評価した結果を示すグラフである。図７には、比較のために従来技術による方法によって形成された素子分離膜によって、活性領域パターンを定義した時、素子分離用のトレンチ深さの均一度を評価した結果が共に示されている。

図７において、素子分離用トレンチの均一度の評価のために、まず、図３に例示されたレイアウトを有する複数の活性領域パターン１５２を定義するにあたって、生産される製品のフィーチャーサイズの変化によって、セルアレイ領域内の素子分離領域のうち最小サイズの幅を有する部分（図３でＩＶ−ＩＶ’線の断面に対応する部分）での素子分離領域の幅（図３で‘Ｗｍｉｎ’で表示する）を測定し、ウェーハ全面にわたって多様な位置に形成された素子分離用のトレンチの深さ偏差を評価した。

従来技術に係る半導体素子の評価対象サンプルとして６８ｎｍ、７４ｎｍ、８０ｎｍ、及び９２ｎｍのフィーチャーサイズを有する素子をそれぞれ使用した。図８、図９、及び図１０は、それぞれ９２ｎｍ、８０ｎｍ、及び７４ｎｍのフィーチャーサイズを有する素子の具現のために、図３に例示されたレイアウトによって活性領域を定義するために、従来技術に係る方法によって、ＳＴＩ素子分離領域を形成した結果の断面構造を撮影したＳＥＭ写真を示すものである。図８、図９、及び図１０での断面部分は、図３でのＩＶ−ＩＶ’線の断面に対応する部分である。図７において‘△’で表示されたように、フィーチャーサイズの減少によって、セルアレイ領域での素子分離領域の幅も減少する。図８、図９、及び図１０において、フィーチャーサイズの減少によって、素子分離用のトレンチの底面形状が次第に突起状に形成されることを確認することができる。また、図７において‘’で表示されたように、素子のフィーチャーサイズが減少するによって、素子分離用トレンチの深さ偏差が大幅に大きくなる。

本発明に係る半導体素子の評価対象サンプルとしては、７４ｎｍのフィーチャーサイズを有する素子を使用し、評価された素子での素子分離領域の断面構造は、図４に示した。図７において‘○’で表示されたように、本発明に係る素子分離構造を有する素子では、同じフィーチャーサイズ（７４ｎｍ）で素子分離用のトレンチの深さ偏差が従来技術に比べて著しく低くなったことを確認することができる。

以上、本発明は、図面に図示された実施形態を参考として説明されたが、これは例示的なものに過ぎず、当業者ならばこれより多様な変形及び均等な他の実施形態が可能であるという点を理解できる。したがって、本発明の技術的範囲は、特許請求の範囲によって決定されなければならない。

本発明による半導体素子及びその製造方法は、大規模、高集積半導体素子の技術分野に有用である。

一般的なＩＣＰエッチング装置の概略的な構成を例示した図面である。 本発明の望ましい実施形態に係る半導体素子の製造方法を説明するために工程順序によって示した断面図である。 本発明の望ましい実施形態に係る半導体素子の製造方法を説明するために工程順序によって示した断面図である。 本発明の望ましい実施形態に係る半導体素子の製造方法を説明するために工程順序によって示した断面図である。 本発明の望ましい実施形態に係る半導体素子の製造方法を説明するために工程順序によって示した断面図である。 本発明の望ましい実施形態に係る半導体素子の製造方法を説明するために工程順序によって示した断面図である。 本発明の望ましい実施形態に係る半導体素子の製造方法を説明するために工程順序によって示した断面図である。 本発明の望ましい実施形態に係る半導体素子の製造方法を説明するために工程順序によって示した断面図である。 本発明の望ましい実施形態に係る半導体素子の製造方法を説明するために工程順序によって示した断面図である。 本発明に係る半導体素子の製造方法によって、半導体基板に形成された素子分離膜によって限定される活性領域パターンの例示的な平面構造を撮影したＳＥＭ写真を示す図である。 本発明に係る半導体素子の製造方法によって、半導体基板に形成された素子分離膜の一方向、すなわち活性領域の短軸方向での断面構造を撮影したＳＥＭ写真を示す図である。 本発明に係る半導体素子の製造方法によって、半導体基板に形成された素子分離膜の他方向、すなわち活性領域の長軸方向での断面構造を撮影したＳＥＭ写真を示す図である。 本発明に係る半導体素子の製造方法によって形成された素子分離膜によって、半導体基板に定義された活性領域にＲＣＡＴを具現した構造を活性領域の長軸方向で見た断面図である。 本発明に係る半導体素子の製造方法によって形成された素子分離膜によって、活性領域を定義した時の素子分離用トレンチ深さの均一度を評価した結果を、従来技術に係る場合と比較して示したグラフである。 多様なフィーチャーサイズを有する素子具現のために、従来技術に係る方法によって、ＳＴＩ素子分離領域を形成した結果の断面構造を撮影したＳＥＭ写真を示す図である。 多様なフィーチャーサイズを有する素子具現のために、従来技術に係る方法によって、ＳＴＩ素子分離領域を形成した結果の断面構造を撮影したＳＥＭ写真を示す図である。 多様なフィーチャーサイズを有する素子具現のために、従来技術に係る方法によって、ＳＴＩ素子分離領域を形成した結果の断面構造を撮影したＳＥＭ写真を示す図である。

符号の説明

１００、２００ 半導体基板、
１０２ パッド酸化膜、
１０４ 窒化膜、
１０６ マスクパターン、
１１０、２１０ 上部トレンチ、
１１０ａ 側壁、
１１０ｂ 底面、
１１２ 酸化膜、
１１２ａ 酸化膜スペーサ、
１２０、２２０ 下部トレンチ、
１３２ 酸化膜、
１３４ 窒化物ライナー、
１４０ 絶縁膜、
１４２ ボイド、
１５０、２５０ 素子分離膜、
１５２ 活性領域パターン、
２０２ 活性領域、
２３０ ＲＣＡＴ。

Claims (20)

1. 活性領域を定義する上部トレンチと、
   前記上部トレンチと連通するように前記上部トレンチの下部でラウンド状の断面プロファイルを有する下部トレンチが形成されている半導体基板と、
   前記半導体基板の上部トレンチ及び下部トレンチ内に形成されている素子分離膜と、を備え、
   前記素子分離膜は、
   前記上部トレンチ内にのみ形成され、前記上部トレンチの内壁をスペーサ形態に覆っている第１絶縁膜と、
   前記第１絶縁膜によって取り囲まれた状態で前記上部トレンチ内に埋め込まれている第２絶縁膜と、
   前記下部トレンチ内で所定形状のボイドを画定するように、前記下部トレンチの内側壁を覆っている第３絶縁膜と、を備えることを特徴とする半導体素子。
2. 前記上部トレンチは、前記上部トレンチの上端部における第１幅よりも前記下部トレンチに近接した前記上部トレンチの下端部における第２幅の方が小さく、前記下部トレンチの最大幅である第３幅は、前記第２幅より大きいことを特徴とする請求項１に記載の半導体素子。
3. 前記素子分離膜は、前記半導体基板の主面上で第１方向に延長される長軸と、前記第１方向に対して垂直方向に延長される短軸とを有する島形状の複数の活性領域を画定するように前記半導体基板に形成され、
   前記活性領域の短軸方向における前記第３幅は、前記第１幅よりも小さいことを特徴とする請求項２に記載の半導体素子。
4. 前記活性領域の長軸方向で前記第３幅は、前記第１幅よりも大きいことを特徴とする請求項３に記載の半導体素子。
5. 前記上部トレンチは、テーパ状に形成されている内側壁を有することを特徴とする請求項１に記載の半導体素子。
6. 前記第１絶縁膜は、ＭＴＯ膜からなることを特徴とする請求項１に記載の半導体素子。
7. 前記第２絶縁膜は、
   前記第１絶縁膜を覆っている窒化物ライナーと、
   前記窒化物ライナーにより画定される前記上部トレンチ内部を埋め込む酸化膜と、からなることを特徴とする請求項１に記載の半導体素子。
8. 前記酸化膜は、ＨＤＰ酸化膜またはＳＯＧ系の酸化膜からなることを特徴とする請求項７に記載の半導体素子。
9. 前記第３絶縁膜は、前記下部トレンチの内壁を覆う酸化膜と、
   前記酸化膜上で前記ボイド周囲に形成されている窒化物ライナーと、を備えることを特徴とする請求項１に記載の半導体素子。
10. 半導体基板の所定領域をエッチングして上部トレンチを形成する段階と、
    前記上部トレンチの側壁に絶縁スペーサを形成する段階と、
    前記絶縁スペーサをエッチングマスクとして前記上部トレンチの底面を等方性ドライエッチングし、前記上部トレンチの下部で前記上部トレンチと互いに連通させて、ラウンド状の断面プロファイルを有する下部トレンチを形成する段階と、
    前記上部トレンチ及び下部トレンチ内に素子分離用の絶縁膜を埋め込む段階と、を含むことを特徴とする半導体素子の製造方法。
11. 前記上部トレンチを形成する段階は、前記上部トレンチの上端部における第１幅が、前記上部トレンチの下端部における第２幅より大きくなるように、前記半導体基板を異方性ドライエッチングすることを特徴とする請求項１０に記載の半導体素子の製造方法。
12. 前記下部トレンチを形成する段階は、等方性ドライエッチング法を利用することを特徴とする請求項１０に記載の半導体素子の製造方法。
13. 前記下部トレンチを形成する段階は、真空破壊なしにインシチュで行なわれることを特徴とする請求項１０に記載の半導体素子の製造方法。
14. 前記絶縁スペーサを形成する段階は、
    前記上部トレンチの内側壁に酸化膜を形成する段階と、
    ソース電源及び前記半導体基板側のバイアス電源を備えたＩＣＰエッチングチャンバ内で、前記ソース電源及びバイアス電源がオン状態で前記酸化膜をエッチングして、前記上部トレンチの底面で前記半導体基板を露出させると共に、前記上部トレンチの側壁には、前記絶縁スペーサを形成する段階と、を含むことを特徴とする請求項１０に記載の半導体素子の製造方法。
15. 前記下部トレンチを形成する段階は、前記絶縁スペーサの形成後にインシチュで前記ＩＣＰエッチングチャンバ内で行い、前記下部トレンチを形成する間、前記ソース電源はオン状態、前記バイアス電源はオフ状態を維持することを特徴とする請求項１４に記載の半導体素子の製造方法。
16. 前記素子分離用の絶縁膜を埋め込む段階は、
    前記上部トレンチにある絶縁スペーサ及び下部トレンチの内壁を覆う酸化膜を形成する段階と、
    前記酸化膜上に窒化膜ライナーを形成する段階と、
    前記窒化膜ライナー上に前記上部トレンチを埋め込む絶縁膜を形成する段階と、
    を含むことを特徴とする請求項１０に記載の半導体素子の製造方法。
17. 前記酸化膜は、熱酸化によって形成されることを特徴とする請求項１６に記載の半導体素子の製造方法。
18. 前記絶縁膜の形成後、前記下部トレンチ内にボイドが形成されることを特徴とする請求項１６に記載の半導体素子の製造方法。
19. 前記絶縁膜は、ＨＤＰ酸化膜またはＳＯＧ系の酸化膜からなることを特徴とする請求項１６に記載の半導体素子の製造方法。
20. 前記絶縁スペーサは、酸化膜からなることを特徴とする請求項１０に記載の半導体素子の製造方法。