JP2006324674A - Sti構造を有する半導体素子及びその製造方法 - Google Patents
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Abstract
【課題】STI構造を有する半導体素子及びその製造方法を提供する
【解決手段】活性領域を定義する上部トレンチと、前記上部トレンチと連通するように前記上部トレンチの下部でラウンド状の断面プロファイルを有する下部トレンチが形成されている半導体基板と、前記半導体基板の上部トレンチ及び下部トレンチ内に形成されている素子分離膜と、を備え、前記素子分離膜は、前記上部トレンチ内にのみ形成され、前記上部トレンチの内壁をスペーサ形態に覆っている第1絶縁膜と、前記第1絶縁膜によって取り囲まれた状態で前記上部トレンチ内に埋め込まれている第2絶縁膜と、前記下部トレンチ内で所定形状のボイドを画定するように、前記下部トレンチの内側壁を覆っている第3絶縁膜と、を備える。
【選択図】図2H
【解決手段】活性領域を定義する上部トレンチと、前記上部トレンチと連通するように前記上部トレンチの下部でラウンド状の断面プロファイルを有する下部トレンチが形成されている半導体基板と、前記半導体基板の上部トレンチ及び下部トレンチ内に形成されている素子分離膜と、を備え、前記素子分離膜は、前記上部トレンチ内にのみ形成され、前記上部トレンチの内壁をスペーサ形態に覆っている第1絶縁膜と、前記第1絶縁膜によって取り囲まれた状態で前記上部トレンチ内に埋め込まれている第2絶縁膜と、前記下部トレンチ内で所定形状のボイドを画定するように、前記下部トレンチの内側壁を覆っている第3絶縁膜と、を備える。
【選択図】図2H
Description
本発明は、本発明は、半導体集積回路素子及びその製造方法に係り、特に、STI(Shallow Trench Isolation)構造を有する半導体素子及びその製造方法に関する。
近年、半導体素子の集積度が上昇するにつれて、互いに隣接した素子を電気的に隔離させるための素子分離技術の重要性が増している。高集積半導体素子の製造工程において、素子分離技術として広く採用されているSTI形成工程では、半導体基板に活性領域を画定するトレンチを形成し、そのトレンチ内部を絶縁物質で埋め込んで素子分離膜を形成する。
高集積化された半導体素子の製造のための多様なスケーリング技術によって、CMOS素子のフィーチャーサイズが70nmまたはそれ以下に小さくすることが可能となりつつあるが、STI構造の形成は、さらに困難になっている。
一般的に、STIを利用した素子分離工程では、STIトレンチ内に絶縁物質を良好に埋め込むために、STIトレンチの側壁に正の傾きを有するテーパ状に形成されるようにSTIトレンチを形成する。すなわち、STIトレンチ上部の幅が下部の幅よりも大きくなるように、トレンチ側壁にテーパ状に形成される。しかし、素子サイズの縮小によって、STIトレンチのアスペクト比が上昇し、上昇したアスペクト比を有するSTIトレンチの底部の形状が突起状を呈し、電気的素子分離特性が低下してしまい、ウェーハ上の位置によっては、STIトレンチの底部の形状及び深さが不均一になるという問題がある。
また、通常の素子分離工程では、STIトレンチを形成した後、その内部に絶縁物質を埋め込む前にトレンチ側壁を酸化させる工程が伴う。通常、前記トレンチ側壁の酸化工程と同時に基板の活性領域も酸化により消耗される。その結果、十分な工程マージンを確保できる活性領域の有効面積の確保がさらに困難になる。さらに、トレンチ側壁の酸化時に、トレンチ入口近辺での過度な酸化によって、それに隣接した活性領域に形成されるコンタクトパッドまたはソース/ドレイン領域で抵抗が増大し、セルトランジスタの電流を減少させる。この結果、トランジスタなどの単位素子の特性が低下したり、素子の誤動作を引き起こしたりする原因となる。
本発明は、前記従来の問題点を解決するために成されたものであって、安定した素子分離特性を提供しつつ、効果的にHEIP(Hot Elecron Induced Punchthrough)を抑制し、活性領域の面積を増大させることができる素子分離構造を有する半導体素子を提供することを目的とする。
また、本発明は、活性領域の酸化による消耗を抑制しつつ、トレンチの埋め込みが容易に行われ、安定した素子分離構造を有する半導体素子の製造方法を提供することを目的とする。
前記目的を達成するための本発明に係る半導体素子は、活性領域を定義する上部トレンチと、前記上部トレンチと連通するように前記上部トレンチの下部でラウンド状の断面プロファイルを有する下部トレンチが形成されている半導体基板と、前記半導体基板の上部トレンチ及び下部トレンチ内に形成されている素子分離膜と、を備える。
前記素子分離膜は、前記上部トレンチ内にのみ形成されており、前記上部トレンチの内壁をスペーサ形態に覆っている第1絶縁膜と、前記第1絶縁膜により取り囲まれた状態で前記上部トレンチ内に埋め込まれている第2絶縁膜と、前記下部トレンチ内で所定形状のボイドを限定するように、前記下部トレンチの内側壁を覆っている第3絶縁膜と、を備える。
望ましくは、前記上部トレンチは、前記上部トレンチの上端部における第1幅よりも前記下部トレンチに近接した前記上部トレンチの下端部における第2幅の方が小さく、前記下部トレンチの最大幅である第3幅は、前記第2幅より大きいことを特徴とする請求項1に記載の半導体素子。
さらに望ましくは、前記素子分離膜は、前記半導体基板の主面上で第1方向に延長される長軸と、前記第1方向に対して垂直方向に延長される短軸とを有する島形状の複数の活性領域を限定するように前記半導体基板に形成され、前記活性領域の短軸方向で前記第3幅は、前記第1幅より小さい。また、前記活性領域の長軸方向で前記第3幅は、前記第1幅より大きく形成される。
望ましくは、前記上部トレンチは、テーパ状に形成されている内側壁を有する。
前記目的を達成するための本発明に係る半導体製造方法は、半導体基板の所定領域をエッチングして上部トレンチを形成する段階と、前記上部トレンチの側壁に絶縁スペーサを形成する段階と、前記絶縁スペーサをエッチングマスクとして前記上部トレンチの底面を等方性ドライエッチングし、前記上部トレンチの下部で前記上部トレンチと互いに連通させて、ラウンド状の断面プロファイルを有する下部トレンチを形成する段階と、前記上部トレンチ及び下部トレンチ内に素子分離用の絶縁膜を埋め込む段階と、を含む。
望ましくは、前記上部トレンチを形成する段階では、前記上部トレンチの上端部おける第1幅が上部トレンチの下端部における第2幅より大きくなるように、前記半導体基板を異方性ドライエッチングし、前記下部トレンチを形成する段階では、等方性ドライエッチング法を利用する。
さらに望ましくは、前記下部トレンチを形成する段階は、前記絶縁スペーサを形成する段階の後、真空破壊なしにインシチュで行なわれる。
本発明に係る半導体素子によれば、安定した素子分離特性を提供しつつ、効果的にHEIPを抑制し、活性領域の面積を増大させることができる素子分離構造を提供することができる。
また、本発明に係る半導体素子の製造方法によれば、STI技術を利用して半導体基板に活性領域を定義する素子分離膜を形成する。前記素子分離膜は、半導体基板の所定領域をエッチングして形成された上部トレンチと、前記上部トレンチの下部で上部トレンチと互いに連通され、ラウンド状の断面プロファイルを有する下部トレンチとから構成されるSTIトレンチ内に形成される。前記STIトレンチのうち上部トレンチは、正の傾きにテーパ状に形成された側壁を備えることによって、その内部に素子分離用の絶縁膜を埋め込む時の埋め込み特性が優秀である。
また、素子分離用の絶縁膜の蒸着条件によって、前記下部トレンチ内にボイドが形成されうる。前記ボイドによって、前記素子分離膜の誘電率が通常の酸化膜の場合よりさらに低くなって、誘導電荷量が少なくなる。したがって、通常の酸化膜からなる素子分離膜の場合に比べて、素子分離特性を向上させることができる。
また、本発明に係る半導体素子の製造方法によって形成された素子分離領域は、下部トレンチ部分を等方性ドライエッチング法によって形成されたラウンド状の断面プロファイルを有するように形成する。この結果、ウェーハ全面にわたって多様な位置に形成される素子分離用のトレンチの深さ偏差が大幅改善され、活性領域の面積増大及び電気的特性を向上させることができる。
また、上部トレンチの内壁に酸化膜スペーサを形成することによって、活性領域の面積増大及びHEIP改善効果が期待され、寄生漏れ電流の減少と共に素子分離特性を改善できる。
以下、添付した図面に基づき、本発明の望ましい実施の形態を説明する。
本発明に係る半導体素子の製造方法では、STI技術を利用して半導体基板に活性領域を定義する素子分離膜を形成する。前記素子分離膜は、半導体基板の所定領域をエッチングして形成されたSTIトレンチ内に形成される。前記STIトレンチは、上部トレンチと、前記上部トレンチの下部で上部トレンチと連通されラウンド状の断面プロファイルを有する下部トレンチとから構成される。前記上部トレンチには、その内側壁を覆う絶縁スペーサが形成される。前記絶縁スペーサ形成のための絶縁膜エッチング工程及び前記下部トレンチ形成のためのエッチング工程は、同一チャンバ内で行われ、前記絶縁スペーサの形成後、インシチュで前記下部トレンチ形成のための等方性ドライエッチング工程を行なえる。前記絶縁スペーサ形成のための絶縁膜エッチング工程及び前記下部トレンチ形成のためのエッチング工程のために、例えばICPエッチング装置を利用できる。
図1は、半導体素子製造方法において、前記絶縁スペーサ形成のための絶縁膜エッチング工程及び前記下部トレンチ形成のためのエッチング工程時に使われるICPエッチング装置の概略的な構成が例示されている。
図1を参照すればICPエッチング装置は、装置内部にプラズマ形成空間が設けられた工程チャンバ10を備える。工程チャンバ10の内部下側には、処理対象の基板、すなわち、ウェーハWを支持するサセプタ11が設置されており、サセプタ11には、バイアス電源12が連結されている。工程チャンバ10の上部には、誘電体ウィンドウ16が設置されている。工程チャンバ10の側壁には、反応ガスを工程チャンバ10の内部に注入するためのガス注入口14が形成されており、工程チャンバ10の内部には、ガス注入口14と連結される複数のガス分配口15が形成されている。工程チャンバ10の内部を所定の真空状態にするために、工程チャンバ10の底面には、真空ポンプ19に連結される真空吸入口18が形成されている。誘電体ウィンドウ16の上部には、工程チャンバ10の内部にプラズマを生成させるためのICPアンテナ20が設置されている。ICPアンテナ20には、ソース電源22が連結されてRF電流が流れる。アンテナ20を通じて流れるRF電流によって磁場が発生し、その磁場の経時的な変化により工程チャンバ10の内部には電場が誘導される。これと同時に、反応ガスがガス分配口15を通じて工程チャンバ10の内部に流入され、誘導された電場によって加速された電子は、衝突過程を通じて反応ガスをイオン化させて工程チャンバ10内にプラズマを生成する。このように生成されたプラズマは、ウェーハW表面との化学反応を通じてウェーハWの表面をエッチングする。
図2A〜図2Hは、本実施形態に係る半導体素子の製造方法を説明するために、工程順序を示した断面図である。
図2Aを参照すれば、半導体基板100上にパッド酸化膜102を形成した後、その上に窒化膜104を形成する。その後、活性領域を定義するフォトマスクパターンを利用したフォトリソグラフィ工程によって、窒化膜104及びパッド酸化膜102をパターニングしてマスクパターン106を形成する。
図2Bを参照すれば、マスクパターン106をエッチングマスクとして前記半導体基板100の露出された領域を所定の深さまでエッチングして、上部トレンチ110を形成する。上部トレンチ110形成のためのエッチング工程を行なうために、例えば、図1に例示されたICPエッチング装置を利用することができる。ICPエッチング装置を利用して、上部トレンチ110を形成するためのエッチング条件の一例として、半導体基板100の表面に残留する自然酸化膜などを除去するためのBT(breakthrough)工程及びメインエッチング工程を経ることができる。後続工程で、上部トレンチ110内に素子分離用の絶縁物質を埋め込む時、優れた埋め込み特性を確保するために前記メインエッチング時には、上部トレンチ110内に正の傾き(底部110bから上部トレンチを有するテーパ状の側壁110aが形成されるエッチング条件を制御することが望ましい。特に望ましくは、上部トレンチ110の側壁110aは、底面110bと側壁110aがなす角度が約88°の傾きを有するようにテーパ状に形成される。前記のようにテーパ状の側壁が形成されることによって、上部トレンチ110の上端部での第1幅W1は、上部トレンチ110の下端部、すなわち、底面110bでの第2幅W2より大きくなる(W1>W2)。
上部トレンチ110を形成するためのエッチング工程を、図1に例示したようにICPエッチング装置を利用して行なう場合、ソース電源22及びバイアス電源12がそれぞれオン状態を維持しながらエッチング工程が行なわれる。図1に例示したようなICPエッチング装置を利用するBT工程は、次のような条件下で行うことができる。エッチング雰囲気の圧力:20mT、ソース電源:600W、バイアス電源:1000W、エッチング雰囲気ガス及びその流量:CF4(50sccm)/Ar(150sccm)、エッチング時間:11秒。なお、この条件は、単に例示的なものに過ぎず、形成しようとする素子の種類、サイズ、及び他の周辺条件によって多様に変化させることができる。
上部トレンチ110を形成するためのメインエッチング工程を、図1に例示したようなICPエッチング装置を利用する場合、メインエッチング工程は、次のような条件下で行うことができる。エッチング雰囲気の圧力:50mT、ソース電源:600W、バイアス電源:225W、エッチング雰囲気ガス及びその流量:Cl2(200sccm)/HBr(200sccm)/O2(6sccm)、エッチング時間:25秒。なお、この条件は、単に例示的なものに過ぎず、形成しようとする素子の種類、サイズ、及び他の周辺条件によって多様に変化させることができる。
図2Cを参照すれば、上部トレンチ110が形成された半導体基板100上の全面に酸化膜112を形成する。例えば、酸化膜112は、LPCVD(Low Pressure Chemical Vapor Deposition)法で約800℃の温度で蒸着されたMTO(Medium Temperature Deposition)膜から形成することができる。酸化膜112は、例えば約40〜50Åの厚さに形成することができる。
図2Dを参照すれば、酸化膜112のうち一部のみをエッチングして、上部トレンチ110内部の底面110bでは、酸化膜112が除去されて半導体基板100が露出され、上部トレンチ内部の側壁にのみ残っている酸化膜112の残留物によって、酸化膜スペーサ112aを形成させる。このため、図1に例示されているICPエッチング装置を利用したBT工程を行なうことができる。
酸化膜スペーサ112aの形成のためのエッチング工程として、図1に例示したようなICPエッチング装置を利用して行なわれるBT工程は、次のような条件下で行うことができる。エッチング雰囲気の圧力:5mT、ソース電源:300W、バイアス電源:150W、エッチング雰囲気ガス及びその流量:CF4(50sccm)/Ar(100sccm)、エッチング時間:5秒。なお、この条件は、単に例示的なものに過ぎず、形成しようとする素子の種類、サイズ、及び他の周辺条件によって多様に変化させることができる。
図2Eを参照すれば、酸化膜スペーサ112aの形成後、インシチュで酸化膜スペーサ112aをエッチングマスクとして、上部トレンチ110の底面110bを等方性ドライエッチングして、上部トレンチ110と互いに連通する下部トレンチ120を形成する。この結果、上部トレンチ110及び下部トレンチ120から構成されるSTIトレンチが形成される。下部トレンチ120は、等方性ドライエッチング法によって形成されるので、上部トレンチ110の下端部からその下にラウンド状の断面プロファイルを有するように形成される。前記等方性ドライエッチング条件の反復的なシミュレーションを通じた制御によって、下部トレンチ120の断面プロファイルを所望する断面プロファイルに応じて円形または楕円形などの形状に形成させることができる。
下部トレンチ120を形成するための等方性ドライエッチング工程は、図1に例示したようなICPエッチング装置を利用して行なわれる。この場合、等方性エッチングのために、ソース電源22はオン状態、バイアス電源12はオフ状態を維持する。例えば、図1に示したようなICPエッチング装置を利用して等方性ドライエッチング工程を行なう場合、次のような条件下で行なうことができる。エッチング雰囲気の圧力:20mT、ソース電源:350W、バイアス電源:0W、エッチング雰囲気ガス及びその流量:Cl2(150sccm)/SF6(15sccm)/O2(10sccm)、エッチング時間:7秒。なお、この条件は、単に例示的なものに過ぎず、形成しようとする素子の種類、サイズ、及び他の周辺条件によって多様に変化させることができる。
下部トレンチ120の最大幅である第3幅W3は、上部トレンチ110の下端部での第2幅W2よりも大きい。場合によって、下部トレンチ120の最大幅である第3幅W3は、上部トレンチ110の上端部での第1幅W1よりも大きくも形成しても良いし、小さく形成しても良い。これに関するさらに詳細な事項は後述する。
ラウンド状の断面プロファイルを有する下部トレンチ120が形成されることによって、STI工程によって素子分離膜を形成するにあたって、ウェーハ上でSTIトレンチの深さ均一度の制御が容易になる。すなわち、高度にスケーリングされた素子製造に必要な素子分離領域を形成する場合、既存のトレンチ深さを維持しながら厳格なフィールドエンジニアリングを別途に適用する必要がない。また、従来技術でトレンチの底面が突起状となることによって引き起こされた電界集中現象による問題を解決することができる。
図2Fを参照すれば、上部トレンチ110内にある酸化膜スペーサ112aの上面と下部トレンチ120の内壁を覆う酸化膜132を形成する。酸化膜132は、熱酸化方法で形成される。酸化膜132を熱酸化方法によって成長させる時、上部トレンチ110の周囲の半導体基板100と成長される酸化膜132との間には、所定厚さを有する酸化膜スペーサ112aが形成されているので、上部トレンチ110の入口付近で半導体基板100の活性領域が酸化により消耗される量を最小化することができる。これによって、前記活性領域に形成されるコンタクトパッドまたはソース/ドレイン領域での抵抗を減少させ、セルトランジスタの電流を増大させる効果を提供することができる。
その後、上部トレンチ110及び下部トレンチ120内で酸化膜132上に窒化物ライナー134が形成されるように、半導体基板100及びその上に形成された構造物に対して窒化工程を進行する。前記窒化工程は、ファーネスを利用する熱的窒化工程によって行なわれる。
図2Gを参照すれば、上部トレンチ110及び下部トレンチ120から構成されるSTIトレンチの内部で、窒化物ライナー134によって画定される領域を絶縁膜140で埋め込む。この時、上部トレンチ110の側壁は、正の傾き(図示のように、上部トレンチ110の断面積が上部トレンチの上部へ向かう方向にしたがって、次第に大きくなる)を有するテーパ状に形成された側壁110aを有するので、絶縁膜140の埋め込み時にギャップ充填マージンの悪化を最小化できる。
絶縁膜140は、上部トレンチ110及び下部トレンチ120の内部をそれぞれ完全に埋め込むように形成されても良いが、望ましくは、図2Gに示したように下部トレンチ120内にボイド142が形成されるように、上部トレンチ110のみを完全に埋め込むことが望ましい。このように、下部トレンチ120にボイド142を形成すれば、ボイド142での誘電率は、通常の絶縁膜、例えば酸化膜での誘電定数より小さいので、誘導電荷量が少なくなる。したがって、下部トレンチ120内にボイド142を形成することによって、優れた素子分離特性を得ることができる。図2Gには、下部トレンチ120内に絶縁膜140が少量蒸着されていると示されているが、本発明は、これに限定されるものではない。すなわち、下部トレンチ120内に絶縁膜140が全く蒸着なれないこともあり、下部トレンチ120が絶縁膜140によって完全に埋め込まれて、ボイド142が形成されないこともある。したがって、このような場合にも本発明の技術的範囲に含まれるものであると理解されなければならない。
絶縁膜140は、例えばCVD法で形成されたHDP(High Density Plasma)酸化膜、またはPECVD(Plasma−enhanced CVD)法によって形成されたTEOS(tetraethlorthosilicate glass)膜、USG(Undoped Silicate Glass)膜のようなSOG(Spin On Glass)系の酸化膜からなることができる。
図2Hを参照すれば、図2Gの結果物に対して窒化膜104が露出されるまでCMP(Chemical Mechanical Polishing)法で研磨した後、露出された窒化膜104を、例えばリン酸を利用した湿式エッチング工程によって除去し、洗浄によって不要な膜を除去する。
前記した方法によって得られた本発明に係る半導体素子の素子分離膜150では、上部トレンチ110内に酸化膜スペーサ112aがある状態で、その上に酸化膜132が形成されるので、素子分離膜150内で側壁酸化膜の総厚が従来技術に比べて相対的に増大する。その結果、窒化物ライナー134によって引き起こされる可能性があるトレンチトラップチャージ(trench trap charges)による効果を抑制することができる。したがって、HEIPを防止することができる。また、後続のゲート電極形成の工程前まで経るようになる多数の洗浄工程時の酸化膜消耗量を考慮すれば、素子分離膜150内で側壁酸化膜の総厚が増大することによって、洗浄に対する十分なマージンが確保され、したがって、素子分離膜と活性領域との間で発生しるデント形成の可能性を最小化できる。
図3は、本発明に係る半導体素子の製造方法によって、半導体基板に形成された素子分離膜150によって画定される活性領域パターン152の例示的な平面構造を示すSEMイメージである。
図3を参照すれば、半導体基板の主面で素子分離膜150によって定義された複数の活性領域パターン152が形成されており、活性領域パターン152は、第1方向(図3ではy方向)に延長される長軸Yと、前記第1方向に対して垂直方向(図3ではx方向)に延長される短軸Xとを有する島形状に形成されている。
図4は、本発明に係る半導体素子の製造方法によって、半導体基板に形成された素子分離膜150の一方向での断面構造を撮影したSEM写真を示すものであり、図4では、図3のIV−IV’線の断面に対応する断面構造、すなわち、活性領域パターン152の短軸X方向で見た素子分離膜150の断面構造を示す。
図4において、素子分離膜150のうち下部トレンチ120の内部にボイド142が形成されていることを確認することができる。また、下部トレンチ120の最大幅が上部トレンチ110の上端部での幅よりも小さく、下部トレンチ120の下端部での幅よりも大きく形成されていることを確認することができる。
図5は、本発明に係る半導体素子の製造方法によって、半導体基板に形成された素子分離膜150の他方向での断面構造を撮影したSEM写真を示すものであり、図5では、図3のV−V’線の断面に対応する断面構造、すなわち活性領域パターン152の長軸Y方向で見た素子分離膜150の断面構造を示す。
図5において、素子分離膜150の最大幅が上部トレンチ110の上端部での幅よりも大きく形成されていることを確認することができる。
図4及び図5の断面構造から、活性領域パターン152の短軸X方向での下部トレンチ120の最大幅に比べて、活性領域パターン152の長軸Y方向での下部トレンチ120の最大幅がさらに大きいことが分かる。これは、図2Eを参照して説明したような下部トレンチ120の形成のための等方性ドライエッチング工程段階で、半導体基板上の活性領域パターン152のパターン密度差によって引き起こされるローディング効果による結果である。すなわち、半導体基板において、図3でのIV−IV’線の断面領域のようにパターン密度が高い領域では、等方性エッチングによる横方向のエッチング量が比較的に小さいのに対して、図3でのV−V’線の断面領域のようにパターン密度が低い領域では、等方性エッチング工程時の横方向のエッチング量が比較的に大きい。
図3に例示したような形態を有する複数の活性領域パターン152を定義するためのSTI素子分離膜形成において、図5に示したような結果、すなわち活性領域パターン152の長軸Y方向で下部トレンチの最大幅が大きくなる現象は、半導体素子の特定構造においてより有利な効果を誘導することができる。例えば、チャンネル長を増大させるための構造を得るために提案されたリセスチャンネルアレイトランジスタ(RCAT:Recess Channel Array Transistor)は、活性領域に形成されたリセスチャンネル形成用のトレンチの外周面に沿ってチャンネルを形成させることによって、十分なチャンネル長さを確保する構造を有する。前記したように、活性領域パターン152の長軸Y方向で下部トレンチの最大幅が大きくなれば、RCATでは、空乏面積が減少してスイング及びリフレッシュ特性が向上し、限界電圧が低くなるなど電気的特性を向上させることが可能である。これについてさらに詳細に説明すれば、次の通りである。
図6は、本発明に係る方法によって形成されたSTI素子分離膜250によって、半導体基板200に定義された活性領域202にRCAT230を具現した構造を活性領域202の長軸方向(図3でのV−V’線の断面に対応する)で見た断面図である。
図6に示したように、素子分離膜250の下部トレンチ220部分を形成するための等方性ドライエッチング工程の時、横方向のエッチング量増大によって、前記下部トレンチ220の最大幅が上部トレンチ210部分の幅に比べて大きくなった結果として、RCAT230のチャンネル領域と素子分離膜250との距離Dが非常に近接するようになって、SOI基板に具現されたPI−PET(Partially Insulated Field Effect Transistor)と同様に、RCAT230と本体との間の空乏面積が減少する効果が得られ、部分的に完全空乏領域が形成される効果が得られる。
図7は、図3に例示された活性領域パターン152を有するレイアウトで、本発明に係る半導体製造方法によって形成された素子分離膜によって、活性領域パターン152を定義した時の素子分離用のトレンチ深さの均一度を評価した結果を示すグラフである。図7には、比較のために従来技術による方法によって形成された素子分離膜によって、活性領域パターンを定義した時、素子分離用のトレンチ深さの均一度を評価した結果が共に示されている。
図7において、素子分離用トレンチの均一度の評価のために、まず、図3に例示されたレイアウトを有する複数の活性領域パターン152を定義するにあたって、生産される製品のフィーチャーサイズの変化によって、セルアレイ領域内の素子分離領域のうち最小サイズの幅を有する部分(図3でIV−IV’線の断面に対応する部分)での素子分離領域の幅(図3で‘Wmin’で表示する)を測定し、ウェーハ全面にわたって多様な位置に形成された素子分離用のトレンチの深さ偏差を評価した。
従来技術に係る半導体素子の評価対象サンプルとして68nm、74nm、80nm、及び92nmのフィーチャーサイズを有する素子をそれぞれ使用した。図8、図9、及び図10は、それぞれ92nm、80nm、及び74nmのフィーチャーサイズを有する素子の具現のために、図3に例示されたレイアウトによって活性領域を定義するために、従来技術に係る方法によって、STI素子分離領域を形成した結果の断面構造を撮影したSEM写真を示すものである。図8、図9、及び図10での断面部分は、図3でのIV−IV’線の断面に対応する部分である。図7において‘△’で表示されたように、フィーチャーサイズの減少によって、セルアレイ領域での素子分離領域の幅も減少する。図8、図9、及び図10において、フィーチャーサイズの減少によって、素子分離用のトレンチの底面形状が次第に突起状に形成されることを確認することができる。また、図7において‘’で表示されたように、素子のフィーチャーサイズが減少するによって、素子分離用トレンチの深さ偏差が大幅に大きくなる。
本発明に係る半導体素子の評価対象サンプルとしては、74nmのフィーチャーサイズを有する素子を使用し、評価された素子での素子分離領域の断面構造は、図4に示した。図7において‘○’で表示されたように、本発明に係る素子分離構造を有する素子では、同じフィーチャーサイズ(74nm)で素子分離用のトレンチの深さ偏差が従来技術に比べて著しく低くなったことを確認することができる。
以上、本発明は、図面に図示された実施形態を参考として説明されたが、これは例示的なものに過ぎず、当業者ならばこれより多様な変形及び均等な他の実施形態が可能であるという点を理解できる。したがって、本発明の技術的範囲は、特許請求の範囲によって決定されなければならない。
本発明による半導体素子及びその製造方法は、大規模、高集積半導体素子の技術分野に有用である。
100、200 半導体基板、
102 パッド酸化膜、
104 窒化膜、
106 マスクパターン、
110、210 上部トレンチ、
110a 側壁、
110b 底面、
112 酸化膜、
112a 酸化膜スペーサ、
120、220 下部トレンチ、
132 酸化膜、
134 窒化物ライナー、
140 絶縁膜、
142 ボイド、
150、250 素子分離膜、
152 活性領域パターン、
202 活性領域、
230 RCAT。
102 パッド酸化膜、
104 窒化膜、
106 マスクパターン、
110、210 上部トレンチ、
110a 側壁、
110b 底面、
112 酸化膜、
112a 酸化膜スペーサ、
120、220 下部トレンチ、
132 酸化膜、
134 窒化物ライナー、
140 絶縁膜、
142 ボイド、
150、250 素子分離膜、
152 活性領域パターン、
202 活性領域、
230 RCAT。
Claims (20)
- 活性領域を定義する上部トレンチと、
前記上部トレンチと連通するように前記上部トレンチの下部でラウンド状の断面プロファイルを有する下部トレンチが形成されている半導体基板と、
前記半導体基板の上部トレンチ及び下部トレンチ内に形成されている素子分離膜と、を備え、
前記素子分離膜は、
前記上部トレンチ内にのみ形成され、前記上部トレンチの内壁をスペーサ形態に覆っている第1絶縁膜と、
前記第1絶縁膜によって取り囲まれた状態で前記上部トレンチ内に埋め込まれている第2絶縁膜と、
前記下部トレンチ内で所定形状のボイドを画定するように、前記下部トレンチの内側壁を覆っている第3絶縁膜と、を備えることを特徴とする半導体素子。 - 前記上部トレンチは、前記上部トレンチの上端部における第1幅よりも前記下部トレンチに近接した前記上部トレンチの下端部における第2幅の方が小さく、前記下部トレンチの最大幅である第3幅は、前記第2幅より大きいことを特徴とする請求項1に記載の半導体素子。
- 前記素子分離膜は、前記半導体基板の主面上で第1方向に延長される長軸と、前記第1方向に対して垂直方向に延長される短軸とを有する島形状の複数の活性領域を画定するように前記半導体基板に形成され、
前記活性領域の短軸方向における前記第3幅は、前記第1幅よりも小さいことを特徴とする請求項2に記載の半導体素子。 - 前記活性領域の長軸方向で前記第3幅は、前記第1幅よりも大きいことを特徴とする請求項3に記載の半導体素子。
- 前記上部トレンチは、テーパ状に形成されている内側壁を有することを特徴とする請求項1に記載の半導体素子。
- 前記第1絶縁膜は、MTO膜からなることを特徴とする請求項1に記載の半導体素子。
- 前記第2絶縁膜は、
前記第1絶縁膜を覆っている窒化物ライナーと、
前記窒化物ライナーにより画定される前記上部トレンチ内部を埋め込む酸化膜と、からなることを特徴とする請求項1に記載の半導体素子。 - 前記酸化膜は、HDP酸化膜またはSOG系の酸化膜からなることを特徴とする請求項7に記載の半導体素子。
- 前記第3絶縁膜は、前記下部トレンチの内壁を覆う酸化膜と、
前記酸化膜上で前記ボイド周囲に形成されている窒化物ライナーと、を備えることを特徴とする請求項1に記載の半導体素子。 - 半導体基板の所定領域をエッチングして上部トレンチを形成する段階と、
前記上部トレンチの側壁に絶縁スペーサを形成する段階と、
前記絶縁スペーサをエッチングマスクとして前記上部トレンチの底面を等方性ドライエッチングし、前記上部トレンチの下部で前記上部トレンチと互いに連通させて、ラウンド状の断面プロファイルを有する下部トレンチを形成する段階と、
前記上部トレンチ及び下部トレンチ内に素子分離用の絶縁膜を埋め込む段階と、を含むことを特徴とする半導体素子の製造方法。 - 前記上部トレンチを形成する段階は、前記上部トレンチの上端部における第1幅が、前記上部トレンチの下端部における第2幅より大きくなるように、前記半導体基板を異方性ドライエッチングすることを特徴とする請求項10に記載の半導体素子の製造方法。
- 前記下部トレンチを形成する段階は、等方性ドライエッチング法を利用することを特徴とする請求項10に記載の半導体素子の製造方法。
- 前記下部トレンチを形成する段階は、真空破壊なしにインシチュで行なわれることを特徴とする請求項10に記載の半導体素子の製造方法。
- 前記絶縁スペーサを形成する段階は、
前記上部トレンチの内側壁に酸化膜を形成する段階と、
ソース電源及び前記半導体基板側のバイアス電源を備えたICPエッチングチャンバ内で、前記ソース電源及びバイアス電源がオン状態で前記酸化膜をエッチングして、前記上部トレンチの底面で前記半導体基板を露出させると共に、前記上部トレンチの側壁には、前記絶縁スペーサを形成する段階と、を含むことを特徴とする請求項10に記載の半導体素子の製造方法。 - 前記下部トレンチを形成する段階は、前記絶縁スペーサの形成後にインシチュで前記ICPエッチングチャンバ内で行い、前記下部トレンチを形成する間、前記ソース電源はオン状態、前記バイアス電源はオフ状態を維持することを特徴とする請求項14に記載の半導体素子の製造方法。
- 前記素子分離用の絶縁膜を埋め込む段階は、
前記上部トレンチにある絶縁スペーサ及び下部トレンチの内壁を覆う酸化膜を形成する段階と、
前記酸化膜上に窒化膜ライナーを形成する段階と、
前記窒化膜ライナー上に前記上部トレンチを埋め込む絶縁膜を形成する段階と、
を含むことを特徴とする請求項10に記載の半導体素子の製造方法。 - 前記酸化膜は、熱酸化によって形成されることを特徴とする請求項16に記載の半導体素子の製造方法。
- 前記絶縁膜の形成後、前記下部トレンチ内にボイドが形成されることを特徴とする請求項16に記載の半導体素子の製造方法。
- 前記絶縁膜は、HDP酸化膜またはSOG系の酸化膜からなることを特徴とする請求項16に記載の半導体素子の製造方法。
- 前記絶縁スペーサは、酸化膜からなることを特徴とする請求項10に記載の半導体素子の製造方法。
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