JP2006323841A - テクスチャキャッシュメモリ装置及びこれを利用した3次元グラフィック加速器および方法 - Google Patents
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Abstract
【課題】テクスチャキャッシュメモリ装置及びこれを利用した3次元グラフィック加速器及び方法を提供する。
【解決手段】本発明のテクスチャキャッシュメモリは、一つのオブジェクトにマッピングされるテクスチャの数に従ってキャッシュ装置内の活性領域の大きさが変更される。要求されるテクスチャの数が少なければ、活性領域の大きさを減らしても、ヒット率は維持され、電力消費は減少する。テクスチャの数が多ければ、活性領域の大きさを増やして電力消費が増加しても、ヒット率を向上させてメインメモリアクセスに従う負荷を減少させる。したがって、本発明のキャッシュ装置は要求されるテクスチャの数に従って最適の状態で動作できる。
【選択図】図7
【解決手段】本発明のテクスチャキャッシュメモリは、一つのオブジェクトにマッピングされるテクスチャの数に従ってキャッシュ装置内の活性領域の大きさが変更される。要求されるテクスチャの数が少なければ、活性領域の大きさを減らしても、ヒット率は維持され、電力消費は減少する。テクスチャの数が多ければ、活性領域の大きさを増やして電力消費が増加しても、ヒット率を向上させてメインメモリアクセスに従う負荷を減少させる。したがって、本発明のキャッシュ装置は要求されるテクスチャの数に従って最適の状態で動作できる。
【選択図】図7
Description
本発明は3次元グラフィック処理に係り、特に3次元グラフィック加速器用のテクスチャキャッシュメモリに関する。
3次元グラフィックは3次元空間の物体を高さ、幅、長さの三つの軸を利用して表現した後、その映像をより事実的に2次元であるモニタ画面に示す技術である。3次元グラフィック加速器(3−dimensional graphic accelerator)は形状モデラ(modeler)によって記述された幾何学形状を入力し、時点や照明のようなパラメータを適用して出力として画像を生成する装置である。
3次元グラフィック加速器が実行する一連の処理をグラフィックスパイプラインとし、グラフィックスパイプラインでの処理はいずれかの部分でも遅い部分があれば、全体パイプラインの速度が低下するという特徴を有する。グラフィックスパイプラインでの処理は多くジオメトリ(geometry)処理とレンダリング(rendering)処理とに分けることができる。ジオメトリ処理での計算量は処理するポリゴンの頂点数に比例し、レンダリング処理での計算量は生成する画素数に比例する。
高解像度のモニタでのグラフィック処理においては、画素数が増加することによってレンダリング処理をするレンダリングエンジンの処理速度を増加させるべきである。このような速度問題を解決するために内部構造を改善したりレンダリングエンジンの数を増加させて並列化する方法をとる。
レンダリングエンジンの処理速度を高めるために、一番重要な要素はメモリへの接近、即ち、メモリ帯域幅(band width)を減らすことである。2次元画面にディスプレーするためには、テクスチャ(texture)データとピクセル(pixel)データとを処理すべきで、このようなデータはメモリに貯蔵されている。メモリへの接近(access)を減らすためにはグラフィック加速器内にキャッシュメモリを備えることが必須である。
最近、3次元グラフィックアプリケーションではリアルタイム(real time)で3次元シーン(scene)をレンダリングする時、さらに自然で柔らかい映像を得て、特殊な効果を出すために多様な種類のテクスチャを一つのオブジェクト(object)にマッピング(mapping)する方法を使っている。これをマルチテクスチャリング(multitexturing)と言う。この時、3次元グラフィック加速器の性能は望むテクスチャをテクスチャメモリ(3次元加速器の外部に位置したメインメモリまたは、専用グラフィックメモリ)からどのくらい早く読み出してテクスチャマッピングを実行するのかに左右される。多数のテクスチャを使うためにはテクスチャの各々のテクセル(texel)をメモリから読み出すべき、キャッシュメモリの構造に従ってキャッシュメモリのヒット率(hit ratio)と電力消費量とは異なる。
例えば、テクスチャキャッシュメモリが直接マッピング構造(direct−mapping organization)を有する場合、複数のテクスチャをマッピングする過程でコンフリクト−ミス(conflict−miss)の発生頻度は増える。なぜなら、多数のテクスチャはテクスチャメモリの多様なアドレス空間上に位置するからである。
このような問題を解決するために、テクスチャキャッシュメモリをマルチ−ウエーセットアソシエーティブマッピング構造(multi−way set associative mapping organization)で実現すれば、ヒット率は高まるが、タッグ比較動作での電力消費が増加する短所がある。特に、ウエーの数に比例して電力消費が増加するのが一般的である。
さらに、3次元アプリケーション毎に一つのオブジェクトにマッピングするテクスチャの数が定めていないから、キャッシュメモリのウエー数を任意に設定することはヒット率と電力消費のいずれも満足させることが難しい。
本発明の目的は、マルチテクスチャリング環境でテクスチャキャッシュメモリ構造を最適化できるテクスチャキャッシュメモリ装置及びこれを具備した3次元加速器を提供することにある。
本発明の他の目的は、マルチテクスチャリング環境でヒット率を向上させ、かつ電力消費の増加を最小化できるテクスチャキャッシュメモリ装置及びこれを具備した3次元加速器を提供することにある。
上述のような目的を解決するための本発明の一特徴によると、テクスチャキャッシュメモリの動作方法は、テクスチャの数を入力する段階と、前記入力されたテクスチャの数に従ってテクスチャキャッシュメモリの活性領域の大きさを決定する段階とを含む。
望ましい実施例において、前記活性領域の大きさを決定する段階は、前記活性領域の前記決定された大きさに従ってアドレス信号内のセットビットの幅を決定する段階を含む。
この実施例において、アドレス信号を入力する段階と、前記入力されたアドレス信号内の前記セットビットの値に基づいて前記テクスチャキャッシュメモリの前記活性領域を活性化する段階とをさらに含む。
この実施例において、前記テクスチャキャッシュメモリはN個の領域を含み、前記活性領域の大きさを決定する段階は、前記キャッシュメモリの前記N個の領域のうちN/k(k≦N)領域を前記活性領域として設定する段階を含む。
望ましい実施例において、前記テクスチャは一つのオブジェクトにマッピングされる。
本発明の他の特徴によるテクスチャキャッシュメモリの動作方法は、テクスチャの数を入力する段階と、前記入力されたテクスチャの数に従ってN−ウエーテクスチャキャッシュメモリ内のN/k(k≦N)−ウエーを活性領域として選択する段階とを含む。
望ましい実施例において、前記動作方法は、前記選択されたウエーの数に従ってアドレス信号内のセットビット幅を決定する段階と、アドレス信号を入力する段階と、前記入力されたアドレス信号内の前記セットビットの値に基づいて前記テクスチャキャッシュメモリの活性領域を活性化する段階とをさらに含む。
この実施例において、前記入力されたテクスチャの数と前記活性領域として選択されるウエーの数は比例する。
望ましい実施例において、前記動作方法は、前記入力されたアドレス信号内の前記セットビットの値に基づいて前記テクスチャキャッシュメモリの(N−N/k)−ウエーを非活性する段階をさらに含む。
この実施例において、前記テクスチャキャッシュメモリは、タッグアドレスを貯蔵するN−ウエータッグメモリ及びデータを貯蔵するN−ウエーデータメモリを含み、前記活性領域選択段階は、前記入力されたテクスチャの数に従って前記タッグメモリのN−ウエーのうちN/k−ウエー及びデータメモリのN−ウエーのうち(N/k)−ウエーを前記活性領域として選択する段階を含む。
この実施例において、前記動作方法は、前記活性領域として選択されたN/k−ウエータッグメモリに貯蔵されたタッグアドレスと前記入力されたアドレス信号内のタッグアドレスとを比較する段階をさらに含む。
この実施例において、前記テクスチャキャッシュメモリは、前記タッグメモリのN−ウエーに各々対応し、前記タッグメモリの対応するウエーに貯蔵されたタッグと前記入力されたアドレス信号内のタッグとを比較するためのN個の比較器をさらに含み、前記動作方法は前記入力されたテクスチャの数に従って前記比較器のうち前記活性領域として選択されたN/k−ウエータッグメモリに対応するN/k個の比較器を活性化する段階をさらに含む。
この実施例において、前記比較器のうち選択されたN/k個の比較器を除外した残りの比較器は非活性状態に設定する段階をさらに含む。
本発明の他の特徴によるテクスチャキャッシュメモリ装置は、テクスチャを貯蔵するためのテクスチャキャッシュメモリと、テクスチャの数が入力され、入力されたテクスチャの数に従って前記テクスチャキャッシュメモリ内の活性領域の大きさを選択する制御ロジックとを含む。
望ましい実施例において、前記制御ロジックは、アドレス信号が入力され、前記入力されたアドレス信号及び前記選択された大きさに応答して前記テクスチャキャッシュメモリ内の前記活性領域を選択する。
この実施例において、前記テクスチャキャッシュメモリはN個の領域を含む。
この実施例において、前記制御ロジックは、前記キャッシュメモリの前記N個の領域のうちN/k(k≦N)領域を前記活性領域として設定する。
本発明の他の特徴によるテクスチャキャッシュメモリ装置は、タッグを貯蔵するN−ウエータッグメモリと、テクスチャデータを貯蔵するN−ウエーデータメモリと、前記タッグメモリのウエーに各々対応するN個の比較器と、テクスチャの数及びアドレス信号に応答して前記比較器のうちN/k(k≦N)比較器を活性化する制御ロジックとを含む。
この実施例において、前記アドレス信号はタッグ及びセットビットを含む。
この実施例において、前記制御ロジックは、前記テクスチャの数に従って前記アドレス信号内の前記セットビットのビット幅を決定し、前記セットアドレス信号のセットビットの値に応答して前記比較器のうちN/k(k≦N)比較器を活性化する。前記比較器のうち活性化されたN/k(k≦N)比較器の各々は、前記アドレス信号内の前記タッグと前記対応するタッグメモリに貯蔵されたタッグとを比較する。前記比較器のうちの残り(N−N/k)比較器は非活性状態に置かれる。
本発明の他の実施例による3次元グラフィック加速器はテクスチャデータを貯蔵するテクスチャキャッシュメモリ装置を含む。前記テクスチャキャッシュメモリ装置は、タッグを貯蔵するN−ウエータッグメモリと、テクスチャデータを貯蔵するN−ウエーデータメモリと、前記タッグメモリのウエーに各々対応するN個の比較器と、テクスチャの数及びアドレス信号に応答して前記比較器のうちN/k(k≦N)比較器を活性化する制御ロジックとを含む。
本発明によると、一つのオブジェクトにマッピングするテクスチャの数に従ってキャッシュ装置内の活性領域の大きさを変更できる。テクスチャの数が少なければ、活性領域の大きさを減らしても、ヒット率は維持され、電力消費は減少される。テクスチャの数が多ければ、活性領域の大きさを広げて電力消費が増加しても、ヒット率を向上させてメインメモリアクセスによる負荷を減少させる。したがって、本発明のキャッシュ装置は要求されるテクスチャの数に従って最適の状態で動作できる。
以下、本発明の望ましい実施例を添付した図面を参照して詳細に説明する。
図1は本発明の望ましい実施例による3次元グラフィック加速器を含むデジタル信号処理システムを示すブロック図である。
図1を参照すると、デジタル信号処理システム100はシステムバス150と連結されたマイクロプロセッサ110、機能回路ブロック120、3次元グラフィック加速器130及びメインコントローラ140を含む。
デジタル信号処理システム100はパーソナルコンピュータ、携帯用コンピュータ、携帯電話、PDA(personal digital assistant)などのデジタル電子機器に内蔵される。望ましい実施例によるデジタル信号処理システム100はSOC(system on a chip)に集積されて携帯電話及びPDAのような携帯用電子機器に搭載される。
マイクロプロセッサ110はCPU(central processing unit)のようなメインプロセッサである。機能回路ブロック120は入/出力制御回路、MPEG(moving picture expert group)プロセッサなどを含む。メモリコントローラ140は外部メモリ102とバス150との間に連結される。外部メモリ102はシステムのメインメモリまたは、グラフィック専用メモリであり、本明細書ではテクスチャデータを貯蔵するためのメモリとして使われる。
3次元グラフィック加速器130は幾何学(geometry)処理ユニット131及びラスタライザ(rasterizer)ユニット132を含む。3次元グラフィック加速器130は図面に示したユニット131、132のみならず、エッジ−ウオーク(edge−walk)処理部のような他の構成をさらに含むことができる。特に、ラスタライザユニット132は本発明の望ましい実施例によるテクスチャキャッシュメモリ装置200を含む。
3次元グラフィック加速器130は3次元データに対してリアルタイムのハードウエア加速を実行した後、ディスプレーされる映像データを生成する。3次元グラフィック加速器130は大きく幾何学処理とレンダリングとを実行する。幾何学処理は主に3次元座標系の物体を時点に従って変換し、2次元座標系に投影する過程である。レンダリングは2次元座標系のイメージに対する色を決定する過程である。
3次元グラフィック映像は主に点、線、多角形で構成され、幾何学処理ユニット131は3次元座標系の物体を時点に従って変換し、2次元座標系に投影処理する過程を実行する。ラスタライザユニット132はメモリ102から読み出されたテクスチャをフィルタリングしてテクセルを生成し、幾何学処理ユニット131からのピクセルデータと混合してディスプレーされる最終データを生成する。ラスタライザユニット132はテクスチャの読み出しのためのメモリ102アクセスを減らすためにテクスチャキャッシュメモリ装置200を含む。
テクスチャキャッシュメモリ装置200はメモリ102に貯蔵されたテクスチャデータの一部を貯蔵している。ラスタライザユニット132がメモリ102のテクスチャデータを読み出そうとする時、そのテクスチャデータがテクスチャキャッシュメモリ装置200内にあるか否かが判別される。あれば、そのテクスチャデータはテクスチャキャッシュメモリ装置200から読み出され、なければ、メモリ102のブロックが読み出されてテクスチャキャッシュメモリ装置200に貯蔵され、ラスタライザユニット132に伝送される。メモリ102から読み出されるブロックは複数のテクスチャデータで構成される。メモリの同一な位置または、ブロック内の他の位置が再び参照される可能性が高い参照の極限性(locality of reference)現像のため、データのブロックがメモリ102から読み出されてキャッシュ装置200に貯蔵される。
本発明の望ましい実施例による3次元グラフィック加速器130内のラスタライザユニット132はテクセルを生成するのに要するテクスチャの数をテクスチャキャッシュメモリ装置200に提供する。キャッシュ装置200は全部、または一部領域を活性化することができ、活性化領域の大きさは入力されたテクスチャの数に従って設定される。
本発明の望ましい実施例によるテクスチャキャッシュメモリ装置200の構成が図2に図示されている。図2を参照すると、テクスチャキャッシュメモリ装置200はタッグアドレスを貯蔵するためのタッグメモリ210、テクスチャデータを貯蔵するためのデータメモリ220、比較ロジック230及び制御ロジック240を含む。
望ましい実施例において、タッグメモリ210とデータメモリ220とはN−ウエーセットアソシエーティブ(N−way set associative)構造を有し、ラスタライザユニット132から入力されるアドレス信号ADDRはタッグ(tag)、セット(set)及びオフセット(offset)アドレスを含む。タッグメモリ210とデータメモリ220の各ウエーは複数のラインを含み、オフセットアドレスは各ウエー内のラインをアクセルするためのアドレスである。
比較ロジック230はラスタライザユニット132から入力されたアドレス信号ADDR内のタッグアドレスとタッグメモリ210に貯蔵されたタッグアドレスとを比較し、一致するタッグアドレスがあれば、そのタッグアドレスに対応するヒット信号HITを活性化する。データメモリ220は活性化されたヒット信号に対応するテクスチャデータTEX_Dをラスタライザユニット132に提供する。
本発明の望ましい実施例による制御ロジック240はラスタライザユニット132から提供されるテクスチャの数TEX_Nに応答してタッグメモリ210、データメモリ220及び比較ロジック230の活性領域の大きさを設定する。活性領域の大きさはラスタライザユニット132から入力されたアドレス信号ADDR内のセットアドレスのビット幅を決定することによって実行される。
また、本発明の望ましい実施例による制御ロジック240はラスタライザユニット132から入力されたアドレス信号ADDRのセットビットの値に応答してタッグメモリ210、データメモリ220及び比較ロジック230の活性領域を活性させるためにイネーブル信号ENを発生する。
上述のように、マルチテクスチャリング環境でテクスチャキャッシュメモリをマルチウエーセットアソシエーティブマッピング構造で実現することはキャッシュヒット率の増加に役立つが、電力消費が増加するという短所がある。さらに、3次元アプリケーション毎に一つのオブジェクトにマッピングするテクスチャの数が定められていないからキャッシュメモリのウエーの数を任意に設定し、ヒット率と電力消費のいずれも満足させることは難しい。
例えば、タッグメモリ210とデータメモリ220とがN−ウエーセットアソシエーティブ構造を有し、比較ロジック230はタッグメモリ210のN−ウエーに各々対応する比較器を含む。この時、制御ユニット240はラスタライザユニット132から入力されたテクスチャの数に従ってタッグメモリ210とデータメモリ220のN/k(k≦N)−ウエーを活性化し、タッグメモリ210の活性化されたウエーに対応する比較ロジック230内の比較器を活性化する。
このように、必要なテクスチャの数に従ってタッグ及びデータメモリ210、220のN/k−ウエー及び比較ロジック230内のN/k個の比較器だけが活性化されれば、テクスチャキャッシュメモリ装置100はN/k−ウエーキャッシュメモリとして動作する。必要なテクスチャの数と活性化されるウエーの数とは比例する。即ち、一つのオブジェクトにマッピングされるテクスチャの数が増加すれば、キャッシュ装置200の活性化されるウエーの数が増加するからヒット率は向上する。一方、使われるテクスチャの数が減少したらキャッシュ装置200の活性化されるウエーの数が減少するから、電力消費を減らすことができる。
タッグメモリ210とデータメモリ220とが各々レジスタで実現される場合、各々のウエーに入力されるクロック信号を遮断する方法として、各々のウエーを活性/非活性にすることができる。もし、タッグメモリ210がCAM(content addressable memory)セルのようなメモリセルアレイを含み、データメモリ220がSRAM(static random access memory)などで実現される場合、一部のメモリ領域だけを活性化させることは難しい。この場合はタッグメモリ210とデータメモリ220とは部分的活性化を適用せず、テクスチャの数に従って比較ロジック230だけを部分的に活性化させることによって、タッグメモリ210及びデータメモリ220のN/k−ウエーだけが活性化されるのと同様に動作させることができる。このような場合は、比較ユニットだけの電力消費を減らすことができる。
直接マッピング方式または、完全(fully)アソシエーティブマッピング方式は他の構造に比べてヒット率は高いが、電力消費が多いという短所がある。また、マルチ−ウエーセットアソシエーティブ方式はウエーの数が少なければ少ないほど直接マッピング方式または、完全アソシエーティブマッピング方式に比べてヒット率は低くなるが、電力消費が少なくなる。
従って、本発明のテクスチャキャッシュメモリ装置100は使われるテクスチャの数に従って活性化されるウエーの数を変更することができるから、ヒット率と電力消費の全てを満足することができる最上の動作環境を提供する。
図3乃至図6は本発明の望ましい実施例によるテクスチャキャッシュメモリ装置100の動作を理解するための概念図であり、入力されたテクスチャデータの数TEX_Nが各々A、B、C及びDである。但し、A>B>C>Dである。また、タッグメモリ210とデータメモリ220の最大のウエーの数Nは8である。本明細書で言及されるウエーの数N、セットビットの幅W、活性領域の大きさSI、セットビットの値SET及びテクスチャの数TEX_Nは理解のために限定的に表示されるが、これらの値は当業者によって多様に変更して実施することができる。図3乃至図6で、斜線領域は活性領域を示す。
図3は入力されたテクスチャデータの数がAである時、テクスチャキャッシュメモリ装置100の活性化領域を示している。比較ロジック230はタッグメモリ210とデータメモリ220のウエーに各々対応する8個の比較器231−238を含む。比較器231−238の各々は、図2に図示された制御ロジック240からのイネーブル信号ENnのうち対応するイネーブル信号に応答して活性化される。但し、n=1、2、…、Nである。活性化された比較器はメモリアドレス内のタッグとタッグメモリ210の対応するウエーに貯蔵されたタッグとを比較し、それらが一致すれば、ヒット信号を活性化する。比較器231から出力されるヒット信号HITnはデータメモリ220に提供される。
入力されたテクスチャデータの数が最大値Aである時、キャッシュ装置100は完全アソシエーティブ構造即ち、N−ウエーキャッシュとして動作する。即ち、メモリアドレスがx−ビットであり、オフセットアドレスがy−ビットである時、タッグアドレスは(x−y)−ビットである。そこで、タッグメモリ210及びデータメモリ220の全体が活性領域として設定され、比較ロジック230内の比較器231−238の全てが活性化される。キャッシュ装置200の活性領域の大きさSIは
図4は入力されたテクスチャデータの数がBである時、テクスチャキャッシュメモリ装置100の活性化領域を示している。テクスチャデータの数がBである時、メモリアドレスのセットビットの幅Wは1−ビットに設定される。メモリアドレスがx−ビットであり、オフセットアドレスがy−ビットである時、タッグアドレスは(x−y−1)−ビットである。それで、キャッシュ装置200の活性領域の大きさSIは
図5は入力されたテクスチャデータの数がCである時、テクスチャキャッシュメモリ装置100の活性化領域を示している。テクスチャデータの数がCである時、メモリアドレスのセットビットの幅Wは2−ビットに設定される。メモリアドレスがx−ビットであり、オフセットアドレスがy−ビットである時、タッグアドレスは(x−y−2)−ビットである。それで、キャッシュ装置200の活性領域の大きさSIは
図6は入力されたテクスチャデータの数がDである時、テクスチャキャッシュメモリ措置100の活性化領域を示している。テクスチャデータの数がDである時、メモリアドレスのセットビットの幅Wは3−ビットに設定される。メモリアドレスがx−ビットであり、オフセットアドレスがy−ビットである時、タッグアドレスは(x−y−3)−ビットである。それで、キャッシュ装置200の活性領域の大きさSIは
図7は本発明の望ましい実施例によるテクスチャキャッシュメモリ装置200の動作を示すフローチャートである。
段階S700で、キャッシュ装置200内の制御ロジック240はラスタライザユニット132からテクスチャの数が入力される。
段階S702で、入力されたテクスチャの数に従って活性領域の大きさSIを決定する。活性領域の大きさSIはメモリアドレス内のセットビットの幅Wを決定することによって実行される。活性領域の大きさSIは
段階S704で、制御ロジック240にラスタライザユニット132からメモリアドレスが入力される。
段階S706で、制御ロジック240は入力されたメモリアドレス内のセットビットの値に従って活性領域を選択し、選択された領域を活性化する。
段階S708で、比較ロジック230の内の活性化された比較器は入力されたメモリアドレス内のタッグと活性化されたタッグメモリ210のウエーに貯蔵されたタッグとを比較する。
以後、キャッシュ装置200の動作は一般的なキャッシュメモリの動作と同一である。単に、キャッシュ装置200の内の活性化された領域だけが有効な動作を実行する。キャッシュ装置200の活性化された領域は次のテクスチャの数が入力される時までそのまま維持される。
例示的な望ましい実施例を利用して本発明を説明したが、本発明の範囲は開示された実施例に限定されないことがよく理解できよう。従って、請求範囲はこのような変更例及びその類似な構成の全てを含むものとして、広く解釈すべきである。
100 デジタル信号処理システム
110 マイクロプロセッサ
120 機能回路ブロック
130 3次元グラフィック加速器
131 幾何学処理ユニット
132 ラスタライザユニット
140 メモリコントローラ
150 システムバス
110 マイクロプロセッサ
120 機能回路ブロック
130 3次元グラフィック加速器
131 幾何学処理ユニット
132 ラスタライザユニット
140 メモリコントローラ
150 システムバス
Claims (26)
- テクスチャの数を入力する段階と、
前記入力されたテクスチャの数に従ってテクスチャキャッシュメモリの活性領域の大きさを決定する段階とを含むことを特徴とするテクスチャキャッシュメモリの動作方法。 - セットを含むアドレス信号を入力する段階をさらに含み、
前記活性領域の大きさを決定する段階は、
前記活性領域の前記決定された大きさに従って前記アドレス信号内の前記セットのビット幅を決定する段階を含むことを特徴とする請求項1に記載のテクスチャキャッシュメモリの動作方法。 - 前記活性領域の大きさを決定する段階は、
前記アドレス信号内の前記セットの値に基づいて前記テクスチャキャッシュメモリの前記活性領域を活性化する段階をさらに含むことを特徴とする請求項2に記載のテクスチャキャッシュメモリの動作方法。 - 前記テクスチャキャッシュメモリはN個の領域を含むことを特徴とする請求項3に記載のテクスチャキャッシュメモリの動作方法。
- 前記活性領域の大きさを決定する段階は、
前記キャッシュメモリの前記N個の領域のうちN/k(k≦N)領域を前記活性領域として設定する段階を含むことを特徴とする請求項4に記載のテクスチャキャッシュメモリの動作方法。 - 前記テクスチャは一つのオブジェクトにマッピングされることを特徴とする請求項1に記載のテクスチャキャッシュメモリの動作方法。
- テクスチャの数を入力する段階と、
前記入力されたテクスチャの数によってN−ウエーテクスチャキャッシュメモリ内のN/k(k≦N)−ウエーを活性領域として選択する段階とを含むことを特徴とするテクスチャキャッシュメモリの動作方法。 - 前記選択されたウエーの数によってアドレス信号内のセットのビット幅を決定する段階と、
アドレス信号を入力する段階と、
前記入力されたアドレス信号内の前記セットのビット値に基づいて前記テクスチャキャッシュメモリの前記活性領域を活性化する段階とをさらに含むことを特徴とする請求項7に記載のテクスチャキャッシュメモリの動作方法。 - 前記入力されたテクスチャの数と前記活性領域として選択されるウエーの数とは比例することを特徴とする請求項8に記載のテクスチャキャッシュメモリの動作方法。
- 前記入力されたアドレス信号内の前記セットのビット値に基づいて前記テクスチャキャッシュメモリの(N−N/k)−ウエーを非活性化する段階をさらに含むことを特徴とする請求項8に記載のテクスチャキャッシュメモリの動作方法。
- 前記テクスチャキャッシュメモリは、
タッグアドレスを貯蔵するN−ウエータッグメモリ及びデータを貯蔵するN−ウエーデータメモリを含み、
前記活性領域選択段階は、
前記入力されたテクスチャの数に従って前記タッグメモリのN−ウエーのうちN/k−ウエー及びデータメモリのN−ウエーのうち(N/k)−ウエーを前記活性領域として選択する段階を含むことを特徴とする請求項10に記載のテクスチャキャッシュメモリの動作方法。 - 前記活性領域として選択されたN/k−ウエータッグメモリに貯蔵されたタッグアドレスと前記入力されたアドレス信号内にタッグアドレスとを比較する段階をさらに含むことを特徴とする請求項11に記載のテクスチャキャッシュメモリの動作方法。
- 前記テクスチャキャッシュメモリは、
前記タッグメモリのN−ウエーに各々対応し、前記タッグメモリの対応するウエーに貯蔵されたタッグと前記入力されたアドレス信号内のタッグとを比較するためのN個の比較器とをさらに含み、
前記入力されたテクスチャの数に従って前記比較器のうち前記活性領域として選択されたN/k−ウエータッグメモリに対応するN/k個の比較器を活性化する段階をさらに含むことを特徴とする請求項11に記載のテクスチャキャッシュメモリの動作方法。 - 前記比較器のうち選択されたN/k個の比較器を除外した残りの比較器を非活性状態に設定する段階をさらに含むことを特徴とする請求項13に記載のテクスチャキャッシュメモリの動作方法。
- テクスチャを貯蔵するためのテクスチャキャッシュメモリと、
テクスチャの数が入力され、入力されたテクスチャの数に従って前記テクスチャキャッシュメモリ内の活性領域の大きさを選択する制御ロジックとを含むことを特徴とするテクスチャキャッシュメモリ装置。 - 前記制御ロジックは、
アドレス信号が入力され、前記入力されたアドレス信号及び前記選択された大きさに応答して前記テクスチャキャッシュメモリ内の前記活性領域を選択することを特徴とする請求項15に記載のテクスチャキャッシュメモリ装置。 - 前記テクスチャキャッシュメモリはN個の領域を含むことを特徴とする請求項16に記載のテクスチャキャッシュメモリ装置。
- 前記制御ロジックは、
前記キャッシュメモリの前記N個の領域のうちN/k(k≦N)領域を前記活性領域として設定することを特徴とする請求項17に記載のテクスチャキャッシュメモリ装置。 - タッグを貯蔵するN−ウエータッグメモリと、
テクスチャデータを貯蔵するN−ウエーデータメモリと、
前記タッグメモリのウエーに各々対応するN個の比較器と、
テクスチャの数及びアドレス信号に応答して前記比較器中のN/k(k≦N)比較器を活性化する制御ロジックとを含むことを特徴とするテクスチャキャッシュメモリ装置。 - 前記アドレス信号は、
タッグ及びセットを含むことを特徴とする請求項19に記載のテクスチャキャッシュメモリ装置。 - 前記制御ロジックは、
前記テクスチャの数に従って前記アドレス信号内の前記セットのビット幅を決定し、前記セットのビット値に応答して前記比較器中N/k(k≦N)比較器を活性化することを特徴とする請求項20に記載のテクスチャキャッシュメモリ装置。 - 前記比較器のうち活性化されたN/k(k≦N)比較器の各々は、
前記アドレス信号内の前記タッグと前記対応するタッグメモリに貯蔵されたタッグとを比較することを特徴とする請求項21に記載のテクスチャキャッシュメモリ装置。 - 前記比較器のうちの残り(N−N/k)比較器は非活性状態に置かれることを特徴とする請求項22に記載のテクスチャキャッシュメモリ装置。
- テクスチャデータを貯蔵するテクスチャキャッシュメモリ装置を含み、
前記テクスチャキャッシュメモリ装置は、
タッグを貯蔵するN−ウエータッグメモリと、
テクスチャデータを貯蔵するN−ウエーデータメモリと、
前記タッグメモリのウエーに各々対応するN個の比較器と、
テクスチャの数及びアドレス信号に応答して前記比較器のうちN/k(k≦N)比較器を活性化する制御ロジックとを含むことを特徴とする3次元グラフィック加速器。 - 前記制御ロジックは、
前記テクスチャの数に従って前記アドレス信号内のセットのビット幅を決定し、前記セットアドレス信号内の前記セットのビット値に応答して前記比較器のうちN/k(k≦N)比較器を活性化することを特徴とする請求項24に記載の3次元グラフィック加速器。 - 前記比較器のうち活性化されたN/k(k≦N)比較器の各々は、
前記アドレス信号内の前記タッグと前記対応するタッグメモリに貯蔵されたタッグとを比較することを特徴とする請求項25に記載の3次元グラフィック加速器。
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