JP2006318204A - シリーズレギュレータ電源回路 - Google Patents
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Abstract
【課題】 広範囲な出力電圧が得られるとともに、負荷の増大に対しても安定して動作する。
【解決手段】 シリーズレギュレータ電源回路100bは、オペアンプ1bと、このオペアンプ1bにより制御され、可変抵抗器として動作するPMOSトランジスタである出力制御トランジスタと、出力電圧の変動を検出する分圧回路とで構成されるLDOと、基準電圧を発生する基準電圧回路と、ループを安定化するために出力制御トランジスタのドレインに接続される負荷コンデンサおよび負荷抵抗とを有している。オペアンプ1bの増幅段は、前記負荷の増大に対応して抵抗値が減少する可変抵抗部11aを有している。さらに、位相補償解除手段であるMOSスイッチ(トランジスタM10)を付加することにより、重負荷時にゼロを生成して、軽負荷時と重負荷時共に最適な周波数特性(安定性)が確保される。
【選択図】 図7
【解決手段】 シリーズレギュレータ電源回路100bは、オペアンプ1bと、このオペアンプ1bにより制御され、可変抵抗器として動作するPMOSトランジスタである出力制御トランジスタと、出力電圧の変動を検出する分圧回路とで構成されるLDOと、基準電圧を発生する基準電圧回路と、ループを安定化するために出力制御トランジスタのドレインに接続される負荷コンデンサおよび負荷抵抗とを有している。オペアンプ1bの増幅段は、前記負荷の増大に対応して抵抗値が減少する可変抵抗部11aを有している。さらに、位相補償解除手段であるMOSスイッチ(トランジスタM10)を付加することにより、重負荷時にゼロを生成して、軽負荷時と重負荷時共に最適な周波数特性(安定性)が確保される。
【選択図】 図7
Description
本発明は、シリーズレギュレータ電源回路に関するものであり、特に広い負荷電流範囲や出力電流範囲に対し安定に動作することのできるシリーズレギュレータ電源回路に関する。
近年の携帯電話、PDA(Personal Digital Assistant)等の電子機器に使用される電源は、その電子部品の増加に伴い、広範囲の出力電圧と負荷電流とに対応する必要性が求められている。
この電源を構成するシリーズレギュレータ電源回路の一例として、低ドロップアウトを実現するために、出力制御トランジスタ(パストランジスタ)にPMOSFET(以下、MOSFETをMOSトランジスタという)を用いた、LDO(Low Dropout Voltage Regulator;低ドロップアウト・リニア・レギュレータ)が使用されている。
図11は、従来のシリーズレギュレータ電源回路を示す回路図である。
このシリーズレギュレータ電源回路90は、可変抵抗器として動作する出力制御トランジスタ(パストランジスタ)M91と、オペアンプ(誤差増幅器)91と、抵抗R91、R92による分圧器によって構成されるフィードバック回路とで構成されるLDO92と、基準電圧VREF90と、ループを安定化するために、LDO92に接続される負荷コンデンサCL90および負荷抵抗RL90とで構成される。
このシリーズレギュレータ電源回路90は、可変抵抗器として動作する出力制御トランジスタ(パストランジスタ)M91と、オペアンプ(誤差増幅器)91と、抵抗R91、R92による分圧器によって構成されるフィードバック回路とで構成されるLDO92と、基準電圧VREF90と、ループを安定化するために、LDO92に接続される負荷コンデンサCL90および負荷抵抗RL90とで構成される。
また、回路特性を考慮する上で重要な出力制御トランジスタM91のドレイン・ソース間の出力抵抗を抵抗Rds90、ゲート・ドレイン間の寄生容量を容量Cgd90、オペアンプ91の出力抵抗を抵抗Roa90、出力容量を容量Coa90とする。
また、図11には図示しないが、通常オペアンプ91を構成する差動入力段と増幅段との間には位相補償用の抵抗とコンデンサとが接続されている。
ところで、広範囲の出力電圧と負荷電流とに対応するシリーズレギュレータ電源回路を実現するためには、シリーズレギュレータ電源回路の安定性を確保することが必要である。
ところで、広範囲の出力電圧と負荷電流とに対応するシリーズレギュレータ電源回路を実現するためには、シリーズレギュレータ電源回路の安定性を確保することが必要である。
ここで、安定性の指標として、シリーズレギュレータ電源回路90の周波数特性に着目する。
シリーズレギュレータ電源回路90の周波数特性は、負荷コンデンサCL90、負荷抵抗RL90、出力制御トランジスタM91のドレイン・ソース間抵抗Rds90および抵抗R91、R92で定まるポール(以下「出力ポールωp91」という)と、容量Cgd90、容量Coa90および抵抗Roa90等で定まるポール(以下「PMOSポールωp92」という)と、オペアンプ91の差動入力段と増幅段との間に生じるポール(以下「オペアンプポールωp93」という)とを有する。
シリーズレギュレータ電源回路90の周波数特性は、負荷コンデンサCL90、負荷抵抗RL90、出力制御トランジスタM91のドレイン・ソース間抵抗Rds90および抵抗R91、R92で定まるポール(以下「出力ポールωp91」という)と、容量Cgd90、容量Coa90および抵抗Roa90等で定まるポール(以下「PMOSポールωp92」という)と、オペアンプ91の差動入力段と増幅段との間に生じるポール(以下「オペアンプポールωp93」という)とを有する。
なお、オペアンプ91内には、差動入力段にミラーポールが発生するが、通常ミラーポールは他のポールに比べて十分周波数が高いので無視することができる。
次に、これら3つのポールと安定性との関係について説明する。
次に、これら3つのポールと安定性との関係について説明する。
図12は、出力ポールの周波数特性を示すボード線図である。
図12に示すように、ユニティゲイン周波数(ゲインが1(0dB)となる周波数、以下「UG周波数」という)よりも低い周波数に出力ポールωp91のみが存在する場合、オープンループの位相は90°までしか遅れないため、発振する恐れはなく、安定性が確保される。すなわち、PMOSポールωp92およびオペアンプポールωp93が、UG周波数よりも高い場合は、当該周波数では、すでにオープンループのゲインが1より小さくなっているため、安定性が確保される。
図12に示すように、ユニティゲイン周波数(ゲインが1(0dB)となる周波数、以下「UG周波数」という)よりも低い周波数に出力ポールωp91のみが存在する場合、オープンループの位相は90°までしか遅れないため、発振する恐れはなく、安定性が確保される。すなわち、PMOSポールωp92およびオペアンプポールωp93が、UG周波数よりも高い場合は、当該周波数では、すでにオープンループのゲインが1より小さくなっているため、安定性が確保される。
また、PMOSポールωp92、オペアンプポールωp93のいずれか一方のみが、UG周波数より低くなっても、前述した位相補償用の抵抗とコンデンサとによるゼロωz90により、ポールにより生じる位相遅れを補償することができるため、安定性が確保される。
ところが、PMOSポールωp92、オペアンプポールωp93の両方がUG周波数より低くなると、位相余裕またはゲイン余裕がなくなり、UG周波数において位相遅れが180°よりも大きくなる場合が生じ、シリーズレギュレータ電源回路90が発振してしまう恐れがある。
このような不安定性を排除して安定性を確保する構成として、以下の2つが考えられる。
(1) 出力ポールωp91のUG周波数よりも高い周波数にPMOSポールωp92およびオペアンプポールωp93が存在する構成。
(1) 出力ポールωp91のUG周波数よりも高い周波数にPMOSポールωp92およびオペアンプポールωp93が存在する構成。
(2) 出力ポールωp91のUG周波数よりも高い周波数にPMOSポールωp92およびオペアンプポールωp93のいずれか一方が存在し、さらにUG周波数より低い周波数にゼロωz90が1つ存在する構成。
(1)の構成を実現する方法については、3つのポールのうち、最も低い周波数の出力ポールωp91を変化させて、PMOSポールωp92およびオペアンプポールωp93の周波数を、相対的にUG周波数よりも高い周波数に位置させることにより、UG周波数以下に存在するポールを1つにして安定性を確保する方法がある。
この一例として、負荷コンデンサCLの値を大きくして、重負荷時における出力ポールωp91の値を低周波側に移動させることにより、PMOSポールωp92、オペアンプポールωp93の周波数を相対的に上昇させる方法が挙げられる。
例えば、負荷コンデンサCLを100μFにしたときは、シリーズレギュレータ電源回路90は理想的なポールが1つのシステムと考えることができ、容易に安定性を確保することができる。
しかしながら、素子サイズの増大や実装面積の増加等を考慮すると、コンデンサ容量はできる限り小さくするのが好ましい。
通常用いられる負荷コンデンサCLの容量の場合を考えると、例えば、負荷コンデンサCLの容量を2.2μF、シリーズレギュレータ電源回路90のDCゲインを40dBとすると、重負荷時において各ポールωp91、ωp92、ωp93が、いずれもUG周波数以下になり、周波数安定性が悪化する。
通常用いられる負荷コンデンサCLの容量の場合を考えると、例えば、負荷コンデンサCLの容量を2.2μF、シリーズレギュレータ電源回路90のDCゲインを40dBとすると、重負荷時において各ポールωp91、ωp92、ωp93が、いずれもUG周波数以下になり、周波数安定性が悪化する。
このように、出力ポールωp1に影響を与える負荷電流および負荷コンデンサCLの素子サイズを変更することは現実的ではないので、PMOSポールωp92、オペアンプポールωp93およびゼロωZ90を変化させて、安定性を確保することが必要となる。
次に、(2)の構成を実現する方法について説明する。
図13は、各ポールおよびゼロの関係を示すボード線図である。
なお、図13では、一例として、出力ポールωp91、オペアンプポールωp93、PMOSポールωp92の順番にポールが存在する場合を示している。
図13は、各ポールおよびゼロの関係を示すボード線図である。
なお、図13では、一例として、出力ポールωp91、オペアンプポールωp93、PMOSポールωp92の順番にポールが存在する場合を示している。
図13に示すように、出力ポールωp91からDCゲインは減衰し始め、位相余裕も悪化する。
次にオペアンプポールωp93の周波数で、DCゲインがさらに減衰するが、オペアンプポールωp93の近傍にゼロωz90があれば、位相余裕の悪化を防ぐことができ、1ポールの構成と同じ様に考えることができる。
次にオペアンプポールωp93の周波数で、DCゲインがさらに減衰するが、オペアンプポールωp93の近傍にゼロωz90があれば、位相余裕の悪化を防ぐことができ、1ポールの構成と同じ様に考えることができる。
また、(2)の構成について、さらに次の2つの場合が考えられる。
(2A) 出力ポールωp91のUG周波数よりも高い周波数にオペアンプポールωp93が存在し、UG周波数より低い周波数にPMOSポールωp92およびゼロωz90が存在する構成。
(2A) 出力ポールωp91のUG周波数よりも高い周波数にオペアンプポールωp93が存在し、UG周波数より低い周波数にPMOSポールωp92およびゼロωz90が存在する構成。
(2B) 出力ポールωp91のUG周波数よりも高い周波数にPMOSポールωp92が存在し、UG周波数より低い周波数にオペアンプポールωp93およびゼロωz90が存在する構成。
この2つを比べると、(2B)の構成とするのが好ましい。何故なら、(2A)の構成を実現するために、オペアンプポールωp93を高周波側に移動しようとすると、オペアンプ91の差動入力段の出力抵抗を小さくするか、オペアンプ91の増幅段のトランジスタの入力容量および前述した位相補償用のコンデンサを小さくする必要がある(後述の式(3)参照)。
ところが差動入力段の出力抵抗は、主にオペアンプ91のDCゲインに大きく影響してくるためあまり小さくできない。また、ゼロωz90を作る場合は、位相補償用のコンデンサが必ず必要となるので、その容量を小さくするのも難しい。
従って、オペアンプポールωp93を高周波に移動させるのは現実的ではない。
ところで、(2B)の構成を実現する方法については、現在までに幾つかの手法が知られている。
ところで、(2B)の構成を実現する方法については、現在までに幾つかの手法が知られている。
例えば、オペアンプ91の増幅段に流す電流を増やすことにより、抵抗Roa90を小さくし、PMOSポールωp92を高い周波数に移動させ(後述の式(2)参照)、安定性を確保させる方法が知られているが、この場合は、消費電流が大幅に増えるという欠点を伴う。
また、オペアンプ91の増幅段に、抵抗Roa90を低くするためのバッファ段を付加する方法が知られている(例えば、特許文献1参照)。
特開2000−284843号公報
しかしながら、オペアンプ91の増幅段においてその出力端子とグランド(接地電位)の間にソースフォロワを設ける特許文献1の方法では、大きな負荷電流を流そうとするときに出力制御トランジスタM91のゲート電圧を十分下げることができない場合があるという問題がある。
さらに、市場の要求に応じて広い範囲で電圧を出力するために、フィードバック回路の抵抗R91、R92の分圧抵抗比を大きく変化させる必要がある。
例えば、VREF90=0.6Vで出力電圧VOUT90=0.8Vのとき、抵抗R91と抵抗R92による減衰率は20log(0.6/0.8)=−2.5dBであるが、出力電圧VOUT90=4.0Vのときは20log(0.6/3.3)=−15dBとなり、10dB以上ループゲインが変化する。
例えば、VREF90=0.6Vで出力電圧VOUT90=0.8Vのとき、抵抗R91と抵抗R92による減衰率は20log(0.6/0.8)=−2.5dBであるが、出力電圧VOUT90=4.0Vのときは20log(0.6/3.3)=−15dBとなり、10dB以上ループゲインが変化する。
一般的に、シリーズレギュレータ電源回路90のオープンループゲインが大きいほど、シリーズレギュレータ電源回路90のオフセット電圧やロードレギュレーション(負荷変化に対する出力の変化)は良くなり、シリーズレギュレータ電源回路90のオープンループゲインは40dB以上となるように設計される。さらに、上記の特性を得られるようにオペアンプ91のDCゲインを設計する必要がある。
しかしながら、出力電圧範囲が上記の様に広範囲になると、低い出力電圧を目安にオペアンプ91のDCゲインを設計すると、出力電圧が高い領域ではゲインが小さくなりオフセットやロードレギュレーションが悪化するという問題が生じる。
一方、高い出力電圧を目安にオペアンプ91のDCゲインを設計すると、低い出力電圧時にLDO92のオープンループゲインが高くなり、UG周波数において位相余裕が悪化し、系の周波数に対する安定性が悪くなるという問題が生じる。
本発明はこのような点に鑑みてなされたものであり、広範囲な出力電圧が得られるとともに、負荷の増大に対しても安定して動作するシリーズレギュレータ電源回路を提供することを目的とする。
本発明では上記問題を解決するために、入力電圧と負荷の間に接続されて前記負荷に対して所定の出力電圧を供給する出力制御トランジスタ素子と、該出力制御トランジスタ素子に前記負荷と並列に接続された第1のコンデンサと、前記出力電圧を分圧して分圧電圧を出力する分圧回路と、予め設定される基準電圧と前記分圧電圧との差を増幅して前記出力制御トランジスタ素子の制御信号とするオペアンプを備え、該オペアンプは、前記基準電圧と前記分圧電圧が入力されてその差分電圧を出力する差動入力段と、前記差分電圧を増幅して前記出力制御トランジスタ素子に出力する増幅段と、前記差動入力段と前記増幅段との間に接続された位相補償手段とを有し、前記増幅段は直列に接続された前記差動入力段の出力をそのゲートに受ける第1導電型の第1のMOSトランジスタおよび可変抵抗部を有し、前記可変抵抗部は前記可変抵抗部に印加される電圧に応じてその抵抗値が変化するものであることを特徴とするシリーズレギュレータ電源回路が供給される。
このようなシリーズレギュレータ電源回路によれば、負荷電流が増大するにつれて、可変抵抗部の抵抗値が減少し、オペアンプの出力抵抗を小さくすることができる。
本発明によれば、誤差増幅器に用いられるオペアンプの増幅段(出力部)に負荷電流の増大に対応して抵抗値が減少する可変抵抗部を設けることにより、重負荷時のオペアンプの出力抵抗が減少し、その結果、シリーズレギュレータ電源回路の周波数特性における、オペアンプの出力抵抗と出力容量および出力制御トランジスタ素子の入力容量とで形成されるポールの周波数が大きくなるため、負荷が増大しても、動作が安定する。これにより、高い出力電圧を目安にオペアンプのDCゲインを設計した場合においても、低い出力電圧時に位相余裕が悪化することなく、系の安定性が保たれる。よって、広範囲な出力電圧が得られるとともに、負荷の増大に対しても安定して動作する。さらに、位相補償解除手段であるMOSスイッチを付加することにより、重負荷時のみにゼロを生成して、軽負荷時と重負荷時共に最適な周波数特性(安定性)が確保される。
以下、本発明の実施の形態を図面を参照して詳細に説明する。
図1は、第1の実施の形態のシリーズレギュレータ電源回路を示す回路図である。
シリーズレギュレータ電源回路100は、オペアンプ1と、このオペアンプ1により制御され、可変抵抗器として動作するPMOSトランジスタである出力制御トランジスタM1と、出力電圧VOUTの変動を検出する分圧回路2とで構成されるLDO10と、基準電圧VREFを発生する基準電圧回路3と、ループを安定化するために出力制御トランジスタM1のドレインに接続される負荷コンデンサCLおよび負荷抵抗RLとを有している。
図1は、第1の実施の形態のシリーズレギュレータ電源回路を示す回路図である。
シリーズレギュレータ電源回路100は、オペアンプ1と、このオペアンプ1により制御され、可変抵抗器として動作するPMOSトランジスタである出力制御トランジスタM1と、出力電圧VOUTの変動を検出する分圧回路2とで構成されるLDO10と、基準電圧VREFを発生する基準電圧回路3と、ループを安定化するために出力制御トランジスタM1のドレインに接続される負荷コンデンサCLおよび負荷抵抗RLとを有している。
また、回路特性を考慮する上で重要な出力制御トランジスタM1のドレイン・ソース間の出力抵抗を抵抗Rds、ゲート・ドレイン間の寄生容量を容量Cgd、オペアンプ1の出力抵抗を抵抗Roa、出力容量を容量Coaとする。
分圧回路2は、シリーズレギュレータ電源回路100の出力端子out1とグランド(GND)との間に直列に接続された2つの抵抗R1,R2で構成され、この分圧回路2により分圧された分圧電圧が、オペアンプ1の反転入力端子に印加される。オペアンプ1の非反転入力端子には、基準電圧回路3の出力が接続され、基準電圧VREFが供給される。入力電圧VINが供給されるシリーズレギュレータ電源回路100の入力端子in1は、オペアンプ1および基準電圧回路3の電源端子と、出力制御トランジスタM1のソースとに接続されている。出力制御トランジスタM1のゲートは、オペアンプ1の出力端子に接続され、ドレインは、分圧回路2および出力電圧VOUTが出力されるシリーズレギュレータ電源回路の出力端子out1に接続されている。
図2は、オペアンプを示す回路図である。
オペアンプ1は、2つのPMOSトランジスタM2、M3で構成される差動入力部、この差動入力部に定電流Iに比例する電流を供給するPMOSトランジスタM4、M5からなるカレントミラー回路および、差動入力部の2つのトランジスタM2、M3に等しい電流を流す2つのNMOSトランジスタM6、M7からなるカレントミラー回路で構成される差動入力段、並びにNMOSトランジスタM9およびPMOSトランジスタM8で構成される増幅段を備えている。トランジスタM2のゲートに接続されている入力端子in2(オペアンプ1の反転入力端子)には、外部回路から分圧電圧が供給され、トランジスタM3のゲートに接続されている入力端子in3(オペアンプ1の非反転入力端子)には、外部回路からの基準電圧VREFが供給される。また、出力端子out2は、出力制御トランジスタM1のゲートに接続されている。なお、以下ではPMOSトランジスタ、NMOSトランジスタを単にトランジスタともいう。
オペアンプ1は、2つのPMOSトランジスタM2、M3で構成される差動入力部、この差動入力部に定電流Iに比例する電流を供給するPMOSトランジスタM4、M5からなるカレントミラー回路および、差動入力部の2つのトランジスタM2、M3に等しい電流を流す2つのNMOSトランジスタM6、M7からなるカレントミラー回路で構成される差動入力段、並びにNMOSトランジスタM9およびPMOSトランジスタM8で構成される増幅段を備えている。トランジスタM2のゲートに接続されている入力端子in2(オペアンプ1の反転入力端子)には、外部回路から分圧電圧が供給され、トランジスタM3のゲートに接続されている入力端子in3(オペアンプ1の非反転入力端子)には、外部回路からの基準電圧VREFが供給される。また、出力端子out2は、出力制御トランジスタM1のゲートに接続されている。なお、以下ではPMOSトランジスタ、NMOSトランジスタを単にトランジスタともいう。
トランジスタM8は、ダイオード接続された負荷MOSトランジスタを構成し、ゲートおよびドレインは出力端子out2に接続され、ソースは入力電圧VINが入力される電源ラインに接続されている。
トランジスタM9のドレインおよびソースはそれぞれトランジスタM8のドレインおよびグランド(GND)に接続され、トランジスタM9のゲートは差動入力段の出力部となるトランジスタM3のドレインとトランジスタM7のドレインとの接続部に接続されている。
また、差動入力段の出力部および増幅段との間には位相補償回路を構成する抵抗RcとコンデンサCcとが直列接続されている。
このオペアンプ1は、基準電圧VREFと分圧電圧とを比較し、基準電圧VREFが大きい場合は、出力制御トランジスタM1の出力電流を増加して出力電圧VOUTを高くする方向に働き、分圧電圧が大きい場合は、出力制御トランジスタM1の出力電流を抑制して出力電圧VOUTを低くするよう動作する。
このオペアンプ1は、基準電圧VREFと分圧電圧とを比較し、基準電圧VREFが大きい場合は、出力制御トランジスタM1の出力電流を増加して出力電圧VOUTを高くする方向に働き、分圧電圧が大きい場合は、出力制御トランジスタM1の出力電流を抑制して出力電圧VOUTを低くするよう動作する。
次に、このシリーズレギュレータ電源回路100の周波数特性について説明する。
シリーズレギュレータ電源回路100の周波数特性は、負荷コンデンサCLと合成抵抗(出力制御トランジスタM1の抵抗Rds、分圧回路2における抵抗R1,R2、負荷抵抗RLの3つで構成される並列の抵抗)とで定まる出力ポールωp1と、容量Cgd、オペアンプ1の容量Coaおよび抵抗Roa等で定まるPMOSポールωp2と、オペアンプ1内に生じるオペアンプポールωp3と、抵抗RcおよびコンデンサCcとで定まるゼロωz1とを有する。
シリーズレギュレータ電源回路100の周波数特性は、負荷コンデンサCLと合成抵抗(出力制御トランジスタM1の抵抗Rds、分圧回路2における抵抗R1,R2、負荷抵抗RLの3つで構成される並列の抵抗)とで定まる出力ポールωp1と、容量Cgd、オペアンプ1の容量Coaおよび抵抗Roa等で定まるPMOSポールωp2と、オペアンプ1内に生じるオペアンプポールωp3と、抵抗RcおよびコンデンサCcとで定まるゼロωz1とを有する。
前述したように、シリーズレギュレータ電源回路100の安定性を確保するには、出力ポールωp1のUG周波数よりも高い周波数にPMOSポールωp2が存在し、UG周波数よりも低い周波数にオペアンプポールωp3およびゼロωz1が存在する構成(以下「2ポール,1ゼロの構成」という)をとることが必要である。
以下、これら各ポールωp1、ωp2、ωp3およびゼロωz1について順に説明する。
(a) 出力ポールωp1
出力ポールωp1は、負荷コンデンサCL、抵抗Rds、抵抗R1,R2および負荷抵抗RLを用いて式(1)で表される。
(a) 出力ポールωp1
出力ポールωp1は、負荷コンデンサCL、抵抗Rds、抵抗R1,R2および負荷抵抗RLを用いて式(1)で表される。
負荷が比較的軽いとき(軽負荷時)は、抵抗Rds、抵抗(R1+R2)、負荷抵抗RLの値は、それぞれ一般的に数百kΩ程度であるため、合成抵抗の値は、高々100kΩ程度である。
一方、負荷が比較的重いとき(重負荷時)は、抵抗Rds、負荷抵抗RLは、高々数十Ω程度である。
図3は、出力ポールを示すボード線図である。
図3は、出力ポールを示すボード線図である。
図3では、一例として、軽負荷時の合成抵抗を100kΩ、重負荷時の合成抵抗を10Ω、負荷コンデンサCLを2.2μF、DCゲインが40dBとしたときの出力ポールωp1の位置を表している。
式(1)に示すように、合成抵抗が100kΩから10Ωまで4桁変化するため、それに伴い出力ポールωp1の位置も720mHzから7.2kHzまで4桁変化する。ここで、重負荷時のポールの位置は7.2kHzとなるため、シリーズレギュレータ電源回路100の安定性に重要なパラメータであるUG周波数は、−20dB/decで減衰すると仮定した場合720kHzとなる。よって、2ポール,1ゼロの構成をとるためには、PMOSポールωp2の周波数を、720kHzより大きくする必要がある。
(b) PMOSポールωp2
PMOSポールωp2は、抵抗Roa、容量Cgd、抵抗Rds、抵抗R1,R2および負荷抵抗RLを用いて式(2)で表される。
PMOSポールωp2は、抵抗Roa、容量Cgd、抵抗Rds、抵抗R1,R2および負荷抵抗RLを用いて式(2)で表される。
ここでgmp1は、出力制御トランジスタM1のトランスコンダクタンスを示す。
式(2)より、PMOSポールωp2に大きく影響を与えるパラメータは、抵抗Roaと容量Cgdである。
式(2)より、PMOSポールωp2に大きく影響を与えるパラメータは、抵抗Roaと容量Cgdである。
抵抗Roaは、ダイオード接続されているPMOSトランジスタM8と、NMOSトランジスタM9の各ドレイン・ソース間抵抗が並列接続されたものである。PMOSトランジスタM8をダイオード接続にすることにより、重負荷になるにつれて、トランジスタM8のドレイン・ソース間抵抗である抵抗Rdsの抵抗値が減少する。すなわち、抵抗Roaが小さくなるため、その結果、PMOSポールωp2が大きくなる。例えば、重負荷時のRoaの抵抗値は、1kΩ程度である。なお、図2における11は、PMOSトランジスタM8からなる可変抵抗部である。
一方、容量Cgdは、出力制御トランジスタM1のゲート・ソース間容量である。シリーズレギュレータ電源回路100では、出力電流を増やそうとすると、出力制御トランジスタM1のサイズを大きくしなければならず、それによって容量Cgdが増加する。容量Cgdの増加により、出力制御トランジスタM1を駆動するオペアンプ1の抵抗Roaと容量Cgdとで発生するPMOSポールωp2が、低い周波数帯域に発生する。この容量Cgdは負荷電流にもよるが、通常数十〜数百pF程度となる。
従って、実質的なPMOSポールωp2の周波数は、重負荷時の抵抗Roa=1kΩ、寄生容量を10pF〜100pFとすると、PMOSポールωp2は1.6MHz〜16MHzとなり、上記の720kHzより十分大きなものになる。
(c) オペアンプポールωp3
オペアンプポールωp3は、差動入力段の出力抵抗(rds3//rds7)と、増幅段の入力容量の積となり式(3)で表される。
オペアンプポールωp3は、差動入力段の出力抵抗(rds3//rds7)と、増幅段の入力容量の積となり式(3)で表される。
ここでrdsiはトランジスタMiのドレイン・ソース間抵抗、Cgsiは、トランジスタMiのゲート・ソース間容量、gmiはトランジスタMiのトランスコンダクタンス、CgdiはトランジスタMiのゲート・ドレイン間の寄生容量である。差動入力段の出力抵抗(rds3//rds7)は、アンプの消費電流を絞り、かつ適切なDCゲインを得るためには、500kΩ〜1MΩ程度が好ましい。また、コンデンサCcを付加しない場合、式(3)に寄与する全コンデンサ容量は、高々1pF程度なので、オペアンプポールωp3は、160kHz〜320kHz程度である。
(d) ゼロωZ1
ゼロωZ1は、抵抗RcおよびコンデンサCcを用いて式(4)で表される。
ゼロωZ1は、抵抗RcおよびコンデンサCcを用いて式(4)で表される。
図4は、位相補償を行わない場合の周波数特性を示すボード線図であり、図5は、位相補償を行った場合の周波数特性を示すボード線図である。
まず、上述の重負荷になるにつれて抵抗Roaが小さくなる特性のため、図4,図5ともPMOSポールωp2の影響がないものになっている。また、抵抗Roaの特性によりPMOSポールωp2の影響を排除できる。これは、通常の出力抵抗の高いオペアンプを用いたときよりもPMOSポールωp2が高い周波数に移動するため、位相余裕は改善している。これによりDCゲインを上げることが可能となる。但し、図4に示すように、位相補償回路が設けられていないと、UG周波数(105.5Hz前後)での位相遅れに見るように位相余裕のない状態になる。これに対し、図5に示すように、位相補償回路を設けると、ゼロωz1がオペアンプポールωp3の影響を相殺することにより、位相余裕が確保される。なお、位相補償回路を設けることにより安定性は確保できるものの、設計値によっては軽負荷時に第1ポールである出力ポールωp1と第2ポールであるオペアンプポールωp3とが近づいて、周波数特性が悪化する領域が出現する場合がある(例えば、図5の104Hz前後における軽負荷(グラフではIで示される負荷電流が1mA以下)の位相特性を参照)。これへの対策については後述の第3および第4の実施の形態にて詳述する。
まず、上述の重負荷になるにつれて抵抗Roaが小さくなる特性のため、図4,図5ともPMOSポールωp2の影響がないものになっている。また、抵抗Roaの特性によりPMOSポールωp2の影響を排除できる。これは、通常の出力抵抗の高いオペアンプを用いたときよりもPMOSポールωp2が高い周波数に移動するため、位相余裕は改善している。これによりDCゲインを上げることが可能となる。但し、図4に示すように、位相補償回路が設けられていないと、UG周波数(105.5Hz前後)での位相遅れに見るように位相余裕のない状態になる。これに対し、図5に示すように、位相補償回路を設けると、ゼロωz1がオペアンプポールωp3の影響を相殺することにより、位相余裕が確保される。なお、位相補償回路を設けることにより安定性は確保できるものの、設計値によっては軽負荷時に第1ポールである出力ポールωp1と第2ポールであるオペアンプポールωp3とが近づいて、周波数特性が悪化する領域が出現する場合がある(例えば、図5の104Hz前後における軽負荷(グラフではIで示される負荷電流が1mA以下)の位相特性を参照)。これへの対策については後述の第3および第4の実施の形態にて詳述する。
ところで、本実施の形態のポールの周波数をまとめると、以下の様になる。
出力ポールωp1:負荷コンデンサCL=2.2μFのとき、720mHz(軽負荷)〜7.2kHz(重負荷)程度。
出力ポールωp1:負荷コンデンサCL=2.2μFのとき、720mHz(軽負荷)〜7.2kHz(重負荷)程度。
PMOSポールωp2:1.6MHz(容量100pF)〜16MHz(容量10pF)程度。
オペアンプポールωp3:オペアンプ1の差動入力段の入力容量=1pFのとき、160kHz(差動入力段の出力抵抗1MΩ)〜320kHz(差動入力段の出力抵抗500kΩ)程度。
オペアンプポールωp3:オペアンプ1の差動入力段の入力容量=1pFのとき、160kHz(差動入力段の出力抵抗1MΩ)〜320kHz(差動入力段の出力抵抗500kΩ)程度。
前述したように、トランジスタM8がダイオード接続されていることにより、重負荷になるにつれてトランジスタM8のドレイン・ソース間抵抗Rdsの抵抗値が減少する。すなわち、重負荷になるにつれて抵抗Roaが小さくなるため、PMOSポールωp2の周波数を、出力ポールωp1およびオペアンプポールωp3の周波数に比べて十分大きいものとすることができ、また、オペアンプポールωp3の近傍にゼロωZ1を設定するように抵抗RcおよびコンデンサCcの値を設定することにより、2ポール,1ゼロの構成を容易かつ確実に形成することができる。これにより、重負荷領域で位相余裕が悪化することなく、系の安定性が保たれる。
次に、シリーズレギュレータ電源回路の第2の実施の形態について説明する。
図6は、第2の実施の形態のシリーズレギュレータ電源回路に関し、そのオペアンプの構成を示す回路図である。
図6は、第2の実施の形態のシリーズレギュレータ電源回路に関し、そのオペアンプの構成を示す回路図である。
以下、第2の実施の形態のシリーズレギュレータ電源回路100aについて、前述した第1の実施の形態のシリーズレギュレータ電源回路100との相違点を中心に説明し、同様の事項については、その説明を省略する。
第2の実施の形態のシリーズレギュレータ電源回路100aは、可変抵抗部の構成が異なり、それ以外は第1の実施の形態と同様である。
シリーズレギュレータ電源回路100aは、可変抵抗部11aを備えるオペアンプ1aを有している。
シリーズレギュレータ電源回路100aは、可変抵抗部11aを備えるオペアンプ1aを有している。
可変抵抗部11aは、トランジスタM8に並列接続された抵抗R3を備えている。
これにより、可変抵抗部11aは、軽負荷時にはトランジスタM8のドレイン・ソース間抵抗Rdsの抵抗値が増大して抵抗R3の抵抗値より大きくなるため(R3をそのように設定する)、抵抗R3の抵抗値が主体的となり、重負荷時には抵抗Rdsの抵抗値が低下して、抵抗R3の抵抗値より小さくなるため、トランジスタM8のドレイン・ソース間抵抗Rdsの抵抗値が主体的となる。この結果、第2の実施の形態のPMOSポールωp2は、例えば、R3=100kΩ、重負荷時の抵抗Rdsの抵抗値が1kΩの場合、
PMOSポールωp2:160k(軽負荷時R3=100kΩ)〜16MHz(重負荷時Roa=1kΩ)程度/出力制御トランジスタの容量10pF
PMOSポールωp2:16k(軽負荷時R3=100kΩ)〜1.6MHz(重負荷時Roa=1kΩ)程度/出力制御トランジスタの容量100pF、となる。
これにより、可変抵抗部11aは、軽負荷時にはトランジスタM8のドレイン・ソース間抵抗Rdsの抵抗値が増大して抵抗R3の抵抗値より大きくなるため(R3をそのように設定する)、抵抗R3の抵抗値が主体的となり、重負荷時には抵抗Rdsの抵抗値が低下して、抵抗R3の抵抗値より小さくなるため、トランジスタM8のドレイン・ソース間抵抗Rdsの抵抗値が主体的となる。この結果、第2の実施の形態のPMOSポールωp2は、例えば、R3=100kΩ、重負荷時の抵抗Rdsの抵抗値が1kΩの場合、
PMOSポールωp2:160k(軽負荷時R3=100kΩ)〜16MHz(重負荷時Roa=1kΩ)程度/出力制御トランジスタの容量10pF
PMOSポールωp2:16k(軽負荷時R3=100kΩ)〜1.6MHz(重負荷時Roa=1kΩ)程度/出力制御トランジスタの容量100pF、となる。
この第2の実施の形態のシリーズレギュレータ電源回路100aによれば、第1の実施の形態のシリーズレギュレータ電源回路100と同様の効果が得られる。
ところで、軽負荷時のポールの状態について考えると、出力ポールωp1はDC付近に存在するため、わざわざ第2ポールであるオペアンプポールのωp3に位相補償を付加してオペアンプポールωp3を本来オペアンプポールωp3が影響を及ぼさない領域、すなわちDCゲインと出力ポールωp1の位置とからワンポール回路と考えられる領域内に移動させて、2ポール,1ゼロの構成に変更する必要はない。2ポール,1ゼロの構成に変更することによる悪影響の例が、前述の図5の104Hz前後における軽負荷時の周波数特性の悪化である。
ところで、軽負荷時のポールの状態について考えると、出力ポールωp1はDC付近に存在するため、わざわざ第2ポールであるオペアンプポールのωp3に位相補償を付加してオペアンプポールωp3を本来オペアンプポールωp3が影響を及ぼさない領域、すなわちDCゲインと出力ポールωp1の位置とからワンポール回路と考えられる領域内に移動させて、2ポール,1ゼロの構成に変更する必要はない。2ポール,1ゼロの構成に変更することによる悪影響の例が、前述の図5の104Hz前後における軽負荷時の周波数特性の悪化である。
次に説明する第3の実施の形態のシリーズレギュレータ電源回路は、この点を考慮したものである。
図7は、第3の実施の形態のシリーズレギュレータ電源回路に関し、そのオペアンプの構成を示す回路図である。
図7は、第3の実施の形態のシリーズレギュレータ電源回路に関し、そのオペアンプの構成を示す回路図である。
以下、第3の実施の形態のシリーズレギュレータ電源回路100bについて、前述した第2の実施の形態のシリーズレギュレータ電源回路100aとの相違点を中心に説明し、同様の事項については、その説明を省略する。
第3の実施の形態のシリーズレギュレータ電源回路100bは、オペアンプの構成が異なり、それ以外は第2の実施の形態と同様である。
シリーズレギュレータ電源回路100bは、位相補償の効果を解除するNMOSトランジスタM10を備えるオペアンプ1bを有している。
シリーズレギュレータ電源回路100bは、位相補償の効果を解除するNMOSトランジスタM10を備えるオペアンプ1bを有している。
トランジスタM10のゲートには入力電圧VINが印加され、そのソース・ドレイン端子の一方は、出力制御トランジスタM1のゲートと同電位であるM8のゲートに接続され、他方は抵抗Rcの一端に接続されている。また、トランジスタM10の基板電位がそのソース端子より低い電位であるグランド(GND)に接続されているため、トランジスタM10のしきい値電圧は基板効果により通常の(基板効果のない)ものより大きなものになっている。
次に、オペアンプ1bの動作について説明する。
軽負荷時は、出力制御トランジスタM1のゲート電位が高いため、トランジスタM10のゲート・ソース電圧がしきい値をこえるまではトランジスタM10がOFFしている(出力制御トランジスタM1のゲートと接続されている側がトランジスタM10のソース端子の場合)。抵抗Rcと接続されている側のトランジスタM10のソース・ドレイン端子が(入力電圧VIN−トランジスタM10のしきい値電圧)より低い場合はそちらがソース端子となり、一瞬トランジスタM10がONするが、コンデンサCcを短時間で充電してソース端子が(入力電圧VIN−トランジスタM10のしきい値電圧)より高くなるとすぐにOFFしてしまう。
軽負荷時は、出力制御トランジスタM1のゲート電位が高いため、トランジスタM10のゲート・ソース電圧がしきい値をこえるまではトランジスタM10がOFFしている(出力制御トランジスタM1のゲートと接続されている側がトランジスタM10のソース端子の場合)。抵抗Rcと接続されている側のトランジスタM10のソース・ドレイン端子が(入力電圧VIN−トランジスタM10のしきい値電圧)より低い場合はそちらがソース端子となり、一瞬トランジスタM10がONするが、コンデンサCcを短時間で充電してソース端子が(入力電圧VIN−トランジスタM10のしきい値電圧)より高くなるとすぐにOFFしてしまう。
そして、シリーズレギュレータ電源回路100bの負荷電流が増加すると、出力制御トランジスタM1のゲートおよびトランジスタM10のソース端子(出力制御トランジスタM1のゲートと接続されている側のソース・ドレイン端子、以下同様)の電位が降下し、トランジスタM10のゲート・ソース間電圧がバックゲート効果を含むトランジスタM10のしきい値電圧より大きくなると、トランジスタM10のソース・ドレイン間が導通する。すなわち、トランジスタM10がONする。
この第3の実施の形態のシリーズレギュレータ電源回路100bによれば、第2の実施の形態のシリーズレギュレータ電源回路100aと同様の効果が得られる。
そして、第3の実施の形態のシリーズレギュレータ電源回路100bによれば、さらに以下の効果が得られる。
そして、第3の実施の形態のシリーズレギュレータ電源回路100bによれば、さらに以下の効果が得られる。
図8は、位相補償の調整を行った場合の周波数特性を示すボード線図である。
軽負荷時には、トランジスタM10はOFFしているため、図5に比べて位相補償の効果は抑制され、周波数特性は、第1ポールである出力ポールωp1のみによる特性を示す。一方、重負荷時には(負荷電流が増加して、出力ポールωp1がオペアンプポールωp3に近づき、位相補償なしではその影響が出始める領域においては)、トランジスタM10がONし、2ポール,1ゼロの構成を容易かつ確実に形成することができる。また、どの負荷条件(負荷電流)でも非常に良好な位相余裕が得られ、さらに安定性が向上する。
軽負荷時には、トランジスタM10はOFFしているため、図5に比べて位相補償の効果は抑制され、周波数特性は、第1ポールである出力ポールωp1のみによる特性を示す。一方、重負荷時には(負荷電流が増加して、出力ポールωp1がオペアンプポールωp3に近づき、位相補償なしではその影響が出始める領域においては)、トランジスタM10がONし、2ポール,1ゼロの構成を容易かつ確実に形成することができる。また、どの負荷条件(負荷電流)でも非常に良好な位相余裕が得られ、さらに安定性が向上する。
次に、シリーズレギュレータ電源回路の第4の実施の形態について説明する。
図9は、第4の実施の形態のシリーズレギュレータ電源回路に関し、そのオペアンプの構成を示す回路図である。
図9は、第4の実施の形態のシリーズレギュレータ電源回路に関し、そのオペアンプの構成を示す回路図である。
以下、第4の実施の形態のシリーズレギュレータ電源回路100cについて、前述した第3の実施の形態のシリーズレギュレータ電源回路100bとの相違点を中心に説明し、同様の事項については、その説明を省略する。
第4の実施の形態のシリーズレギュレータ電源回路100cは、オペアンプの構成が異なり、それ以外は第3の実施の形態と同様である。
シリーズレギュレータ電源回路100cは、オペアンプ1cを有している。
シリーズレギュレータ電源回路100cは、オペアンプ1cを有している。
オペアンプ1cは、トランジスタM9と抵抗R3との間に設けられた抵抗R4を備え、トランジスタM10のソースは、抵抗R4のトランジスタM9側に接続されている。
次に、オペアンプ1cの動作について説明する。
次に、オペアンプ1cの動作について説明する。
電源電圧(入力電圧VIN)が上昇するにつれて、トランジスタM10のしきい値電圧がトランジスタM10のバックゲート効果により上昇する。従って、電源電圧が高い場合はトランジスタM10のソース端子がしきい値電圧を越えるところまで下がりきらずにトランジスタM10がONできない場合が生じうる。このバックゲートの効果を緩和するために抵抗R4が設けられている。
この結果、負荷電流が増加してトランジスタM8のゲート電位が下降し、トランジスタM8と抵抗R3とに流れる電流が増加すると、抵抗R4による電圧降下が生じトランジスタM10のゲート・ソース間電圧を広げる。
この第4の実施の形態のシリーズレギュレータ電源回路100cによれば、第3の実施の形態のシリーズレギュレータ電源回路100bと同様の効果が得られる。
そして、第4の実施の形態のシリーズレギュレータ電源回路100cによれば、抵抗R4を設けることによりバックゲート効果が抑制され、オペアンプ1cの電源電圧が高い場合でも、トランジスタM10が確実にONするため、位相補償をより確実に調節することができる。これにより、さらに安定性が向上する。
そして、第4の実施の形態のシリーズレギュレータ電源回路100cによれば、抵抗R4を設けることによりバックゲート効果が抑制され、オペアンプ1cの電源電圧が高い場合でも、トランジスタM10が確実にONするため、位相補償をより確実に調節することができる。これにより、さらに安定性が向上する。
なお、抵抗R4はバックゲートのみでなく、通常でMOSトランジスタのしきい値電圧が高い回路においても有効である。
次に、第5の実施の形態のシリーズレギュレータ電源回路について説明する。
次に、第5の実施の形態のシリーズレギュレータ電源回路について説明する。
図10は、第5の実施の形態のシリーズレギュレータ電源回路に関し、そのオペアンプの構成を示す回路図である。
以下、第5の実施の形態のシリーズレギュレータ電源回路100dについて、前述した第4実施の形態のシリーズレギュレータ電源回路100cとの相違点を中心に説明し、同様の事項については、その説明を省略する。
以下、第5の実施の形態のシリーズレギュレータ電源回路100dについて、前述した第4実施の形態のシリーズレギュレータ電源回路100cとの相違点を中心に説明し、同様の事項については、その説明を省略する。
第5の実施の形態のシリーズレギュレータ電源回路100dは、オペアンプの構成が異なり、それ以外は第1の実施の形態と同様である。
シリーズレギュレータ電源回路100dは、オペアンプ1dを有している。
シリーズレギュレータ電源回路100dは、オペアンプ1dを有している。
オペアンプ1dは、抵抗R4に並列に挿入されるNMOSトランジスタM11を備えている。
以下、オペアンプ1dの動作について説明する。
以下、オペアンプ1dの動作について説明する。
抵抗R4により電源電圧が高い場合でもバックゲート効果がはたらいているトランジスタM10を確実にONすることができるものの、抵抗R4による電圧降下が大きすぎるとトランジスタM9が線形領域(非飽和領域)に入ってしまい、アンプの出力段として正常に動作しなくなる恐れがある。これを回避するために設けられたのが、トランジスタM11である。
軽負荷時、すなわちトランジスタM8と抵抗R3とに流れる電流が小さいうちは、トランジスタM11はOFFしているので、電流の全てが抵抗R4に流れる。負荷電流が増大し、抵抗R4の電圧降下が大きくなると、トランジスタM11のソース端子に印加する電圧がそれに伴い降下する。トランジスタM11のゲート・ソース間電圧が、バックゲート効果を考慮したしきい値電圧よりも大きくなると、トランジスタM11がONして電流の主経路となるため、負荷電流が増加した場合は、電流の大半がトランジスタM11を流れる。
この第5の実施の形態のシリーズレギュレータ電源回路100dによれば、第4の実施の形態のシリーズレギュレータ電源回路100cと同様の効果が得られる。
そして、第4の実施の形態のシリーズレギュレータ電源回路100dによれば、負荷電流が増加した場合は、電流の大半がトランジスタM11を流れるため、トランジスタM9が線形領域に入りにくくなる。よって、増幅段がより安定して動作するため、さらに安定性が向上する。
そして、第4の実施の形態のシリーズレギュレータ電源回路100dによれば、負荷電流が増加した場合は、電流の大半がトランジスタM11を流れるため、トランジスタM9が線形領域に入りにくくなる。よって、増幅段がより安定して動作するため、さらに安定性が向上する。
上述の第1〜第5の実施の形態に示すように、本発明により出力電圧範囲や負荷状態(負荷電流)によらず位相余裕を確保することができ、系の安定性が保たれる。
よって、広範囲な出力電圧が得られるとともに、負荷の増大に対しても安定して動作するシリーズレギュレータ電源回路を得ることができる。
よって、広範囲な出力電圧が得られるとともに、負荷の増大に対しても安定して動作するシリーズレギュレータ電源回路を得ることができる。
以上、本発明のシリーズレギュレータ電源回路について図示の実施の形態について説明したが、本発明は、これに限定されるものではなく、各部の構成は同様の機能を発揮する任意の構成と置換することができる。例えば、各実施の形態で示したオペアンプにおいてNMOSトランジスタとPMOSトランジスタを入れ替えたものにしてもよい。
なお、シリーズレギュレータ電源回路100cおよびシリーズレギュレータ電源回路100dにおいては、抵抗R3および抵抗R4に温度特性をもたせると、より広い温度範囲で正常に動作を行うことができる。
例えば、抵抗R4の温度係数が正のとき、低温になるにつれて抵抗R4の抵抗値が小さくなり抵抗R4での電圧降下が小さくなる。従って、この場合、抵抗R3の温度特性を正とすると、低温では抵抗R3を経由して流れる電流も増えるため、抵抗R4の電圧降下もほぼ一定にすることが可能となる。
1、1a〜1d オペアンプ
2 分圧回路
3 基準電圧回路
10 LDO
11、11a 可変抵抗部
90 シリーズレギュレータ電源回路
91 オペアンプ
92 LDO
100、100a、100b、100c、100d シリーズレギュレータ電源回路
M1 出力制御トランジスタ
M2〜M11 トランジスタ
M91 出力制御トランジスタ
R91、92 抵抗
VREF、VREF90 基準電圧
2 分圧回路
3 基準電圧回路
10 LDO
11、11a 可変抵抗部
90 シリーズレギュレータ電源回路
91 オペアンプ
92 LDO
100、100a、100b、100c、100d シリーズレギュレータ電源回路
M1 出力制御トランジスタ
M2〜M11 トランジスタ
M91 出力制御トランジスタ
R91、92 抵抗
VREF、VREF90 基準電圧
Claims (9)
- 入力電圧と負荷の間に接続されて前記負荷に対して所定の出力電圧を供給する出力制御トランジスタ素子と、
該出力制御トランジスタ素子に前記負荷と並列に接続された第1のコンデンサと、
前記出力電圧を分圧して分圧電圧を出力する分圧回路と、
予め設定される基準電圧と前記分圧電圧との差を増幅して前記出力制御トランジスタ素子の制御信号とするオペアンプを備え、
該オペアンプは、前記基準電圧と前記分圧電圧が入力されてその差分電圧を出力する差動入力段と、前記差分電圧を増幅して前記出力制御トランジスタ素子に出力する増幅段と、前記差動入力段と前記増幅段との間に接続された位相補償手段とを有し、
前記増幅段は直列に接続された前記差動入力段の出力をそのゲートに受ける第1導電型の第1のMOSトランジスタおよび可変抵抗部を有し、
前記可変抵抗部は前記可変抵抗部に印加される電圧に応じてその抵抗値が変化するものであることを特徴とするシリーズレギュレータ電源回路。 - 前記可変抵抗部は、ダイオード接続された第2導電型のMOSトランジスタで構成されていることを特徴とする請求項1記載のシリーズレギュレータ電源回路。
- 前記可変抵抗部は、ダイオード接続された第2導電型のMOSトランジスタと、該第2のMOSトランジスタに対して並列接続される抵抗とで構成されていることを特徴とする請求項1記載のシリーズレギュレータ電源回路。
- 前記出力制御トランジスタ素子から前記負荷に出力される負荷電流が所定値未満のとき、前記位相補償手段の位相補償効果を解除する位相補償解除手段を有することを特徴とする請求項1記載のシリーズレギュレータ電源回路。
- 前記位相補償解除手段は、前記負荷電流が所定値未満のときにオフし、所定値以上のときオンする第1のスイッチ手段を有することを特徴とする請求項4記載のシリーズレギュレータ電源回路。
- 前記第1のスイッチ手段がMOSトランジスタであり、前記位相補償解除手段が前記第1のスイッチ手段のバックゲート効果を抑制するバックゲート効果抑制手段を有することを特徴とする請求項5記載のシリーズレギュレータ電源回路。
- 前記バックゲート効果抑制手段は、前記可変抵抗部と前記第1のMOSトランジスタの間に接続された第1の抵抗であり、前記位相補償手段および前記第1のスイッチ手段が前記バックゲート効果抑制手段と前記第1のMOSトランジスタとの接続点および前記差動入力段の出力部との間に直列に接続されていることを特徴とする請求項6記載のシリーズレギュレータ電源回路。
- 前記バックゲート効果抑制手段は、前記可変抵抗部と前記第1のMOSトランジスタの間に接続された第1の抵抗および該第1の抵抗に並列に接続された第2のスイッチ手段からなり、前記位相補償手段および前記第1のスイッチ手段が前記バックゲート効果抑制手段と前記第1のMOSトランジスタとの接続点および前記差動入力段の出力部との間に直列に接続されていることを特徴とする請求項6記載のシリーズレギュレータ電源回路。
- 前記位相補償手段が直列に接続された第2の抵抗および第2のコンデンサからなることを特徴とする請求項1ないし8のいずれかに記載のシリーズレギュレータ電源回路。
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