JP2006313773A - Semiconductor device and manufacturing method thereof - Google Patents

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秀人 玉祖
Makoto Harada
真 原田
Kenryo Masuda
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device in which a contact point of a first conductive type region can be formed by using a metallic material having a contact resistivity lower with a second conductive type region than with the first conductive type region, and a manufacturing method thereof. <P>SOLUTION: The semiconductor device includes a p-type region 1 including a p-type impurity of a concentration value higher than the concentration value of a neighboring semiconductor region 5; an n-type region 2 including an n-type impurity of a concentration value higher than the concentration value of the neighboring semiconductor region 5, and positioned so as to superimposed on the p-type region 1; and a metallic layer 3 positioned on at least the n-type region 2. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

本発明は、半導体装置およびその製造方法に関し、より具体的には金属層との接続構造に独自性を有する半導体装置およびその製造方法に関するものである。   The present invention relates to a semiconductor device and a manufacturing method thereof, and more specifically to a semiconductor device having a unique connection structure with a metal layer and a manufacturing method thereof.

半導体デバイスの電極の金属／半導体接点におけるオーム性接触（以下、コンタクト）は、半導体基板上に形成された各種配線とデバイス本体とを連結する役割を担っている。上記接点におけるコンタクト抵抗ρcはデバイスの損失を増大させ、高周波特性やスイッチング特性を損なうので、できる限り低減することが求められる。 The ohmic contact (hereinafter referred to as contact) at the metal / semiconductor contact of the electrode of the semiconductor device plays a role of connecting various wirings formed on the semiconductor substrate and the device body. The contact resistance ρ c at the contact point increases the loss of the device and impairs the high frequency characteristics and switching characteristics. Therefore, it is required to reduce as much as possible.

たとえば、パワートランジスタ用に開発が進んでいる半導体である炭化珪素（ＳｉＣ）のオーミック性接触の電極（以下、オーミック電極）では、金属／ｎ型領域のコンタクトで１０-6Ωｃｍ2台であり、また金属／ｐ型領域のコンタクトで１０-5Ωｃｍ2台のコンタクト抵抗率ρcが要求されている（非特許文献１参照）。ＳｉＣでの電極形成方法として広く普及している方法では、高濃度にドーピングした領域にキー元素を含む金属材料を蒸着し、そのあとに１０００℃程度の温度で熱処理を行ない、熱処理によって生成した反応層をオーム性接触層として用いる。ＳｉＣで最も低いコンタクト抵抗率ρcを示す電極（金属）材料は、ｎ型領域ではＮｉ、またｐ型領域ではＴｉ-Ａｌ合金であるとされ、ともに上記要求値を達成することができる。
松波弘之 編著 半導体SiC 技術と応用（Technology of Semiconductor SiC and Its Application）(日刊工業新聞社 2003年3月31日）pp.156-165 For example, in the case of an ohmic contact electrode (hereinafter referred to as an ohmic electrode) of silicon carbide (SiC), which is a semiconductor being developed for power transistors, the number of contacts in the metal / n-type region is 10 −6 Ωcm 2 units, Further, a contact resistivity ρ c of 10 −5 Ωcm 2 is required for the contact in the metal / p-type region (see Non-Patent Document 1). In a method widely used as an electrode formation method using SiC, a metal material containing a key element is deposited in a heavily doped region, and then a heat treatment is performed at a temperature of about 1000 ° C., and a reaction generated by the heat treatment. The layer is used as an ohmic contact layer. The electrode (metal) material exhibiting the lowest contact resistivity ρ c in SiC is Ni in the n-type region and Ti—Al alloy in the p-type region, and both can achieve the required value.
Edited by Hiroyuki Matsunami Technology of Semiconductor SiC and Its Application (Nikkan Kogyo Shimbun, March 31, 2003) pp.156-165

しかしながら、ＳｉＣに限らず半導体デバイスで電極を形成する場合、次の問題がある。
（１）最も良いコンタクト抵抗率ρcが得られる電極材料で半導体デバイスを形成する際、ｐ型領域とｎ型領域とで電極材料を変える必要がある。このため、電極形成プロセスにおける制約が厳しく、かつ工程数が増大する。上記電極形成プロセスにおいては、一方の電極材料固有の問題、たとえば熱処理による表面荒れ、配線との密着性などの問題、を解決する際、他方の電極においても同時に最適化される必要がある。 However, when forming an electrode with a semiconductor device as well as SiC, there is the following problem.
(1) When forming a semiconductor device with an electrode material that provides the best contact resistivity ρ c, it is necessary to change the electrode material between the p-type region and the n-type region. For this reason, restrictions in an electrode formation process are severe, and the number of steps increases. In the above electrode formation process, when solving problems inherent to one electrode material, such as surface roughness due to heat treatment and adhesion to wiring, it is necessary to simultaneously optimize the other electrode.

上記のようにｐ型領域とｎ型領域とで電極材料を変える場合、別々に蒸着工程を行なう必要がある。また、一方の電極を形成後に他方の電極を形成するため、先に形成した電極が剥がれやすくなり、その補修にさらに工程が増加するなどの可能性がある。
（２）ｐ型領域およびｎ型領域の電極を同じ材料にした場合、２つの領域でともに最適なコンタクト抵抗率ρcを得ることができない。これまでにｐ型領域およびｎ型領域に低いコンタクト抵抗率ρcを得ることができる共通する材料、または特殊な工程は見出されていない。ｐ型領域とｎ型領域とで同じ電極材料を使用した場合、通常、一方が他方に対して高いコンタクト抵抗率ρcを示すため、高い方のコンタクト抵抗率ρcを可能な限度で低くする必要がある。また、同じ電極材料を用いても熱処理後には、ｐ型領域とｎ型領域とで状態が異なることになる。 When the electrode material is changed between the p-type region and the n-type region as described above, it is necessary to perform a vapor deposition step separately. In addition, since the other electrode is formed after one electrode is formed, the previously formed electrode is likely to be peeled off, and there is a possibility that the number of processes will be further increased for the repair.
(2) When the electrodes of the p-type region and the n-type region are made of the same material, the optimum contact resistivity ρ c cannot be obtained in the two regions. So far, no common material or special process capable of obtaining a low contact resistivity ρ c in the p-type region and the n-type region has been found. When the same electrode material is used for the p-type region and the n-type region, one of them usually shows a higher contact resistivity ρ c with respect to the other, so that the higher contact resistivity ρ c is lowered as much as possible. There is a need. Even if the same electrode material is used, the state differs between the p-type region and the n-type region after the heat treatment.

上記のような電極のケースに限らず、第１導電型領域の接点形成において、第１導電型領域とよりも第２導電型領域とのほうが低いコンタクト抵抗率でオーミック接触する金属材料を用いることが有利な場合がある。そのような場合をここで全て挙げることはできないが、上記第１導電型領域の接点を、上記のような金属材料を用いて形成することができる接続構造を有する半導体装置を得ることは、上記の２つの電極を共通する１つの金属材料で形成する直接的なメリットだけでなく、他の多くのメリットがあると考えられる。   Not only the case of the electrode as described above, but in forming the contact point of the first conductivity type region, a metal material that makes ohmic contact with the second conductivity type region with a lower contact resistivity than the first conductivity type region is used. May be advantageous. Although all such cases cannot be mentioned here, it is possible to obtain a semiconductor device having a connection structure in which the contact of the first conductivity type region can be formed using the metal material as described above. It is considered that there are many other merits in addition to the direct merits of forming the two electrodes with one common metal material.

本発明は、第１導電型領域とよりも第２導電型領域とのほうが低いコンタクト抵抗率となる金属材料を用いて第１導電型領域の接点を形成することが有利な場合、上記第１導電型領域の接点を上記のような金属材料を用いて形成することができる半導体装置およびその製造方法を提供することを目的とする。   In the present invention, when it is advantageous to form the contact of the first conductivity type region by using a metal material having a lower contact resistivity in the second conductivity type region than in the first conductivity type region, An object of the present invention is to provide a semiconductor device capable of forming a contact in a conductive type region using the metal material as described above and a method for manufacturing the semiconductor device.

本発明の半導体装置は、周辺半導体領域と、周辺半導体領域の不純物の濃度値よりも高い濃度値の第１導電型不純物を含む第１導電型領域と、周辺半導体領域の不純物の濃度値よりも高い濃度値の第２導電型不純物を含み、第１導電型領域と重複するように位置する第２導電型領域と、少なくとも第２導電型領域上に位置する金属層とを備えることを特徴とする。   The semiconductor device of the present invention includes a peripheral semiconductor region, a first conductivity type region including a first conductivity type impurity having a concentration value higher than the impurity concentration value of the peripheral semiconductor region, and an impurity concentration value of the peripheral semiconductor region. A second conductivity type region including a second conductivity type impurity having a high concentration value and positioned so as to overlap with the first conductivity type region, and a metal layer positioned at least on the second conductivity type region, To do.

上記構成により、たとえば第１導電型領域とよりも第２導電型領域とのほうが低いコンタクト抵抗率となる金属材料を用いて第１導電型領域の接点を形成することが有利な場合、上記の第２導電型領域と低いコンタクト抵抗率を有する金属を用いて、第１導電型領域に低いコンタクト抵抗率の金属接点を形成することができる。接点を形成する箇所では、第１導電型領域およびそれに重複する第２導電型領域は、それぞれの導電型の不純物を高濃度に含んでいる。このため第１導電型領域と第２導電型領域との接合部に空乏層が生じても、その空乏層は非常に薄いものとなり、逆バイアス状態でもキャリアは容易にその薄い空乏層をトンネリングすることができる。このため、第２導電型領域と低いコンタクト抵抗率を有する金属を用いて、第１導電型領域に低抵抗の接点を形成することができる。   For example, when it is advantageous to form the contact of the first conductivity type region by using a metal material having a lower contact resistivity in the second conductivity type region than in the first conductivity type region, for example, A metal contact having a low contact resistivity can be formed in the first conductivity type region by using a metal having a low contact resistivity with the second conductivity type region. In the portion where the contact is formed, the first conductivity type region and the second conductivity type region overlapping with the first conductivity type region contain impurities of each conductivity type in a high concentration. Therefore, even if a depletion layer is formed at the junction between the first conductivity type region and the second conductivity type region, the depletion layer becomes very thin, and carriers easily tunnel the thin depletion layer even in a reverse bias state. be able to. For this reason, a low-resistance contact can be formed in the first conductivity type region using a metal having a low contact resistivity with the second conductivity type region.

なお、第１導電型領域およびそれに重複する第２導電型領域は、上述したようにそれぞれの導電型の不純物を周辺領域の不純物濃度値よりも高濃度に含んでいる。その前提の下、上記第１導電型領域に第２導電型領域が重複するように位置するとは、第１導電型領域に重なるように第２導電型領域を形成し、両方の領域間にｐｎ界面が形成されている状態をさす。形成順序を逆にして、第２導電型領域に重なるように第１導電型領域を形成したものであってもよい。ｐｎ界面といえる部分が形成されれば両領域の形成順序は問わない。また、第１導電型領域の上に第２導電型領域がエピタキシャル成長法で形成される場合も、上記の構造のなかに含まれる。   The first conductivity type region and the second conductivity type region overlapping with the first conductivity type region contain impurities of the respective conductivity types at a higher concentration than the impurity concentration value of the peripheral region as described above. On the assumption that the second conductivity type region is positioned so as to overlap the first conductivity type region, the second conductivity type region is formed so as to overlap the first conductivity type region, and the pn is formed between both regions. A state in which an interface is formed. The first conductivity type region may be formed so as to overlap the second conductivity type region by reversing the formation order. As long as a portion that can be said to be a pn interface is formed, the formation order of both regions does not matter. The case where the second conductivity type region is formed on the first conductivity type region by the epitaxial growth method is also included in the above structure.

本発明の半導体装置の製造方法は、周辺半導体領域を形成する工程と、周辺半導体領域の不純物の濃度値よりも高い濃度値の第１導電型不純物を含む第１導電型領域を形成する工程と、周辺半導体領域の不純物の濃度値よりも高い濃度値の第２導電型不純物を含み、第１導電型領域と重複するように第２導電型領域を形成する工程と、少なくとも第２導電型領域上に位置するように金属層を形成する工程と備える、ことを特徴とする。   The method for manufacturing a semiconductor device of the present invention includes a step of forming a peripheral semiconductor region, a step of forming a first conductivity type region containing a first conductivity type impurity having a concentration value higher than the impurity concentration value of the peripheral semiconductor region, and Forming a second conductivity type region including a second conductivity type impurity having a concentration value higher than the impurity concentration value of the peripheral semiconductor region and overlapping the first conductivity type region; and at least a second conductivity type region And a step of forming a metal layer so as to be located on the upper side.

上記方法により、第２導電型領域と低いコンタクト抵抗率を有する金属を用いて、第１導電型領域に低いコンタクト抵抗率の接点を形成することができる。   By the above method, a contact having a low contact resistivity can be formed in the first conductivity type region using a metal having a low contact resistivity with the second conductivity type region.

なお、上記の製造方法は、通常用いられる方法である、まず第１導電型領域を形成した後に第２導電型領域を形成する方法である。しかし、本発明の上記半導体装置は、まず第２導電型領域を形成した後に第１導電型領域を形成する方法によったものであってもよい。   In addition, said manufacturing method is a method of forming a 2nd conductivity type area | region after first forming a 1st conductivity type area | region which is a method used normally. However, the semiconductor device of the present invention may be based on a method in which the first conductivity type region is formed after the second conductivity type region is formed first.

上記本発明の半導体装置を用いることにより、第２導電型領域と低いコンタクト抵抗率を有する金属を用いて、第１導電型領域において、低いコンタクト抵抗率の金属接点を形成することができる。また、上記本発明の半導体装置の製造方法を用いることにより、第２導電型領域と低いコンタクト抵抗率を有する金属を用いて、第１導電型領域に低いコンタクト抵抗率の接点を形成することができる。   By using the semiconductor device of the present invention, a metal contact having a low contact resistivity can be formed in the first conductivity type region using a metal having a low contact resistivity with the second conductivity type region. In addition, by using the semiconductor device manufacturing method of the present invention, a contact having a low contact resistivity can be formed in the first conductivity type region using a metal having a low contact resistivity with the second conductivity type region. it can.

次に図面を用いて本発明の実施の形態について説明する。
（実施の形態１）
図１は、本発明の実施の形態１における半導体装置の対になった電極（接点）部分を示す図である。対の電極３１（１０），３２の一方の電極３１（１０）、すなわち第１電極では、周辺半導体領域５の中に、周辺半導体領域５の不純物濃度値よりも高濃度値のｐ型不純物（第１導電型不純物）を含むｐ+型領域（第１導電型領域）１が形成され、そのｐ+型領域１に表面以外が取り囲まれるように、ｎ型不純物（第２導電型不純物）を周辺半導体領域５の不純物濃度値よりも高濃度値のｎ型不純物を含むｎ+型領域（第２導電型領域）２が形成されている。そのｎ+型領域２の上に金属層（金属板）３が形成されている。上記対の電極のうちの他方の電極（第２電極）３２では、別の周辺半導体領域７の中に周辺半導体領域７の不純物濃度値よりも高濃度値のｎ型不純物を含むｎ+型領域１２が形成され、その上に金属層１３が形成されている。金属層３は、オーミック接触したｐ+型領域１とよりも、オーミック接触したｎ+型領域２と一層低いコンタクト抵抗率を形成する金属材料で構成される。 Next, embodiments of the present invention will be described with reference to the drawings.
(Embodiment 1)
FIG. 1 is a diagram showing electrode (contact) portions that form a pair in the semiconductor device according to the first embodiment of the present invention. In one electrode 31 (10) of the pair of electrodes 31 (10) and 32, that is, the first electrode, the p-type impurity (concentration value higher than the impurity concentration value of the peripheral semiconductor region 5 is included in the peripheral semiconductor region 5. A p + type region (first conductivity type region) 1 including a first conductivity type impurity) is formed, and an n type impurity (second conductivity type impurity) is applied so as to surround the p + type region 1 except for the surface. An n + -type region (second conductivity type region) 2 containing an n-type impurity having a higher concentration value than the impurity concentration value of the peripheral semiconductor region 5 is formed. A metal layer (metal plate) 3 is formed on the n + -type region 2. In the other electrode (second electrode) 32 of the pair of electrodes, an n + -type region containing an n-type impurity having a higher concentration value than the impurity concentration value of the peripheral semiconductor region 7 in another peripheral semiconductor region 7. 12 is formed, and a metal layer 13 is formed thereon. The metal layer 3 is made of a metal material that forms a lower contact resistivity with the n + type region 2 in ohmic contact than the p + type region 1 in ohmic contact.

図１の電極部分で注目すべきことは、金属層３と金属層１３とが同じ金属材料で形成されていることである。金属層３と金属層１３とは、同じ金属層形成機会に形成され、同様にオーミック接触するように同じ熱処理機会に同じ熱処理を施される。   What should be noted in the electrode portion of FIG. 1 is that the metal layer 3 and the metal layer 13 are formed of the same metal material. The metal layer 3 and the metal layer 13 are formed at the same metal layer formation opportunity, and are similarly subjected to the same heat treatment at the same heat treatment opportunity so as to make ohmic contact.

図１の場合、電極３１（１０）において、ｎ+型領域２は、底部が完全にｐ+型領域１内にあるだけでなく、平面的に見てｐ+型領域１に周囲を取り囲まれている。上記したようにｐｎ接合が形成されれば、両領域は上記のような形状関係に限定されない。周辺半導体領域５は、ｐ型でもｎ型でもよく、不純物を意図的に注入していなくてもよい。また、第２電極３２において、別の周辺半導体領域７は、不純物を意図的に注入していなくてもよい。 For Figure 1, the electrode 31 (10), n + -type region 2, the bottom not only in the fully p + -type region 1, encircled the p + -type region 1 in a plan view ing. If a pn junction is formed as described above, the two regions are not limited to the above shape relationship. The peripheral semiconductor region 5 may be p-type or n-type, and does not have to be implanted with impurities intentionally. Further, in the second electrode 32, another peripheral semiconductor region 7 may not intentionally implant impurities.

上記の電極３２（１０）の構造において、金属層３に電位を印加したとき、ｐ+型領域１とｎ+型領域２とのｐｎ接合に空乏層が形成される。しかし、高濃度にドーピングされたｐ+型領域１とｎ+型領域２との接合部の空乏層は非常に薄いものとなる。すなわち、ｐ型不純物濃度Ｎa、ｎ型不純物濃度Ｎdとすると、空乏層の幅ｄは、これら濃度の１／２乗（階段接合の場合）または濃度勾配の１／３乗（傾斜接合の場合）と、反比例する関係にある。 In the structure of the electrode 32 (10), when a potential is applied to the metal layer 3, a depletion layer is formed at the pn junction between the p + type region 1 and the n + type region 2. However, the depletion layer at the junction between the heavily doped p + type region 1 and the n + type region 2 is very thin. That is, when the p-type impurity concentration Na and the n-type impurity concentration Nd are used, the width d of the depletion layer is ½ of these concentrations (in the case of a step junction) or 1/3 of the concentration gradient (in the case of a gradient junction). Is in an inversely proportional relationship.

すなわち、不純物濃度（密度）が急激に変化する階段接合の場合は、空乏層の幅ｄはつぎの（１）式のように、空乏層の幅ｄは不純物濃度の１／２乗に反比例する。   That is, in the case of a step junction in which the impurity concentration (density) changes rapidly, the width d of the depletion layer is inversely proportional to the ½ power of the impurity concentration as shown in the following equation (1).

ｄ＝［（２εs/ｅ）｛（１／Ｎa）＋（１／Ｎd）｝Ｖbi］1/2・・・・(１） ただし、εsは誘電率、ｅはキャリアの電荷、Ｖbiはビルドインポテンシャルでありｐｎ接合の外側のｎ型領域とｐ型領域との電位差を表す。 d = [(2εs / e) {(1 / Na) + (1 / Nd)} Vbi] 1/2 ... (1) where εs is the dielectric constant, e is the carrier charge, and Vbi is the build-in potential. And represents the potential difference between the n-type region outside the pn junction and the p-type region.

また、濃度勾配がついた傾斜接合の場合には、空乏層の幅ｄはつぎの（２）式のように濃度勾配の１／３乗に反比例する。   In the case of a gradient junction with a concentration gradient, the width d of the depletion layer is inversely proportional to the 1/3 power of the concentration gradient as shown in the following equation (2).

ｄ＝（１２εsＶbi／ｅａ）1/3・・・・・・・・・・・・・（２）
ただし、ａは濃度傾斜（ｃｍ-4）であり、εs、ｅ、Ｖbiは（１）式の場合と同じである。 d = (12εsVbi / ea) 1/3 (2)
However, a is a density | concentration gradient (cm < -4 >) and (epsilon) s, e, and Vbi are the same as the case of (1) Formula.

すなわち空乏層の幅ｄは不純物濃度の増減と逆行する関係にある。このため、ｐ型不純物濃度Ｎaおよびｎ型不純物濃度Ｎdがともに高いとき空乏層の幅ｄはゼロに近づく。このためキャリアは、逆バイアス状態でも上記の薄い空乏層を容易にトンネリングするようになる。逆に、キャリアが逆バイアス状態でも容易に空乏層をトンネリングできるほど高濃度の不純物をｐ型領域およびｎ型領域に導入する必要がある。   That is, the width d of the depletion layer is in a reverse relationship with the increase and decrease of the impurity concentration. For this reason, when the p-type impurity concentration Na and the n-type impurity concentration Nd are both high, the width d of the depletion layer approaches zero. For this reason, the carriers easily tunnel the thin depletion layer even in the reverse bias state. On the other hand, it is necessary to introduce a high concentration of impurities into the p-type region and the n-type region so that the depletion layer can be easily tunneled even when the carriers are in a reverse bias state.

上記のキャリアによる逆バイアス状態における空乏層の容易なトンネリングのために、空乏層にわずかな電界を印加すればトンネル電流は非常に大きくなる。このため、空乏層の有する整流性を回避することができる。この結果、ｎ型領域（第２導電型領域）とのほうが低いコンタクト抵抗率を形成する金属を用いて、ｐ型領域（第１導電型領域）にも低いコンタクト抵抗率の電極を形成することが可能となる。   For easy tunneling of the depletion layer in the reverse bias state due to the carriers described above, if a slight electric field is applied to the depletion layer, the tunnel current becomes very large. For this reason, the rectification property which a depletion layer has can be avoided. As a result, an electrode having a low contact resistivity is formed also in the p-type region (first conductivity type region) using a metal that forms a lower contact resistivity in the n-type region (second conductivity type region). Is possible.

図２は、図１の一方の電極１０の変形例を示す図である。金属層３はｎ+領域２に含まれるが、全てを覆うことなく被覆しない領域を残して配置されている。図１に示す電極に比べて、コンタクト抵抗率は変わることはないが、コンタクト抵抗は接触面積が小さくなった分、増大する。しかし、反面、製造が容易となり、金属層の形成にそれほど精度を要しないという利点を得ることができる。 FIG. 2 is a view showing a modification of one electrode 10 of FIG. The metal layer 3 is included in the n + region 2, but is disposed so as not to cover all but leave a region that is not covered. Compared with the electrode shown in FIG. 1, the contact resistivity does not change, but the contact resistance increases as the contact area decreases. However, on the other hand, it is easy to manufacture, and it is possible to obtain an advantage that the metal layer is not required to be formed with high accuracy.

次に上記の電極３１（１０）を形成する方法について説明する。上記一方の電極１０は次の標準プロセスにより形成することができる。
（１）まず周辺半導体領域５に高濃度のｐ+型領域１を形成する。
（２）次いで、上記ｐ+型領域１に重複するようにｎ型不純物（第２導電型不純物）を高濃度に含むｎ+型領域２を形成する。この結果、ｐｎ接合が形成される。上記高濃度の内容は、周辺半導体領域５の不純物濃度値より高く、ｐｎ接合に生じる空乏層が薄く、逆バイアス状態でキャリアが容易にトンネリングできる程度とする。
（３）上記ｎ+型領域２の一部または全部を覆うように金属層３を形成する。図１の構造の場合、ｐ型領域とよりもｎ型領域とのほうが低いコンタクト抵抗率を有するＮｉ層を形成するのがよい。逆の構造の場合（ｎ型領域の電極箇所にｎ+型領域を形成し、そこにｐ+型領域を形成してその上にｐ型領域と低いコンタクト抵抗率を有する金属層を形成する場合）は、ｎ型領域とよりもｐ型領域とのほうが低いコンタクト抵抗率を有するＴｉ-Ａｌ層を用いるのがよい。
（４）金属層３とｎ+型領域２とがオーミック接触するように熱処理をする。 Next, a method for forming the electrode 31 (10) will be described. The one electrode 10 can be formed by the following standard process.
(1) First, a high concentration p + -type region 1 is formed in the peripheral semiconductor region 5.
(2) Next, an n + type region 2 containing an n type impurity (second conductivity type impurity) at a high concentration is formed so as to overlap the p + type region 1. As a result, a pn junction is formed. The content of the high concentration is higher than the impurity concentration value of the peripheral semiconductor region 5, the depletion layer generated in the pn junction is thin, and carriers can be easily tunneled in a reverse bias state.
(3) A metal layer 3 is formed so as to cover part or all of the n + -type region 2. In the case of the structure of FIG. 1, it is preferable to form a Ni layer having a lower contact resistivity in the n-type region than in the p-type region. In the case of the reverse structure (when an n + type region is formed at an electrode location of the n type region, a p + type region is formed thereon, and a metal layer having a low contact resistivity with the p type region is formed thereon. ) Is preferably a Ti—Al layer having a lower contact resistivity in the p-type region than in the n-type region.
(4) Heat treatment is performed so that the metal layer 3 and the n + -type region 2 are in ohmic contact.

上記のプロセスを本発明の標準プロセスと呼ぶ。上記の標準プロセスの（１）と（２）の順序を入れ替えて、図３〜図５に示す変形プロセスに従って電極を形成してもよい。すなわち、変形プロセスでは、まず、ｎ+型領域２を形成し（図３参照）、次いでその周囲にｎ+型領域２に重複するようにｐ+型領域１を環状に形成してもよい（図４参照）。しかし、この場合、先にｎ+型領域２であった領域で、後からｐ+型領域となった領域２２は、ｎ型不純物の濃度分だけｐ型不純物濃度が相殺される。このため、変形プロセスではｐ型不純物を注入するとき、空乏層を薄くするｐ型濃度とするためにｐ型不純物濃度を標準プロセスより高くしなければならない。金属層３はｎ+型領域２の上に形成する（図５参照）。 The above process is called the standard process of the present invention. The order of (1) and (2) of the above standard process may be changed, and the electrode may be formed according to the deformation process shown in FIGS. That is, in the deformation process, first, the n + type region 2 may be formed (see FIG. 3), and then the p + type region 1 may be formed annularly so as to overlap the n + type region 2 (see FIG. 3). (See FIG. 4). However, in this case, the p-type impurity concentration of the region 22 that has been the n + -type region 2 and later becomes the p + -type region is offset by the n-type impurity concentration. For this reason, in the deformation process, when the p-type impurity is implanted, the p-type impurity concentration must be higher than that of the standard process in order to obtain a p-type concentration for thinning the depletion layer. The metal layer 3 is formed on the n + type region 2 (see FIG. 5).

標準プロセスの場合は、ｐ+型領域であった領域をｎ+型領域２にする際に、ｐ型不純物濃度分だけｎ型不純物濃度が相殺されている。したがって、標準プロセスでは、ｐ型領域にｎ型不純物を注入するとき、ｎ型不純物濃度を変形プロセスより高くしなければならない。標準プロセスおよび変形プロセスともに、上記部分の不純物が相殺されることを考慮して不純物を注入する。金属層３をｎ+型領域２の上に形成するのは同じである。上記のようなイオン注入法や、拡散法では不純物濃度の相殺を考える必要がある。 In the case of the standard process, when the region that was the p + type region is changed to the n + type region 2, the n type impurity concentration is offset by the p type impurity concentration. Therefore, in the standard process, when the n-type impurity is implanted into the p-type region, the n-type impurity concentration must be higher than that of the deformation process. In both the standard process and the deformation process, the impurity is implanted in consideration that the impurity in the above portion is offset. Forming the metal layer 3 on the n + -type region 2 is the same. In the above ion implantation method and diffusion method, it is necessary to consider the offset of the impurity concentration.

また、上記とはさらに別の製造方法では、図６に示すように、半導体領域５にｐ+型領域１を形成し、ついで、ｐ+型領域１の上に選択的にｎ+型エピタキシャル層２を形成する。このあとにＮｉ層などの金属層３を蒸着する。ｐ+型領域１の上に全面的にｎ+型エピタキシャル層２を形成してもよい。図６に示す構造（高濃度の第１導電型層の上に高濃度の第２導電型層をエピタキシャル成長法で形成する構造）の場合、不純物密度の相殺は考えなくてもよい。 Further, in another manufacturing method different from the above, as shown in FIG. 6, p + type region 1 is formed in semiconductor region 5, and then n + type epitaxial layer is selectively formed on p + type region 1. 2 is formed. Thereafter, a metal layer 3 such as a Ni layer is deposited. An n + type epitaxial layer 2 may be entirely formed on the p + type region 1. In the case of the structure shown in FIG. 6 (a structure in which a high-concentration second conductive type layer is formed on a high-concentration first conductive type layer) by epitaxial growth, it is not necessary to consider the offset of the impurity density.

（実施の形態２）
図７は、本発明の実施の形態２における半導体装置のプラグ配線部分（接点）を示す図である。一方のプラグ配線では、周辺半導体領域５の中に、周辺半導体領域５の不純物濃度値よりも高濃度値のｐ型不純物（第１導電型不純物）を含むｐ+型領域（第１導電型領域）１が形成され、そのｐ+型領域１に表面以外が取り囲まれるように、周辺半導体領域５の不純物濃度値よりも高濃度値のｎ型不純物（第２導電型不純物）を含むｎ+型領域（第２導電型領域）２が形成されている。この上に絶縁膜１５が位置し、その絶縁膜１５を貫通して、ｎ+型領域２の上に金属層の第１のプラグ配線層３が形成されている。他方のプラグ配線では、別の周辺半導体領域７の中に、周辺半導体領域７の不純物濃度値よりも高濃度値のｎ型不純物（第２導電型不純物）を含むｎ+型領域１２が形成されている。ｎ+型領域１２には、同様に、絶縁膜１５を貫通して、金属層の第２のプラグ配線層１３が接続されている。 (Embodiment 2)
FIG. 7 is a diagram showing plug wiring portions (contacts) of the semiconductor device according to the second embodiment of the present invention. In one plug wiring, the p + -type region (first conductivity type region) containing a p-type impurity (first conductivity type impurity) having a higher concentration value than the impurity concentration value of the peripheral semiconductor region 5 in the peripheral semiconductor region 5. ) 1 is formed, and an n + type containing an n-type impurity (second conductivity type impurity) having a higher concentration value than the impurity concentration value of the peripheral semiconductor region 5 so that the p + type region 1 is surrounded except the surface. Region (second conductivity type region) 2 is formed. An insulating film 15 is located thereon, and a first plug wiring layer 3 of a metal layer is formed on the n + type region 2 through the insulating film 15. In the other plug wiring, an n + -type region 12 containing an n-type impurity (second conductivity type impurity) having a higher concentration value than the impurity concentration value of the peripheral semiconductor region 7 is formed in another peripheral semiconductor region 7. ing. Similarly, a second plug wiring layer 13 of a metal layer is connected to the n + -type region 12 through the insulating film 15.

金属層３，１３は、オーミック接触したｐ+型領域１とよりも、オーミック接触したｎ+型領域２と一層低いコンタクト抵抗率を形成する金属材料で構成される。第１および第２のプラグ配線層３，１３とは、同じ金属層形成機会に形成され、同様にオーミック接触するように同じ熱処理機会に同じ熱処理を施される。 The metal layers 3 and 13 are made of a metal material that forms a lower contact resistivity with the n + type region 2 in ohmic contact than the p + type region 1 in ohmic contact. The first and second plug wiring layers 3 and 13 are formed at the same metal layer formation opportunity and similarly subjected to the same heat treatment at the same heat treatment opportunity so as to make ohmic contact.

第１のプラグ配線層３では、ｎ+型領域２は、底部が完全にｐ+型領域１内にあるだけでなく、平面的に見てｐ+型領域２に周囲を取り囲まれている。周囲の周辺半導体領域５は、通常、ｐ導電型であるが、不純物を意図的に注入していなくてもよい。また、第２のプラグ配線層１３において、別の周辺半導体領域７は、通常、ｎ導電型であるが、不純物を意図的に注入していなくてもよい。 In the first plug wiring layer 3, the n + type region 2 is not only completely located in the p + type region 1 but also surrounded by the p + type region 2 in plan view. The surrounding peripheral semiconductor region 5 is usually p-conductivity type, but the impurity may not be intentionally implanted. Further, in the second plug wiring layer 13, another peripheral semiconductor region 7 is usually of n conductivity type, but the impurity may not be intentionally implanted.

上記構造において、金属層３に電位を印加したとき、ｐ+型領域１とｎ+型領域２とのｐｎ接合に空乏層が形成される。しかし、高濃度にドーピングされたｐ+型領域１とｎ+型領域２との接合部の空乏層は、実施の形態１の（１）式において示したように非常に薄いものとなる。このためキャリアは、上記の薄い空乏層を逆バイアス状態でも容易にトンネリングするようになる。逆に、キャリアが逆バイアス状態で容易に空乏層をトンネリングできるほど高濃度の不純物をｐ型領域およびｎ型領域に導入する必要がある。 In the above structure, when a potential is applied to the metal layer 3, a depletion layer is formed at the pn junction between the p + type region 1 and the n + type region 2. However, the depletion layer at the junction between the heavily doped p + type region 1 and the n + type region 2 is very thin as shown in the expression (1) of the first embodiment. For this reason, carriers easily tunnel the thin depletion layer even in a reverse bias state. On the other hand, it is necessary to introduce a high concentration of impurities into the p-type region and the n-type region so that the depletion layer can be easily tunneled in a reverse bias state.

上記のキャリアによる空乏層の逆バイアス時の容易なトンネリングのために、空乏層の有する整流性を回避することができる。この結果、ｎ型領域（第２導電型領域）とのほうが低いコンタクト抵抗率を有する金属（ただし後で説明するように周囲との反応性を考慮する必要がある）を用いて、ｐ型領域（第１導電型領域）にも低いコンタクト抵抗率の電極を形成することが可能となる。   The rectifying property of the depletion layer can be avoided because of the easy tunneling when the depletion layer is reverse-biased by the carriers. As a result, the n-type region (second conductivity type region) and the p-type region are formed using a metal having a lower contact resistivity (however, it is necessary to consider the reactivity with the surroundings as described later). An electrode having a low contact resistivity can also be formed in the (first conductivity type region).

図８は、図１に示す第１のプラグ配線層の変形例を示す図である。金属層３はｎ+型領域２をすべて覆い、ｐ+型領域１にまで拡大している。この構造により、空乏層によって生じる容量を小さくし、高周波特性を向上させる半導体装置を形成することができる。 FIG. 8 is a diagram showing a modification of the first plug wiring layer shown in FIG. The metal layer 3 covers the entire n + type region 2 and extends to the p + type region 1. With this structure, it is possible to form a semiconductor device that reduces the capacitance generated by the depletion layer and improves high-frequency characteristics.

図７に示す半導体装置の製造方法は、上記実施の形態１における標準プロセス（１）〜（４）において、プロセス（２）の後に、絶縁膜１５を形成し、ｎ+型領域２，１２の上に貫通孔を設ければよい。このあとプロセス(３）にしたがって、貫通孔を充填するようにｎ+型領域２，１２の上に金属層３，１３を形成する。熱処理プロセス（４）は、後工程における熱処理により同等の熱履歴を受ければ、とくに上記プラグ配線のための熱処理を行なう必要はない。 In the semiconductor device manufacturing method shown in FIG. 7, in the standard processes (1) to (4) in the first embodiment, the insulating film 15 is formed after the process (2), and the n + -type regions 2 and 12 are formed. A through hole may be provided on the top. Thereafter, according to process (3), metal layers 3 and 13 are formed on n + type regions 2 and 12 so as to fill the through holes. In the heat treatment process (4), it is not necessary to perform the heat treatment for the plug wiring as long as the heat treatment process (4) receives an equivalent thermal history by the heat treatment in the subsequent step.

次に金属層と周囲との反応性について説明する。金属層は、コンタクト抵抗率の要因のほかに絶縁膜１５などとの反応性等も考慮して、その材料を選択するのがよい。むしろ、絶縁膜との反応性が小さいことを最優先させ、ついで、上記のコンタクト抵抗率が低くなる基準の下に金属層の材料を選択するのがよい。また、絶縁膜等との反応を避けるために、バリア層を余計に設けてもよい。また、貫通孔の側壁を反応性の低い材料で覆ったのちに、上記金属層を充填して接続してもよい。上記金属層、バリア層には、あらゆる種類の金属の中から適切な材料を選択して用いることができる。金属層は、複合的な構造で構成されてもよい。   Next, the reactivity between the metal layer and the surroundings will be described. The material of the metal layer is preferably selected in consideration of the reactivity with the insulating film 15 in addition to the factor of contact resistivity. Rather, it is better to give top priority to the low reactivity with the insulating film, and then select the material of the metal layer on the basis of the above-mentioned criteria for reducing the contact resistivity. Further, an extra barrier layer may be provided in order to avoid a reaction with an insulating film or the like. Further, after covering the side wall of the through hole with a material having low reactivity, the metal layer may be filled and connected. For the metal layer and the barrier layer, an appropriate material can be selected and used from all kinds of metals. The metal layer may be composed of a composite structure.

（実施の形態３）
図９は、本発明の実施の形態３における半導体装置の電極部分を示す図であり、図１に示す電極１０の変形例を示す図である。電極１０の箇所に、ｐ+型領域（第１導電型領域）１に接してｎ+型領域（第２導電型領域）２が形成されている。図９の場合、ｐ+型領域１とｎ+型領域２とがｐｎ接合を形成するように隣り合っている。図９に示すような、両方の領域が「接する」態様は、ｎ+型領域（第２導電型領域）２がｐ+型領域（第１導電型領域）１に「重複するように」位置する態様に含まれる。そのｎ+型領域２の上に金属層３が形成されている。金属層３は、オーミック接触したｐ+型領域１とよりも、オーミック接触したｎ+型領域２と一層低いコンタクト抵抗率を形成する。周囲の周辺半導体領域５は、ｐ導電型である。 (Embodiment 3)
FIG. 9 is a diagram showing an electrode portion of the semiconductor device according to the third embodiment of the present invention, and is a diagram showing a modification of the electrode 10 shown in FIG. An n + type region (second conductivity type region) 2 is formed in contact with the p + type region (first conductivity type region) 1 at the electrode 10. In the case of FIG. 9, the p + type region 1 and the n + type region 2 are adjacent to each other so as to form a pn junction. As shown in FIG. 9, the state in which both regions “contact” is the position where the n + type region (second conductivity type region) 2 is “overlapping” with the p + type region (first conductivity type region) 1. Included in the embodiment. A metal layer 3 is formed on the n + -type region 2. The metal layer 3 forms a lower contact resistivity with the ohmic contact n + type region 2 than with the ohmic contact p + type region 1. The surrounding peripheral semiconductor region 5 is of p conductivity type.

図９に示す電極構造の場合、電位を金属層３に印加したとき、ｐ+型領域１とｎ+型領域２のｐｎ接合に空乏層が形成される。また、ｐ型の周辺半導体領域５とｎ+型領域２とのｐｎ接合にも空乏層が形成される。この場合、空乏層の厚みは、ｐ+型領域１とｎ+型領域２のｐｎ接合における空乏層のほうが、上記（１）式により薄い。すなわち、上記両方の領域の不純物濃度は高いために空乏層は非常に薄く、キャリアは逆バイアス状態でも容易にｐ+型領域１とｎ+型領域２のｐｎ接合における空乏層をトンネリングすることができる。このため、キャリアは、金属層３→ｎ+型領域２→ｐ+型領域１→周辺半導体領域５の経路を流れる。この結果、ｐ型領域に、ｎ+型領域２と一層低いコンタクト抵抗率を形成する金属材料を用いて、電極を形成することができる。 In the case of the electrode structure shown in FIG. 9, when a potential is applied to the metal layer 3, a depletion layer is formed at the pn junction of the p + type region 1 and the n + type region 2. A depletion layer is also formed at the pn junction between the p-type peripheral semiconductor region 5 and the n + -type region 2. In this case, the thickness of the depletion layer in the pn junction of the p + type region 1 and the n + type region 2 is thinner according to the above equation (1). That is, since the impurity concentration of both the above regions is high, the depletion layer is very thin, and carriers can easily tunnel the depletion layer at the pn junction of the p + type region 1 and the n + type region 2 even in the reverse bias state. it can. For this reason, carriers flow along the path of the metal layer 3 → n + type region 2 → p + type region 1 → peripheral semiconductor region 5. As a result, an electrode can be formed in the p-type region using a metal material that forms a lower contact resistivity with the n + -type region 2.

（実施の形態４）
図１０は本発明の実施の形態４の半導体装置における電極部分を示す図であり、図１に示す電極１０の変形例を示す図である。図１０における電極構造１０において注目すべき点は、金属層３はｐ+型領域およびｎ+型領域２の両方にオーミック接触していることである。図１０に示す構造では、キャリアを、経路４を流れるように注入することにより、空乏層によって生じる容量を小さくし、高周波特性を向上させることができる。その理由はつぎのとおりである。 (Embodiment 4)
FIG. 10 is a diagram showing an electrode portion in the semiconductor device according to the fourth embodiment of the present invention, and is a diagram showing a modification of the electrode 10 shown in FIG. What should be noted in the electrode structure 10 in FIG. 10 is that the metal layer 3 is in ohmic contact with both the p + -type region and the n + -type region 2. In the structure shown in FIG. 10, by injecting carriers so as to flow through the path 4, the capacitance generated by the depletion layer can be reduced and the high-frequency characteristics can be improved. The reason is as follows.

図１１（ａ）は空乏層による容量Ｃを示す等価回路を示す図である。ｎ+型領域２の上にだけ金属の電極を形成した場合、ｐｎ間に発生する空乏層の容量Ｃにより高周波特性が悪化する。ｐ+型領域１とｎ+型領域２との両方に電極３を形成すると、図１１（ｂ）に示す等価回路のように、ｐｎ接合の空乏層による容量Ｃと並列にｐ+型領域１のみを通る抵抗成分Ｒが形成される。ｐ+型領域１と電極３との間でもある程度オーミック接触がとれているという仮定の下で、空乏層の容量Ｃに蓄えられた電荷を抵抗成分Ｒを通して導通させ、空乏層の電荷を短時間に低下させることができる。この結果、図１０のように、金属層３をｐ+型領域１とｎ+型領域２との両方に接触させると高周波特性を改善することができる。 FIG. 11A is a diagram showing an equivalent circuit showing the capacitance C due to the depletion layer. When a metal electrode is formed only on the n + -type region 2, the high frequency characteristics deteriorate due to the capacitance C of the depletion layer generated between the pn. When the electrode 3 is formed in both the p + -type region 1 and the n + -type region 2, as shown in the equivalent circuit shown in FIG. 11B, the p + -type region 1 is in parallel with the capacitance C due to the depletion layer of the pn junction. A resistance component R that passes only through is formed. Under the assumption that some ohmic contact is established between the p + -type region 1 and the electrode 3, the charge stored in the capacitance C of the depletion layer is conducted through the resistance component R, and the charge of the depletion layer is reduced for a short time. Can be lowered. As a result, the high frequency characteristics can be improved by bringing the metal layer 3 into contact with both the p + type region 1 and the n + type region 2 as shown in FIG.

（実施の形態５）
本発明の実施の形態５では、高濃度の不純物領域を形成する際の注入用マスクの形状にポイントがある。図１２および図１３において、注入用マスク９は、本体９ｃ内に、所定厚み以下の中央部領域（開口であってもよい）９ａと、その中央部領域９ａを囲み中央部領域の厚みより厚く本体９ｃより薄い外周領域９ｂとを有する２段構造のマスクである。まず、ｐ型不純物を所定の注入エネルギー（本体９ｃは通過しないが外周領域９ｂは通過するエネルギー）で注入して、周辺半導体領域５の深い領域にｐ+型領域１を形成する。次いで、注入用マスク９をそのままの配置で用いて、注入エネルギーを低下させ、外周領域９ｂは通過しないが中央部領域（開口部）９ａは通過するエネルギーでｎ型不純物を注入して、注入用マスク９の開口部９ａに対応する領域のみにｎ+型領域２を浅く形成する。ｎ+型領域２は、ｐ+型領域１に不純物濃度を相殺しながら形成される。 (Embodiment 5)
In the fifth embodiment of the present invention, there is a point in the shape of an implantation mask when a high concentration impurity region is formed. 12 and 13, the implantation mask 9 has a central region (may be an opening) 9a having a predetermined thickness or less in the main body 9c, and is thicker than the thickness of the central region surrounding the central region 9a. This is a two-stage mask having an outer peripheral region 9b thinner than the main body 9c. First, p-type impurities are implanted with a predetermined implantation energy (energy that does not pass through the main body 9 c but passes through the outer peripheral region 9 b), thereby forming the p + -type region 1 in a deep region of the peripheral semiconductor region 5. Next, the implantation mask 9 is used as it is to reduce the implantation energy, and the n-type impurity is implanted with the energy that does not pass through the outer peripheral region 9b but passes through the central region (opening) 9a. N + -type region 2 is shallowly formed only in a region corresponding to opening 9a of mask 9. The n + type region 2 is formed in the p + type region 1 while offsetting the impurity concentration.

上記の方法によれば、位置ずれを起すことなく、一回の注入用マスク配置によりｐ+型領域１に囲まれたｎ+型領域２の構造を形成することが可能となる。この結果、簡単に精度のよい半導体装置を作製することが可能となる。 According to the above method, it is possible to form the structure of the n + type region 2 surrounded by the p + type region 1 by one implantation mask arrangement without causing a positional shift. As a result, a highly accurate semiconductor device can be easily manufactured.

本発明の実施例１においては、図１４に示すＳｉＣのｐｎダイオードを作製した例を紹介する。作製手順は次のとおりである。まず、ｎ型ＳｉＣ基板５１上に、低濃度のｎ-型エピタキシャル層５２をＣＶＤ法により形成する。ｎ-型エピタキシャル層５２の厚みは１０μｍとし、またドナー密度が１×１０16ｃｍ-3とした。次に、その上に高濃度のｐ+エピタキシャル層５３を同じくＣＶＤ法で形成した。ｐ+エピタキシャル層５３の厚みは１μｍとし、またアクセプター密度は５×１０19ｃｍ-3とした。 In Example 1 of the present invention, an example in which the SiC pn diode shown in FIG. 14 is fabricated will be introduced. The production procedure is as follows. First, a low concentration n − type epitaxial layer 52 is formed on the n type SiC substrate 51 by a CVD method. The thickness of the n − type epitaxial layer 52 was 10 μm, and the donor density was 1 × 10 16 cm −3 . Next, a high-concentration p + epitaxial layer 53 was formed thereon by the CVD method. The thickness of the p + epitaxial layer 53 was 1 μm, and the acceptor density was 5 × 10 19 cm −3 .

次にｐ+エピタキシャル層５３のコンタクト形成部に選択的に高濃度のｎ+エピタキシャル層５４をＣＶＤ法で形成する。ｎ+エピタキシャル層５４の厚みは１μｍとし、またドナー密度は１×１０20ｃｍ-3とした。次に、ｎ+エピタキシャル層５４上と、ｎ型ＳｉＣ基板５１の裏面とに、Ｎｉを厚み１０００Å（０．１μｍ）蒸着した。次いで、１０００℃×２分の合金化熱処理を行なった。 Next, a high-concentration n + epitaxial layer 54 is selectively formed on the contact forming portion of the p + epitaxial layer 53 by a CVD method. The thickness of the n + epitaxial layer 54 was 1 μm, and the donor density was 1 × 10 20 cm −3 . Next, Ni was deposited on the n + epitaxial layer 54 and on the back surface of the n-type SiC substrate 51 by a thickness of 1000 mm (0.1 μm). Next, an alloying heat treatment was performed at 1000 ° C. for 2 minutes.

上記の方法により作製したＳｉＣのｐｎダイオードは、Ｎｉ層５５をダイオードの両方の接続端であるｎ型の層５４，５１に１回の処理により形成し、両方の接続端ともに低いコンタクト抵抗とすることができる。そして、ｐ+エピタキシャル層５３とｎ+エピタキシャル層５４とがともに高濃度の不純物を有するためｐｎ接合における逆バイアス電圧時における空乏層は薄く、低抵抗の電極形成を実現することができる。 In the SiC pn diode manufactured by the above method, the Ni layer 55 is formed on the n-type layers 54 and 51 which are both connection ends of the diode by one process, and both connection ends have low contact resistance. be able to. Since both the p + epitaxial layer 53 and the n + epitaxial layer 54 have high-concentration impurities, the depletion layer at the time of reverse bias voltage at the pn junction is thin, and low-resistance electrode formation can be realized.

本発明の実施例２においては、図１５に示すＳｉＣのＪＦＥＴを作製した例を紹介する。作製手順は次のとおりである。ＳｉＣのｐ型基板６１上に低濃度のｎ-型エピタキシャル層６２をＣＶＤ法により形成する。ｎ-型エピタキシャル層６２の厚みは３μｍとし、ドナー密度は１×１０16ｃｍ-3とした。次にドレイン、ソース領域６３を形成するためにイオン注入を行なった。ドレイン、ソース領域６３の形成条件は、リン（Ｐ）イオンを用いてドナー密度が２×１０20ｃｍ-3となるようにドーズ量を設定した。さらにｐ+型領域（ゲート領域）６４を形成するために再度イオン注入を行なった。ｐ+型領域６４の形成条件は、アルミニウムイオンを用いてアクセプター密度５×１０19ｃｍ-3となるようにドーズ量を設定した。 In Example 2 of the present invention, an example in which a SiC JFET shown in FIG. 15 is fabricated will be introduced. The production procedure is as follows. A low concentration n − type epitaxial layer 62 is formed on a SiC p type substrate 61 by a CVD method. The thickness of the n − type epitaxial layer 62 was 3 μm, and the donor density was 1 × 10 16 cm −3 . Next, ion implantation was performed to form the drain and source regions 63. The drain and source regions 63 were formed using phosphorus (P) ions so that the donor density was 2 × 10 20 cm −3 . Further, ion implantation was performed again to form a p + -type region (gate region) 64. The p + -type region 64 was formed by using aluminum ions and setting the dose so that the acceptor density was 5 × 10 19 cm −3 .

このあと、ｐ+型領域６４から外れないようにリンイオン注入を行ない高濃度のｎ+型領域６５を形成した。ｎ+型領域６５のドナー密度が５×１０20ｃｍ-3となるようにドーズ量を設定した。イオン注入領域を活性化するために１７００℃で活性化アニールを行なった。次にドレイン、ソース領域６３およびゲート領域６４，６５の上に、いずれもＮｉ層６７を厚み１０００Å（０．１μｍ）蒸着した。このときＮｉ層６７は、ｎ+型領域６５を覆い、外側のｐ+型領域６４にも接触するように形成した。次に合金化熱処理を行なった。 Thereafter, phosphorus ions are implanted so as not to deviate from the p + type region 64, thereby forming a high concentration n + type region 65. The dose was set so that the donor density of the n + -type region 65 was 5 × 10 20 cm −3 . Activation annealing was performed at 1700 ° C. to activate the ion implantation region. Next, a Ni layer 67 was deposited on the drain, source region 63 and gate regions 64 and 65 by a thickness of 1000 mm (0.1 μm). At this time, the Ni layer 67 was formed so as to cover the n + type region 65 and to contact the outer p + type region 64. Next, alloying heat treatment was performed.

上記のＳｉＣのＪＦＥＴは、ドレイン、ソース領域６３、およびゲート領域６４，６５においてＮｉ層６７の電極と接触し、そのため低いコンタクト抵抗率を有する。また、ゲート領域では、電極のＮｉ層６７は、ｐ+型領域６４およびｎ+型領域６５に接触するので、高周波特性も向上させることができる。 The SiC JFET is in contact with the electrode of the Ni layer 67 in the drain, source region 63, and gate regions 64 and 65, and thus has a low contact resistivity. In the gate region, since the Ni layer 67 of the electrode is in contact with the p + type region 64 and the n + type region 65, the high frequency characteristics can be improved.

本発明においては、半導体は半導体である限りどのような半導体にも適用することができる。たとえば、Ｓｉなどの半導体、ＳｉＣなどの化合物半導体、Ｇａ系化合物半導体など何であってもよい。とくに、通常、ｐ型領域およびｎ型領域の両方の領域でオーミックコンタクトをとることが難しいワイドギャップ半導体（たとえばＳｉＣ、ＧａＮ）には好適である。また、本発明は、上記の実施の形態１〜４に限定されず、たとえば、本発明は、２つの電極を共通する１つの金属材料で形成する直接的なメリットだけでなく、第１導電型領域とよりも第２導電型領域とのほうが低いコンタクト抵抗率となる材料を用いて第１導電型領域の接点を形成することが有利な場合すべてに適用される。   In the present invention, the semiconductor can be applied to any semiconductor as long as it is a semiconductor. For example, a semiconductor such as Si, a compound semiconductor such as SiC, or a Ga-based compound semiconductor may be used. In particular, it is usually suitable for a wide gap semiconductor (for example, SiC, GaN) in which it is difficult to make ohmic contact in both the p-type region and the n-type region. Further, the present invention is not limited to the above-described first to fourth embodiments. For example, the present invention not only provides a direct merit of forming two electrodes with a common metal material, but also the first conductivity type. This applies in all cases where it is advantageous to form the contact of the first conductivity type region using a material that has a lower contact resistivity in the second conductivity type region than in the region.

このため、本発明の半導体装置は、周辺半導体領域と、周辺半導体領域の不純物の濃度値よりも高い濃度値の第１導電型不純物を含む第１導電型領域と、周辺半導体領域の不純物の濃度値よりも高い濃度値の第２導電型不純物を含み、第１導電型領域と重複するように位置する第２導電型領域と、少なくとも第２導電型領域上に位置する金属層とを備える。   Therefore, the semiconductor device of the present invention includes a peripheral semiconductor region, a first conductivity type region including a first conductivity type impurity having a concentration value higher than the impurity concentration value of the peripheral semiconductor region, and the impurity concentration of the peripheral semiconductor region. A second conductivity type region including a second conductivity type impurity having a higher concentration value than the first conductivity type region and positioned so as to overlap with the first conductivity type region; and a metal layer positioned at least on the second conductivity type region.

上記構成により、たとえば第２導電型領域と低いコンタクト抵抗率を有する金属を用いて、第１導電型領域において、低いコンタクト抵抗率の金属接点を形成することができる。接点を形成する箇所では、第１導電型領域およびそれに重複する第１導電型領域は、それぞれの導電型の不純物を高濃度に含んでいる。このため第１導電型領域と第２導電型領域との接合部に空乏層が生じても、その空乏層は非常に薄いものとなり、逆バイアス状態でもキャリアは容易にその薄い空乏層をトンネリングすることができる。このため、第２導電型領域と低いコンタクト抵抗率を有する金属を用いて、第１導電型領域に低抵抗の接点を形成することができる。   With the above configuration, a metal contact having a low contact resistivity can be formed in the first conductivity type region using, for example, a metal having a low contact resistivity with the second conductivity type region. In the portion where the contact is formed, the first conductivity type region and the first conductivity type region overlapping with the first conductivity type region contain impurities of each conductivity type in a high concentration. Therefore, even if a depletion layer is formed at the junction between the first conductivity type region and the second conductivity type region, the depletion layer becomes very thin, and carriers easily tunnel the thin depletion layer even in a reverse bias state. be able to. For this reason, a low-resistance contact can be formed in the first conductivity type region using a metal having a low contact resistivity with the second conductivity type region.

なお、第１導電型領域およびそれに重複する第２導電型領域は、上述したようにそれぞれの導電型の不純物を周辺領域の不純物濃度値よりも高濃度に含んでいる。その前提の下、上記第１導電型領域に第２導電型領域が重複するように位置するとは、第１導電型領域に重なるように第２導電型領域を形成し、両方の領域間にｐｎ界面が形成されている状態をさす。形成順序を逆にして、第２導電型領域に重なるように第１導電型領域を形成したものであってもよい。ｐｎ界面といえる部分が形成されれば両領域の形成順序は問わない。両方の領域が、単に隣り合う構造も含まれる。   The first conductivity type region and the second conductivity type region overlapping with the first conductivity type region contain impurities of the respective conductivity types at a higher concentration than the impurity concentration value of the peripheral region as described above. On the assumption that the second conductivity type region is positioned so as to overlap the first conductivity type region, the second conductivity type region is formed so as to overlap the first conductivity type region, and the pn is formed between both regions. A state in which an interface is formed. The first conductivity type region may be formed so as to overlap the second conductivity type region by reversing the formation order. As long as a portion that can be said to be a pn interface is formed, the formation order of both regions does not matter. A structure in which both regions are simply adjacent to each other is also included.

また、高濃度の第２導電型領域が、高濃度の第１導電型領域上にエピタキシャル成長法により形成されたものであってもよい。また、高濃度の第２導電型領域が、高濃度の第１導電型領域中に不純物を導入されて形成されたものであってもよい。   The high-concentration second conductivity type region may be formed on the high-concentration first conductivity type region by an epitaxial growth method. Further, the high-concentration second conductivity type region may be formed by introducing impurities into the high-concentration first conductivity type region.

上記の金属層は、第２導電型領域とのコンタクト抵抗率が第１導電型領域とのコンタクト抵抗率よりも小さい材料から構成されるようにできる。この構成により、半導体装置の接点におけるコンタクト抵抗を減らし、発熱などによって失われる電力消費を減らし、また温度上昇を抑制できるので半導体装置の耐久性を向上させることができる。   The metal layer may be made of a material whose contact resistivity with the second conductivity type region is smaller than the contact resistivity with the first conductivity type region. With this configuration, the contact resistance at the contacts of the semiconductor device can be reduced, power consumption lost due to heat generation and the like can be reduced, and the temperature rise can be suppressed, so that the durability of the semiconductor device can be improved.

また、上記の金属層が、第２導電型領域およびその第２導電型領域に接する第１導電型領域の両方の上に位置するようにできる。この構成により、空乏層によって生じる容量を小さくし、高周波特性を向上させることができる。   In addition, the metal layer may be located on both the second conductivity type region and the first conductivity type region in contact with the second conductivity type region. With this configuration, the capacitance generated by the depletion layer can be reduced and high frequency characteristics can be improved.

また、上記の第１導電型領域が第１の電極の箇所に形成され、上記の金属層を電極板とすることができる。この構成により、たとえば第２導電型領域と低いコンタクト抵抗率を有する金属を用いて、第１導電型領域に低いコンタクト抵抗率の電極を形成することができる。この結果、たとえば大電力用の半導体装置の電極でのコンタクト抵抗を減少させ、消費電力および発熱量を減らすことができる。   Moreover, said 1st conductivity type area | region is formed in the location of a 1st electrode, and said metal layer can be used as an electrode plate. With this configuration, an electrode having a low contact resistivity can be formed in the first conductivity type region using, for example, a metal having a low contact resistivity with the second conductivity type region. As a result, for example, the contact resistance at the electrode of the semiconductor device for high power can be reduced, and the power consumption and the heat generation amount can be reduced.

また、上記の第１の電極の箇所とは異なる別の周辺半導体領域において、当該別の周辺半導体領域の不純物の濃度値よりも高濃度値の第２導電型不純物を含む第２導電型領域の上に、金属層と同じ材料の金属層が位置して第１の電極と対をなす第２の電極を構成し、その第２の電極は、別の周辺半導体領域の不純物の濃度値よりも高濃度値の第１導電型不純物を含みかつそこに位置する前記第２導電型領域との間に接合部を形成する第１導電型領域を有しないようにできる。   In another peripheral semiconductor region different from the location of the first electrode, the second conductivity type region containing the second conductivity type impurity having a higher concentration value than the impurity concentration value of the other peripheral semiconductor region. A metal layer made of the same material as the metal layer is positioned on the second electrode to form a pair with the first electrode, and the second electrode has an impurity concentration value higher than that of another peripheral semiconductor region. A first conductivity type region that includes a high concentration value of the first conductivity type impurity and forms a junction with the second conductivity type region located there may be omitted.

上記構造により、対をなす導電型が異なる領域の電極を、同じ金属材料を用いて一度に形成することができる。   With the above structure, a pair of electrodes having different conductivity types can be formed at a time using the same metal material.

また、第１導電型領域および第２導電型領域の下に絶縁膜を備え、金属層を第１のプラグ配線箇所において絶縁膜を貫通する第１のプラグ配線層とすることができる。   Further, an insulating film can be provided under the first conductivity type region and the second conductivity type region, and the metal layer can be a first plug wiring layer that penetrates the insulating film at the first plug wiring portion.

上記構成により、電極に限定されず、プラグ配線層を金属で形成する場合、半導体との接点におけるコンタクト抵抗を低くできる。このため、消費電力や発熱量を減らすことができる。   With the above-described configuration, the contact resistance at the contact point with the semiconductor can be lowered when the plug wiring layer is formed of metal without being limited to the electrode. For this reason, power consumption and calorific value can be reduced.

また、上記の第１のプラグ配線箇所とは異なる別の周辺半導体領域の第２のプラグ配線箇所に位置し、当該別の周辺半導体領域の不純物の濃度値よりも高濃度値の第２導電型不純物を含む第２導電型領域の上に、上記の金属層と同じ材料の第２のプラグ配線層を備え、第２のプラグ配線箇所は、別の周辺半導体領域の不純物濃度の値よりも高濃度値の第１導電型不純物を含みかつそこに位置する第２導電型領域との間に接合部を形成するという条件を満たす第１導電型領域を有しない、構造にできる。   The second conductivity type is located at a second plug wiring location in another peripheral semiconductor region different from the first plug wiring location and has a higher concentration value than the impurity concentration value in the other peripheral semiconductor region. A second plug wiring layer made of the same material as the metal layer is provided on the second conductivity type region containing impurities, and the second plug wiring portion has a higher impurity concentration value than that of another peripheral semiconductor region. A structure can be provided that does not include a first conductivity type region that satisfies the condition of including a first conductivity type impurity having a concentration value and forming a junction with the second conductivity type region located there.

上記構造により、第１および第２導電型領域へのプラグ配線を一度に形成した上で、プラグ配線のコンタクト抵抗を低くすることができる。   With the above structure, the plug wiring to the first and second conductivity type regions can be formed at a time, and the contact resistance of the plug wiring can be lowered.

上記の半導体装置の製造方法は、周辺半導体領域を形成する工程と、周辺半導体領域の不純物の濃度値よりも高い濃度値の第１導電型不純物を含む第１導電型領域を形成する工程と、周辺半導体領域の不純物の濃度値よりも高い濃度値の第２導電型不純物を含み、第１導電型領域と重複するように第２導電型領域を形成する工程と、少なくとも第２導電型領域上に位置するように金属層を形成する工程と備える。   The semiconductor device manufacturing method includes a step of forming a peripheral semiconductor region, a step of forming a first conductivity type region containing a first conductivity type impurity having a concentration value higher than the impurity concentration value of the peripheral semiconductor region, Forming a second conductivity type region including a second conductivity type impurity having a concentration value higher than the impurity concentration value of the peripheral semiconductor region and overlapping the first conductivity type region; and at least on the second conductivity type region And a step of forming a metal layer so as to be located in

上記方法により、たとえば第２導電型領域と低いコンタクト抵抗率を有する金属を用いて、第１導電型領域に低いコンタクト抵抗率の接点を形成することができる。なお、上記の製造方法は、通常用いられる方法（標準プロセス）である。標準プロセスでは、まず第１導電型領域を形成した後に第２導電型領域を形成する。しかし、上記半導体装置は、標準プロセスに限定されず、まず第２導電型領域を形成した後に第１導電型領域を形成する変形プロセスによってもよい。   By the above method, a contact having a low contact resistivity can be formed in the first conductivity type region using, for example, a metal having a low contact resistivity with the second conductivity type region. In addition, said manufacturing method is a method (standard process) used normally. In the standard process, first the first conductivity type region is formed, and then the second conductivity type region is formed. However, the semiconductor device is not limited to the standard process, and may be a deformation process in which the first conductivity type region is formed after the second conductivity type region is formed first.

上記の金属層形成工程では、周辺半導体領域において第２導電型領域を越えて該第２導電型領域に接する第１導電型領域をも覆うように金属層を形成することができる。この方法により、空乏層によって生じる容量を小さくし、高周波特性を向上させることができる。   In the metal layer forming step, the metal layer can be formed so as to cover the first conductivity type region in contact with the second conductivity type region beyond the second conductivity type region in the peripheral semiconductor region. By this method, the capacitance generated by the depletion layer can be reduced and high frequency characteristics can be improved.

また、上記半導体装置は、周辺半導体領域とは異なる別の周辺半導体領域において、該別の周辺半導体領域に位置する別の第２導電型領域に設けられた別の金属層を備え、金属層形成工程では、金属層および別の金属層を同じ機会に同じ材料で形成することができる。この方法により、製造プロセスを簡略化することができる。   The semiconductor device further includes another metal layer provided in another second conductivity type region located in another peripheral semiconductor region in another peripheral semiconductor region different from the peripheral semiconductor region, and forming a metal layer In the process, a metal layer and another metal layer can be formed of the same material on the same occasion. By this method, the manufacturing process can be simplified.

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。   The embodiment disclosed this time should be considered as illustrative in all points and not restrictive. The scope of the present invention is defined by the terms of the claims, rather than the description above, and is intended to include any modifications within the scope and meaning equivalent to the terms of the claims.

本発明を用いることにより、半導体装置の接点、たとえば電極構造や配線に適用され、製造工程の簡略化や接点におけるコンタクト抵抗を低減し、その他多くの長所をもたらすことができるので、この分野の接点構造に革新をもたらし、広範に利用されることが期待される。   By using the present invention, it is applied to a contact of a semiconductor device, for example, an electrode structure or wiring, and can simplify the manufacturing process, reduce contact resistance at the contact, and bring many other advantages. It is expected to bring innovation to the structure and be widely used.

本発明の実施の形態１の半導体装置における、対の電極部分を示す図である。It is a figure which shows the electrode part of a pair in the semiconductor device of Embodiment 1 of this invention. 図１の一方の電極部分の変形例を示す図である。It is a figure which shows the modification of the one electrode part of FIG. 図１の一方の電極部分の製造方法における変形例において、ｎ+型領域を形成した状態を示す図である。FIG. 8 is a diagram showing a state where an n + -type region is formed in a modification of the method for manufacturing one electrode portion of FIG. 1. 図３に引き続き、ｐ+型領域を形成した状態を示す図である。FIG. 4 is a diagram showing a state in which a p + type region is formed following FIG. 3. ｎ+型領域の上に金属層を形成した状態を示す図である。It is a figure which shows the state which formed the metal layer on the n <+> type area | region. 図１の一方の電極部分のさらに別の構造例を示す図である。It is a figure which shows another structural example of the one electrode part of FIG. 本発明の実施の形態２の半導体装置におけるプラグ配線層を示す図である。It is a figure which shows the plug wiring layer in the semiconductor device of Embodiment 2 of this invention. 図７の半導体装置の第１のプラグ配線層の変形例を示す図である。FIG. 8 is a diagram showing a modification of the first plug wiring layer of the semiconductor device of FIG. 7. 本発明の実施の形態３の半導体装置におけるプラグ配線層を示す図である。It is a figure which shows the plug wiring layer in the semiconductor device of Embodiment 3 of this invention. 本発明の実施の形態４の半導体装置における電極部分を示す図である。It is a figure which shows the electrode part in the semiconductor device of Embodiment 4 of this invention. 本発明の実施の形態４の半導体装置における電極部分の等価回路を示す図であり、（ａ）は金属層がｐ+型領域にまではみ出さない場合、（ｂ）は金属層がｐ+型領域にまではみ出した場合を示す図である。It is a figure which shows the equivalent circuit of the electrode part in the semiconductor device of Embodiment 4 of this invention, (a) is a case where a metal layer does not protrude into a p <+> type | mold area | region, (b) is a p <+> type metal layer It is a figure which shows the case where it protrudes to the area | region. 本発明の実施の形態５の半導体装置の製造方法において不純物を注入している状態を示す図である。It is a figure which shows the state which is inject | pouring the impurity in the manufacturing method of the semiconductor device of Embodiment 5 of this invention. 図１２のあとで不純物が注入された状態を示す図である。It is a figure which shows the state by which the impurity was inject | poured after FIG. 実施例１のＳｉＣのｐｎダイオードを示す図である。1 is a diagram illustrating a SiC pn diode according to Example 1. FIG. 実施例２のＳｉＣのＪＦＥＴを示す図である。6 is a diagram showing a SiC JFET of Example 2. FIG.

符号の説明Explanation of symbols

１ ｐ+型領域（第１導電型領域）、２，１２ ｎ+型領域（第２導電型領域）、３，１３ 金属層（電極板、プラグ配線層）、４ キャリア注入経路、５，７ 周辺半導体領域、９ 注入用マスク、９ａ 注入用マスクの中央部領域、９ｂ 注入用マスクの外周領域、９ｃ 注入用マスクの本体、１０，３１，３２ 電極、１５ 絶縁膜、２２ ｎ+型領域形成後にｐ+型領域とされた部分、５１，６１ ｎ型ＳｉＣ基板、５２，６２ ｎ-エピタキシャル層、５３，６４ ｐ+型エピタキシャル層、５４，６３，６５ ｎ+型エピタキシャル層、５５，６７ Ｎｉ層。 1 p + type region (first conductivity type region), 2,12 n + type region (second conductivity type region), 3,13 metal layer (electrode plate, plug wiring layer), 4 carrier injection path, 5, 7 Peripheral semiconductor region, 9 implantation mask, 9a implantation mask central region, 9b implantation mask outer peripheral region, 9c implantation mask body, 10, 31, 32 electrodes, 15 insulating film, 22 n + type region formation Portions later designated as p + type regions, 51, 61 n type SiC substrate, 52, 62 n − epitaxial layer, 53, 64 p + type epitaxial layer, 54, 63, 65 n + type epitaxial layer, 55, 67 Ni layer.

Claims (15)

周辺半導体領域と、
前記周辺半導体領域の不純物の濃度値よりも高い濃度値の第１導電型不純物を含む第１導電型領域と、
前記周辺半導体領域の不純物の濃度値よりも高い濃度値の第２導電型不純物を
含み、前記第１導電型領域と重複するように位置する第２導電型領域と、
少なくとも前記第２導電型領域上に位置する金属層とを備える、半導体装置。 A peripheral semiconductor region;
A first conductivity type region including a first conductivity type impurity having a concentration value higher than the impurity concentration value of the peripheral semiconductor region;
A second conductivity type region including a second conductivity type impurity having a concentration value higher than the impurity concentration value of the peripheral semiconductor region, and positioned so as to overlap with the first conductivity type region;
A semiconductor device comprising at least a metal layer positioned on the second conductivity type region. 前記高濃度の第２導電型領域が、前記高濃度の第１導電型領域上にエピタキシャル成長法により形成されたものである、請求項１に記載の半導体装置。   The semiconductor device according to claim 1, wherein the high-concentration second conductivity type region is formed on the high-concentration first conductivity type region by an epitaxial growth method. 前記高濃度の第２導電型領域が、前記高濃度の第１導電型領域中に不純物を導入されて形成されたものである、請求項１に記載の半導体装置。   2. The semiconductor device according to claim 1, wherein the high-concentration second conductivity type region is formed by introducing an impurity into the high-concentration first conductivity type region. 前記金属層は、前記第２導電型領域とのコンタクト抵抗率が前記第１導電型領域とのコンタクト抵抗率よりも小さい材料から構成される、請求項１〜３のいずれかに記載の半導体装置。   The semiconductor device according to claim 1, wherein the metal layer is made of a material having a contact resistivity with the second conductivity type region that is smaller than a contact resistivity with the first conductivity type region. . 前記金属層が、前記第２導電型領域およびその第２導電型領域に接する前記第１導電型領域の両方の上に位置している、請求項１〜４のいずれかに記載の半導体装置。   The semiconductor device according to claim 1, wherein the metal layer is located on both of the second conductivity type region and the first conductivity type region in contact with the second conductivity type region. 前記第１導電型領域が第１の電極の箇所に形成され、前記金属層が電極板である、請求項１〜５のいずれかに記載の半導体装置。   The semiconductor device according to claim 1, wherein the first conductivity type region is formed at a location of the first electrode, and the metal layer is an electrode plate. 前記第１の電極の箇所とは異なる別の周辺半導体領域において、当該別の周辺半導体領域の不純物の濃度値よりも高濃度値の第２導電型不純物を含む第２導電型領域の上に、前記金属層と同じ材料の金属層が位置して前記第１の電極と対をなす第２の電極を構成し、前記第２の電極は、前記別の周辺半導体領域の不純物の濃度値よりも高濃度値の第１導電型不純物を含みかつそこに位置する前記第２導電型領域との間に接合部を形成する第１導電型領域を有しない、請求項６に記載の半導体装置。   In another peripheral semiconductor region different from the location of the first electrode, on the second conductivity type region containing the second conductivity type impurity having a higher concentration value than the impurity concentration value of the other peripheral semiconductor region, A metal layer made of the same material as the metal layer is located to form a second electrode paired with the first electrode, and the second electrode has an impurity concentration value of the other peripheral semiconductor region. 7. The semiconductor device according to claim 6, wherein the semiconductor device does not include a first conductivity type region that includes a first conductivity type impurity having a high concentration value and forms a junction with the second conductivity type region located there. 前記第１導電型領域および第２導電型領域の下に絶縁膜を備え、前記金属層が第１のプラグ配線箇所において前記絶縁膜を貫通する第１のプラグ配線層である、請求項１〜５のいずれかに記載の半導体装置。   The insulating film is provided under the first conductive type region and the second conductive type region, and the metal layer is a first plug wiring layer penetrating the insulating film at a first plug wiring portion. 6. The semiconductor device according to any one of 5 above. 前記第１のプラグ配線箇所とは異なる別の周辺半導体領域の第２のプラグ配線箇所に位置し、当該別の周辺半導体領域の不純物の濃度値よりも高濃度値の第２導電型不純物を含む第２導電型領域の上に、前記金属層と同じ材料の第２のプラグ配線層を備え、前記第２のプラグ配線箇所は、前記別の周辺半導体領域の不純物濃度の値よりも高濃度値の第１導電型不純物を含みかつそこに位置する第２導電型領域との間に接合部を形成する第１導電型領域を有しない、請求項８に記載の半導体装置。   It is located in a second plug wiring location in another peripheral semiconductor region different from the first plug wiring location, and includes a second conductivity type impurity having a higher concentration value than the impurity concentration value in the other peripheral semiconductor region. A second plug wiring layer made of the same material as the metal layer is provided on the second conductivity type region, and the second plug wiring portion has a higher concentration value than the impurity concentration value of the other peripheral semiconductor region. The semiconductor device according to claim 8, wherein the semiconductor device does not have a first conductivity type region that includes a first conductivity type impurity and forms a junction with the second conductivity type region located there. 周辺半導体領域を形成する工程と、
前記周辺半導体領域の不純物の濃度値よりも高い濃度値の第１導電型不純物を含む第１導電型領域を形成する工程と、
前記周辺半導体領域の不純物の濃度値よりも高い濃度値の第２導電型不純物を含み、前記第１導電型領域と重複するように第２導電型領域を形成する工程と、
少なくとも前記第２導電型領域上に位置するように金属層を形成する工程と、備える、半導体装置の製造方法。 Forming a peripheral semiconductor region;
Forming a first conductivity type region including a first conductivity type impurity having a concentration value higher than the impurity concentration value of the peripheral semiconductor region;
Forming a second conductivity type region containing a second conductivity type impurity having a higher concentration value than the impurity concentration value of the peripheral semiconductor region, and overlapping the first conductivity type region;
And a step of forming a metal layer so as to be positioned at least on the second conductivity type region. 前記第２導電型領域形成工程では、前記第１導電型領域上に第２導電型領域をエピタキシャル成長させる、請求項１０に記載の半導体装置の製造方法。   The method of manufacturing a semiconductor device according to claim 10, wherein in the second conductivity type region forming step, a second conductivity type region is epitaxially grown on the first conductivity type region. 前記第２導電型領域形成工程では、前記第１導電型領域中に第２導電型不純物を導入することによりその第２導電型領域を形成する、請求項１０に記載の半導体装置の製造方法。   11. The method of manufacturing a semiconductor device according to claim 10, wherein in the second conductivity type region forming step, the second conductivity type region is formed by introducing a second conductivity type impurity into the first conductivity type region. 前記第１導電型領域形成工程および第２導電型領域形成工程では、所定厚み以下の中央部領域と、その中央部領域を囲み当該中央部領域の厚みより厚く本体より薄い外周領域とを本体内に有する注入用マスクを用い、前記第１導電型不純物に前記外周領域を通過するが前記本体を通過しない範囲のエネルギーを与えてその注入用マスクを介在させて前記周辺半導体領域に導入することにより前記第１導電型領域を形成し、次いで、同じ注入用マスクをそのままの配置で介在させて、前記第２導電型不純物に前記中央部領域を通過するが前記外周領域を通過しない範囲のエネルギーを与えて前記第１導電型領域に導入することにより前記第２導電型領域を形成する、請求項１２に記載の半導体装置の製造方法。   In the first conductivity type region forming step and the second conductivity type region forming step, a central region having a predetermined thickness or less and an outer peripheral region that surrounds the central region and is thicker than the central region and thinner than the main body are formed in the main body. The first conductivity type impurity is passed through the outer peripheral region but is not passed through the main body, and is introduced into the peripheral semiconductor region through the implantation mask. Forming the first conductivity type region, and then interposing the same implantation mask as it is, the second conductivity type impurity is passed through the central region but does not pass through the outer peripheral region. 13. The method of manufacturing a semiconductor device according to claim 12, wherein the second conductivity type region is formed by applying and introducing into the first conductivity type region. 前記金属層形成工程では、前記周辺領域において前記第２導電型領域を越えて該第２導電型領域に接する前記第１導電型領域をも覆うように前記金属層を形成する、請求項１０〜１３のいずれかに記載の半導体装置の製造方法。   The metal layer is formed in the metal layer forming step so as to cover the first conductivity type region in contact with the second conductivity type region beyond the second conductivity type region in the peripheral region. 14. A method for manufacturing a semiconductor device according to any one of 13 above. 前記半導体装置は、前記周辺領域とは異なる別の周辺領域において、該別の周辺領域に位置する別の第２導電型領域に設けられた別の金属層を備え、前記金属層形成工程では、前記金属層および前記別の金属層を同じ機会に同じ材料で形成する、請求項１０〜１４のいずれかに記載の半導体装置の製造方法。   The semiconductor device includes another metal layer provided in another second conductivity type region located in another peripheral region in another peripheral region different from the peripheral region, and in the metal layer forming step, The method of manufacturing a semiconductor device according to claim 10, wherein the metal layer and the another metal layer are formed of the same material at the same opportunity.
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