JP2006310888A - 電子部品および電子部品実装構造 - Google Patents
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Abstract
【課題】薄化された半導体素子を備えた電子部品において、外縁部近傍に発生する半導体素子の破損を防止して、信頼性を確保することができる電子部品および電子部品実装構造を提供することを目的とする。
【解決手段】厚みが150μm以下の半導体素子2の回路形成面に設けられた複数の外部接続用端子にバンプ3を形成した電子部品1において、回路形成面の反対面の縁部を含んだ範囲に、半導体素子2の素材であるシリコンよりも線膨張係数の高い樹脂で補強部5を形成する。これにより、バンプ3を回路基板4の電極4aに接続した状態において半導体素子2と回路基板4の線膨張係数の相違によって半導体素子2の縁部に生じる回路基板4側への曲げ変形を補強部5によって抑制し、最外周のバンプ3の外側近傍の半導体素子2の表面応力を低減して外縁部近傍に発生する半導体素子2の破損を防止することができる。
【選択図】図4
【解決手段】厚みが150μm以下の半導体素子2の回路形成面に設けられた複数の外部接続用端子にバンプ3を形成した電子部品1において、回路形成面の反対面の縁部を含んだ範囲に、半導体素子2の素材であるシリコンよりも線膨張係数の高い樹脂で補強部5を形成する。これにより、バンプ3を回路基板4の電極4aに接続した状態において半導体素子2と回路基板4の線膨張係数の相違によって半導体素子2の縁部に生じる回路基板4側への曲げ変形を補強部5によって抑制し、最外周のバンプ3の外側近傍の半導体素子2の表面応力を低減して外縁部近傍に発生する半導体素子2の破損を防止することができる。
【選択図】図4
Description
本発明は、半導体素子の回路形成面にバンプを形成した電子部品およびこの電子部品を回路基板に実装して成る電子部品および電子部品実装構造に関するものである。
半導体素子をパッケージングして製造される電子部品を回路基板に実装する電子部品実装構造として、電子部品に形成された半田バンプなどの突出電極を回路基板に接合した構造が知られている。このような実装構造において、実装後の接合信頼性を実現する上で求められるヒートサイクル時の熱応力レベルの低減、すなわち実装後の環境温度変化によって半導体素子とワークとの熱膨張率の差に起因して半導体素子と半田バンプとの接合部に発生する熱応力を低く抑えることを目的として、半導体素子を150μm以下に極力薄くする試みが進行している。
このような薄化された半導体素子より成る電子部品実装構造について、図面を参照して説明する。図9(a)は、従来の電子部品実装構造の断面図、図9(b)は、従来の電子部品実装構造における基板と半導体素子の熱変形状態を示す図である。図9(a)において、回路基板4には電子部品1が実装されており、回路基板4の上面に形成された電極4aには、半導体素子2の回路形成面に半田を形成材料として設けられたバンプ3が接合されている。半導体素子2は、前述のように半導体素子とバンプとの接合部に発生する熱応力を低く抑えることを目的として薄化処理されている。
図9(b)は、このような薄化処理された半導体素子2を有する電子部品1を回路基板4に実装して成る電子部品実装構造において、電子部品搭載後のリフロー過程で基板4に熱収縮応力が生じた状態を示している。半導体素子2は薄化されて撓みやすいため、回路基板4の収縮変位に応じて半導体素子2が追従して変形する。そして薄化の程度を進めて150μm以下の厚みの半導体素子2を用いた実装構造では、半導体素子2の撓み変形は各バンプ3間で半導体素子2が凹状となる撓み形状を示すようになり(矢印a参照)、薄化が進行するほど良好な追従性が実現されていることが判る。そしてこれにより、半導体素子2とバンプ3との接合部に発生する熱応力のレベルを有効に低減されることが実証されている。
しかしながら上記薄化された半導体素子2より成る電子部品実装構造においては、以下のような不具合が実証的にまた数値解析によって確認されている。図9(b)に示すように、半導体素子2は最外周のバンプ3の外側で撓みが急激に増大し(矢印b参照)、最外周のバンプ3外側近傍の半導体素子2の下面にクラックが発生し、半導体素子2がこのクラックから破断するという現象が生じる。すなわち、半導体素子の薄化を進めると、半田バンプに生じる熱応力は低下するものの、半導体素子の外縁部近傍の局部的な破損が発生するという問題点があった。
そこで本発明は、薄化された半導体素子を備えた電子部品において、外縁部近傍に発生する半導体素子の破損を防止して、信頼性を確保することができる電子部品および電子部品実装構造を提供することを目的とする。
請求項1記載の電子部品は、厚みが150μm以下の半導体素子の回路形成面に設けら
れた複数の外部接続用端子にバンプを形成した電子部品であって、前記半導体素子の回路形成面の反対面に形成され半導体素子を前記バンプを介して回路基板に接続した状態においてこの半導体素子の最外周のバンプよりも外側に生じる回路基板方向への曲げ変形を抑制する曲げ変形抑制部を備えた。
れた複数の外部接続用端子にバンプを形成した電子部品であって、前記半導体素子の回路形成面の反対面に形成され半導体素子を前記バンプを介して回路基板に接続した状態においてこの半導体素子の最外周のバンプよりも外側に生じる回路基板方向への曲げ変形を抑制する曲げ変形抑制部を備えた。
請求項2記載の電子部品は、請求項1記載の電子部品であって、前記曲げ変形抑制部は、前記半導体素子の線膨張係数よりも高い線膨張係数を有する素材で形成されている。
請求項3記載の電子部品は、請求項1記載の電子部品であって、前記曲げ変形抑制部は、前記半導体素子の線膨張係数よりも高い線膨張係数を有する樹脂で形成されている。
請求項4記載の電子部品は、請求項1記載の電子部品であって、前記曲げ変形抑制部は、少なくとも前記半導体素子の角部に形成されている。
請求項5記載の電子部品は、請求項1記載の電子部品であって、前記曲げ変形抑制部は、少なくとも前記半導体素子の対角線に沿った十字形状に形成されている。
請求項6記載の電子部品は、請求項1記載の電子部品であって、前記曲げ変形抑制部は、少なくとも前記半導体素子の縁部に形成されている。
請求項7記載の電子部品は、請求項1記載の電子部品であって、前記曲げ変形抑制部は、少なくとも前記半導体素子の縁部に沿う口型枠形状に形成されている。
請求項8記載の電子部品は、厚みが150μm以下の半導体素子の回路形成面に設けられた複数の外部接続用端子にバンプを形成した電子部品であって、前記半導体素子の回路形成面の反対面に形成され半導体素子を前記バンプを介して回路基板に接続した状態において半導体素子の最外周のバンプよりも外側に生じる回路基板方向への曲げ変形を抑制する曲げ変形抑制部を備え、この曲げ変形抑制部にさらにこの曲げ変形抑制部よりも高い剛性を有しこの電子部品を保護する板状の保護部材を接着した。
請求項9記載の電子部品は、請求項8記載の電子部品であって、前記曲げ変形抑制部は、前記半導体素子の線膨張係数よりも高い線膨張係数を有する素材で形成されている。
請求項10記載の電子部品は、請求項8記載の電子部品であって、前記曲げ変形抑制部は、前記半導体素子の線膨張係数よりも高い線膨張係数を有する樹脂で形成されている。
請求項11記載の電子部品は、請求項8記載の電子部品であって、前記保護部材が半導体素子と同じ材質で形成されている。
請求項12記載の電子部品実装構造は、厚みが150μm以下の半導体素子の回路形成面に設けられた複数の外部接続用端子にバンプを形成した電子部品を前記バンプを介して回路基板に接続して成る電子部品実装構造であって、前記半導体素子と回路基板の線膨張係数の相違によって生じる半導体素子の最外周のバンプよりも外側に生じる回路基板方向への曲がりを抑制する曲げ変形抑制部を半導体素子の裏面に形成した。
請求項13記載の電子部品実装構造は、請求項12記載の電子部品実装構造であって、前記曲げ変形抑制部は、前記半導体素子の線膨張係数よりも高い線膨張係数を有する素材で形成されている。
請求項14記載の電子部品実装構造は、請求項12記載の電子部品実装構造であって、
前記曲げ変形抑制部は、前記半導体素子の線膨張係数よりも高い線膨張係数を有する樹脂で形成されている。
前記曲げ変形抑制部は、前記半導体素子の線膨張係数よりも高い線膨張係数を有する樹脂で形成されている。
請求項15記載の電子部品実装構造は、請求項12記載の電子部品実装構造であって、前記曲げ変形抑制部は、少なくとも前記半導体素子の角部に形成されている。
請求項16記載の電子部品実装構造は、請求項12記載の電子部品実装構造であって、前記曲げ変形抑制部は、少なくとも前記半導体素子の対角線に沿った十字形状に形成されている。
請求項17記載の電子部品実装構造は、請求項12記載の電子部品実装構造であって、前記曲げ変形抑制部は、少なくとも前記半導体素子の縁部に形成されている。
請求項18記載の電子部品実装構造は、請求項12記載の電子部品実装構造であって、前記曲げ変形抑制部は、少なくとも前記半導体素子の縁部に沿う口型枠形状に形成されている。
請求項19記載の電子部品実装構造は、厚みが150μm以下の半導体素子の回路形成面に設けられた複数の外部接続用端子にバンプを形成した電子部品を前記バンプを介して回路基板に接続して成る電子部品実装構造であって、前記半導体素子と回路基板の線膨張係数の相違によって生じる半導体素子の縁部の回路基板側へ曲がりを抑制する曲げ変形抑制部を半導体素子の裏面に形成し、さらに曲げ変形抑制部にこの曲げ変形抑制部よりも高い剛性を有しこの電子部品を保護する板状の保護部を形成した。
請求項20記載の電子部品実装構造は、請求項19記載の電子部品実装構造であって、前記曲げ変形抑制部は、前記半導体素子の線膨張係数よりも高い線膨張係数を有する素材で形成されている。
請求項21記載の電子部品実装構造は、請求項19記載の電子部品実装構造であって、前記曲げ変形抑制部は、前記半導体素子の線膨張係数よりも高い線膨張係数を有する樹脂で形成されている。
請求項22記載の電子部品実装構造は、請求項19記載の電子部品実装構造であって、前記保護部は、半導体素子と同じ材質で形成されている。
本発明によれば、薄化された半導体素子にバンプを形成した電子部品において、半導体素子をバンプを介して回路基板に接続した状態において半導体素子の縁部に生じる回路基板方向への曲げ変形を抑制する曲げ変形抑制部を半導体素子の回路形成面の反対面に形成することにより、外縁部近傍に発生する半導体素子の破損を防止して、信頼性を確保することができる。
次に本発明の実施の形態を図面を参照して説明する。図1(a)は本発明の一実施の形態の電子部品の平面図、図1(b)は本発明の一実施の形態の電子部品の側面図、図1(c)は本発明の一実施の形態の電子部品の下面図、図2は本発明の一実施の形態の電子部品実装構造の斜視図、図3(a)は本発明の一実施の形態の電子部品実装構造の側断面図、図3(b)は本発明の一実施の形態の電子部品実装構造の部分断面図、図4は本発明の一実施の形態の電子部品実装構造の変形状態の説明図、図5は本発明の一実施の形態の電子部品実装構造における半導体素子の変形状態を示すグラフ、図6は本発明の一実施の形
態の電子部品実装構造における半導体素子の表面応力を示すグラフ、図7(a)は本発明の一実施の形態の電子部品の平面図、図7(b)は本発明の一実施の形態の電子部品の側断面図、図8(a)は本発明の一実施の形態の電子部品の側面図、図8(b)は本発明の一実施の形態の電子部品実装構造の斜視図である。
態の電子部品実装構造における半導体素子の表面応力を示すグラフ、図7(a)は本発明の一実施の形態の電子部品の平面図、図7(b)は本発明の一実施の形態の電子部品の側断面図、図8(a)は本発明の一実施の形態の電子部品の側面図、図8(b)は本発明の一実施の形態の電子部品実装構造の斜視図である。
まず図1を参照して、電子部品1の構成について説明する。図1(b)、(c)に示すように、電子部品1はシリコンを薄片状に加工した半導体素子2を主体としており、半導体素子2の回路形成面(図1(b)において下面側)に設けられた複数の外部接続用端子に、半田を材料とするバンプ3を形成した構成となっている。バンプ3は、半導体素子2の中心部を除き、外縁に沿って複数列に規則配列されている。
ここで半導体素子2は機械研磨やエッチングなどの方法によって薄化処理が行われた後の状態である。一般に、半導体素子をバンプを介して基板に実装した状態では、半導体素子の厚み寸法が小さいほど実装後の接合信頼性が優れている。このため、本実施の形態では、上述のように半導体素子2を薄化処理して厚みtが150μm以下となるようにしており、ここでは厚みtを50μmに設定した例を示す。
薄化処理は、半導体素子2の回路形成面の反対面を砥石等を用いた機械研磨によって粗加工を行い、ドライエッチングや薬液によるウェットエッチングで仕上げ加工を行う。機械研磨を行うと裏面に多数のマイクロクラックを有するダメージ層が形成される。このダメージ層は、半導体素子の抗折強度を低下させる要因となるものであるが、仕上げ加工によりこのダメージ層を除去して半導体素子2の抗折強度を高めることができる。このようにして薄く加工された半導体素子2からダメージ層を除去することによって、後述するように半導体素子2の破損を生じることなく半導体素子2に面外の撓み変形を生じさせることが可能となっている。なお、半導体素子としては、回路形成面に形成された再配線層上の外部接続用端子にバンプを有するものでも良い。
半導体素子2の回路形成面の反対側には、1つの対角点(角部)から対をなす対角点(角部)に至る対角線に沿って、十字状に補強部5が設けられている。補強部5は、エポキシ樹脂など半導体素子2の素材であるシリコンよりも高い線膨張係数を有する素材で形成されている。このような補強部5が半導体素子2の角部を含む範囲で形成されていることにより、後述するようにバンプ3を介して半導体素子2を回路基板4に接続した状態において、補強部5は、半導体素子2と回路基板4の熱膨張係数の相違によって半導体素子2の縁部に生じる回路基板4方向への曲げ変形を抑制する曲げ変形抑制部として機能する。
次に上述の電子部品1を回路基板4に実装して成る電子部品実装構造について説明する。図2に示すように、電子部品1は、回路基板4の上面に形成された電極4aにバンプ3を半田接合して接続することにより回路基板4に実装される。図3(a)は、この電子部品実装構造の対角線方向の断面(図2に示すA−A断面)を示している。電子部品1を回路基板4に実装する過程において、バンプ3を電極4aに半田接合した後の冷却時には、図3(b)に示すように回路基板4には外縁部から中心部に向かって回路基板4を収縮変位させるような熱収縮応力が発生する。
図4は、このように回路基板4に熱収縮応力が作用した場合の回路基板4および電子部品1の変形挙動を示している。まず図4(a)は、電子部品1を回路基板4に実装した実装構造において、回路基板4に熱収縮変形が生じた場合におけるバンプ3間の半導体素子2および補強部5の変形挙動を示している。回路基板4の収縮変形による外力がバンプ3を介して半導体素子2に伝達されると、各バンプ3間で半導体素子2に発生する圧縮荷重は、半導体素子2が上述のように薄くて撓みやすいことから、半導体素子2の面外の撓み変形を生じさせる。
すなわち図4(a)に示すように、薄い半導体素子2はバンプ3の位置で上下方向の変位が拘束された状態で圧縮荷重Fを受ける結果、バンプ3間で上下方向の撓み変形による変位dを生じる。そして回路基板4の収縮変形による水平方向の変位はこの撓み変形によってそのほとんどが吸収されることから、バンプ3が半導体素子2の圧縮反力によって拘束されることによってバンプ3やバンプ3と回路基板4の電極4aとの接合部に作用する応力は、大幅に緩和される。
換言すれば、回路基板4に収縮変形が生じた場合には、半導体素子2に形成されたバンプ3は回路基板4の収縮とともに半導体素子2の面方向(水平方向)に変位することが許容されており、これによりバンプ3と回路基板4との接合部に回路基板4の収縮によって作用する応力は大幅に緩和される。発明者らの実験によれば、半導体素子2の厚みtが150μmを下回るようになると、上述したような実装状態における、回路基板4の収縮変形に対する半導体素子2の追従性が明瞭に認められるようになる。
図4(b)は,半導体素子2の最外周に位置するバンプ3(図3(b)において矢印で示すバンプ3参照)から外側に位置する半導体素子2および補強部5の変形状態を示している。本実施の形態に示すような薄化された半導体素子2をバンプ3を介して回路基板4に接合した構造では、半導体素子2の単体にバンプ3を形成した電子部品を基板4に実装した場合、最外周のバンプ3から外側の範囲は回路基板4側に大きく撓む傾向にある(破線で示す半導体素子2参照)。そして最外周のバンプ3の外側近傍の半導体素子2の下面には高いレベルの表面応力が生じ、半導体素子2を破損させる原因となる場合がある。
これに対し、本実施の形態に示すように、回路形成面の反対面に補強部5が設けられた電子部品1を回路基板4に実装した場合には、最外周のバンプ3から外側の範囲における半導体素子2の下方への撓みは大幅に低減される。すなわち、補強部5は半導体素子2の素材であるシリコンよりも線膨張係数が高いエポキシ樹脂で形成されていることから、熱収縮時においては半導体素子2を上反り変形させるように作用する。そしてこの作用により、半導体素子2の下方への撓み変形が抑制され、したがって補強部5は、半導体素子2をバンプ3を介して回路基板4に接続した状態において、半導体素子2の縁部に生じる回路基板方向への曲げ変形を抑制する曲げ変形抑制部となっている。
このような電子部品実装構造における半導体素子の撓み変形とこの撓み変形によって半導体素子の下面に発生する表面応力との関係について、図5、図6を参照して説明する。図5は、図3(b)に示すように回路基板4に圧縮応力が作用した状態における半導体素子2の下方(回路基板4側)への撓み量Dを、各材質の非線形特性を考慮に入れた数値解析演算によって求め、半導体素子2の中心点から対角点の端面位置へ向かう各位置毎にグラフ化したものである。ここでは、横軸に半導体素子中心位置から対角点の端面位置に至る距離を、縦軸に半導体素子2の下方(回路基板4側)への撓み量Dを対応させている。
また図6は、同様に回路基板4に圧縮応力が作用した状態における半導体素子2の下面(回路形成面側)の表面の最大主応力σを、同様の数値解析演算によって求め、半導体素子2の中心点から対角点の端面位置へ向かう各位置毎にグラフ化したものであり、縦軸が最大主応力の応力値を示している。
ここでは、前述の電子部品1(50μmに薄化されたシリコン材質の半導体素子2の裏面に樹脂の補強部5を形成した構成の電子部品)を対象とした演算結果に加えて、比較対照のために3種類の電子部品を同様の回路基板4に実装した実装構造についての演算結果を示している。比較対照される電子部品は、それぞれ3種類の厚みt(700μm、280μm、50μm)の半導体素子単体より成る電子部品A,B,Cである。これらの電子
部品A,B,Cについては、電子部品1と異なり、半導体素子の回路形成面の反対側に補強部が形成されていない。
部品A,B,Cについては、電子部品1と異なり、半導体素子の回路形成面の反対側に補強部が形成されていない。
図5のグラフにおいては、DA,DB,DCが、半導体素子の厚みtがそれぞれ700μm、280μm、50μmの電子部品A,B,Cについての撓み量を示しており、また図6においては、σA、σB、σCが、電子部品A,B,Cについての最大主応力を示している。そして図5、図6のグラフ中の縦方向破線は、半導体素子2の対角線方向におけるバンプ3の端部位置(破線で示すバンプ3参照)を示している。
まず図5を参照して、半導体素子の撓み量と、半導体素子の厚み、補強部の有無との相関について説明する。図5のグラフから判るように、回路基板4に圧縮応力が作用することにより、半導体素子2は外縁部が中心近傍よりも全体的に下方へ変形する傾向の撓み変形を生じる。そして下方への撓み量は、中心位置から対角点に向かって増大する。また、DA,DB,DCを比較して判るように、半導体素子の厚みtが小さくなるのに伴って撓み量が増大する傾向を示す。
ここで、撓み量D,DCのグラフから判るように、半導体素子の厚みが50μmである場合には、バンプ3間において半導体素子は圧縮応力によって面外撓み変形を生じ凹状に変形している。そして補強部5が形成されていない電子部品Cでは、最外周のバンプ3から外側の部分に下方への撓み量が急激に増大する変形状態変化が現れている。これに対し補強部5が形成された電子部品1では、最外周のバンプ3の外側においても下方への撓み量の急激な増大は現れず、電子部品Cのような変形状態変化は現れていない。
次に、このような変形状態に対応して半導体素子の回路形成面に生じる最大主応力について、図6を参照して説明する。図6のグラフから判るように、回路基板4に圧縮応力が作用した状態における最大主応力は、半導体素子の厚みによって、またバンプ位置との関係で複雑に変化する。まず半導体素子の厚みtが最も大きい電子部品Aでは、回路基板4の圧縮応力によって生じる最大主応力σAは中心位置から外縁部に向かって略斬減する傾向を示している。また厚みtが次に大きい電子部品Bでは、半導体素子の中心位置近傍においては、電子部品Aの最大主応力σAとほぼ同様レベルのσBを示しているものの、半導体素子の外縁部ではバンプ3の位置との相関によってσBが変動していることが判る。
ここで、半導体素子2の厚みを極薄にした電子部品1および電子部品Cでは、上述の電子部品A,Bの場合と比較して応力状態が大きく異なっている。まず半導体素子2の中心位置近傍では応力レベルはゼロに近いきわめて低いレベルとなっているが、半導体素子2の外縁部ではバンプ3の存在によって応力値は大きく変動している。そして補強部5が形成されていない電子部品Cでは、最大主応力σCは最外周部のバンプ3の外側近傍で極めて大きな値を示す。このことは、補強部のない電子部品を実装した実装構造において最外周のバンプ近傍で半導体素子が破損しやすいことと符合している。
これに対し、同様に極薄の半導体素子2を有する電子部品1では、最大主応力σは、半導体素子2の外縁部においてバンプ3の存在によって応力値がばらつくものの、半導体素子2の破損を招くような高レベルの応力値は現れていない。すなわち、半導体素子2の回路形成面の反対側に補強部5を形成することにより、図5に示すように、最外周のバンプ3の外側において下方への撓み量の急激な増大を防止し、これにより、最外周のバンプ3近傍に生じる最大主応力σを低いレベルに押さえることが可能となっている。
したがって、ここでは補強部5は、バンプ3を介して半導体素子2を回路基板4に接続した状態において、半導体素子2と回路基板4の線膨張係数の相違に起因して半導体素子2の縁部に生じる回路基板4方向への曲げ変形を抑制する曲げ変形抑制部となっている。
このように、半導体素子2を極薄として回路基板4の収縮による変位を面外の撓み変形によって吸収させる構成の電子部品において、半導体素子2に補強部5を設けて半導体素子2の縁部に生じる曲げ変形を抑制することにより、半導体素子に局部的に生じる破損を有効に防止することができる。これにより、実装後にアンダーフィル樹脂を充填するなどの補強処理を必要とすることなく、簡易な形態のパッケージ構造で実装後の信頼性を確保することができる。
なお、上記実施の形態では、補強部5を半導体素子2の対角線に沿った十字形状に形成した例を示したが、図7に示すように、半導体素子2の縁部に沿う口型枠形状の補強部5Aを形成するようにしてもよい。このような形状の補強部5Aによっても、半導体素子2の縁部の曲げ変形を有効に抑制することができる。もちろん、半導体素子2の回路形成面の反対面の全面を覆って補強部を形成するようにしてもよい。
また補強部5に、この補強部5よりも高い剛性を有する板状のバンパ部材12を接着し、このバンパ部材12を含めて電子部品11を構成するようにしてもよい。これにより、電子部品11の回路基板4への搭載時などのハンドリングにおいて、バンパ部材12を安定して保持することができるとともに、電子部品11が回路基板4に実装された後には、電子部品11の半導体素子2を異物との衝突などによる外力から保護することができる。したがって、バンパ部材12は、この電子部品11の保持を容易にし外力から保護する板状の保護部材として機能するとともに、電子部品11を回路基板4に実装した電子部品実装構造においては、電子部品11を保護する保護部を構成する。
ここで、バンパ部材12の材質として半導体素子2と同じシリコン材質を用いるようにすれば、半導体素子2とともに補強部5を同材質の部材によって両側から挟み込む構成となる。これにより、電子部品11を回路基板4に実装した後のヒートサイクルにおいて、補強部5が半導体素子2の曲げを抑制する効果をより向上させることが可能となる。
本発明によれば、薄化された半導体素子にバンプを形成した電子部品において、バンプを介して半導体素子を回路基板に接続した状態において半導体素子の縁部に生じる回路基板方向への曲げ変形を抑制する曲げ変形抑制部を半導体素子の回路形成面の反対面に形成したので、外縁部近傍に発生する半導体素子の破損を防止して、信頼性を確保することができる。
1,11 電子部品
2 半導体素子
3 バンプ
4 回路基板
4a 電極
5 補強部
12 バンパ部材
2 半導体素子
3 バンプ
4 回路基板
4a 電極
5 補強部
12 バンパ部材
Claims (22)
- 厚みが150μm以下の半導体素子の回路形成面に設けられた複数の外部接続用端子にバンプを形成した電子部品であって、前記半導体素子の回路形成面の反対面に形成され半導体素子を前記バンプを介して回路基板に接続した状態においてこの半導体素子の最外周のバンプよりも外側に生じる回路基板方向への曲げ変形を抑制する曲げ変形抑制部を備えたことを特徴とする電子部品。
- 前記曲げ変形抑制部は、前記半導体素子の線膨張係数よりも高い線膨張係数を有する素材で形成されていることを特徴とする請求項1記載の電子部品。
- 前記曲げ変形抑制部は、前記半導体素子の線膨張係数よりも高い線膨張係数を有する樹脂で形成されていることを特徴とする請求項1記載の電子部品。
- 前記曲げ変形抑制部は、少なくとも前記半導体素子の角部に形成されていることを特徴とする請求項1記載の電子部品。
- 前記曲げ変形抑制部は、少なくとも前記半導体素子の対角線に沿った十字形状に形成されていることを特徴とする請求項1記載の電子部品。
- 前記曲げ変形抑制部は、少なくとも前記半導体素子の縁部に形成されていることを特徴とする請求項1記載の電子部品。
- 前記曲げ変形抑制部は、少なくとも前記半導体素子の縁部に沿う口型枠形状に形成されていることを特徴とする請求項1記載の電子部品。
- 厚みが150μm以下の半導体素子の回路形成面に設けられた複数の外部接続用端子にバンプを形成した電子部品であって、前記半導体素子の回路形成面の反対面に形成され半導体素子を前記バンプを介して回路基板に接続した状態において半導体素子の最外周のバンプよりも外側に生じる回路基板方向への曲げ変形を抑制する曲げ変形抑制部を備え、この曲げ変形抑制部にさらにこの曲げ変形抑制部よりも高い剛性を有しこの電子部品を保護する板状の保護部材を接着したことを特徴とする電子部品。
- 前記曲げ変形抑制部は、前記半導体素子の線膨張係数よりも高い線膨張係数を有する素材で形成されていることを特徴とする請求項8記載の電子部品。
- 前記曲げ変形抑制部は、前記半導体素子の線膨張係数よりも高い線膨張係数を有する樹脂で形成されていることを特徴とする請求項8記載の電子部品。
- 前記保護部材が、半導体素子と同じ材質で形成されていることを特徴とする請求項8記載の電子部品。
- 厚みが150μm以下の半導体素子の回路形成面に設けられた複数の外部接続用端子にバンプを形成した電子部品を前記バンプを介して回路基板に接続して成る電子部品実装構造であって、前記半導体素子と回路基板の線膨張係数の相違によって生じる半導体素子の最外周のバンプよりも外側に生じる回路基板方向への曲がりを抑制する曲げ変形抑制部を半導体素子の裏面に形成したことを特徴とする電子部品実装構造。
- 前記曲げ変形抑制部は、前記半導体素子の線膨張係数よりも高い線膨張係数を有する素材で形成されていることを特徴とする請求項12記載の電子部品実装構造。
- 前記曲げ変形抑制部は、前記半導体素子の線膨張係数よりも高い線膨張係数を有する樹脂で形成されていることを特徴とする請求項12記載の電子部品実装構造。
- 前記曲げ変形抑制部は、少なくとも前記半導体素子の角部に形成されていることを特徴とする請求項12記載の電子部品実装構造。
- 前記曲げ変形抑制部は、少なくとも前記半導体素子の対角線に沿った十字形状に形成されていることを特徴とする請求項12記載の電子部品実装構造。
- 前記曲げ変形抑制部は、少なくとも前記半導体素子の縁部に形成されていることを特徴とする請求項12記載の電子部品実装構造。
- 前記曲げ変形抑制部は、少なくとも前記半導体素子の縁部に沿う口型枠形状に形成されていることを特徴とする請求項12記載の電子部品実装構造。
- 厚みが150μm以下の半導体素子の回路形成面に設けられた複数の外部接続用端子にバンプを形成した電子部品を前記バンプを介して回路基板に接続して成る電子部品実装構造であって、前記半導体素子と回路基板の線膨張係数の相違によって生じる半導体素子の縁部の回路基板側へ曲がりを抑制する曲げ変形抑制部を半導体素子の裏面に形成し、さらに曲げ変形抑制部にこの曲げ変形抑制部よりも高い剛性を有しこの電子部品を保護する板状の保護部を形成したことを特徴とする電子部品実装構造。
- 前記曲げ変形抑制部は、前記半導体素子の線膨張係数よりも高い線膨張係数を有する素材で形成されていることを特徴とする請求項19記載の電子部品実装構造。
- 前記曲げ変形抑制部は、前記半導体素子の線膨張係数よりも高い線膨張係数を有する樹脂で形成されていることを特徴とする請求項19記載の電子部品実装構造。
- 前記保護部は、半導体素子と同じ材質で形成されていることを特徴とする請求項19記載の電子部品実装構造。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006207536A JP2006310888A (ja) | 2006-07-31 | 2006-07-31 | 電子部品および電子部品実装構造 |
Applications Claiming Priority (1)
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JP2002099645A Division JP3896887B2 (ja) | 2002-04-02 | 2002-04-02 | 電子部品実装構造 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2006310888A true JP2006310888A (ja) | 2006-11-09 |
Family
ID=37477316
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006207536A Pending JP2006310888A (ja) | 2006-07-31 | 2006-07-31 | 電子部品および電子部品実装構造 |
Country Status (1)
Country | Link |
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JP (1) | JP2006310888A (ja) |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011187699A (ja) * | 2010-03-09 | 2011-09-22 | Nec Corp | 半導体装置およびその製造方法 |
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