JP2006304363A - 異なるサンプルレートでの信号のアナログ変換に対するマルチチャネルデジタルのための装置および方法。 - Google Patents
異なるサンプルレートでの信号のアナログ変換に対するマルチチャネルデジタルのための装置および方法。 Download PDFInfo
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- 238000000034 method Methods 0.000 title abstract description 13
- 238000006243 chemical reaction Methods 0.000 title abstract description 4
- 238000012545 processing Methods 0.000 abstract description 35
- 238000005070 sampling Methods 0.000 abstract description 29
- 238000010586 diagram Methods 0.000 description 26
- 230000000630 rising effect Effects 0.000 description 11
- 230000008859 change Effects 0.000 description 6
- XBGNERSKEKDZDS-UHFFFAOYSA-N n-[2-(dimethylamino)ethyl]acridine-4-carboxamide Chemical compound C1=CC=C2N=C3C(C(=O)NCCN(C)C)=CC=CC3=CC2=C1 XBGNERSKEKDZDS-UHFFFAOYSA-N 0.000 description 4
- 230000005236 sound signal Effects 0.000 description 4
- 229920005994 diacetyl cellulose Polymers 0.000 description 3
- 230000008569 process Effects 0.000 description 3
- 230000007704 transition Effects 0.000 description 3
- 101000640813 Homo sapiens Sodium-coupled neutral amino acid transporter 2 Proteins 0.000 description 1
- 102100033774 Sodium-coupled neutral amino acid transporter 2 Human genes 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000013139 quantization Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
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Abstract
【課題】２つ以上の異なるサンプリング速度を有する入力信号を有するマルチチャネルに対するＤ／Ａ変換を処理することを可能にする装置を提供すること
【解決手段】デジタル入力信号をサンプリングされた異なるレートでアナログ信号に変換するための装置および方法は、各デジタル入力信号に対するデジタルアナログ変換器（ＤＡＣＡ−ＤＡＣＤ）を含む。各デジタルアナログ変換器は、デジタル入力信号および受信された入力信号のサンプリングレートに対応するクロック信号とを受信する。装置はまた、各デジタル入力信号に対するサンプリングレートを示すサンプルレート信号のセットを受信し得る。制御ルータは、対応するクロック信号と共に、対応するデジタルアナログ変換器に各デジタル入力信号を分配するためにサンプルレート信号を使用する。クロックエラー信号は、ＤＡＣの動作と同様にＤＡＣへのデジタル入力信号のルーティングをする。
【選択図】図３
【解決手段】デジタル入力信号をサンプリングされた異なるレートでアナログ信号に変換するための装置および方法は、各デジタル入力信号に対するデジタルアナログ変換器（ＤＡＣＡ−ＤＡＣＤ）を含む。各デジタルアナログ変換器は、デジタル入力信号および受信された入力信号のサンプリングレートに対応するクロック信号とを受信する。装置はまた、各デジタル入力信号に対するサンプリングレートを示すサンプルレート信号のセットを受信し得る。制御ルータは、対応するクロック信号と共に、対応するデジタルアナログ変換器に各デジタル入力信号を分配するためにサンプルレート信号を使用する。クロックエラー信号は、ＤＡＣの動作と同様にＤＡＣへのデジタル入力信号のルーティングをする。
【選択図】図３
Description
（本発明の背景）
様々なレベルの規格およびフィデリティでの広範なオーディオフォーマットは、、デジ
タル汎用ディスク（ＤＶＤ）上に記録され得る。ＤＶＤオーディオとして知られる１規格
は、Ｄｏｌｂｙ Ｄｉｇｉｔａｌおよびデジタルシアターシステム（ＤＴＳ）などのフォ
ーマットをサポートし、サラウンドサウンド効果に対するオーディオのマルチチャネルを
提供する。
様々なレベルの規格およびフィデリティでの広範なオーディオフォーマットは、、デジ
タル汎用ディスク（ＤＶＤ）上に記録され得る。ＤＶＤオーディオとして知られる１規格
は、Ｄｏｌｂｙ Ｄｉｇｉｔａｌおよびデジタルシアターシステム（ＤＴＳ）などのフォ
ーマットをサポートし、サラウンドサウンド効果に対するオーディオのマルチチャネルを
提供する。
ＰＣＭまたは「Ｐｕｌｓｅ−Ｃｏｄｅｄ−Ｍｏｄｕｌａｔｉｏｎ」は、コンパクトディ
スク（ＣＤ）のためのオーディオフォーマット規格であり、多くのＤＶＤ−Ｖｉｄｅｏ上
で利用可能である。ＤＶＤオーディオは、ＣＤまたはＤＶＤ−Ｖｉｄｅｏ上で可能である
以上のかなり高質のＰＣＭオーディオをサポートする。フルマルチチャネルサラウンドサ
ウンドは、ＰＣＭフォーマットで記録され得、ライブパフォーマンスの環境およびフルネ
ス（ｆｕｌｌｎｅｓｓ）を有するサウンド場を生成する。ＤＶＤ−Ａｕｄｉｏ ＰＣＭは
、ＣＤの４倍よりも大きい周波数の範囲で記録され得、これにより、ＣＤで不可能であっ
たフィデリティおよびダイナミックレンジを提供する。
スク（ＣＤ）のためのオーディオフォーマット規格であり、多くのＤＶＤ−Ｖｉｄｅｏ上
で利用可能である。ＤＶＤオーディオは、ＣＤまたはＤＶＤ−Ｖｉｄｅｏ上で可能である
以上のかなり高質のＰＣＭオーディオをサポートする。フルマルチチャネルサラウンドサ
ウンドは、ＰＣＭフォーマットで記録され得、ライブパフォーマンスの環境およびフルネ
ス（ｆｕｌｌｎｅｓｓ）を有するサウンド場を生成する。ＤＶＤ−Ａｕｄｉｏ ＰＣＭは
、ＣＤの４倍よりも大きい周波数の範囲で記録され得、これにより、ＣＤで不可能であっ
たフィデリティおよびダイナミックレンジを提供する。
ＰＣＭにおいて、デジタルフォームでアナログ信号を正確に表わすための能力は、「サ
ンプルサイズ」および「サンプリング速度」に主に依存する。サンプルサイズおよび速度
の組み合わせは、通常、一秒毎に９６，０００のサンプルレートをとる２４ビットサンプ
ルサイズを意味する２４／９６などの二つの数として表わされる。
ンプルサイズ」および「サンプリング速度」に主に依存する。サンプルサイズおよび速度
の組み合わせは、通常、一秒毎に９６，０００のサンプルレートをとる２４ビットサンプ
ルサイズを意味する２４／９６などの二つの数として表わされる。
サンプルサイズまたは「Ｑｕａｎｔｉｚａｔｉｏｎ」は、アナログ信号からデジタルフ
ォームへ変換される際に、サンプリングされる時間ごとにアナログオーディオ信号を表わ
すために使用されるデータビットの数である。より多くのビットは、オーディオ信号の振
幅をより正確に表わすことができる。
ォームへ変換される際に、サンプリングされる時間ごとにアナログオーディオ信号を表わ
すために使用されるデータビットの数である。より多くのビットは、オーディオ信号の振
幅をより正確に表わすことができる。
サンプリング速度またはサンプリング周波数は、アナログ信号からデジタルへの変換の
際、一秒毎にとられるサンプルの数である。より高い「サンプリング速度」は、より高い
周波数を表わすことができる。
際、一秒毎にとられるサンプルの数である。より高い「サンプリング速度」は、より高い
周波数を表わすことができる。
サンプルサイズに対して使用されるビットの数およびサンプルレートが多ければ多いほ
ど、より正確にアナログ信号は、デジタルフォームで表わされ得る。２４ビットのサンプ
ルサイズおよび１９２ＫＨｚ（２４／１９２）のサンプルレートにおいて、ＤＶＤ−Ａｕ
ｄｉｏは、１４４ｄＢのダイナミックレンジで０から９６ＫＨｚの周波数範囲でオーディ
オ信号を記録することが可能である。
ど、より正確にアナログ信号は、デジタルフォームで表わされ得る。２４ビットのサンプ
ルサイズおよび１９２ＫＨｚ（２４／１９２）のサンプルレートにおいて、ＤＶＤ−Ａｕ
ｄｉｏは、１４４ｄＢのダイナミックレンジで０から９６ＫＨｚの周波数範囲でオーディ
オ信号を記録することが可能である。
マルチチャネル記録において、ＤＶＤ−Ａｕｄｉｏ ＰＣＭ規格は、各トラックが異な
るサンプリング速度およびサンプルサイズで記録されることを可能にする。例えば、２４
／９６は、フロントチャネルに対して使用され得、かつ１６／４８は、リアチャネルに対
して使用され得る。ＤＶＤ Ａｕｄｉｏ規格は、現在、１９２ＫＨｚ／２４ビットの２チ
ャンネルおよび９６ＫＨｚ／２４ビットの６チャネルを変調する。他のサンプルレートと
文字長はまた、任意の所与のプログラムまたはトラックじょうの６つのチャンネルの１つ
に対して１６，２０または２４のいずれかの４４．１、４８または８８．２などを使用し
得る。
るサンプリング速度およびサンプルサイズで記録されることを可能にする。例えば、２４
／９６は、フロントチャネルに対して使用され得、かつ１６／４８は、リアチャネルに対
して使用され得る。ＤＶＤ Ａｕｄｉｏ規格は、現在、１９２ＫＨｚ／２４ビットの２チ
ャンネルおよび９６ＫＨｚ／２４ビットの６チャネルを変調する。他のサンプルレートと
文字長はまた、任意の所与のプログラムまたはトラックじょうの６つのチャンネルの１つ
に対して１６，２０または２４のいずれかの４４．１、４８または８８．２などを使用し
得る。
さらに、サンプルレートと文字長さの組み合わせが使用され得る。例えば、５チャネル
音楽構成は、９６ＫＨｚ／２４ビットで伝達されるフロント３チャネル、（左、中心、右
）で生成され得、左と右のサラウンドチャネルは、４８ｋＨｚ／１６ビットで伝達される
。
音楽構成は、９６ＫＨｚ／２４ビットで伝達されるフロント３チャネル、（左、中心、右
）で生成され得、左と右のサラウンドチャネルは、４８ｋＨｚ／１６ビットで伝達される
。
Ｄｉｒｅｃｔ Ｓｔｒｅａｍ Ｄｉｇｉｔａｌ（ＤＳＤ）は、Ｓｕｐｅｒ Ａｕｄｉｏ
ＣＤ（ＳＡＣＤ）を記録するために使用される別の符号化フォーマットである。ＳＡＣ
Ｄは、高分解能マルチチャネルデジタルオーディオ記録アルバムである。ＤＳＤは、まさ
にＰＣＭ方法においてであるように、固定された速度周波数でのオーディオ信号をサンプ
リングする。しかしながら、ＰＣＭにおいてのように、絶対的な（ａｂｓｏｌｕｔｅ）数
として音量または振幅を記録する代わりに、ＤＳＤ方法は、最後の測定から音量がどのく
らい変化したかを測定および記録する。信号が十分に高速にサンプリングされる場合、以
前のサンプリングからの変化量は、非常に小さく、信号強度における変化は、１ビットで
表わされる。
ＣＤ（ＳＡＣＤ）を記録するために使用される別の符号化フォーマットである。ＳＡＣ
Ｄは、高分解能マルチチャネルデジタルオーディオ記録アルバムである。ＤＳＤは、まさ
にＰＣＭ方法においてであるように、固定された速度周波数でのオーディオ信号をサンプ
リングする。しかしながら、ＰＣＭにおいてのように、絶対的な（ａｂｓｏｌｕｔｅ）数
として音量または振幅を記録する代わりに、ＤＳＤ方法は、最後の測定から音量がどのく
らい変化したかを測定および記録する。信号が十分に高速にサンプリングされる場合、以
前のサンプリングからの変化量は、非常に小さく、信号強度における変化は、１ビットで
表わされる。
ＤＶＤプレイヤーにおける１コンポーネントは、オーディオスピーカなどのアナログデ
バイスに出力するためにデジタル信号をアナログ信号に変換するデジタルアナログ変換器
（ＤＡＣ）である。単一ＤＡＣが多重信号を処理し得る一方で、信号は、全て同一のサン
プリング速度を有さなければならない。したがって、種々のチャネルは、ＤＡＣへ入力さ
れる前に全て同一のサンプルレートに変換されなければならない。
バイスに出力するためにデジタル信号をアナログ信号に変換するデジタルアナログ変換器
（ＤＡＣ）である。単一ＤＡＣが多重信号を処理し得る一方で、信号は、全て同一のサン
プリング速度を有さなければならない。したがって、種々のチャネルは、ＤＡＣへ入力さ
れる前に全て同一のサンプルレートに変換されなければならない。
したがって、２つ以上の異なるサンプリング速度を有する入力信号を有するマルチチャ
ネルに対するＤ／Ａ変換を処理することを可能にする装置を提供することが所望される。
ネルに対するＤ／Ａ変換を処理することを可能にする装置を提供することが所望される。
（発明の要旨）
本発明によると、異なる速度でサンプリングされた多重デジタル入力信号は、各デジタ
ル入力信号に対して異なるデジタルアナログ変換器を使用して、アナログ信号に変換され
る。各デジタル入力信号に対するサンプリング速度を示すサンプルレート信号のセットは
、対応するクロック信号と共に、デジタルアナログ変換器（ＤＡＣ）に対して、各デジタ
ル入力信号をルーティングするために使用される。クロックエラー信号は、各ＤＡＣのパ
ワーアップを制御する。クロック分配器および比率検出器モジュールは、サンプルレート
に対応する中間クロックエラー信号に基づくクロックエラー信号を生成する。
本発明によると、異なる速度でサンプリングされた多重デジタル入力信号は、各デジタ
ル入力信号に対して異なるデジタルアナログ変換器を使用して、アナログ信号に変換され
る。各デジタル入力信号に対するサンプリング速度を示すサンプルレート信号のセットは
、対応するクロック信号と共に、デジタルアナログ変換器（ＤＡＣ）に対して、各デジタ
ル入力信号をルーティングするために使用される。クロックエラー信号は、各ＤＡＣのパ
ワーアップを制御する。クロック分配器および比率検出器モジュールは、サンプルレート
に対応する中間クロックエラー信号に基づくクロックエラー信号を生成する。
１実施形態において、第一のデジタルアナログ変換器は、第一のクロックおよび第一の
サンプルレートに対応する第一のデジタル入力信号を受信するように接続され、第二のデ
ジタルアナログ変換器は、第二のクロック信号および第二のサンプルレートに対応する第
二のデジタル入力信号を受信するように接続される。
サンプルレートに対応する第一のデジタル入力信号を受信するように接続され、第二のデ
ジタルアナログ変換器は、第二のクロック信号および第二のサンプルレートに対応する第
二のデジタル入力信号を受信するように接続される。
この実施形態の１局面は、第一および第二のデジタル入力信号、第一および第二のクロ
ック信号、および、第一および第二の制御信号を受信するように接続される制御ルータを
含む。第一および第二の制御信号は、第一および第二のデジタル入力信号のサンプルレー
トのインディケータを含む。制御ルータは、第一のデジタルアナログ変換器に第一のデジ
タル入力信号および第一のクロック信号をルーティングしかつ、第二のデジタルアナログ
変換器に第二のデジタル入力信号および第二のクロック信号ルーティングするために、動
作可能である。
ック信号、および、第一および第二の制御信号を受信するように接続される制御ルータを
含む。第一および第二の制御信号は、第一および第二のデジタル入力信号のサンプルレー
トのインディケータを含む。制御ルータは、第一のデジタルアナログ変換器に第一のデジ
タル入力信号および第一のクロック信号をルーティングしかつ、第二のデジタルアナログ
変換器に第二のデジタル入力信号および第二のクロック信号ルーティングするために、動
作可能である。
この実施形態の別の局面は、第一および第二のデジタルアナログ変換器に接続されるシ
リアルインターフェイスを含む。ここで、シリアルインターフェイスは、第一のデジタル
アナログ変換器に第一のデジタル入力信号、および第二のデジタルアナログ変換器に第二
のデジタル入力信号を送信する。
リアルインターフェイスを含む。ここで、シリアルインターフェイスは、第一のデジタル
アナログ変換器に第一のデジタル入力信号、および第二のデジタルアナログ変換器に第二
のデジタル入力信号を送信する。
この実施形態の別の局面は、複数のデジタル入力信号に対応する複数のデジタルアナロ
グ変換器を含む。制御ルータは、対応するデジタルアナログ変換器に少なくとも二つの複
数のデジタル入力信号を送信し、残りの複数のデジタル入力信号は、対応するデジタルア
ナログ変換器に直接的に入力される。
グ変換器を含む。制御ルータは、対応するデジタルアナログ変換器に少なくとも二つの複
数のデジタル入力信号を送信し、残りの複数のデジタル入力信号は、対応するデジタルア
ナログ変換器に直接的に入力される。
別の実施形態において、制御ルータは、サンプルレート信号を受信する。各サンプルレ
ートに対する状態機械によって発生するパワーダウン、パワーアップ、および、リセット
などの他の制御信号はまた、制御ルータに入力され得る。第一および第二のＤＡＣ、およ
び、シリアルインターフェイスは、制御ルータに接続され、シリアルインターフェイスは
、デジタル入力信号を制御ルータに送信する。制御ルータは、第一および第二のクロック
信号および対応するデジタル入力信号をそれぞれ第一および第二のＤＡＣに送信する。
ートに対する状態機械によって発生するパワーダウン、パワーアップ、および、リセット
などの他の制御信号はまた、制御ルータに入力され得る。第一および第二のＤＡＣ、およ
び、シリアルインターフェイスは、制御ルータに接続され、シリアルインターフェイスは
、デジタル入力信号を制御ルータに送信する。制御ルータは、第一および第二のクロック
信号および対応するデジタル入力信号をそれぞれ第一および第二のＤＡＣに送信する。
本発明による装置の一つの特徴は、マスタークロック信号を生成するマスタークロック
である。クロック分配器および比率検出器モジュールは、第一および第二のクロック信号
に基づくマスタークロックモードおよびマスタークロック信号を決定する。クロック分配
器および比率検出器はまた、第一のクロック信号に対して決定されたマスタークロックモ
ードかどうかを示す第一のクロックエラー信号ｌ、および、第二のクロック信号に対して
決定されたマスタークロックモードかどうかを示す第二のクロックエラー信号を生成する
。クロックエラー信号全体は第一のクロックエラー信号および第二のクロックエラー信号
に基づいて決定され得る。
である。クロック分配器および比率検出器モジュールは、第一および第二のクロック信号
に基づくマスタークロックモードおよびマスタークロック信号を決定する。クロック分配
器および比率検出器はまた、第一のクロック信号に対して決定されたマスタークロックモ
ードかどうかを示す第一のクロックエラー信号ｌ、および、第二のクロック信号に対して
決定されたマスタークロックモードかどうかを示す第二のクロックエラー信号を生成する
。クロックエラー信号全体は第一のクロックエラー信号および第二のクロックエラー信号
に基づいて決定され得る。
本発明による装置の別の特徴は、クロック分配器と速度検出器モジュールと制御ルータ
との間に接続される第一の状態機械である。第一の状態機械は、クロックエラー信号全体
および第一のサンプルレートに対するフレームクロックに基づく少なくとも一つの制御信
号を生成する。装置はまた、クロック分配器と速度検出器モジュールと制御ルータとの間
に接続される第二の状態マシンを含む。この第二の状態機械は、クロックエラー信号全体
および第二のサンプルレートに対するフレームクロックに基づく少なくとも一つの制御信
号を生成する。
との間に接続される第一の状態機械である。第一の状態機械は、クロックエラー信号全体
および第一のサンプルレートに対するフレームクロックに基づく少なくとも一つの制御信
号を生成する。装置はまた、クロック分配器と速度検出器モジュールと制御ルータとの間
に接続される第二の状態マシンを含む。この第二の状態機械は、クロックエラー信号全体
および第二のサンプルレートに対するフレームクロックに基づく少なくとも一つの制御信
号を生成する。
別の実施形態において、本発明による装置は、複数のデジタル入力信号に対応する複数
のデジタルアナログ変換器を含み、制御ルータは、対応するデジタルアナログ変換器に複
数のデジタル入力信号の各々を送信する。
のデジタルアナログ変換器を含み、制御ルータは、対応するデジタルアナログ変換器に複
数のデジタル入力信号の各々を送信する。
さらに別の実施形態において、各サンプルレートに対応する複数の状態機械が、この装
置に含まれる。各状態機械はクロックエラー信号を受信し、複数のデジタルアナログ変換
器の動作を制御するためにクロックエラー信号を制御ルータに送信する。
置に含まれる。各状態機械はクロックエラー信号を受信し、複数のデジタルアナログ変換
器の動作を制御するためにクロックエラー信号を制御ルータに送信する。
本発明による装置のある実施形態において、種々のコンポーネントは、ハードウェア回
路網として、データプロセッサじょうで実行可能なソフトウェアプログラム命令として、
または、ハードウェアとソフトウェアの組み合わせとしてインプリメントされ得る。
路網として、データプロセッサじょうで実行可能なソフトウェアプログラム命令として、
または、ハードウェアとソフトウェアの組み合わせとしてインプリメントされ得る。
別の実施形態において、本発明による複数のサンプリング速度でサンプリングされた複
数のデジタル入力信号をアナログ信号に変換するための方法は、
クロックエラー信号を生成するステップであって、ここでクロックエラー信号は、異
なるサンプリング速度に対応する二つ以上のクロック信号に基づくステップと、
各デジタル入力信号およびデジタル入力信号のサンプリング速度に対応するクロック
信号をクロックエラー信号が所定の値である際に複数のデジタルアナログ変換器の一つに
ツーティングするステップを含む。
数のデジタル入力信号をアナログ信号に変換するための方法は、
クロックエラー信号を生成するステップであって、ここでクロックエラー信号は、異
なるサンプリング速度に対応する二つ以上のクロック信号に基づくステップと、
各デジタル入力信号およびデジタル入力信号のサンプリング速度に対応するクロック
信号をクロックエラー信号が所定の値である際に複数のデジタルアナログ変換器の一つに
ツーティングするステップを含む。
本発明による方法の１実施形態において、クロックエラー信号を生成するためのステッ
プは、各異なるサンプルレートに対応する中間クロックエラー信号を生成するステップで
あって、中間クロックエラー信号のそれぞれは、サンプルレートに対応するクロック信号
に基づくステップと、中間クロックエラー信号に基づくクロックエラー信号を生成するス
テップとを含む。
プは、各異なるサンプルレートに対応する中間クロックエラー信号を生成するステップで
あって、中間クロックエラー信号のそれぞれは、サンプルレートに対応するクロック信号
に基づくステップと、中間クロックエラー信号に基づくクロックエラー信号を生成するス
テップとを含む。
本発明による方法の別の実施形態において、クロックエラー信号を生成するステップは
、異なるサンプルレートのそれぞれに対応するクロックモード信号を生成するステップで
あって、各クロックモード信号は、サンプルレートに対応するクロック信号に基づくステ
ップと、クロックモード信号に基づくクロックエラー信号を発生するステップとを含む。
、異なるサンプルレートのそれぞれに対応するクロックモード信号を生成するステップで
あって、各クロックモード信号は、サンプルレートに対応するクロック信号に基づくステ
ップと、クロックモード信号に基づくクロックエラー信号を発生するステップとを含む。
本発明による方法のさらなる実施形態において、クロックエラー信号を生成するステッ
プは、異なるサンプルレートのそれぞれに対応するクロック待機（ｗａｉｔ）信号を生成
し、それぞれのクロック待機信号は、サンプルレートに対応するクロック信号が立ち上が
りかどうかに基づくステップと、クロック待機信号に基づくクロックエラー信号を生成す
るステップとを含む。
プは、異なるサンプルレートのそれぞれに対応するクロック待機（ｗａｉｔ）信号を生成
し、それぞれのクロック待機信号は、サンプルレートに対応するクロック信号が立ち上が
りかどうかに基づくステップと、クロック待機信号に基づくクロックエラー信号を生成す
るステップとを含む。
本発明のこれらおよび他の実施形態はさらに、添付の図に対して以下にさらに示される
。
。
（本発明の詳細な説明）
図１は、デジタル信号をアナログ信号に変換するためのマルチチャネルでシングルサン
プルレートの信号処理システム１００に含まれるコンポーネントの図である。信号処理シ
ステム１００は、サンプリングクロック信号（ＳＣＬＫ）、左右クロック信号（ＬＲＣＫ
）およびシリアルデータ信号（ＳＤＡＴＡ１、ＳＤＡＴＡ２、．．．ＳＤＡＴＡｎ）を介
するマルチビットデジタルデータを含む入力信号を受信するために構成されるシリアルイ
ンターフェイス１０４を含む。シリアルインターフェイス１０４は、サンプリングクロッ
ク（ＳＣＬＫ）によって時間を測られる。左および右チャネルデータは、代替的に左右ク
ロック（ＬＲＣＫ）に応答して処理される。左右クロックは通常、データ入力速度（すな
わち、サンプリング速度）と同一の速度である。全てのシリアルデータ信号入力は、全て
のデータ信号に対する１セットのクロック信号（すなわち、ＳＣＬＫとＬＲＣＫ）のみが
存在するので、信号処理システム１００において同一のサンプルレートを有することが必
要とされる。シリアルインターフェイス１０４からのデータ出力信号は、次いで、デジタ
ルアナログ変換器１０６に入力される。
図１は、デジタル信号をアナログ信号に変換するためのマルチチャネルでシングルサン
プルレートの信号処理システム１００に含まれるコンポーネントの図である。信号処理シ
ステム１００は、サンプリングクロック信号（ＳＣＬＫ）、左右クロック信号（ＬＲＣＫ
）およびシリアルデータ信号（ＳＤＡＴＡ１、ＳＤＡＴＡ２、．．．ＳＤＡＴＡｎ）を介
するマルチビットデジタルデータを含む入力信号を受信するために構成されるシリアルイ
ンターフェイス１０４を含む。シリアルインターフェイス１０４は、サンプリングクロッ
ク（ＳＣＬＫ）によって時間を測られる。左および右チャネルデータは、代替的に左右ク
ロック（ＬＲＣＫ）に応答して処理される。左右クロックは通常、データ入力速度（すな
わち、サンプリング速度）と同一の速度である。全てのシリアルデータ信号入力は、全て
のデータ信号に対する１セットのクロック信号（すなわち、ＳＣＬＫとＬＲＣＫ）のみが
存在するので、信号処理システム１００において同一のサンプルレートを有することが必
要とされる。シリアルインターフェイス１０４からのデータ出力信号は、次いで、デジタ
ルアナログ変換器１０６に入力される。
ここで、図２を参照すると、本発明によるデジタルアナログ信号変換に対するマルチチ
ャンネルのマルチサンプルレート信号処理システム２００に含まれるコンポーネントのダ
イアグラムが示される。１実施形態において、シリアルデータ信号（ＳＤＡＴＡ１、ＳＤ
ＡＴＡ２、．．．ＳＤＡＴＡｎ）の異なるサンプルレートの数に対応するクロック信号（
すなわち、ＳＣＬＫ１／ＬＲＣＫ１、ＳＣＬＫ２／ＬＲＣＫ２、．．．ＳＣＬＫｍ／ＬＲ
ＣＫｍ）の多セットがシリアルインターフェイス２０４に入力される。シリアルデータ信
号は、それぞれ同一のサンプルレートを有し得る。もしくは、一つ以上のシリアルデータ
信号のグループは、異なるグループは、異なるサンプルレートを有する状態で、同じサン
プルレートを有し得る。
ャンネルのマルチサンプルレート信号処理システム２００に含まれるコンポーネントのダ
イアグラムが示される。１実施形態において、シリアルデータ信号（ＳＤＡＴＡ１、ＳＤ
ＡＴＡ２、．．．ＳＤＡＴＡｎ）の異なるサンプルレートの数に対応するクロック信号（
すなわち、ＳＣＬＫ１／ＬＲＣＫ１、ＳＣＬＫ２／ＬＲＣＫ２、．．．ＳＣＬＫｍ／ＬＲ
ＣＫｍ）の多セットがシリアルインターフェイス２０４に入力される。シリアルデータ信
号は、それぞれ同一のサンプルレートを有し得る。もしくは、一つ以上のシリアルデータ
信号のグループは、異なるグループは、異なるサンプルレートを有する状態で、同じサン
プルレートを有し得る。
信号処理システム２００は、各データ信号または信号のグループに対するサンプルレー
トを示すために制御信号２０６を含む。１実施形態において、制御信号２０６は、一つ以
上の対応するデータ信号に対するサンプルレートを示す状態を有する入力ピンのセットと
してインプリメントされ得る。別の実施形態において、制御信号２０６は、一つ以上の対
応するデータ信号に対するサンプルレートを示す値を保持するレジスタでインプリメント
され得る。
トを示すために制御信号２０６を含む。１実施形態において、制御信号２０６は、一つ以
上の対応するデータ信号に対するサンプルレートを示す状態を有する入力ピンのセットと
してインプリメントされ得る。別の実施形態において、制御信号２０６は、一つ以上の対
応するデータ信号に対するサンプルレートを示す値を保持するレジスタでインプリメント
され得る。
シリアルインターフェース２０４は、制御信号２０６（すなわち、ＳＣＬＫ１／ＬＲＣ
Ｋ１、ＳＣＬＫ２／ＬＲＣＫ２、．．．ＳＣＬＫｍ／ＬＲＣＫｍ）によって示される対応
するＬＲＣＫおよびＳＣＬＫ信号を使用して各シリアルデータ信号をクロックする。信号
の各ステレオ対は次いで、シリアルインターフェース２０４によって他のステレオ対に平
行にデジタルアナログコンバータ２０８に出力される。
Ｋ１、ＳＣＬＫ２／ＬＲＣＫ２、．．．ＳＣＬＫｍ／ＬＲＣＫｍ）によって示される対応
するＬＲＣＫおよびＳＣＬＫ信号を使用して各シリアルデータ信号をクロックする。信号
の各ステレオ対は次いで、シリアルインターフェース２０４によって他のステレオ対に平
行にデジタルアナログコンバータ２０８に出力される。
図３は、二つの異なるサンプリング速度ＬＲＣＫ１およびＬＲＣＫ２で４つのシリアル
データ入力ＳＤＡＴＡ１、ＳＤＡＴＡ２、ＳＤＡＴＡ３およびＳＤＡＴＡ４を処理するた
めの信号処理システム２００のさらなる実施形態に含まれるコンポーネントの図を示す。
本発明による信号処理システムの他の実施形態は、付加的または図３におけるシステム２
００よりも小さいサンプルレートおよびシリアルデータ入力信号を取り扱う（ｈａｎｄｌ
ｅ）ためにインプリメントされ得ることに留意することは重要である。
データ入力ＳＤＡＴＡ１、ＳＤＡＴＡ２、ＳＤＡＴＡ３およびＳＤＡＴＡ４を処理するた
めの信号処理システム２００のさらなる実施形態に含まれるコンポーネントの図を示す。
本発明による信号処理システムの他の実施形態は、付加的または図３におけるシステム２
００よりも小さいサンプルレートおよびシリアルデータ入力信号を取り扱う（ｈａｎｄｌ
ｅ）ためにインプリメントされ得ることに留意することは重要である。
クロック分配器およびレシオ検出器３０２は、Ｌｆｔ／ｒｉｇｈｔクロック入力ＬＲＣ
Ｋ１、ＬＲＣＫ２および受信されたマスタークロック（ＭＣＬＫ）からデジタルアナログ
変換器ＤＡＣＡ、ＤＡＣＢ、ＤＡＣＣおよびＤＡＣＤの回路ブロックを駆動するために必
要なクロックを導き出す。マスタークロックは、例えば５１２回４８ｋＨｚなどの各速度
の一つで動作することがあり得る。
Ｋ１、ＬＲＣＫ２および受信されたマスタークロック（ＭＣＬＫ）からデジタルアナログ
変換器ＤＡＣＡ、ＤＡＣＢ、ＤＡＣＣおよびＤＡＣＤの回路ブロックを駆動するために必
要なクロックを導き出す。マスタークロックは、例えば５１２回４８ｋＨｚなどの各速度
の一つで動作することがあり得る。
図３ａ〜図３ｃは、ハードウェア回路網においてインプリメントされるクロック分配器
およびレシオ検出器３０２の実施形態を示すが、機能を実行するロジックは、ソフトウェ
アプログラム命令、ファームウェアプログラム命令またはソフトウェア、ファームウェア
および／またはハードウェアの組み合わせにおいてインプリメントされ得る。
およびレシオ検出器３０２の実施形態を示すが、機能を実行するロジックは、ソフトウェ
アプログラム命令、ファームウェアプログラム命令またはソフトウェア、ファームウェア
および／またはハードウェアの組み合わせにおいてインプリメントされ得る。
信号処理システム２００は、ＤＳＤおよびＰＣＭモードにおいて動作し得る。図３ａに
示される１実施形態において、ＭＣＬＫカウンタ３０６は、各ＭＣＬＫサイクルをインク
リメントさせ、ＭＣＬＫに対するＬＲＣＫｎのレシオを検出するために使用される。１以
上のレシオは、検出され得、レシオの値は、システム２００（図２）の動作速度に基づく
。例えば、システム２００の１実施形態は、一倍、二倍、または四倍速モードで動作され
得、一倍速モードで支持されるＬＲＣＫｎ／ＭＣＬＫのクロックレシオは、１２８×、１
９２×、２５６×、３８４×、５１２×、７６８×、１０２４×を含む。
示される１実施形態において、ＭＣＬＫカウンタ３０６は、各ＭＣＬＫサイクルをインク
リメントさせ、ＭＣＬＫに対するＬＲＣＫｎのレシオを検出するために使用される。１以
上のレシオは、検出され得、レシオの値は、システム２００（図２）の動作速度に基づく
。例えば、システム２００の１実施形態は、一倍、二倍、または四倍速モードで動作され
得、一倍速モードで支持されるＬＲＣＫｎ／ＭＣＬＫのクロックレシオは、１２８×、１
９２×、２５６×、３８４×、５１２×、７６８×、１０２４×を含む。
範囲信号におけるクロック（ｃｌｋ＿ｉｎ＿ｒａｎｇｅ）は、ＭＣＬＫカウンタ３０６
が各ＬＲＣＫｎの立ち上がり端（ｒｉｓｉｎｇ ｅｄｇｅ）での所定の値の範囲内かどう
かを示すために設定される。例えば、一倍速モードにおいて、ｃｌｋ＿ｉｎ＿ｒａｎｇｅ
信号は、ＭＣＬＫカウンタ３０６の値が最後のＬＲＣＫｎ立ち上がり端のときから２５３
と２５７との間にあるかどうかを示すように設定される。同一の例において、ｃｌｋ＿ｉ
ｎ＿ｒａｎｇｅ信号を設定するためのカウンタ範囲は、二倍速モードにおいて１２５と１
２９との間であり、四倍速モードにおいて６１と６５との間である。
が各ＬＲＣＫｎの立ち上がり端（ｒｉｓｉｎｇ ｅｄｇｅ）での所定の値の範囲内かどう
かを示すために設定される。例えば、一倍速モードにおいて、ｃｌｋ＿ｉｎ＿ｒａｎｇｅ
信号は、ＭＣＬＫカウンタ３０６の値が最後のＬＲＣＫｎ立ち上がり端のときから２５３
と２５７との間にあるかどうかを示すように設定される。同一の例において、ｃｌｋ＿ｉ
ｎ＿ｒａｎｇｅ信号を設定するためのカウンタ範囲は、二倍速モードにおいて１２５と１
２９との間であり、四倍速モードにおいて６１と６５との間である。
ＬＲ＿ｒｉｓｉｎｇ信号により表わされるＬＲＣＫｎの立ち上がり端上で、図３ａにお
ける回路は、ＭＣＬＫカウンタ３０６が受け入れ可能範囲内でありかつＡＮＤゲート３０
８の出力であることを示すｃｌｋ＿ｉｎ＿ｒａｎｇｅ信号かどうかに基づくクロックエラ
ー信号（ｃｌｋ＿ｅｒｒｏｒ）を設定する。ＡＮＤゲート３０８への入力は、ＬＲＣＫｎ
が立ち上がり（ＬＲ＿ｒｉｓｉｎｇ）である時を示すための変量（ｖａｒｉａｂｌｅ）、
クロックレシオが正しいモードにデバイスがあることを示すクロックセトル（ｓｅｔｔｌ
ｅ）イネーブル信号（ｃｌｋｓｔｌ＿ｅｎａ）、および、クロックレシオが使用されない
ＤＳＤモードにおいて、システム２００が動作しないことを示すようなＤＳＤ＿モード信
号を含む。ｃｌｋｓｔｌ＿ｅｎａ信号は、状態機械３４０，３４２（図３）によってイネ
ーブルにされ、クロックレシオがコレクトであることが必要な場合の状態の間でのみアサ
ートされる。例えば、リセットが解放された後の最初のわずかな状態の間、クロックレシ
オは、チェックされず、ｃｌｋｓｔｌ＿ｅｎａはアサートされない。このクロックは、正
しいレシオに決定されなければならないが、しかしながら、ｃｌｋｓｔｌ＿ｅｎａは、制
御ルータ３４４およびシリアルインターフェース３４６の動作を有効にする前にイネーブ
ルにされる。
ける回路は、ＭＣＬＫカウンタ３０６が受け入れ可能範囲内でありかつＡＮＤゲート３０
８の出力であることを示すｃｌｋ＿ｉｎ＿ｒａｎｇｅ信号かどうかに基づくクロックエラ
ー信号（ｃｌｋ＿ｅｒｒｏｒ）を設定する。ＡＮＤゲート３０８への入力は、ＬＲＣＫｎ
が立ち上がり（ＬＲ＿ｒｉｓｉｎｇ）である時を示すための変量（ｖａｒｉａｂｌｅ）、
クロックレシオが正しいモードにデバイスがあることを示すクロックセトル（ｓｅｔｔｌ
ｅ）イネーブル信号（ｃｌｋｓｔｌ＿ｅｎａ）、および、クロックレシオが使用されない
ＤＳＤモードにおいて、システム２００が動作しないことを示すようなＤＳＤ＿モード信
号を含む。ｃｌｋｓｔｌ＿ｅｎａ信号は、状態機械３４０，３４２（図３）によってイネ
ーブルにされ、クロックレシオがコレクトであることが必要な場合の状態の間でのみアサ
ートされる。例えば、リセットが解放された後の最初のわずかな状態の間、クロックレシ
オは、チェックされず、ｃｌｋｓｔｌ＿ｅｎａはアサートされない。このクロックは、正
しいレシオに決定されなければならないが、しかしながら、ｃｌｋｓｔｌ＿ｅｎａは、制
御ルータ３４４およびシリアルインターフェース３４６の動作を有効にする前にイネーブ
ルにされる。
１インプリメンテーションにおいて、回路３０４の機能は、ＬＲ＿ｒｉｓｉｎｇ信号上
での立ち上がり端を示すＡＮＤゲート３０８が「１」を出力するまでｃｌｋ＿ｅｒｒｏｒ
信号の前の値を保持することである。この点において、ｃｌｋ＿ｅｒｒｏｒ信号は、ｃｌ
ｋ＿ｉｎ＿ｒａｎｇｅ信号で更新される。図３ａに示されるインプリメンテーションにお
いて、ｃｌｋ＿ｅｒｒｏｒ信号は、クロックエラーの存在を示すように値「１」に初期化
される。ｃｌｋ＿ｅｒｒｏｒ信号は、回路３０４がリセットされる際、「１」にリセット
され、または、パワーダウンモードに設定（ｐｌａｃｅ）される。
での立ち上がり端を示すＡＮＤゲート３０８が「１」を出力するまでｃｌｋ＿ｅｒｒｏｒ
信号の前の値を保持することである。この点において、ｃｌｋ＿ｅｒｒｏｒ信号は、ｃｌ
ｋ＿ｉｎ＿ｒａｎｇｅ信号で更新される。図３ａに示されるインプリメンテーションにお
いて、ｃｌｋ＿ｅｒｒｏｒ信号は、クロックエラーの存在を示すように値「１」に初期化
される。ｃｌｋ＿ｅｒｒｏｒ信号は、回路３０４がリセットされる際、「１」にリセット
され、または、パワーダウンモードに設定（ｐｌａｃｅ）される。
図３ａに示されるインプリメンテーションにおいて、ＡＮＤゲート３０８の出力が「０
」である場合、ｍｕｘ３０９の出力はｃｌｋ＿ｅｒｒｏｒ信号である。ＡＮＤゲート３０
８の出力が「１」である場合、ｍｕｘ３０９の出力がｃｌｋ＿ｉｎ＿ｒａｎｇｅ信号であ
る。フリップフロップ回路３１１は、ＭＣＬＫカウンタ３０６が許容範囲内である場合、
および、ＡＮＤゲート３０８の出力が「０」である場合、ｃｌｋ＿ｅｒｒｏｒ信号の値を
「０」に変更する。図３ａにおけるクロックエラー回路３０４は、デジタルロジックを使
用してインプリメントされるが、他の適切な値を使用するｃｌｋ＿ｅｒｒｏｒ信号を設定
するためのロジックをインプリメントすることが可能であることに留意されたい。
」である場合、ｍｕｘ３０９の出力はｃｌｋ＿ｅｒｒｏｒ信号である。ＡＮＤゲート３０
８の出力が「１」である場合、ｍｕｘ３０９の出力がｃｌｋ＿ｉｎ＿ｒａｎｇｅ信号であ
る。フリップフロップ回路３１１は、ＭＣＬＫカウンタ３０６が許容範囲内である場合、
および、ＡＮＤゲート３０８の出力が「０」である場合、ｃｌｋ＿ｅｒｒｏｒ信号の値を
「０」に変更する。図３ａにおけるクロックエラー回路３０４は、デジタルロジックを使
用してインプリメントされるが、他の適切な値を使用するｃｌｋ＿ｅｒｒｏｒ信号を設定
するためのロジックをインプリメントすることが可能であることに留意されたい。
図３ｂは、どのマスタークロックディヴィジョン（ｄｅｖｉｓｉｏｎ）ファクタが命令
サイクル周波数に関して使用されているかを示すようにクロックモード信号（ｃｌｋ＿ｍ
ｏｄｅ）を提供するクロックモード回路３１６の１実施形態を示す。回路３１６は、正し
いモードが決定されるまで次のクロックモードにインクリメントする。図３ａ〜図３ｃで
示されたインプリメンテーションにおいて、正しいクロックモードは、ｃｌｋ＿ｅｒｒｏ
ｒ信号がローである場合に見つけられる。図３ｂにおいて、ＡＮＤゲート３１８の出力は
、ｃｌｋ＿ｉｎ＿ｒａｎｇｅ信号がハイである限り「０」である。ｃｌｋ＿ｍｏｄｅ信号
の値は保たれる。ｃｌｋ＿ｉｎ＿ｒａｎｇｅ信号がハイである場合、ｃｌｋ＿ｅｒｒｏｒ
信号はローであり、ｃｌｋ＿ｍｏｄｅ信号Ｓはその現在の状態に保たれる。
サイクル周波数に関して使用されているかを示すようにクロックモード信号（ｃｌｋ＿ｍ
ｏｄｅ）を提供するクロックモード回路３１６の１実施形態を示す。回路３１６は、正し
いモードが決定されるまで次のクロックモードにインクリメントする。図３ａ〜図３ｃで
示されたインプリメンテーションにおいて、正しいクロックモードは、ｃｌｋ＿ｅｒｒｏ
ｒ信号がローである場合に見つけられる。図３ｂにおいて、ＡＮＤゲート３１８の出力は
、ｃｌｋ＿ｉｎ＿ｒａｎｇｅ信号がハイである限り「０」である。ｃｌｋ＿ｍｏｄｅ信号
の値は保たれる。ｃｌｋ＿ｉｎ＿ｒａｎｇｅ信号がハイである場合、ｃｌｋ＿ｅｒｒｏｒ
信号はローであり、ｃｌｋ＿ｍｏｄｅ信号Ｓはその現在の状態に保たれる。
１インプリメンテーションにおいて、以下の４つのモードの１つおよび対応するディビ
ジョンファクタが選択され得る。
ジョンファクタが選択され得る。
部マスタークロックレートは、モード０，１，２，または３に対してそれぞれ、１ＭＨｚ
、６６７ｋＨｚ、５００ＫＨｚ、または３３３ｋＨｚである。
ＬＲＣＫｎの立ち上がり端上で、図３ｂにおける回路３１６は、次のクロックモード信
号（ｎｅｘｔ＿ｃｌｋｍｏｄｅ）およびＡＮＤゲート３１８ｎ出力に基づいてクロックモ
ード信号（ｃｌｋ＿ｍｏｄｅ）を設定する。ＡＮＤゲート３１８への入力は、ＬＲＣＫｎ
が立ち上がり（ＬＲ＿ｒｉｓｉｎｇ）の場合、および、ＭＣＬＫカウンタ３０６が、許容
可能範囲でない場合を示す信号（ｎｏｔ＿ｃｌｋ＿ｉｎ＿ｒａｎｇｅ）、クロックセトル
イネーブル信号（ｃｌｋｓｔｌ＿ｅｎａ）、クロック待機信号（ｃｌｋ＿ｗａｉｔ）、お
よび、ＤＳＤ＿ｍｏｄｅ信号を含む。
号（ｎｅｘｔ＿ｃｌｋｍｏｄｅ）およびＡＮＤゲート３１８ｎ出力に基づいてクロックモ
ード信号（ｃｌｋ＿ｍｏｄｅ）を設定する。ＡＮＤゲート３１８への入力は、ＬＲＣＫｎ
が立ち上がり（ＬＲ＿ｒｉｓｉｎｇ）の場合、および、ＭＣＬＫカウンタ３０６が、許容
可能範囲でない場合を示す信号（ｎｏｔ＿ｃｌｋ＿ｉｎ＿ｒａｎｇｅ）、クロックセトル
イネーブル信号（ｃｌｋｓｔｌ＿ｅｎａ）、クロック待機信号（ｃｌｋ＿ｗａｉｔ）、お
よび、ＤＳＤ＿ｍｏｄｅ信号を含む。
ｃｌｋ＿ｗａｉｔ信号は、クロックモード回路３１６に、ＭＣＬＫカウンタ３０６が許
容範囲内にあるかどうかをチェックする前にクロックモードをインクリメントした後、１
ＬＲＣＫｎクロックサイクルを待たせる。ｃｌｋ＿ｗａｉｔ信号を設定することに対する
例示の回路は、図３ｃに示され、以下で説明される。ＡＮＤゲート３１８の出力およびｎ
ｅｘｔ＿ｃｌｋｍｏｄｅ信号は、ｍｕｘ３２０に入力される。ＡＮＤゲート３１８の出力
が１である場合、ＬＲＣＫ立ち上がり端、および、ｎｏｔ＿ｃｌｋ＿ｉｎ＿ｒａｎｇｅを
示し、フリップフロップ３２２は、ｎｅｘｔ＿ｃｌｋｍｏｄｅをクロックし、ｃｌｋ＿ｍ
ｏｄｅはｎｅｘｔ＿ｃｌｋｍｏｄｅ値に変化する。１インプリメンテーションにおいて、
ｃｌｋ＿ｍｏｄｅ信号は、ｃｌｋ＿ｅｒｒｏｒ信号がハイである限り、ＬＲ＿ｒｉｓｉｎ
ｇ信号に示されるように、立ち上がり端が検出される一回おきにインクリメントされる。
ｃｌｋ＿ｍｏｄｅ信号は、一旦、ｃｌｋ＿ｅｒｒｏｒ信号がローになると、これは、正し
いクロックモードが決定されたことを示すので、インクリメントされない。
容範囲内にあるかどうかをチェックする前にクロックモードをインクリメントした後、１
ＬＲＣＫｎクロックサイクルを待たせる。ｃｌｋ＿ｗａｉｔ信号を設定することに対する
例示の回路は、図３ｃに示され、以下で説明される。ＡＮＤゲート３１８の出力およびｎ
ｅｘｔ＿ｃｌｋｍｏｄｅ信号は、ｍｕｘ３２０に入力される。ＡＮＤゲート３１８の出力
が１である場合、ＬＲＣＫ立ち上がり端、および、ｎｏｔ＿ｃｌｋ＿ｉｎ＿ｒａｎｇｅを
示し、フリップフロップ３２２は、ｎｅｘｔ＿ｃｌｋｍｏｄｅをクロックし、ｃｌｋ＿ｍ
ｏｄｅはｎｅｘｔ＿ｃｌｋｍｏｄｅ値に変化する。１インプリメンテーションにおいて、
ｃｌｋ＿ｍｏｄｅ信号は、ｃｌｋ＿ｅｒｒｏｒ信号がハイである限り、ＬＲ＿ｒｉｓｉｎ
ｇ信号に示されるように、立ち上がり端が検出される一回おきにインクリメントされる。
ｃｌｋ＿ｍｏｄｅ信号は、一旦、ｃｌｋ＿ｅｒｒｏｒ信号がローになると、これは、正し
いクロックモードが決定されたことを示すので、インクリメントされない。
図３ｃは、クロック待機信号（ｃｌｋ＿ｗａｉｔ）を設定するための回路３３０の実施
形態を示す。ｃｌｋ＿ｗａｉｔ信号の値は、正しいマスタークロックモードが見つけられ
た場合、ＬＲＣＫｎクロックサイクルごとに切り替えられる。ｃｌｋ＿ｗａｉｔ信号の目
的は、回路３１６（図３ｂ）におけるコンポーネントに対するセトル（ｓｅｔｔｌｅ）時
間を許容することである。
形態を示す。ｃｌｋ＿ｗａｉｔ信号の値は、正しいマスタークロックモードが見つけられ
た場合、ＬＲＣＫｎクロックサイクルごとに切り替えられる。ｃｌｋ＿ｗａｉｔ信号の目
的は、回路３１６（図３ｂ）におけるコンポーネントに対するセトル（ｓｅｔｔｌｅ）時
間を許容することである。
図４ａ〜図４ｑは、４８ｋＨｚおよび９６ｋＨｚでのデュアルサンプルレートに対する
回路３０４、３１６、および３３０（それぞれ、図３ａ、図３ｂおよび図３ｃに示される
）における信号値の時間履歴の例を示す。図４ａ、図４ｆ、図４ｌ、図４ｍおよび図４ｎ
を特に参照して、ｃｌｋ＿ｍｏｄｅ信号は、２つのＬＲＣＫ１サイクルの後に変化する。
ｃｌｋ＿ｍｏｄｅ信号が「０」に変化した後、両方のｃｌｋ＿ｅｒｒｏｒ信号（図４ｍお
よび図４ｎ）は、ローに行き、ｃｌｋ＿ｍｏｄｅ信号は、その点の後に変化しない。図４
ｄおよび図４ｉにおけるｃｌｋ＿ｗａｉｔ信号は、二つに分割されたＬＲＣＫｎ信号を表
わし、その結果、ＬＲＣＫｎ端毎ではなく一つおきのＬＲＣＫｎ立ち上がり端が、評価（
ｅｖａｌｕａｔｅ）される。
回路３０４、３１６、および３３０（それぞれ、図３ａ、図３ｂおよび図３ｃに示される
）における信号値の時間履歴の例を示す。図４ａ、図４ｆ、図４ｌ、図４ｍおよび図４ｎ
を特に参照して、ｃｌｋ＿ｍｏｄｅ信号は、２つのＬＲＣＫ１サイクルの後に変化する。
ｃｌｋ＿ｍｏｄｅ信号が「０」に変化した後、両方のｃｌｋ＿ｅｒｒｏｒ信号（図４ｍお
よび図４ｎ）は、ローに行き、ｃｌｋ＿ｍｏｄｅ信号は、その点の後に変化しない。図４
ｄおよび図４ｉにおけるｃｌｋ＿ｗａｉｔ信号は、二つに分割されたＬＲＣＫｎ信号を表
わし、その結果、ＬＲＣＫｎ端毎ではなく一つおきのＬＲＣＫｎ立ち上がり端が、評価（
ｅｖａｌｕａｔｅ）される。
本発明の重要な局面は、マルチＬＲＣＫｎ信号が、従来技術において公知なように１Ｌ
ＲＣＫ信号のみ処理する代わりに、処理されることである。１実施形態において、ｃｌｋ
＿ｍｏｄｅ信号を変化させるための決定は、最も小さいレートを有するＬＲクロックに基
づいている。例えば、図４ａ〜図４ｑにおいて、ｃｌｋ＿ｍｏｄｅ信号は、全てのＬＲＣ
Ｋｎ信号が少なくとも二つの立ち上がり遷移を作るまで、変化しない。こういう理由で、
ｃｌｋ＿ｗａｉｔ信号は、図３ｂにおけるＡＮＤゲート３２２への入力となる。ｃｌｋ＿
ｍｏｄｅ信号は、全てのｃｌｋ＿ｗａｉｔ信号がハイである場合にのみ変化することが可
能である。
ＲＣＫ信号のみ処理する代わりに、処理されることである。１実施形態において、ｃｌｋ
＿ｍｏｄｅ信号を変化させるための決定は、最も小さいレートを有するＬＲクロックに基
づいている。例えば、図４ａ〜図４ｑにおいて、ｃｌｋ＿ｍｏｄｅ信号は、全てのＬＲＣ
Ｋｎ信号が少なくとも二つの立ち上がり遷移を作るまで、変化しない。こういう理由で、
ｃｌｋ＿ｗａｉｔ信号は、図３ｂにおけるＡＮＤゲート３２２への入力となる。ｃｌｋ＿
ｍｏｄｅ信号は、全てのｃｌｋ＿ｗａｉｔ信号がハイである場合にのみ変化することが可
能である。
１インプリメンテーションにおいて、サンプルレートに対するｃｌｋ＿ｉｎ＿ｒａｎｇ
ｅ信号は、上述のような一倍、二倍および四倍速モードで決定される。したがって、サン
プルレートは、例えば４８ｋＨｚおよび９６ｋＨｚで互いに二つの倍数である。しかしな
がら、他のインプリメンテーションにおいて、サンプルレートの任意の組み合わせは、ｃ
ｌｋ＿ｉｎ＿ｒａｎｇｅ信号を設定するために使用されるカウンタ範囲を制御するために
、ハードウェアの制御レジスタまたは信号入力ピンあるいはソフトウェアで設定され得る
変数を介するなどの、ＭＣＬＫカウンタ３０６（図３ａ）にユーザ入力を加えることによ
って使用され得る。例えば、最後のＬＲＣＫｎ立ち上がり端からのＭＣＬＫカウンタ３０
６が一倍速モードにおいて２５３と２５７との間であり、二倍速モードにおいては１２５
と１２９との間、４倍速モードにおいては６１と６５との間であるかどうかをテストする
代わりに、他の範囲は、任意の所望される倍数のサンプリングレートを適応させるために
ユーザによって入力され得る。
ｅ信号は、上述のような一倍、二倍および四倍速モードで決定される。したがって、サン
プルレートは、例えば４８ｋＨｚおよび９６ｋＨｚで互いに二つの倍数である。しかしな
がら、他のインプリメンテーションにおいて、サンプルレートの任意の組み合わせは、ｃ
ｌｋ＿ｉｎ＿ｒａｎｇｅ信号を設定するために使用されるカウンタ範囲を制御するために
、ハードウェアの制御レジスタまたは信号入力ピンあるいはソフトウェアで設定され得る
変数を介するなどの、ＭＣＬＫカウンタ３０６（図３ａ）にユーザ入力を加えることによ
って使用され得る。例えば、最後のＬＲＣＫｎ立ち上がり端からのＭＣＬＫカウンタ３０
６が一倍速モードにおいて２５３と２５７との間であり、二倍速モードにおいては１２５
と１２９との間、４倍速モードにおいては６１と６５との間であるかどうかをテストする
代わりに、他の範囲は、任意の所望される倍数のサンプリングレートを適応させるために
ユーザによって入力され得る。
システム２００の１実施形態は、各左／右クロック信号ＬＲＣＫｎに対するクロックエ
ラー回路３０４（図３ａ）およびクロック待機回路３３０（図３ｃ）を含む。図３に戻っ
て参照して、クロック分配器および比率検出器３０２は、各サンプリングクロックに対す
る「ＯＲｉｎｇ」クロックエラー信号によって決定される単一のクロックエラー信号を出
力する。代替の実施形態において、各クロックエラー信号は、クロックエラーなしのＤＡ
Ｃが動作を続けることを可能にするために他のクロックエラー信号とを独立して使用され
得る。
ラー回路３０４（図３ａ）およびクロック待機回路３３０（図３ｃ）を含む。図３に戻っ
て参照して、クロック分配器および比率検出器３０２は、各サンプリングクロックに対す
る「ＯＲｉｎｇ」クロックエラー信号によって決定される単一のクロックエラー信号を出
力する。代替の実施形態において、各クロックエラー信号は、クロックエラーなしのＤＡ
Ｃが動作を続けることを可能にするために他のクロックエラー信号とを独立して使用され
得る。
一つ以上の左／右クロック信号が駆動されない場合、対応するクロックエラー信号は、
クロックエラーを示すためにリセットされる。この状況において、ロジックは、使用され
ない左／右クロック信号のクロックエラー信号（複数）を無視しかつ残りの信号が処理さ
れるのを可能にするために含まれ得る。
クロックエラーを示すためにリセットされる。この状況において、ロジックは、使用され
ない左／右クロック信号のクロックエラー信号（複数）を無視しかつ残りの信号が処理さ
れるのを可能にするために含まれ得る。
本発明による信号処理システムは、各サンプルレートに対する状態機械を含み得る。も
しくは、単一の状態機械は、多重状態機械の代わりに使用され得る。状態機械は、信号処
理システムにおける残りのコンポーネントの動作を制御するためにクロックエラー信号を
利用する。例えば、システム２００は、左／右クロック信号ＬＲＣＫ１およびクロックエ
ラー信号を受信する状態機械３４０、および、左／右クロック信号ＬＲＣＫ２およびクロ
ックエラー信号を受信する状態機械３４２を含む。クロックエラー信号が、正しいマスタ
ークロックモードが見つからなかったことを示す場合、状態機械３４０，３４２は、制御
ルータ３４４の動作を一時停止するために制御信号を出力する正しいマスタークロックモ
ードが見つかった場合、システム２００はパワーアップし通常の動作の開始に進む。
しくは、単一の状態機械は、多重状態機械の代わりに使用され得る。状態機械は、信号処
理システムにおける残りのコンポーネントの動作を制御するためにクロックエラー信号を
利用する。例えば、システム２００は、左／右クロック信号ＬＲＣＫ１およびクロックエ
ラー信号を受信する状態機械３４０、および、左／右クロック信号ＬＲＣＫ２およびクロ
ックエラー信号を受信する状態機械３４２を含む。クロックエラー信号が、正しいマスタ
ークロックモードが見つからなかったことを示す場合、状態機械３４０，３４２は、制御
ルータ３４４の動作を一時停止するために制御信号を出力する正しいマスタークロックモ
ードが見つかった場合、システム２００はパワーアップし通常の動作の開始に進む。
状態機械３４０，３４２は、種々の動作基準に基づく一つ以上の状態の間の遷移に対す
るロジックを含む。例えば、システム２００の状態は、ＰＣＭまたはＤＳＤモードが選択
されるか、システム２００がパワーアップまたはパワーダウンされるか、およびミュート
オプションがオーディオ出力を妨げるために選択するかに基づいて遷移し得る。システム
２００の状態は、状態機械３４０，３４２から出力される制御信号に含まれる情報を決定
する。ＰＣＭモードにおける通常の動作の間、制御信号は、左／右クロック信号（複数）
ＬＲＣＫｎ、パワーアップおよびパワーダウン信号、および動作モードを示す変数を含む
。
るロジックを含む。例えば、システム２００の状態は、ＰＣＭまたはＤＳＤモードが選択
されるか、システム２００がパワーアップまたはパワーダウンされるか、およびミュート
オプションがオーディオ出力を妨げるために選択するかに基づいて遷移し得る。システム
２００の状態は、状態機械３４０，３４２から出力される制御信号に含まれる情報を決定
する。ＰＣＭモードにおける通常の動作の間、制御信号は、左／右クロック信号（複数）
ＬＲＣＫｎ、パワーアップおよびパワーダウン信号、および動作モードを示す変数を含む
。
制御ルータ３４４は、各シリアルデータ信号ＳＤＡＴＡｎに対して対応するサンプリン
グクロック信号ＳＣＬＫｎおよび左／右クロック信号ＬＲＣＫｎを示すシリアルデータク
ロック選択信号（ＳＤＡＴＡｎ＿ｃｌｋ）を受信する。１実施形態において、制御ルータ
３４４は、各ＳＤＡＴＡｎ＿ｃｌｋ信号に対する制御レジスタを含む。制御レジスタにお
ける値は、各ＳＤＡＴＡｎ入力をクロックするＬＲＣＫおよびＳＣＬＫを示すために外部
デバイスによって設定され得る。代替的実施形態において、ＳＤＡＴＡｎ＿ｃｌｋ信号に
対する値を設定するための他のメカニズム、（入力ピンのセットなどのアプリケーション
プログラマーのインターフェイスまたは当業者に周知の他の方法など）が含まれ得る。
グクロック信号ＳＣＬＫｎおよび左／右クロック信号ＬＲＣＫｎを示すシリアルデータク
ロック選択信号（ＳＤＡＴＡｎ＿ｃｌｋ）を受信する。１実施形態において、制御ルータ
３４４は、各ＳＤＡＴＡｎ＿ｃｌｋ信号に対する制御レジスタを含む。制御レジスタにお
ける値は、各ＳＤＡＴＡｎ入力をクロックするＬＲＣＫおよびＳＣＬＫを示すために外部
デバイスによって設定され得る。代替的実施形態において、ＳＤＡＴＡｎ＿ｃｌｋ信号に
対する値を設定するための他のメカニズム、（入力ピンのセットなどのアプリケーション
プログラマーのインターフェイスまたは当業者に周知の他の方法など）が含まれ得る。
シリアルインターフェイス３４６の１実施形態は、各ＳＤＡＴＡｎ信号に対応するシリ
アルポート５０２，５０４，５０６，および５０８を含む図５に示される。１実施形態に
おいて、シリアルポート５０２，５０４，５０６，および５０８は、それらに対応するＤ
ＡＣに含まれ、マスタークロック信号ＭＣＬＫ、対応するＳＤＡＴＡｎ信号、左／右クロ
ック信号ＬＲＣＫおよびサンプリングクロック信号ＳＣＬＫを受信する。各ＳＤＡＴＡｎ
信号は、特定されるＬＲＣＫおよびＳＣＬＫを使用して、シリアルポートにクロックされ
る。この方法において、各ＤＡＣは、異なるレートで信号を処理し得る他のＤＡＣに独立
して動作する。
アルポート５０２，５０４，５０６，および５０８を含む図５に示される。１実施形態に
おいて、シリアルポート５０２，５０４，５０６，および５０８は、それらに対応するＤ
ＡＣに含まれ、マスタークロック信号ＭＣＬＫ、対応するＳＤＡＴＡｎ信号、左／右クロ
ック信号ＬＲＣＫおよびサンプリングクロック信号ＳＣＬＫを受信する。各ＳＤＡＴＡｎ
信号は、特定されるＬＲＣＫおよびＳＣＬＫを使用して、シリアルポートにクロックされ
る。この方法において、各ＤＡＣは、異なるレートで信号を処理し得る他のＤＡＣに独立
して動作する。
１実施形態において、各シリアルポート５０２、５０４、５０６、５０８は、それぞれ
、専用のマルチプレクサ５１０、５１２、５１４、５１６から適切なクロック信号を受信
するように接続される。各マルチプレクサ５１０、５１２、５１４、５１６への入力は、
シリアルポートに入力されてＳＤＡＴＡｎ信号のサンプリングレートに対応するシリアル
データクロック選択信号（ＳＤＡＴＡｎ＿ｃｌｋ）を含む。左／右クロックおよびサンプ
リングクロック信号の全て、すなわちシステム２００（図２）で使用されるＬＲＣＫｎお
よびＳＣＬＫｎは、各マルチプレクサ５１０，５１２，５１４，５１６に入力される。Ｓ
ＤＡＴＡｎ＿ｃｌｋ信号は、対応するシリアルポートに送達するためのクロック信号を選
択するために使用される。
、専用のマルチプレクサ５１０、５１２、５１４、５１６から適切なクロック信号を受信
するように接続される。各マルチプレクサ５１０、５１２、５１４、５１６への入力は、
シリアルポートに入力されてＳＤＡＴＡｎ信号のサンプリングレートに対応するシリアル
データクロック選択信号（ＳＤＡＴＡｎ＿ｃｌｋ）を含む。左／右クロックおよびサンプ
リングクロック信号の全て、すなわちシステム２００（図２）で使用されるＬＲＣＫｎお
よびＳＣＬＫｎは、各マルチプレクサ５１０，５１２，５１４，５１６に入力される。Ｓ
ＤＡＴＡｎ＿ｃｌｋ信号は、対応するシリアルポートに送達するためのクロック信号を選
択するために使用される。
シリアルインターフェース３４６の別の実施形態において、減らされた数のマルチプレ
クサは、一つより大きいシリアルポートに適切なクロック信号を提供するためにスイッチ
ロジックが使用されかつスイッチロジックで構成され得る。さらなる実施形態において、
適切なクロック信号は、一つ以上のシリアルポートに直接入力され得、これによりマルチ
プレクサの必要性を排除する。このことは、一つ以上の信号のサンプリングレートが一定
のままであるデバイスにおいて有用であり、これにより、サンプルレート選択ロジックを
排除する。
クサは、一つより大きいシリアルポートに適切なクロック信号を提供するためにスイッチ
ロジックが使用されかつスイッチロジックで構成され得る。さらなる実施形態において、
適切なクロック信号は、一つ以上のシリアルポートに直接入力され得、これによりマルチ
プレクサの必要性を排除する。このことは、一つ以上の信号のサンプリングレートが一定
のままであるデバイスにおいて有用であり、これにより、サンプルレート選択ロジックを
排除する。
再び図３を参照して、シリアルインターフェイス３４６は、ＳＣＬＫ−ｔｏ−ｄａｃＡ
、ＳＣＬＫ−ｔｏ−ｄａｃＢ、ＳＣＬＫ＿ｔｏ−ｄａｃＣおよびＳＣＬＫ−ｔｏ−ｄａｃ
Ｄとして示されるサンプリングクロック信号、ＤＡＣＡ、ＤＡＣＢ、ＤＡＣＣ、およびＤ
ＡＣＤとして示される対応するデジタルアナログ変換器に出力する。シリアルインターフ
ェース３４６はまた、ＬＲＣＫ＿ｔｏ＿ｄａｃＡ、ＬＲＣＫ＿ｔｏ＿ｄａｃＢ、ＬＲＣＫ
＿ｔｏ＿ｄａｃＣ、およびＬＲＣＫ＿ｔｏ＿ｄａｃＤとして示される左／右クロック信号
および必要な場合は、リセットおよびパワーダウン信号などの制御情報を出力する。ｄａ
ｔａ＿ｃｈ１およびｄａｔａ＿ｃｈ２として示される、対応するアナログ信号対はＤＡＣ
Ａ，ＤＡＣＢ，ＤＡＣＣ，およびＤＡＣＤによって出力される。
、ＳＣＬＫ−ｔｏ−ｄａｃＢ、ＳＣＬＫ＿ｔｏ−ｄａｃＣおよびＳＣＬＫ−ｔｏ−ｄａｃ
Ｄとして示されるサンプリングクロック信号、ＤＡＣＡ、ＤＡＣＢ、ＤＡＣＣ、およびＤ
ＡＣＤとして示される対応するデジタルアナログ変換器に出力する。シリアルインターフ
ェース３４６はまた、ＬＲＣＫ＿ｔｏ＿ｄａｃＡ、ＬＲＣＫ＿ｔｏ＿ｄａｃＢ、ＬＲＣＫ
＿ｔｏ＿ｄａｃＣ、およびＬＲＣＫ＿ｔｏ＿ｄａｃＤとして示される左／右クロック信号
および必要な場合は、リセットおよびパワーダウン信号などの制御情報を出力する。ｄａ
ｔａ＿ｃｈ１およびｄａｔａ＿ｃｈ２として示される、対応するアナログ信号対はＤＡＣ
Ａ，ＤＡＣＢ，ＤＡＣＣ，およびＤＡＣＤによって出力される。
別の実施形態において、種々のサンプリングレートの多重信号は、制御ルータ３４４（
図３）を含まないシステムにおいて、本発明にしたがって処理され得る。このようなシス
テムにおいて、クロック信号および対応するデータ信号は、制御ルータ３４４によってル
ーティングされる代わりにＤＡＣに直接的に入力される。例えば、図３における、クロッ
ク信号ＳＤＡＴＡ１＿ｃｌｋ、ＳＤＡＴＡ２＿ｃｌｋ、ＳＤＡＴＡ３＿ｃｌｋおよびＳＤ
ＡＴＡ４＿ｃｌｋ、ならびにデータ信号ＳＤＡＴＡ１、ＳＤＡＴＡ２、ＳＤＡＴＡ３およ
びＳＤＡＴＡ４は、ＤＡＣＡ，ＤＡＣＢ，ＤＡＣＣ，および、ＤＡＣＤに直接的に入力さ
れ得る。もしくは、システムは、制御ルータ３４４がいくつかの信号を受信するように構
成され得、残りの信号は、ＤＡＣに直接的に入力される。これらの実施形態は特に、一つ
以上のデータ信号のサンプリングレートが定常状態のままであるデバイスにおいて役に立
ち、これにより、それらの信号に対してサンプルレート選択ロジックの必要性を排除する
。
図３）を含まないシステムにおいて、本発明にしたがって処理され得る。このようなシス
テムにおいて、クロック信号および対応するデータ信号は、制御ルータ３４４によってル
ーティングされる代わりにＤＡＣに直接的に入力される。例えば、図３における、クロッ
ク信号ＳＤＡＴＡ１＿ｃｌｋ、ＳＤＡＴＡ２＿ｃｌｋ、ＳＤＡＴＡ３＿ｃｌｋおよびＳＤ
ＡＴＡ４＿ｃｌｋ、ならびにデータ信号ＳＤＡＴＡ１、ＳＤＡＴＡ２、ＳＤＡＴＡ３およ
びＳＤＡＴＡ４は、ＤＡＣＡ，ＤＡＣＢ，ＤＡＣＣ，および、ＤＡＣＤに直接的に入力さ
れ得る。もしくは、システムは、制御ルータ３４４がいくつかの信号を受信するように構
成され得、残りの信号は、ＤＡＣに直接的に入力される。これらの実施形態は特に、一つ
以上のデータ信号のサンプリングレートが定常状態のままであるデバイスにおいて役に立
ち、これにより、それらの信号に対してサンプルレート選択ロジックの必要性を排除する
。
ＤＡＣシステム１００は、有利に、異なるサンプルレートでの多重デジタル入力信号を
受信し、対応するアナログ信号を出力する。各ステレオデジタルアナログ変換器は、適切
なレートでのシリアルデータ入力信号および入力の到達レートを示す信号を与えられ、他
のものと独立して受信する。
受信し、対応するアナログ信号を出力する。各ステレオデジタルアナログ変換器は、適切
なレートでのシリアルデータ入力信号および入力の到達レートを示す信号を与えられ、他
のものと独立して受信する。
前述の詳細な説明は、ブロック図、フローチャートの使用を介して本発明の種々の実施
形態および例示を示した。各ブロック図コンポーネント、フローチャートステップならび
に、例示の使用によって示される動作および／またはコンポーネントが、ハードウェア、
ソフトウェア、ファームウェアまたは任意のそれらの組み合わせによって個々におよび／
または集合的にインプリメントされることが当業者に理解される。
形態および例示を示した。各ブロック図コンポーネント、フローチャートステップならび
に、例示の使用によって示される動作および／またはコンポーネントが、ハードウェア、
ソフトウェア、ファームウェアまたは任意のそれらの組み合わせによって個々におよび／
または集合的にインプリメントされることが当業者に理解される。
上述の説明は、本発明の説明であるように示され、限定するようにとられるべきではな
い。本発明の範囲内の他の実施形態が可能である。当業者は、本明細書で開示された構造
物および方法を提供するのに必要な工程を容易にインプリメントし、プロセスパラメータ
および工程のシーケンスは、例示の手法によってのみ与えられ、所望の構造得および本発
明の範囲内の改良を達成するように改変され得ることを理解する。本明細書で開示された
実施形態の変形および改良は、添付の請求項に示されるような本発明の意図および範囲か
ら逸脱することなしに、本明細書に示された説明に基づいてなされ得る。
い。本発明の範囲内の他の実施形態が可能である。当業者は、本明細書で開示された構造
物および方法を提供するのに必要な工程を容易にインプリメントし、プロセスパラメータ
および工程のシーケンスは、例示の手法によってのみ与えられ、所望の構造得および本発
明の範囲内の改良を達成するように改変され得ることを理解する。本明細書で開示された
実施形態の変形および改良は、添付の請求項に示されるような本発明の意図および範囲か
ら逸脱することなしに、本明細書に示された説明に基づいてなされ得る。
Claims (1)
- 異なるサンプルレートを有する複数のデジタルシリアルデータ入力信号を対応する複数のアナログ信号に変換する装置であって、
該装置は、
第一のサンプルレートに対応する第一の左／右クロック信号および第一のデジタルシリアルデータ入力信号を受信するように接続されている第一のデジタルアナログ変換器と、
第二のサンプルレートに対応する第二の左／右クロック信号および第二のデジタルシリアルデータ入力信号を受信するように接続されている第二のデジタルアナログ変換器と、
該第一および第二のデジタルシリアルデータ入力信号と、該第一および第二の左／右クロック信号と、第一および第二の制御信号とを受信するように接続されている制御ルータと
を備え、
該第一および第二の制御信号は、該第一および第二のデジタルシリアルデータ入力信号の該サンプルレートのインディケータを含み、さらに、該制御ルータは、該第一のデジタルアナログ変換器に該第一のデジタルシリアルデータ入力信号と該第一の左／右クロック信号とをルーティングし、かつ、該第二のデジタルアナログ変換器に該第二のデジタルシリアルデータ入力信号と該第二の左／右クロック信号とをルーティングするように動作可能である、装置。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/865,079 US6531975B1 (en) | 2001-05-24 | 2001-05-24 | Apparatus and method for multi-channel digital to analog conversion of signals with different sample rates |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002592293A Division JP4374193B2 (ja) | 2001-05-24 | 2002-05-23 | 異なるサンプルレートでの信号のアナログ変換に対するマルチチャネルデジタルのための装置および方法。 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2006304363A true JP2006304363A (ja) | 2006-11-02 |
Family
ID=25344663
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002592293A Expired - Fee Related JP4374193B2 (ja) | 2001-05-24 | 2002-05-23 | 異なるサンプルレートでの信号のアナログ変換に対するマルチチャネルデジタルのための装置および方法。 |
| JP2006202623A Pending JP2006304363A (ja) | 2001-05-24 | 2006-07-25 | 異なるサンプルレートでの信号のアナログ変換に対するマルチチャネルデジタルのための装置および方法。 |
Family Applications Before (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002592293A Expired - Fee Related JP4374193B2 (ja) | 2001-05-24 | 2002-05-23 | 異なるサンプルレートでの信号のアナログ変換に対するマルチチャネルデジタルのための装置および方法。 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6531975B1 (ja) |
| EP (1) | EP1407552A4 (ja) |
| JP (2) | JP4374193B2 (ja) |
| WO (1) | WO2002095949A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102594361A (zh) * | 2011-11-01 | 2012-07-18 | 大连捷成实业发展有限公司 | 音频异步采样率转换处理方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| DE10131445A1 (de) * | 2001-06-29 | 2003-01-09 | Philips Corp Intellectual Pty | Anordnung zur Erzeugung eines Dekoder-Taktsignals |
| CN1714511B (zh) * | 2002-12-09 | 2011-07-20 | 阿纳洛格装置公司 | 一种包括多个dac的多通道集成电路及一种用于监视dac输出的方法 |
| TWI258742B (en) * | 2003-03-11 | 2006-07-21 | Mediatek Inc | Data stream processing system of direct stream digital technology |
| US7113907B2 (en) * | 2003-06-17 | 2006-09-26 | Cirrus Logic, Inc. | Circuits and methods for reducing pin count in multiple-mode integrated circuit devices |
| EP1594248A1 (en) * | 2004-05-07 | 2005-11-09 | Dialog Semiconductor GmbH | Sample rate adjustment |
| US7193549B1 (en) * | 2004-05-25 | 2007-03-20 | Cirrus Logic, Inc. | Scheme for determining internal mode using MCLK frequency autodetect |
| US8164501B2 (en) * | 2004-10-28 | 2012-04-24 | Broadcom Corporation | Method and system for time interleaved digital to analog conversion for a cable modem |
| US7317413B2 (en) * | 2005-06-23 | 2008-01-08 | Ying Lau Lee | Multi-channel digital to analog (D/A) conversion |
| US7339508B2 (en) * | 2006-06-23 | 2008-03-04 | Analog Devices, Inc. | Digital to analog converter with shared calibration |
| US8542786B2 (en) * | 2010-08-04 | 2013-09-24 | Evertz Microsystems Ltd. | Multi-channel sample rate converter |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0775322B2 (ja) * | 1990-02-22 | 1995-08-09 | 富士通株式会社 | 半導体集積回路装置 |
| JP3271070B2 (ja) * | 1991-06-28 | 2002-04-02 | ソニー株式会社 | 固体イメージセンサ |
| US5521946A (en) * | 1994-01-07 | 1996-05-28 | The 3Do Company | Multi-phase filter/DAC |
| JP3341566B2 (ja) * | 1996-02-15 | 2002-11-05 | ソニー株式会社 | 信号伝送方法及び装置、並びに信号再生方法及び装置 |
| AU731308C (en) * | 1997-05-05 | 2001-11-15 | Warner Music Group, Inc. | Synchronizing audio signal samples taken at different sampling rates |
| US6173022B1 (en) * | 1997-05-05 | 2001-01-09 | Wea Manufacturing, Inc. | Synchronizing audio signal samples taken at different sampling rates |
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| AU749726B2 (en) * | 1997-05-05 | 2002-07-04 | Warner Music Group, Inc. | Recording and playback of multi-channel digital audio having different sampling rates for different channels |
| US6636474B1 (en) * | 1997-07-16 | 2003-10-21 | Victor Company Of Japan, Ltd. | Recording medium and audio-signal processing apparatus |
| US6169747B1 (en) * | 1998-07-08 | 2001-01-02 | Ess Technology, Inc. | Variable code frame length for multistream applications |
| JP2000149439A (ja) * | 1998-11-12 | 2000-05-30 | Matsushita Electric Ind Co Ltd | 多チャンネル音声再生装置 |
| JP2000253091A (ja) * | 1999-02-25 | 2000-09-14 | Sony Corp | サンプルデータの送信方法、受信方法、伝送方法、及びその送信装置、受信装置、伝送装置 |
| US6201486B1 (en) * | 1999-12-01 | 2001-03-13 | Creative Technology Ltd. | Pre-processing of multiple sample rates sources to simplify and improve multi-channel DAC design |
| JP2002050965A (ja) * | 2000-08-02 | 2002-02-15 | Matsushita Electric Ind Co Ltd | マルチチャンネル信号処理装置 |
-
2001
- 2001-05-24 US US09/865,079 patent/US6531975B1/en not_active Expired - Lifetime
-
2002
- 2002-05-23 JP JP2002592293A patent/JP4374193B2/ja not_active Expired - Fee Related
- 2002-05-23 EP EP02737104A patent/EP1407552A4/en not_active Ceased
- 2002-05-23 WO PCT/US2002/016285 patent/WO2002095949A1/en active Application Filing
-
2006
- 2006-07-25 JP JP2006202623A patent/JP2006304363A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102594361A (zh) * | 2011-11-01 | 2012-07-18 | 大连捷成实业发展有限公司 | 音频异步采样率转换处理方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4374193B2 (ja) | 2009-12-02 |
| US6531975B1 (en) | 2003-03-11 |
| JP2004527977A (ja) | 2004-09-09 |
| EP1407552A1 (en) | 2004-04-14 |
| WO2002095949A1 (en) | 2002-11-28 |
| EP1407552A4 (en) | 2004-08-18 |
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