JP2006295653A - 二重絶縁ゲート型電界効果トランジスタを用いたゲート回路、sramセル回路、多入力cmosゲート回路、cmos−sramセル回路、集積回路 - Google Patents
二重絶縁ゲート型電界効果トランジスタを用いたゲート回路、sramセル回路、多入力cmosゲート回路、cmos−sramセル回路、集積回路 Download PDFInfo
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Abstract
【解決手段】 四端子二重絶縁ゲート電界効果トランジスタを用いたゲート回路において、一方のゲートを入力端子とし、ソースを第一の電源に接続し、他方のゲートに第一の三端子絶縁ゲート電界効果トランジスタのドレインを接続し、第一の三端子絶縁ゲート電界効果トランジスタのソースを第二の電源に接続し、第一の四端子二重絶縁ゲート電界効果トランジスタはそのゲートを第三の電源に接続し、そのドレインを出力端子とし、かつ負荷素子を通して第四の電源に接続する。
【選択図】 図1
Description
上記問題点の解決策として、従来は異なるしきい値電圧を持ったMOSTを用意し、動作速度の遅くてよい部分の回路には高いしきい値電圧を持った素子を用い、高速で動作しなければならない回路部分は低いしきい値電圧を持った素子を用いることが行われてきた。機能の固定した集積回路では通常高速動作をしなければならない回路部分はその集積回路全体からみてわずかな割合であることが多くこの方法である程度まで解決できる。しかし、集積回路全体をさらに高速化する場合は低速部分もさらに早くしなければならず、リーク電流による消費電力の増加は無視できなくなる。また、そのわずかな部分の高速回路の定常状態での消費電力や待機時消費電力の増大でさえ無視できなくなる恐れがある。また、動的に回路構成を変えるFPGA(Field Programmable Gate Array)などにおいてはこの手法のような固定した複数のしきい値電圧を割り当てることは困難である。
四端子二重絶縁ゲート電界効果トランジスタは、他方のゲート電極の電位により入力信号の印加される一方のゲートからみたしきい値電圧を制御できるという特徴を有する。このことを用いて、高速の回路はしきい値電圧を低くなるようにし、その他低速で良い部分は高いしきい値電圧とする方法も考えられている。しかし、一方でオフ状態からオン状態に至るゲート電圧に対するドレイン電流の変化が三端子動作より鈍くなるので、高速回路用にしきい値電圧を低くするとリーク電流が大きくなる欠点がある。従って、しきい値電圧を低く設定した回路部分での定常時消費電力や待機時消費電力の増加がやはり問題点となる。
本発明の目的は、上記欠点を除去し、単位回路の、高速動作と消費電力の減少を両立させた二重絶縁ゲート型電界効果トランジスタを用いたゲート回路、SRAMセル回路、多入力CMOSゲート回路、CMOS−SRAMセル回路、集積回路を提供することにある。
四端子二重絶縁ゲート電界効果トランジスタの二つのゲートのうち、一方のゲートを信号入力端子として用い、他方のゲートに絶縁ゲート電界効果トランジスタのドレインを接続し、そのソースは第二の電源に接続し、そのゲートは第三の電源に接続し、上記四端子二重絶縁ゲート電界効果トランジスタのドレインは出力端子とするとともに、負荷素子を通して第四の電源に接続する。上記構成において、上記四端子二重絶縁ゲート電界効果トランジスタの一方のゲートと他方のゲートとを外部容量で接続する。また、他方のゲートにさらに外部容量の一端を接続し、その他端をクロック電源等のパルス電源に接続する。N形四端子二重絶縁ゲート電界効果トランジスタとP形四端子二重絶縁ゲート電界効果トランジスタを用いてCMOSゲート回路を構成し、N形四端子二重絶縁ゲート電界効果トランジスタに上記構成を用いるか、またはP形四端子二重絶縁ゲート電界効果トランジスタに上記構成を用いるかあるいは両方に上記構成を用いる。第二の電源の電位を、動作時にはしきい値電圧が小さくなる方向の電位とし、定常状態や待機時あるいは未使用時にはしきい値電圧が大きくなる方向の電位とするようにダイナミックに可変とする。さらに、これらをクロックと同期させてダイナミックに可変とする。具体的には以下の通りである。さらに、上記絶縁ゲート電界効果トランジスタのゲートに接続された第三の電源の電位を制御し、そのドレイン、ソース間の抵抗値を制御する。
構成1:
ゲート回路は、一方のゲートを入力端子とし、ソースを第一の電源に接続し、他方のゲートに第一の三端子絶縁ゲート電界効果トランジスタのドレインを接続し、第一の三端子絶縁ゲート電界効果トランジスタのソースを第二の電源に接続し、第一の四端子二重絶縁ゲート電界効果トランジスタはそのゲートを第三の電源に接続し、そのドレインを出力端子とし、かつ負荷素子を通して第四の電源に接続したことを特徴とする。
構成2:
構成1記載のゲート回路において、前記第一の四端子二重絶縁ゲート電界効果トランジスタの一方のゲートと他方のゲート間を容量で接続したことを特徴とする。
構成3:
構成1記載のゲート回路において、前記第一の四端子二重絶縁ゲート電界効果トランジスタの前記他方のゲートとクロックあるいはパルス電源間を容量で接続したことを特徴とする。
構成4:
構成1ないし3のいずれか1項記載のゲート回路において、前記第一の三端子絶縁ゲート電界効果トランジスタを、二個のゲートを接続して三端子構成とした第二の四端子絶縁ゲート電界効果トランジスタとしたことを特徴とする。
構成1ないし3のいずれか1項記載のゲート回路において、前記第一の三端子絶縁ゲート電界効果トランジスタを第二の四端子絶縁ゲート電界効果トランジスタで置き換え、前記第二の四端子絶縁ゲート電界効果トランジスタの一方のゲートを該第三の電源に接続し、他方のゲートを第五の電源に接続したことを特徴とする。
構成6:
SRAMセル回路は、構成1ないし5の内の任意のゲート回路を2個用い、相互に一方の回路の入力端子を他方の回路の出力端子に接続し、それぞれの回路の出力端子にはそれぞれ第二および第三の三端子絶縁ゲート電界効果トランジスタからなるパストランジスタのソースまたはドレインを接続したことを特徴とする。
構成7:
構成6記載のSRAMセル回路において、前記パストランジスタをそれぞれ第三のおよび第四の四端子二重絶縁ゲート電界効果トランジスタとし、前記第三のおよび第四の四端子二重絶縁ゲート電界効果トランジスタの各一方のゲートをセル選択線に接続し、他方のゲート電極をそれぞれそのしきい値電圧制御用電源に接続してなることを特徴とする。
構成8:
構成1ないし5のいずれか1項記載のゲート回路において、該ゲート回路の第一の四端子二重絶縁ゲート電界効果トランジスタを複数個直列接続し、該直列接続の一方の端のソースは前記第一の電源に接続し、他端のドレインは出力端子としかつ負荷素子を通して前記第四の電源に接続し、前記直列接続のそれぞれの前記第一の四端子二重絶縁ゲート電界効果トランジスタの一方のゲートを複数個の入力端子とし、それぞれの前記第一の四端子二重絶縁ゲート電界効果トランジスタの他方のゲートに接続された第一の三端子絶縁ゲート電界効果トランジスタ群の各第一の三端子二重絶縁ゲート電界効果トランジスタの各ソースはそれぞれ所定の電位を有する複数個の該第二の電源群に接続され、前記第一の三端子二重絶縁ゲート電界効果トランジスタの各ゲートはそれぞれ所定の電位を有する複数個の該第三の電源群に接続されたことを特徴とする。
ゲート回路は、構成1ないし5のいずれか1項記載のゲート回路における第一の四端子二重絶縁ゲート電界効果トランジスタを複数個並列に接続し、共通に接続されたソースは第一の電源に接続し、共通に接続されたドレインは出力端子としかつ負荷素子を通して該第四の電源に接続し、それぞれの一方のゲートを複数個の入力端子とし、それぞれの他方のゲートに接続された第一の三端子絶縁ゲート電界効果トランジスタ群の前記各第一の三端子絶縁ゲート電界効果トランジスタの各ソースはそれぞれ所定の電位を有する複数個の第二の電源群に接続され、前記第一の三端子絶縁ゲート電界効果トランジスタの各ゲートはそれぞれ所定の電位を有する複数個の該第三の電源群に接続されたことを特徴とする。
構成10:
構成1または9のゲート回路において、前記負荷素子を絶縁ゲート電界効果トランジスタまたは抵抗としたことを特徴とする。
構成11:
構成1ないし5および構成8ないし10のいずれか1項記載のゲート回路において、一個または複数個の前記第二の電源群及び前記第三の電源群の電位の一部または全てをダイナミックに変化させることを特徴とする。
構成12:
構成6又は7記載のSRAMセル回路において、一個または複数個の前記第二の電源群及び前記第三の電源群の電位の一部または全てをダイナミックに変化させることを特徴とする。
CMOSゲート回路は、構成1記載のゲート回路を用い、前記負荷素子に前記第一の四端子二重絶縁ゲート電界効果トランジスタとは反対導電形の三端子絶縁ゲート電界効果トランジスタまたは反対導電形の三端子接続された四端子二重絶縁ゲート電界効果トランジスタを設け、これら絶縁ゲート電界効果トランジスタのゲートを前記第一の四端子二重絶縁ゲート電界効果トランジスタの前記一方のゲートに接続したことを特徴とする。
構成14:
CMOS−SRAMセル回路は、構成7記載のSRAMセル回路を用い、前記負荷素子に前記第一の四端子二重絶縁ゲート電界効果トランジスタとは反対導電形の三端子絶縁ゲート電界効果トランジスタまたは反対導電形の三端子接続された四端子二重絶縁ゲート電界効果トランジスタを設け、これらのゲートを前記第一の四端子二重絶縁ゲート電界効果トランジスタの前記一方のゲートに接続したことを特徴とする。
構成15:
CMOSゲート回路は、構成1ないし5のいずれか1項記載のゲート回路を用い、該ゲート回路の第一の四端子二重絶縁ゲート電界効果トランジスタを導電型を異ならせて1組直列に接続し、該直列接続された接続点を出力端子とし、該第一の導電形の四端子二重絶縁ゲート電界効果トランジスタの一方のゲートは、前記第二の導電形の四端子二重絶縁ゲート電界効果トランジスタの一方のゲートと電気的に接続して入力端子としたことを特徴とする。
構成16:
CMOS−SRAMセル回路は、構成15のCMOSゲート回路を二個設け、相互に一方の回路の入力端子を他方の回路の出力端子にそれぞれ接続し、それぞれの出力端子にはそれぞれ絶縁ゲート電界効果トランジスタよりなるパストランジスタのソースまたはドレインを接続したことを特徴とする。
構成16のCMOS−SRAMセル回路において、前記パストランジスタを四端子二重絶縁ゲート電界効果トランジスタとし、前記各四端子二重絶縁ゲート電界効果トランジスタの一方のゲートをセル選択線に接続し、前記各四端子二重絶縁ゲート電界効果トランジスタの他方のゲート電極をそれぞれそのしきい値電圧制御用電源に接続したことを特徴とする。
構成18:
多入力CMOSゲート回路は、構成1ないし5のいずれか1つのゲート回路を用い、該ゲート回路の第一の導電形の第一の四端子二重絶縁ゲート電界効果トランジスタが複数個並列に接続されたその一方の接続点を、第一とは反対の第二の導電形の構成1ないし5のいずれか1つのゲート回路を用い、該ゲート回路の第一の四端子二重絶縁ゲート電界効果トランジスタが同数個直列に接続された一方の端に接続して出力端子とし、直列接続の他方の端は該第1の電源に接続され、並列接続の他方の端は該第四の電源に接続され、複数個の第一の導電形の該四端子二重絶縁ゲート電界効果トランジスタの各々一方のゲートは複数個の第二の導電形の該四端子二重ゲート絶縁ゲート電界効果トランジスタの対応する各一個の一方のゲートに各々電気的に接続されて同数個の入力端子としたことを特徴とする。
構成13又は15記載のCMOSゲート回路において、一個ないし複数個の前記第二の電源または一個ないし複数個の前記第三の電源の一部または全ての電位をそれぞれダイナミックに制御したことを特徴とする。
構成20:
構成14、16、17のいずれか1項記載のCMOS−SRAMセル回路において、一個ないし複数個の前記第二の電源または一個ないし複数個の前記第三の電源の一部または全ての電位をそれぞれダイナミックに制御したことを特徴とする。
構成21:
構成18記載の多入力CMOSゲート回路において、一個ないし複数個の前記第二の電源または一個ないし複数個の前記第三の電源の一部または全ての電位をそれぞれダイナミックに制御したことを特徴とする。
構成22:
構成1ないし21の回路のうち少なくとも一つの回路を含むことを特徴とした集積回路。
そこで、図1のようにソースは第一の電源VSSに接続し、ゲート1を信号入力端子とし、ゲート2には他の絶縁ゲート電界効果トランジスタTN1(例えば、通常の三端子絶縁ゲート電界効果トランジスタや、二つのゲートが電気的に接続して三端子絶縁ゲート電界効果トランジスタと見なせる他の四端子二重絶縁ゲート電界効果トランジスタ、あるいはいわゆるフィン形三端子二重ゲート電界効果トランジスタなど)のドレインを接続し、そのTN1のソースは例えば一定の電位を有する第二の電源VTCを通して電源VSSに接続し、さらにそのTN1のゲートは第三の電源VGCを通して電源VSSに接続された四端子二重絶縁ゲート電界効果トランジスタTXN1を用い、そのTXN1のドレインを出力端子とし、かつ負荷素子を通して第四の電源VDDに接続した回路構成を考える。ここで、図示されていないが各電源の基準点は用意されているものとし、各電源の電位はその名前と共用する。例えば電源VSSの電位はVSSである。そうすると、TN1のゲートの電位はVGC+VSSであるが、この値を適当に調節すればTN1のドレインとソース間はある抵抗値RGをもって導通状態にできる。したがって、定常状態ではTXN1のゲート2の電位はVTC+VSSに等しくなるが、その値は通常TXN1をオフ状態となるように設定しておく。すなわち、TXN1のゲート1にオン信号が印加され、これをオンとしない限りオフ状態であるという意味である。さて、TXN1のゲート1にオフ信号(TXN1をオフとする信号)が印加されているとすると、TXN1にはチャネルが形成されていないので、そのゲート1とゲート2の間はそれぞれのゲート絶縁膜容量CG1とCG2および両ゲートに挟まれた半導体の容量CSIとが図2のように直列接続されたものと見なすことができ、この容量とTN1のドレイン、ソース間抵抗RGとでいわゆる微分回路が構成されていると見なすことができる。
従ってTXN1がN形の四端子二重絶縁ゲート電界効果トランジスタの場合を想定すると、入力信号の立ち上がり部分はTXN1のゲート1が面している半導体表面にチャネル1が形成される、すなわちTXN1をオンにする方向であり、立ち下がり部分はチャネル1を消失させる、すなわちTXN1をオフにする方向となる。そして、ゲート2の電位の変化を見てみると、TXN1がオンとなる方向ではそのしきい値電圧を小さくするように作用し、したがってより早くオンとなるように作用し、オフ方向ではしきい値電圧を高くするように作用し、したがってより早くオフとなるように作用している。作用している時間や、ピーク値は抵抗と容量による時定数で調整できるが、容量はTXN1の構造で決まってしまうので、抵抗RGの値を調節することになる。ピーク値は過渡時間がゼロの理想的入力波形ならば変わらないが、通常は正の値の過渡時間を有するから時定数で変わり、時定数が小さければピーク値も小さくなる傾向を有する。さらに、定常状態では一定電位、この場合はVTC+VSSとなっており、この電位をTXN1のゲート2に与えたときそのしきい値電圧を、そのオン、オフ動作に支障を来さない範囲で適切に高く設定し、ゲート1の電位がトランジスタをオフ状態にする場合にリーク電流が十分低い状態となるようにしておけば定常状態での消費電力を十分に低くすることができる。すなわち高速動作と定常時、あるいは待機時における消費電力の低減とを同時に実現することができる。
リーク電流による消費電力の低減化を多少犠牲にしても高速化を図りたい場合、あるいは逆に十分高速化が得られるしきい値電圧となっているが、そのためリーク電流が大きいなどの場合は、RGの他端の電源VTCの値を前者の場合にはしきい値電圧が低くなるような電位に設定し、後者の場合にはしきい値電圧が高くなるような電位に設定して定常状態のしきい値電圧を調整して同様効果を得ることができる。この場合はゲート2にかかる微分波形の定常値は図3のように一定電位、VTC+VSSとなるのでオン側とオフ側の高速化効果は異なるが、従来のようにRGを介さずに単に一定電位にしておく場合に比べるとどちらも高速化される。さらに、この電位VTCをダイナミックに制御し、例えば未使用時には極めてしきい値電圧が高くなるように電位を設定し、使用時には動作に適したしきい値電圧に設定するなどして高速動作とリーク電流による消費電力の低減との両立をより効果的に実現することもできる。さらに、VGCを過渡状態ではTN1の抵抗RGが大きくなるようにし、また定常状態などでは小さくなるようにダイナミックに変化させることにより高速化効果をより高め、定常時などにおける雑音による誤動作などの影響を低減できる。
さらに、動作がクロックと同期している場合には図5のように外部容量CCKによりゲート2をクロック電源と接続すれば上記現象を軽減することができる。
過渡時間だけ電位が定常値より変化するパルス電源、例えばオン側ではしきい値電圧が低なるように変化し、オフ側では高くなるように変化するパルス電源などに接続できれば理想的である。
なお、上記において、電源VTCやVGCは独立した電源として示されているが、TN1の動作が保証される限り、電源VSSやVDDと共通にすることもできる。この点は以下同様である。
N形でもP形でも良いが四端子二重絶縁ゲート電界効果トランジスタTXN1の二つのゲートのうちゲート1を入力端子としゲート2には他の絶縁ゲート電界効果トランジスタTN1のドレインを接続し、そのソースは電源VTCを通して電源VSSに接続される。さらにTN1のゲートは電源VGCを通して電源VSSに接続される。TXN1のドレインは負荷素子Loadを通して電源VDDに接続されている。この回路はTXN1のゲート1を入力端子とし、ドレインを出力端子とするインバータ回路の作用をする。図4は第2の実施例である。図1の構成に加えて、四端子二重絶縁ゲート電界効果トランジスタTXN1のゲート2にはさらに外部容量CGGの一端が接続され、その他端はゲート1に接続されている。この外部容量CGGを加えることにより、チャネルが形成され始め、それに伴って、ゲート1とゲート2が電気的に分離され始めることによりゲート2に現れる微分波形のピーク値の低下を防止する。図5は第3の実施例で、図1の構成に加えて、四端子二重絶縁ゲート電界効果トランジスタTXN1のゲート2にはさらに外部容量CCKの一端が接続され、その他端はクロックまたはパルス電源VCKに接続し、クロックと同期した微分波形をゲート2に誘起する。
図3は図2の等価回路で、ゲート1に矩形波入力を与えたときゲート2に現れる波形を模式的に示したものである。
上記各実施例において、第二の電源あるいは電源群や、第三の電源あるいは電源群の各電位を動的(ダイナミック)に可変にしてより効果を高めることもできる。例えば、VTCやVTC1、VTC2の電位を定常時には低く設定して TXN1やTXN2のリーク電流を低く抑え、動作時には高く設定してリーク電流の増加を多少許しても高速動作の観点から高く設定することもできる。また、VGCやVGC1、VGC2も動作時にはTN1等のドレイン、ソース間抵抗が大きくなるように設定し、定常時などにはその値が小さくなるように設定し、雑音などによる誤動作の確率を低くすることもできる。なお、ここでは電界効果トランジスタの導電形をN形としたが反対導電形のP形の場合は電位の変化方向は逆になる。
図15は図14のCMOS−SRAMセルの記憶部に対してパストランジスタを四端子絶縁ゲート電界効果トランジスタPT1およびPT2とし、それぞれその一方のゲートは行選択線に接続し、他方のゲートはそれぞれPT1およびPT2のしきい値電圧制御用電源VPT1およびVPT2に接続される。
TXP1、TXP2 : 反対導電形の四端子絶縁ゲート電界効果トランジスタ
PT1、PT2 : パストランジスタ
Load、Load1、Load2 : 負荷素子
TN1、TN2 : 三端子または四端子絶縁ゲート電界効果トランジスタ
TP1、TP2 :反対導電形の三端子または四端子絶縁ゲート電界効果トランジスタ
CG1、CG2、CSI、CGG、CCK、CGG1、CGG2、CCK1、CCK2 :容量
VDD、VSS : 電源
VTC、VTC1、VTC2、VTC3、VTC4 : 電源またはダイナミックに可変な電源
VGC、VGC1、VGC2、VGC3、VGC4 : 電源またはダイナミックに可変な電源
BL1、BL2 : ビット線
WL : 行選択線
Claims (22)
- 一方のゲートを入力端子とし、ソースを第一の電源に接続し、他方のゲートに第一の三端子絶縁ゲート電界効果トランジスタのドレインを接続し、第一の三端子絶縁ゲート電界効果トランジスタのソースを第二の電源に接続し、第一の四端子二重絶縁ゲート電界効果トランジスタはそのゲートを第三の電源に接続し、そのドレインを出力端子とし、かつ負荷素子を通して第四の電源に接続したことを特徴とするゲート回路。
- 請求項1記載のゲート回路において、前記第一の四端子二重絶縁ゲート電界効果トランジスタの一方のゲートと他方のゲート間を容量で接続したことを特徴とするゲート回路。
- 請求項1記載のゲート回路において、前記第一の四端子二重絶縁ゲート電界効果トランジスタの前記他方のゲートとクロックあるいはパルス電源間を容量で接続したことを特徴とするゲート回路。
- 請求項1ないし3のいずれか1項記載のゲート回路において、前記第一の三端子絶縁ゲート電界効果トランジスタを、二個のゲートを接続して三端子構成とした第二の四端子絶縁ゲート電界効果トランジスタとしたことを特徴とするゲート回路。
- 請求項1ないし3のいずれか1項記載のゲート回路において、前記第一の三端子絶縁ゲート電界効果トランジスタを第二の四端子絶縁ゲート電界効果トランジスタで置き換え、前記第二の四端子絶縁ゲート電界効果トランジスタの一方のゲートを該第三の電源に接続し、他方のゲートを第五の電源に接続したことを特徴とするゲート回路。
- 請求項1ないし5の内の任意のゲート回路を2個用い、相互に一方の回路の入力端子を他方の回路の出力端子に接続し、それぞれの回路の出力端子にはそれぞれ第二および第三の三端子絶縁ゲート電界効果トランジスタからなるパストランジスタのソースまたはドレインを接続したことを特徴とするSRAMセル回路。
- 請求項6記載のSRAMセル回路において、前記パストランジスタをそれぞれ第三のおよび第四の四端子二重絶縁ゲート電界効果トランジスタとし、前記第三のおよび第四の四端子二重絶縁ゲート電界効果トランジスタの各一方のゲートをセル選択線に接続し、他方のゲート電極をそれぞれそのしきい値電圧制御用電源に接続してなることを特徴とするSRAMセル回路。
- 請求項1ないし5のいずれか1項記載のゲート回路において、
該ゲート回路の第一の四端子二重絶縁ゲート電界効果トランジスタを複数個直列接続し、該直列接続の一方の端のソースは前記第一の電源に接続し、
他端のドレインは出力端子としかつ負荷素子を通して前記第四の電源に接続し、
前記直列接続のそれぞれの前記第一の四端子二重絶縁ゲート電界効果トランジスタの一方のゲートを複数個の入力端子とし、
それぞれの前記第一の四端子二重絶縁ゲート電界効果トランジスタの他方のゲートに接続された第一の三端子絶縁ゲート電界効果トランジスタ群の各第一の三端子二重絶縁ゲート電界効果トランジスタの各ソースは
それぞれ所定の電位を有する複数個の該第二の電源群に接続され、
前記第一の三端子二重絶縁ゲート電界効果トランジスタの各ゲートはそれぞれ所定の電位を有する複数個の該第三の電源群に接続されたことを特徴とするゲート回路。 - 請求項1ないし5のいずれか1項記載のゲート回路における第一の四端子二重絶縁ゲート電界効果トランジスタを複数個並列に接続し、共通に接続されたソースは第一の電源に接続し、共通に接続されたドレインは出力端子としかつ負荷素子を通して該第四の電源に接続し、それぞれの一方のゲートを複数個の入力端子とし、それぞれの他方のゲートに接続された第一の三端子絶縁ゲート電界効果トランジスタ群の前記各第一の三端子絶縁ゲート電界効果トランジスタの各ソースはそれぞれ所定の電位を有する複数個の第二の電源群に接続され、前記第一の三端子絶縁ゲート電界効果トランジスタの各ゲートはそれぞれ所定の電位を有する複数個の該第三の電源群に接続されたことを特徴とするゲート回路。
- 請求項1または9のゲート回路において、前記負荷素子を絶縁ゲート電界効果トランジスタまたは抵抗としたことを特徴とするゲート回路。
- 請求項1ないし5および請求項8ないし10のいずれか1項記載のゲート回路において、一個または複数個の前記第二の電源群及び前記第三の電源群の電位の一部または全てをダイナミックに変化させることを特徴とするゲート回路。
- 請求項6又は7記載のSRAMセル回路において、一個または複数個の前記第二の電源群及び前記第三の電源群の電位の一部または全てをダイナミックに変化させることを特徴とするSRAMセル回路。
- 請求項1記載のゲート回路を用い、
前記負荷素子に前記第一の四端子二重絶縁ゲート電界効果トランジスタとは反対導電形の三端子絶縁ゲート電界効果トランジスタまたは反対導電形の三端子接続された四端子二重絶縁ゲート電界効果トランジスタを設け、これら絶縁ゲート電界効果トランジスタのゲートを前記第一の四端子二重絶縁ゲート電界効果トランジスタの前記一方のゲートに接続したことを特徴とするCMOSゲート回路。 - 請求項7記載のSRAMセル回路を用い、
前記負荷素子に前記第一の四端子二重絶縁ゲート電界効果トランジスタとは反対導電形の三端子絶縁ゲート電界効果トランジスタまたは反対導電形の三端子接続された四端子二重絶縁ゲート電界効果トランジスタを設け、これらのゲートを前記第一の四端子二重絶縁ゲート電界効果トランジスタの前記一方のゲートに接続したことを特徴とするCMOS−SRAMセル回路 - 請求項1ないし5のいずれか1項記載のゲート回路を用い、該ゲート回路の第一の四端子二重絶縁ゲート電界効果トランジスタを導電型を異ならせて1組直列に接続し、該直列接続された接続点を出力端子とし、該第一の導電形の四端子二重絶縁ゲート電界効果トランジスタの一方のゲートは、前記第二の導電形の四端子二重絶縁ゲート電界効果トランジスタの一方のゲートと電気的に接続して入力端子としたことを特徴とするCMOSゲート回路。
- 請求項15のCMOSゲート回路を二個設け、相互に一方の回路の入力端子を他方の回路の出力端子にそれぞれ接続し、それぞれの出力端子にはそれぞれ絶縁ゲート電界効果トランジスタよりなるパストランジスタのソースまたはドレインを接続したことを特徴とするCMOS−SRAMセル回路。
- 請求項16のCMOS−SRAMセル回路において、前記パストランジスタを四端子二重絶縁ゲート電界効果トランジスタとし、前記各四端子二重絶縁ゲート電界効果トランジスタの一方のゲートをセル選択線に接続し、前記各四端子二重絶縁ゲート電界効果トランジスタの他方のゲート電極をそれぞれそのしきい値電圧制御用電源に接続したことを特徴とするCMOS−SRAMセル回路。
- 請求項1ないし5のいずれか1つのゲート回路を用い、該ゲート回路の第一の導電形の第一の四端子二重絶縁ゲート電界効果トランジスタが複数個並列に接続されたその一方の接続点を、第一とは反対の第二の導電形の請求項1ないし5のいずれか1つのゲート回路を用い、該ゲート回路の第一の四端子二重絶縁ゲート電界効果トランジスタが同数個直列に接続された一方の端に接続して出力端子とし、直列接続の他方の端は該第1の電源に接続され、並列接続の他方の端は該第四の電源に接続され、複数個の第一の導電形の該四端子二重絶縁ゲート電界効果トランジスタの各々一方のゲートは複数個の第二の導電形の該四端子二重ゲート絶縁ゲート電界効果トランジスタの対応する各一個の一方のゲートに各々電気的に接続されて同数個の入力端子としたことを特徴とする多入力CMOSゲート回路。
- 請求項13又は15記載のCMOSゲート回路において、一個ないし複数個の前記第二の電源または一個ないし複数個の前記第三の電源の一部または全ての電位をそれぞれダイナミックに制御したことを特徴とするCMOSゲート回路。
- 請求項14、16、17のいずれか1項記載のCMOS−SRAMセル回路において、一個ないし複数個の前記第二の電源または一個ないし複数個の前記第三の電源の一部または全ての電位をそれぞれダイナミックに制御したことを特徴とするCMOS−SRAMセル回路。
- 請求項18記載の多入力CMOSゲート回路において、一個ないし複数個の前記第二の電源または一個ないし複数個の前記第三の電源の一部または全ての電位をそれぞれダイナミックに制御したことを特徴とする多入力CMOSゲート回路。
- 請求項1ないし21の回路のうち少なくとも一つの回路を含むことを特徴とした集積回路。
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