JP2006287420A - クロック・データリカバリ回路 - Google Patents

Abstract

【課題】 外部から高速な参照クロックを入力することなく、回路の安定性が高められたクロック・データリカバリ回路を提供する。
【解決手段】 入力データＤａｔａＩｎの立ち下がりエッジと、遅延部１０に配列された各１ビット遅延素子１１の出力データＤ１，Ｄ２，Ｄ３，Ｄ４，Ｄ５の立ち上がりエッジとの位相を位相比較部２０で比較し、その位相比較結果に基づいて遅延部１０に配列された各半ビット遅延素子の遅延量をチャージポンプ・ループフィルタ３０で調整し、調整された複数の半ビット遅延素子の出力データＤ０ｈ，Ｄ１ｈ，Ｄ２ｈ，Ｄ３ｈ，Ｄ４ｈに基づいて、入力データＤａｔａＩｎの入力周期と同期した周期のクロックＲＣＫをクロック生成部４０で生成し、フリップフロップ５０でクロックＲＣＫを用いて入力データＤａｔａＩｎを取り込む。
【選択図】 図１

Description

本発明は、所定の最大ビット数以内の連続した任意のビット数ＨレベルあるいはＬレベルにとどまることがある入力データと同期したクロックを生成し、そのクロックを用いて入力データを取り込むクロック・データリカバリ回路に関する。

従来より、ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）技術を用いたクロック・データリカバリ回路（例えば、非特許文献１参照）や、ＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）技術を用いたクロック・データリカバリ回路（例えば、非特許文献２参照）が知られている。

図６は、ＰＬＬ技術を用いたクロック・データリカバリ回路の一例を示す図である。

図６に示すクロック・データリカバリ回路１００には、外部からの入力データＤａｔａＩｎと内部からのクロックＣＫとの位相差信号を出力する位相比較器１０１と、その位相差信号に応じた信号を直流レベルの制御電圧に変換するチャージポンプ・ループフィルタ１０２と、その制御電圧に応じた周波数を有するクロックＣＫを出力する電圧制御発振器１０３と、そのクロックＣＫを用いて入力データＤａｔａＩｎを取り込むフリップフロップ１０４とが備えられている。

このクロック・データリカバリ回路１００では、電圧制御発振器１０３からのクロックＣＫと入力データＤａｔａＩｎの位相が合うようにフィードバックが行なわれて、最終的にフリップフロップ１０４から入力データＤａｔａＩｎのタイミングが正しく設定し直された（リタイミングされた）リタイムドデータＲｅｔｉｍｅｄＤａｔａが出力される。

図７は、ＰＬＬ技術を用いたクロック・データリカバリ回路の他の一例を示す図である。

図７に示すクロック・データリカバリ回路２００には、外部からの参照信号ＲＥＦと内部からのクロックとの位相および周波数の誤差信号を出力する位相周波数比較器２０１と、その誤差信号に応じた信号を直流レベルの制御電圧に変換するチャージポンプ・ループフィルタ２０２と、その制御電圧に応じた周波数のクロックであって位相がそれぞれずれた複数のクロックを出力する電圧制御発振器２０３と、それらのクロックのうちのいずれかのクロックを選択出力するセレクタ２０４とが備えられている。

また、このクロック・データリカバリ回路２００には、セレクタ２０４から選択出力されたクロックＣＫと外部からの入力データＤａｔａＩｎとの位相差信号を出力する位相比較器２０５と、その位相差信号に応じた信号を生成して上記セレクタ２０４に入力するデジタルフィルタ２０６と、上記セレクタ２０４からのクロックＣＫを用いて入力データＤａｔａＩｎを取り込むフリップフロップ２０７とが備えられている。

このクロック・データリカバリ回路２００では、ループＡにおいて、参照信号ＲＥＦの位相および周波数に電圧制御発振器２０３から出力されるクロックの位相および周波数が合うように粗調整が行なわれる。次いで、ループＢにおいて、入力データＤａｔａＩｎの位相にセレクタ２０４から出力されるクロックＣＫの位相が合うように微調整が行なわれ、このクロックＣＫを用いて入力データＤａｔａＩｎのタイミングを正しく設定し直して、フリップフロップ２０７からリタイムドデータＲｅｔｉｍｅｄＤａｔａが出力される。

図８は、ＤＬＬ技術を用いたクロック・データリカバリ回路の一例を示す図である。

図８に示すクロック・データリカバリ回路３００には、外部からの入力データＤａｔａＩｎと内部からのクロックＣＫとの位相差信号を出力する位相比較器３０１と、その位相差信号に応じた直流レベルの制御電圧Ｖｃｏｎｔを出力するループフィルタ３０２と、その制御電圧Ｖｃｏｎｔに応じて外部から入力された参照クロックＲＥＦＣＫの遅延量を制御してクロックＣＫを生成する電圧制御遅延ライン３０３と、そのクロックＣＫを用いて入力データＤａｔａＩｎを取り込むフリップフロップ３０４とが備えられている。

このクロック・データリカバリ回路３００では、電圧制御遅延ライン３０３に入力されている参照クロックＲＥＦＣＫの遅延量が、ループフィルタ３０２からの制御電圧Ｖｃｏｎｔに応じて制御され、これにより生成されたクロックＣＫを用いて入力データＤａｔａＩｎのタイミングを正しく設定し直して、そのフリップフロップ３０４からリタイムドデータＲｅｔｉｍｅｄＤａｔａが出力される。
"Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ-Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ，Ｖｏｌ３４，Ｎｏ１２，Ｄｅｃｅｍｂｅｒ １９９９，ｐ１９５１-１９６０"Ａ２-１６００ＭＨｚ ＣＭＯＳ Ｃｌｏｃｋ Ｒｅｃｏｖｅｒｙ ＰＬＬ ｗｉｔｈ Ｌｏｗ-Ｖｄｄ Ｃａｐａｂｉｌｉｔｙ "Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ-Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ，Ｖｏｌ３７，Ｎｏ６，Ｊｕｎｅ ２００２，ｐ７１１-７１５"Ａ９００Ｍｂ／ｓ ＣＭＯＳ Ｄａｔａ Ｒｅｃｏｖｅｒｙ ＤＬＬ Ｕｓｉｎｇ Ｈａｌｆ-Ｆｒｅｑｕｅｎｃｙ Ｃｌｏｃｋ

上述した図６に示すクロック・データリカバリ回路１００では、製造プロセスのバラツキ等に起因して、電圧制御発振器１０３の初期状態が変動する場合がある。その場合、電圧制御発振器１０３では適切な動作が行なわれない恐れがある。

また、図７に示すクロック・データリカバリ回路２００では、参照信号ＲＥＦの位相および周波数に電圧制御発振器２０３から出力されるクロックの位相および周波数を合わせておいてから（粗調整してから）、デジタルフィルタ２０６を用いて入力データＤａｔａＩｎの位相にクロックの位相を合わせる（微調整する）ため、上述したような問題は解消されるものの、チャージポンプ・ループフィルタ２０２におけるループフィルタの定数の設定によっては、電圧制御発振器２０３を含めたループが不安定になるという問題を抱えている。特に、ループフィルタとして内蔵容量を用いる場合、コスト削減のために容量を小さく設定すると不安定になりやすく、従って製造プロセスの変動に対して敏感となる。

さらに、図８に示すクロック・データリカバリ回路３００は、入力データＤａｔａＩｎを取り込むクロックＣＫの経路（パス）に電圧制御遅延ライン３０３（ＤＬＬ）を挿入して、最も入力データＤａｔａＩｎが取り込みやすいようにフィードバックを行なってＤＬＬの遅延量を調整するものである。このようにすることにより、ＶＣＯ（電圧制御発振器）を用いることなくＤＬＬのみでクロック・データリカバリ回路が実現されるため、ＶＣＯを用いる場合と比べて安定したループ制御を行なうことができる。ただし、このクロック・データリカバリ回路３００では、参照クロックＲＥＦＣＫを入力する必要がある。しかも、その参照クロックＲＥＦＣＫの周波数は、入力データＤａｔａＩｎの周波数と同じである必要がある。このため、例えば、２ＧＨｚの周波数を有する入力データＤａｔａＩｎを取り込む場合、２ＧＨｚの周波数を有する参照クロックＲＥＦＣＫが必要であり、従って非常に高速なリファレンスクロックＲＥＦＣＫが必要となる。このように高速な参照クロックＲＥＦＣＫを外部から入力すると、装置がコストアップするとともに設計も複雑化するという問題が発生する。

本発明は、上記事情に鑑み、外部から高速な参照クロックを入力することなく、回路の安定性が高められたクロック・データリカバリ回路を提供することを目的とする。

上記目的を達成する本発明のクロック・データリカバリ回路は、
所定の最大ビット数以内の連続した任意のビット数ＨレベルあるいはＬレベルにとどまることがある入力データと同期したクロックを生成し、そのクロックを用いて入力データを取り込むクロック・データリカバリ回路において、
上記入力データの１ビットごとのデータ入力周期一周期の１／２の時間遅延させる遅延量可変な半ビット遅延素子２個の直列接続からなる１ビット遅延素子が上記最大ビット数と同数以上直列に接続され、上記入力データを入力して遅延させる遅延部と、
入力データの立ち上がりエッジと立ち下がりエッジとのうちの一方である第１のエッジと、上記遅延部に配列された各１ビット遅延素子の出力の、立ち上がりエッジと立ち下がりエッジとのうちのもう一方である第２のエッジとの位相を比較する位相比較部と、
上記位相比較部による位相比較結果に基づいて、上記遅延部に配列された各半ビット遅延素子の遅延量を、入力データの１ビットごとのデータ入力周期一周期の１／２の時間に調整する遅延量調整部と、
上記遅延部に配列された複数の半ビット遅延素子の出力に基づいて、入力データの入力周期と同期した周期のクロックを生成するクロック生成部と、
上記クロック生成部で生成されたクロックを用いて上記入力データを取り込むデータ取込部とを備えたことを特徴とする。

本発明のクロック・データリカバリ回路は、所定の最大ビット数以内の連続した任意のビット数ＨレベルあるいはＬレベルにとどまることがある入力データの立ち上がりエッジと立ち下がりエッジとのうちの一方である第１のエッジと、遅延部に配列された各１ビット遅延素子の出力の、立ち上がりエッジと立ち下がりエッジとのうちのもう一方である第２のエッジとの位相を比較し、その位相比較結果に基づいて、遅延部に配列された各半ビット遅延素子の遅延量を調整する。このようにして調整された、上記遅延部に配列された複数の半ビット遅延素子の出力に基づいて、入力データの入力周期と同期した周期のクロックを生成し、そのクロックを用いて、上記入力データを取り込むものである。従って、ＤＬＬ技術を用いたクロック・データリカバリ回路であって、且つ外部から参照クロックの入力が不要なクロック・データリカバリ回路が構成されることとなる。

このため、ＰＬＬ技術を用いたクロック・データリカバリ回路と比較し、ＶＣＯ（電圧制御発振器）を備える必要はなく、従って適切に動作するループ定数の範囲は広く、製造プロセスのバラツキ等に起因する変動を小さく抑えることができ、回路の安定性が高まる。また、従来の、ＤＬＬ技術を用いたクロック・データリカバリ回路と比較し、外部から高速な参照クロックを入力する必要はなく、従ってコストの低減化および設計の簡略化が図られる。

ここで、上記位相比較部は、上記入力データの上記第１のエッジのタイミングにおける、上記遅延部に配列された１ビット遅延素子の出力レベルとその１ビット遅延素子を構成する２つの半ビット遅延素子のうちの前段側の半ビット遅延素子の出力レベルと、その１ビット遅延素子の後段に接続された次の１ビット遅延素子を構成する２つの半ビット遅延素子のうちの前段側の半ビット遅延素子の出力レベルとの比較を、その遅延部に配列された複数の１ビット遅延素子について行なって、入力データの位相に対する、その遅延部を通過中のデータの位相の進み又は遅れを検出するものであることが好ましい。

このようにすると、入力データの位相に対する、遅延部を通過中のデータの位相の進み又は遅れを、精度良く検出することができる。

また、上記クロック生成部は、上記遅延部に配列された１ビット遅延素子の出力と、その１ビット遅延素子を構成する２つの半ビット遅延素子のうちの前段側の半ビット遅延素子の出力との排他論理和をその遅延部に配列された複数の１ビット遅延素子について求めて、これら複数の排他論理和のオアを求めることによりクロックを生成するものであることも好ましい態様である。

このようにすると、入力データを取り込むためのクロックを簡素な回路で生成することができる。

本発明のクロック・データリカバリ回路によれば、外部から高速な参照クロックを入力することなく、回路の安定性を高めることができる。

以下、図面を参照して本発明の実施の形態を説明する。

図１は、本発明の一実施形態のクロック・データリカバリ回路を示す図である。

図１に示すクロック・データリカバリ回路１は、所定の最大ビット数以内の連続した任意のビット数ＨレベルあるいはＬレベルにとどまることがある入力データＤａｔａＩｎと同期したクロックＲＣＫを生成し、そのクロックＲＣＫを用いて入力データＤａｔａＩｎを取り込む回路である。ここで、所定の最大ビット数は、通信方式等によって異なるが、例えば周知の８Ｂ／１０Ｂコーディング体系に基づくアプリケーションの場合には５ビットとなる。本実施形態では、この５ビットを例にして説明する。

クロック・データリカバリ回路１には、入力データＤａｔａＩｎを入力して遅延させる遅延部１０が備えられている。この遅延部１０は、入力データＤａｔａＩｎの１ビットごとのデータ入力周期一周期の１／２の時間遅延させる遅延量可変な半ビット遅延素子２個の直列接続からなる１ビット遅延素子１１が最大ビット数と同数（５個）直列に接続されている。

また、このクロック・データリカバリ回路１には、位相比較部２０が備えられている。この位相比較部２０は、入力データＤａｔａＩｎの立ち下がりエッジ（本発明にいう第１のエッジに相当）と、遅延部１０に配列された各１ビット遅延素子１１の出力（データＤ１，Ｄ２，Ｄ３，Ｄ４，Ｄ５）の立ち上がりエッジ（本発明にいう第２のエッジに相当）との位相を比較する。ここで、位相比較部２０の詳細について図２，図３を参照して説明する。

図２は、図１に示す遅延部および位相比較部双方の一部を示す図、図３は、図２に示す遅延部および位相比較部におけるタイミングを示す図である。

図２には、遅延部１０を構成する１ビット遅延素子１１が３つ分だけ示されている。また、位相比較器２０を構成する、フリップフロップ２１，２２，２３と、アンドゲート２４，２５と、オアゲート２６，２７とが示されている。

この位相比較部２０は、入力データＤａｔａＩｎの立ち下がりエッジのタイミングにおける、遅延部１０に配列された１ビット遅延素子１１の出力レベル（ここではデータＤ４のレベル）とその１ビット遅延素子１１を構成する２つの半ビット遅延素子のうちの前段側の半ビット遅延素子の出力レベル（ここではデータＤ３ｈのレベル）と、その１ビット遅延素子１１の後段に接続された次の１ビット遅延素子１１を構成する２つの半ビット遅延素子のうちの前段側の半ビット遅延素子の出力レベル（ここではデータＤ４ｈのレベル）との比較を、フリップフロップ２１，２２，２３およびアンドゲート２４，２５で行なって、入力データＤａｔａＩｎの位相に対する、遅延部１０を通過中のデータ（ここではデータＤ４）の位相の進み又は遅れを検出し、進みを表わすＨレベルのｅａｒｌｙ＿４信号又は遅れを表わすＨレベルのｌａｔｅ＿４信号を、オアゲート２６，２７に向けて出力する。また、遅延部１０に配列された残りの４つの１ビット遅延素子１１についても行なって、最終的にオアゲート２６，２７から進みを表わすＨレベルのｅａｒｌｙ信号又は遅れを表わすＨレベルのｌａｔｅ信号を出力する。

即ち、入力データＤａｔａＩｎとデータＤ４の位相比較にあたり、データＤ４は入力データＤａｔａＩｎの立ち下がりエッジのタイミングで取り込まれるため、データＤ４がＨレベルであってデータＤ４ｈがＬレベルの場合は、アンドゲート２４からＨレベルのｅａｒｌｙ＿４信号が出力される。一方、データＤ４がＬレベルであってデータＤ３ｈがＨレベルの場合は、アンドゲート２５からＨレベルのｌａｔｅ＿４信号が出力される。

詳細には、図３（ａ）に示すように、入力データＤａｔａＩｎの立ち下がりエッジのタイミングで、ＬレベルからＨレベルに変化したデータＤ４および未だＬレベルにあるデータＤ４ｈが、フリップフロップ２１，２３に入力される。すると、フリップフロップ２１，２３からＨレベル，Ｌレベルが出力される。これらＨレベル，Ｌレベルがアンドゲート２４に入力されるため、そのアンドゲート２４からＨレベルのｅａｒｌｙ＿４信号が出力される。尚、図３（ｂ）に示すように、データＤ４，Ｄ４ｈの双方がＨレベルにある場合は、フリップフロップ２１，２３から共にＨレベルが出力されるため、アンドゲート２４からＬレベルが出力される。

また、図３（ｃ）に示すように、入力データＤａｔａＩｎの立ち下がりエッジのタイミングで、未だＬレベルにあるデータＤ４およびＬレベルからＨレベルに変化したデータＤ３ｈが、フリップフロップ２１，２２に入力される。すると、フリップフロップ２１，２２からＬレベル，Ｈレベルが出力される。これらＬレベル，Ｈレベルがアンドゲート２５に入力されるため、そのアンドゲート２５からＨレベルのｌａｔｅ＿４信号が出力される。尚、図３（ｄ）に示すように、データＤ４，Ｄ３ｈの双方がＬレベルにある場合は、フリップフロップ２１，２２から共にＬレベルが出力されるため、アンドゲート２５からＬレベルが出力される。

本実施形態では、データＤ４に対応するｅａｒｌｙ＿４信号，ｌａｔｅ＿４信号以外に、データＤ１，Ｄ２，Ｄ３，Ｄ５に対応するｅａｒｌｙ＿１，ｅａｒｌｙ＿２，ｅａｒｌｙ＿３，ｅａｒｌｙ＿５信号およびｌａｔｅ＿１，ｌａｔｅ＿２，ｌａｔｅ＿３，ｌａｔｅ＿５信号が存在する。このため、オアゲート２６，２７から出力されるｅａｒｌｙ信号，ｌａｔｅ信号は、複数の信号でＨレベルとなる場合がある。このため、５入力のオアゲート２６，２７を用いて、図１に示すチャージポンプ・ループフィルタ３０に向けて出力している。

このようにすることで、所定の最大ビット（ここでは５ビット）数以内の連続した任意のビット数ＨレベルあるいはＬレベルにとどまることがある入力データＤａｔａＩｎの立ち下がりエッジと、遅延部１０に配列された各１ビット遅延素子１１の出力（データＤ１，Ｄ２，Ｄ３，Ｄ４，Ｄ５）の立ち上がりエッジとの位相を比較することができる。

尚、ここでは、入力データＤａｔａＩｎの立ち下がりエッジと、各１ビット遅延素子１１の出力の立ち上がりエッジとの位相を比較する例で説明したが、入力データＤａｔａＩｎの立ち上がりエッジと、各１ビット遅延素子１１の出力の立ち上がりエッジとの位相を比較してもよく、さらにこれらを組み合わせることにより、入力データＤａｔａＩｎの双方のエッジと、各１ビット遅延素子１１の出力の双方のエッジとの位相を比較してもよい。

再び、図１を参照して、クロック・データリカバリ回路１の構成について説明する。このクロック・データリカバリ回路１には、チャージポンプ・ループフィルタ３０（本発明にいう遅延量調整部の一例に相当）が備えられている。このチャージポンプ・ループフィルタ３０は、位相比較部２０による位相比較結果であるｅａｒｌｙ信号，ｌａｔｅ信号に基づいて、遅延部１０に配列された各半ビット遅延素子の遅延量を、入力データＤａｔａＩｎの１ビットごとのデータ入力周期一周期の１／２の時間に調整するためのＶｃｏｎｔ信号を出力する。チャージポンプ・ループフィルタ３０にｅａｒｌｙ信号が入力された場合には、遅延素子１１の遅延を大きくし、ｌａｔｅ信号が入った場合には遅延素子１１の遅延を小さくする。

また、このクロック・データリカバリ回路１には、クロック生成部４０と、フリップフロップ５０が備えられている。クロック生成部４０は、遅延部１０に配列された複数の半ビット遅延素子の出力であるデータＤ０ｈ，Ｄ１ｈ，Ｄ２ｈ，Ｄ３ｈ，Ｄ４ｈに基づいて、入力データＤａｔａＩｎの入力周期と同期した周期のクロックＲＣＫ（ＲＥＣＯＶＥＲＤ ＣＬＯＣＫ）を生成する。

詳細には、このクロック生成部４０は、遅延部１０に配列された１ビット遅延素子１１の出力（例えばデータＤ１）をその１ビット遅延素子１１を構成する２つの半ビット遅延素子のうちの前段側の半ビット遅延素子の出力（例えばデータＤ０ｈ）との排他論理和をその遅延部１０に配列された５個の１ビット遅延素子１１について求めて、これら５個の排他論理和のオアを求めることによりクロックＲＣＫを生成する。

図４は、図１に示すクロック生成部の回路図、図５は、図１に示すクロック・データリカバリ回路のタイミングチャートである。

図４に示すクロック生成部４０には、エクスクルーシブオアゲート４１，４２，４３，４４，４５とオアゲート４６とが備えられている。

エクスクルーシブオアゲート４１には、１ビット遅延素子１１からのデータＤ１と、その１ビット遅延素子１１を構成する２つの半ビット遅延素子のうちの前段側の半ビット遅延素子からのデータＤ０ｈとが入力される。以下、同様にして、エクスクルーシブオアゲート４２にはデータＤ２，Ｄ１ｈが入力され、エクスクルーシブオアゲート４３にはデータＤ３，Ｄ２ｈが入力され、エクスクルーシブオアゲート４４にはデータＤ４，Ｄ３ｈが入力され、さらにエクスクルーシブオアゲート４５にはデータＤ５，Ｄ４ｈが入力される。

クロック・データリカバリ回路１では、図５に示すように、入力データＤａｔａＩｎの立ち下がりエッジと、時間順に各１ビット遅延素子１１からのデータＤ１，Ｄ５，Ｄ２，Ｄ１およびＤ４の立ち上がりエッジとの位相が比較され、これにより上述したエクスクルーシブオアゲート４１，４２，４３，４４，４５から、この図５に示す信号ＸＯＲ（Ｄ０ｈ，Ｄ１），ＸＯＲ（Ｄ１ｈ，Ｄ２），ＸＯＲ（Ｄ２ｈ，Ｄ３），ＸＯＲ（Ｄ３ｈ，Ｄ４），ＸＯＲ（Ｄ４ｈ，Ｄ５）が出力される。

オアゲート４６は、これらの信号のオアを求め（図５に示す信号ＯＲ ＡＬＬ）、この信号ＯＲ ＡＬＬで表わされるクロックＲＣＫを出力する。このようにして、入力データＤａｔａＩｎの入力周期と同期した周期のクロックＲＣＫを生成する。

このクロックＲＣＫはフリップフロップ５０に入力される。また、フリップフロップ５０には、入力データＤａｔａＩｎも入力される。このフリップフロップ５０は、クロックＲＣＫを用いて入力データＤａｔａＩｎを取り込むことにより、最終的にフリップフロップ５０から入力データＤａｔａＩｎのタイミングが正しく設定し直されたリタイムドデータＲｅｔｉｍｅｄＤａｔａが出力される。

本実施形態のクロック・データリカバリ回路１は、所定の最大ビット（５ビット）数以内の連続した任意のビット数ＨレベルあるいはＬレベルにとどまることがある入力データＤａｔａＩｎの立ち下がりエッジと、遅延部１０に配列された各１ビット遅延素子１１の出力（データＤ１，Ｄ２，Ｄ３，Ｄ４，Ｄ５）の立ち上がりエッジとの位相を位相比較部２０で比較し、その位相比較結果に基づいて、遅延部１０に配列された各半ビット遅延素子の遅延量をチャージポンプ・ループフィルタ３０で調整する。さらに、クロック生成部４０で、このようにして調整された、遅延部１０に配列された複数の半ビット遅延素子の出力（データＤ０ｈ，Ｄ１ｈ，Ｄ２ｈ，Ｄ３ｈ，Ｄ４ｈ）に基づいて、入力データＤａｔａＩｎの入力周期と同期した周期のクロックＲＣＫをクロック生成部４０生成し、フリップフロップ５０で、そのクロックＲＣＫを用いて、入力データＤａｔａＩｎを取り込むものである。従って、ＤＬＬ技術を用いたクロック・データリカバリ回路１であって、且つ外部から参照クロックの入力が不要なクロック・データリカバリ回路１が構成されることとなる。

このため、ＰＬＬ技術を用いたクロック・データリカバリ回路と比較し、ＶＣＯ（電圧制御発振器）を備える必要はなく、従って適切に動作するループ定数の範囲は広く、製造プロセスのバラツキ等に起因する変動を小さく抑えることができ、回路の安定性が高まる。また、従来の、ＤＬＬ技術を用いたクロック・データリカバリ回路と比較し、外部から高速な参照クロックを入力する必要はなく、従ってコストの低減化および設計の簡略化が図られる。

本発明の一実施形態のクロック・データリカバリ回路を示す図である。 図１に示す遅延部および位相比較部双方の一部を示す図である。 図２に示す遅延部および位相比較部におけるタイミングを示す図である。 図１に示すクロック生成部の回路図である。 図１に示すクロック・データリカバリ回路のタイミングチャートである。 ＰＬＬ技術を用いたクロック・データリカバリ回路の一例を示す図である。 ＰＬＬ技術を用いたクロック・データリカバリ回路の他の一例を示す図である。 ＤＬＬ技術を用いたクロック・データリカバリ回路の一例を示す図である。

符号の説明

１ クロック・データリカバリ回路
１０ 遅延部
１１ １ビット遅延素子
２０ 位相比較部
２１，２２，２３，５０ フリップフロップ
２４，２５ アンドゲート
２６，２７，４６ オアゲート
３０ チャージポンプ・ループフィルタ
４０ クロック生成部
４１，４２，４３，４４，４５ エクスクルーシブオアゲート

Claims (3)

1. 所定の最大ビット数以内の連続した任意のビット数ＨレベルあるいはＬレベルにとどまることがある入力データと同期したクロックを生成し、該クロックを用いて入力データを取り込むクロック・データリカバリ回路において、
   前記入力データの１ビットごとのデータ入力周期一周期の１／２の時間遅延させる遅延量可変な半ビット遅延素子２個の直列接続からなる１ビット遅延素子が前記最大ビット数と同数以上直列に接続され、前記入力データを入力して遅延させる遅延部と、
   入力データの立ち上がりエッジと立ち下がりエッジとのうちの一方である第１のエッジと、前記遅延部に配列された各１ビット遅延素子の出力の、立ち上がりエッジと立ち下がりエッジとのうちのもう一方である第２のエッジとの位相を比較する位相比較部と、
   前記位相比較部による位相比較結果に基づいて、前記遅延部に配列された各半ビット遅延素子の遅延量を、入力データの１ビットごとのデータ入力周期一周期の１／２の時間に調整する遅延量調整部と、
   前記遅延部に配列された複数の半ビット遅延素子の出力に基づいて、入力データの入力周期と同期した周期のクロックを生成するクロック生成部と、
   前記クロック生成部で生成されたクロックを用いて前記入力データを取り込むデータ取込部とを備えたことを特徴とするクロック・データリカバリ回路。
2. 前記位相比較部は、前記入力データの前記第１のエッジのタイミングにおける、前記遅延部に配列された１ビット遅延素子の出力レベルと該１ビット遅延素子を構成する２つの半ビット遅延素子のうちの前段側の半ビット遅延素子の出力レベルと、該１ビット遅延素子の後段に接続された次の１ビット遅延素子を構成する２つの半ビット遅延素子のうちの前段側の半ビット遅延素子の出力レベルとの比較を、該遅延部に配列された複数の１ビット遅延素子について行なって、入力データの位相に対する、該遅延部を通過中のデータの位相の進み又は遅れを検出するものであることを特徴とする請求項１記載のクロック・データリカバリ回路。
3. 前記クロック生成部は、前記遅延部に配列された１ビット遅延素子の出力と、該１ビット遅延素子を構成する２つの半ビット遅延素子のうちの前段側の半ビット遅延素子の出力との排他論理和を該遅延部に配列された複数の１ビット遅延素子について求めて、これら複数の排他論理和のオアを求めることによりクロックを生成するものであることを特徴とする請求項１記載のクロック・データリカバリ回路。

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