JP2006286772A - Thin film transistor device and its fabrication process, thin film transistor array and thin film transistor display - Google Patents

Thin film transistor device and its fabrication process, thin film transistor array and thin film transistor display Download PDF

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Abstract

<P>PROBLEM TO BE SOLVED: To provide an inexpensive thin film transistor device comprising a capacitor effective for stabilizing an image while suppressing leakage current through a simple process. <P>SOLUTION: In the plan view arrangement of a thin film transistor device, a source electrode is formed in isolated insular pattern, a drain electrode is arranged to surround the source electrode, and the gate electrode is arranged at such a position as filling the gap between the source electrode and the drain electrode wherein a via hole in an interlayer insulating film connects between a pixel electrode and the source electrode and between the pixel electrode and the capacitor upper electrode. A thin film transistor array is obtained by arranging the thin film transistor devices in matrix, and a liquid crystal display is obtained by sandwiching a liquid crystal layer between the thin film transistor array and a counter substrate. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

本発明は、画像表示装置等に用いる薄膜トランジスタ装置及びそれを用いたディスプレイに関する。   The present invention relates to a thin film transistor device used for an image display device or the like and a display using the same.

半導体自体を基板としたトランジスタや集積回路技術を基礎として、ガラス基板上にアモルファスシリコン（ａ−Ｓｉ）やポリシリコン（ｐ−Ｓｉ）の薄膜トランジスタ（Thin Film Transistor：ＴＦＴ）が製造され、液晶ディスプレイや電子ブック等に応用されている。これらのトランジスタにおいては、作動領域の半導体層もシリコン膜をＣＶＤ法やＰＶＤ法で作成した後、フォトエッチングを施して形成しているので工程が煩雑で製造コストが高くなるのは避けられない。
従来のＴＦＴ表示装置の一例を、図１６及び図１７に示す。図１６は平面配置図であり、図１７は線Ｄ−Ｄ’に沿った断面図である。この表示装置の製造方法の概要を示すと、先ず、絶縁基板１上に金属成膜およびフォトリソ、エッチングによってゲート電極２およびキャパシタ下部電極１０を形成する。次に、プラズマＣＶＤによってＳｉＮｘの絶縁層３およびアモルファスシリコン（ａ−Ｓｉ）からなる半導体層６を形成する。アモルファスシリコン（ａ−Ｓｉ）の最上部には薄くｎ＋ ドーピング層６’を形成しておく。そして、フォトリソによってａ−Ｓｉからなる半導体層６を島状にパターニングする。続いて画素電極８としてＩＴＯ（Indium Thin Oxide ）を成膜し、フォトリソ・エッチングによって所定の形状にパターニングする。さらにソース電極４及びドレイン電極５の金属膜を成膜し、フォトリソ・エッチングによってパターニングし、さらにチャネル部のｎ＋ −Ｓｉ層をエッチングする。
このように現在の半導体製造プロセスは、真空プロセスと多数回のフォトプロセスを駆使したものであり、装置も大掛かりとなるのでその製造コストも高いものとなる。 Based on the transistor and integrated circuit technology based on the semiconductor itself, amorphous silicon (a-Si) and polysilicon (p-Si) thin film transistors (Tin) are manufactured on a glass substrate. It is applied to electronic books. In these transistors, the semiconductor layer in the operation region is also formed by photoetching after a silicon film is formed by the CVD method or PVD method, so that the process is complicated and the manufacturing cost is inevitable.
An example of a conventional TFT display device is shown in FIGS. 16 is a plan view, and FIG. 17 is a cross-sectional view taken along line DD ′. The outline of the manufacturing method of this display device will be described. First, the gate electrode 2 and the capacitor lower electrode 10 are formed on the insulating substrate 1 by metal film formation, photolithography, and etching. Next, the SiNx insulating layer 3 and the semiconductor layer 6 made of amorphous silicon (a-Si) are formed by plasma CVD. A thin n + doping layer 6 ′ is formed on the top of the amorphous silicon (a-Si). Then, the semiconductor layer 6 made of a-Si is patterned into an island shape by photolithography. Subsequently, an ITO (Indium Thin Oxide) film is formed as the pixel electrode 8 and patterned into a predetermined shape by photolithography etching. Further, metal films of the source electrode 4 and the drain electrode 5 are formed, patterned by photolithography and etching, and the n + -Si layer in the channel portion is etched.
Thus, the current semiconductor manufacturing process makes full use of a vacuum process and a large number of photo processes, and the apparatus becomes large, so that the manufacturing cost is high.

また近年、ＩＣカードや電子ペーパー、ＲＦＩＤタグ等が注目されている。これらには半導体装置が使用されている。半導体装置は年々多機能化が進んでいるが、逆に薄型化、軽量化が進行しており、それを実現するため限られたスペースへの集積化や素子の薄型化が求められている。
半導体装置に使用される基板を薄くして薄型化を計ろうとすると、素子が壊れ易くなる。例えば、ＩＣカードは、カードホルダや財布などに収納され持ち運ばれるが、ポケットやカバンなどの中で外部からの力により曲げ、捻りなどを加えられることも多く、フレキシブルで壊れにくいことが強く求められている。また、ワイヤボンディングなどで配線する必要があるため、曲げ、捻りなどで素子自身や配線などが壊れるなど信頼性を著しく低下させる問題がある。
最近、酸化物半導体や有機半導体を用いたＴＦＴが登場し、半導体層の形成温度を室温〜２００℃程度にまで低温化できることから,プラスチック基板を用いることも可能になり、軽量かつフレキシブルなディスプレイが安価に得られるものと期待されている（例えば、特許文献１参照。）。 In recent years, IC cards, electronic paper, RFID tags, and the like have attracted attention. For these, semiconductor devices are used. Semiconductor devices are becoming more and more multifunctional year by year, but conversely, they are becoming thinner and lighter, and in order to realize them, integration in a limited space and thinning of elements are required.
If the substrate used in the semiconductor device is thinned to reduce the thickness, the element is easily broken. For example, IC cards are stored and carried in card holders and wallets, etc., but they are often bent and twisted by external force in pockets and bags, and are strongly demanded to be flexible and resistant to breakage. It has been. In addition, since it is necessary to perform wiring by wire bonding or the like, there is a problem that the reliability is remarkably lowered, for example, the element itself or wiring is broken by bending or twisting.
Recently, TFTs using oxide semiconductors and organic semiconductors have appeared, and the formation temperature of the semiconductor layer can be lowered from room temperature to about 200 ° C. Therefore, it is possible to use a plastic substrate, and a lightweight and flexible display has been achieved. It is expected to be obtained at a low cost (for example, see Patent Document 1).

また、従来の半導体装置では、ＴＦＴがオフ状態でも電荷がリークするという難点がある。その他にも、キャパシタンス内部で電荷がリークすることもあるが、一般にはＴＦＴからのリークの方が１桁程度大きい。このリークがはなはだしい場合には、フレーム周波数と同じ周期で画像の明暗が変化するフリッカーと呼ばれる現象が生じてしまう。
ところで、トップゲート構造のＴＦＴでは、リーク電流の発生部位は、ＴＦＴの半導体層のエッジ部とゲート電極が交差する部分で発生するとされている。この原因としてこのエッジ部においてゲート電極の絶縁不良のために、ゲート電極によりソース電極とドレイン電極とが短絡されてしまう。或いは、エッチングやイオンドーピングによるダメージで半導体層の周囲が結晶構造になっていないことがあげられる。 In addition, in the conventional semiconductor device, there is a problem that electric charges leak even when the TFT is in an off state. In addition, charge may leak inside the capacitance, but leakage from the TFT is generally about one digit larger. When this leak is severe, a phenomenon called flicker occurs in which the brightness of an image changes at the same cycle as the frame frequency.
By the way, in the TFT having the top gate structure, the leak current is generated at the portion where the edge portion of the semiconductor layer of the TFT intersects with the gate electrode. As a cause of this, the gate electrode causes a short circuit between the source electrode and the drain electrode due to poor insulation of the gate electrode at this edge portion. Alternatively, the periphery of the semiconductor layer may not have a crystal structure due to damage caused by etching or ion doping.

リーク電流の少ないＴＦＴを得ることを目的として、ソース電極とゲート電極を円形状に配置したＴＦＴを具備した液晶ディスプレイが提案されている（例えば、特許文献２参照。）。図１８に示すようにこの液晶ディスプレイの薄膜トランジスタでは、ゲイト電極５０２がソース電極５０１を囲むように配置され、前記ゲイト電極５０２の外側に、前記ゲイト電極５０２をほぼ囲むようにドレイン電極５０３が配置された構造を有している。図中５０４は半導体層である。すなわち、半導体層にはＴＦＴの外形が略相似とされた電極が同心円状に配置されている。円形の電極の外側を囲むように、ゲイト電極と円環の一部が欠けた形状の電極が配置されている。円環の一部が欠けた形状の電極はゲイト電極を構成する配線金属とは異なる層に配置され、二つの電極は同一層の配線金属で構成されている。これにより、半導体層のエッジ部がソース電極とドレイン電極とを結ぶ線上に存在しないため、ドレイン電極とソース電極とがゲート電極によって短絡されることのない構成となっており、この結果、リーク電流を減少させることができるとされている。この現象は、パターニングされた半導体層を有する場合で、かつトップゲート構造のＴＦＴに特有のものである。   In order to obtain a TFT with a small leakage current, a liquid crystal display including a TFT in which a source electrode and a gate electrode are arranged in a circular shape has been proposed (for example, see Patent Document 2). As shown in FIG. 18, in the thin film transistor of this liquid crystal display, a gate electrode 502 is disposed so as to surround the source electrode 501, and a drain electrode 503 is disposed outside the gate electrode 502 so as to substantially surround the gate electrode 502. Have a structure. In the figure, reference numeral 504 denotes a semiconductor layer. In other words, electrodes having a substantially similar outer shape of the TFT are arranged concentrically on the semiconductor layer. A gate electrode and an electrode having a shape lacking a part of the ring are arranged so as to surround the outside of the circular electrode. The electrode having a shape lacking a part of the ring is arranged in a layer different from the wiring metal constituting the gate electrode, and the two electrodes are composed of the same wiring metal. As a result, since the edge portion of the semiconductor layer does not exist on the line connecting the source electrode and the drain electrode, the drain electrode and the source electrode are not short-circuited by the gate electrode. It is said that can be reduced. This phenomenon is peculiar to a TFT having a top gate structure when it has a patterned semiconductor layer.

半導体のパターニングを不要とする技術としては、ソース（またはドレイン）の周囲に動作層、その周囲にドレイン（またはソース）、その周囲にしゃへい電極を設けた構造がある（例えば、特許文献３参照）。しかし、特許文献２および特許文献３のように半導体としてシリコンを用いた場合には、コンタクト層を形成するためのイオン注入やエッチングが必要であり、半導体のパターニングを不要としてもそれに相当するプロセスは残っており、相変わらず複雑なものであった。また、遮蔽電極は構造を複雑にするものであった。
再公表特許ＷＯ９８−２９２６１号公報 特開平０８−１６０４６９号公報 特開平０８−１３９３３６号公報 As a technique that eliminates the need for semiconductor patterning, there is a structure in which an operation layer is provided around a source (or drain), a drain (or source) around the source (or drain), and a shielding electrode around the source (or drain) (see, for example, Patent Document 3). . However, when silicon is used as a semiconductor as in Patent Document 2 and Patent Document 3, ion implantation and etching for forming a contact layer are necessary, and even if semiconductor patterning is unnecessary, the corresponding process is as follows. It remained and was still complex. Further, the shielding electrode complicates the structure.
Republished patent WO 98-29261 Japanese Patent Laid-Open No. 08-160469 JP 08-139336 A

本発明は、かかる従来技術の状況に鑑みてなされたものあって、薄膜トランジスタ装置をフォトリソの工程数を減らし、安価に提供することを目的とする。
また、特許文献２に開示された技術では半導体層を横切るエッジ部に発生するリーク電流は低減されるものの、画像を安定させるためのキャパシタは配線や電極の重なりを利用したものであり、充分な機能を発揮させることができない欠点がある。
本発明は、リーク電流が少なく、画像を安定させるために効果的なキャパシタを具備した薄膜トランジスタ装置を提供することを目的とする。
さらに、本発明は上記のような薄膜トランジスタ装置を使用した薄膜トランジスタアレイを提供し、もって画像の安定した軽量で薄い薄膜トランジスタディスプレイを提供することを目的とする。 The present invention has been made in view of such a state of the art, and an object of the present invention is to provide a thin film transistor device at a low cost by reducing the number of photolithography processes.
Further, although the technique disclosed in Patent Document 2 reduces the leakage current generated at the edge portion crossing the semiconductor layer, the capacitor for stabilizing the image uses the overlapping of wiring and electrodes, and is sufficient. There is a drawback that the function cannot be performed.
It is an object of the present invention to provide a thin film transistor device including a capacitor with little leakage current and effective for stabilizing an image.
It is another object of the present invention to provide a thin film transistor array using the thin film transistor device as described above, thereby providing a light and thin thin film transistor display having a stable image.

上記課題を解決するため、本発明は絶縁基板上に形成されたゲート電極およびキャパシタ下部電極とを有し、その上に形成されたゲート絶縁膜を介して半導体層が配置されており、該半導体層上に接してソース電極、ドレイン電極およびキャパシタ上部電極とを有し、さらにその上に形成された層間絶縁膜を介して画素電極を有する薄膜トランジスタ装置であって、平面視的配置において、前記ソース電極が孤立島パターンをなし、前記ドレイン電極が該ソース電極を取り囲むように配置されており、さらに前記ゲート電極が該ソース電極とドレイン電極の間隙を埋める位置に配置されてなり、かつ前記層間絶縁膜中のビアホールによって画素電極とソース電極間および画素電極とキャパシタ上部電極間が接続されている薄膜トランジスタ装置とした。
半導体層を島状にパターニングしなければならない理由は、仮に島状にパターニングしなかった場合、全面に形成された半導体層のうち、ゲートで制御されていない部分を介して他の電極との間にリーク電流が流れるためである。例えば、ゲート電極が下に存在する部分以外においてソース電極と他の電極との間を半導体層が繋いでいると、リーク電流が流れてソース電極の電位が変化してしまう。これは、ディスプレイの表示の悪化を引き起こす。
それに対して、本発明の構造の薄膜トランジスタ装置とすることにより、半導体層をパターニングしなくてもソース・ドレイン間のリーク電流を低減でき、プロセスを簡略化できる。なぜならば、ソースに流れ込む電流を、ゲートが完全に制御できるからである。なお、ここで低減するリーク電流は、ゲート電極上以外の部分で半導体が繋がることによるソース・ドレイン間のリーク電流であり、特許文献２のゲートリークとは異なる。
また、画像を安定させるためのキャパシタを効果的に配置している。従って画像表示装置とした場合に極めて安定した画像が得られるようになる。 In order to solve the above-described problems, the present invention has a gate electrode and a capacitor lower electrode formed on an insulating substrate, and a semiconductor layer is disposed via the gate insulating film formed thereon, the semiconductor A thin film transistor device having a source electrode, a drain electrode and a capacitor upper electrode in contact with a layer, and further having a pixel electrode through an interlayer insulating film formed thereon, wherein the source The electrode has an isolated island pattern, the drain electrode is disposed so as to surround the source electrode, the gate electrode is disposed at a position filling a gap between the source electrode and the drain electrode, and the interlayer insulation is provided. A thin film transistor device in which the pixel electrode and the source electrode and the pixel electrode and the capacitor upper electrode are connected by via holes in the film. And the.
The reason why the semiconductor layer has to be patterned into an island shape is that if the semiconductor layer is not patterned into an island shape, the semiconductor layer formed on the entire surface is connected to another electrode through a portion that is not controlled by the gate. This is because a leak current flows through the. For example, if the semiconductor layer is connected between the source electrode and another electrode except for the portion where the gate electrode exists, a leakage current flows and the potential of the source electrode changes. This causes display deterioration of the display.
On the other hand, by using the thin film transistor device having the structure of the present invention, the leakage current between the source and the drain can be reduced without patterning the semiconductor layer, and the process can be simplified. This is because the gate can completely control the current flowing into the source. Note that the leakage current to be reduced here is a leakage current between the source and the drain due to the connection of the semiconductor at a portion other than on the gate electrode, and is different from the gate leakage in Patent Document 2.
In addition, a capacitor for stabilizing the image is effectively arranged. Therefore, an extremely stable image can be obtained when the image display device is used.

本発明の薄膜トランジスタ装置では、平面視的配置において、前記ドレイン電極及びソース電極を前記キャパシタ電極と離れた位置に配置したものとするのが好ましい。
これは、ソース電極を孤立島パターンにするために必要である。
また、平面視的配置において、前記ソース電極が円形であって、前記ドレイン電極が等幅リング状であり、かつそれらの中心が一致しているものとすることができる。
さらに、平面視的配置において、前記キャパシタ上部電極が孤立島パターンであり、かつ前記キャパシタ下部電極が該キャパシタ上部電極よりも大きくかつキャパシタ上部電極を包含するように形成する。
これは、キャパシタ上部電極に流れ込む電流を、キャパシタ下部電極がシャットアウトするためである。 In the thin film transistor device of the present invention, it is preferable that the drain electrode and the source electrode are arranged at positions apart from the capacitor electrode in a plan view arrangement.
This is necessary to make the source electrode an isolated island pattern.
In the plan view arrangement, the source electrode may be circular, the drain electrode may be a uniform ring shape, and the centers thereof may coincide.
Further, in a plan view arrangement, the capacitor upper electrode has an isolated island pattern, and the capacitor lower electrode is larger than the capacitor upper electrode and includes the capacitor upper electrode.
This is because the capacitor lower electrode shuts out the current flowing into the capacitor upper electrode.

本発明の薄膜トランジスタ装置においては、前記半導体層を酸化物半導体または有機半導体で構成することができる。また、前記半導体層を前記基板の全面にわたって一面で形成したものとすることが好ましい。
薄膜トランジスタ装置をこのように構成すれば、安価な印刷法を使用することが可能となり、エッチング工程も削減することができる。 In the thin film transistor device of the present invention, the semiconductor layer can be composed of an oxide semiconductor or an organic semiconductor. The semiconductor layer is preferably formed over the entire surface of the substrate.
If the thin film transistor device is configured in this manner, an inexpensive printing method can be used, and the etching process can be reduced.

本発明の薄膜トランジスタアレイは、絶縁基板上に前記本発明の薄膜トランジスタ装置がマトリクス状に複数個配列されてなり、これら複数個の薄膜トランジスタ装置をゲート配線、ソース・ドレイン配線及びキャパシタ配線によって電気的に接続したものである。 また、本発明の薄膜トランジスタディスプレイは、前記の薄膜トランジスタアレイと対向基板とが、平面視略矩形枠状のシール材によって貼り合わされ、このシール材によって囲まれた領域内に液晶層もしくは電気泳動カプセルが封入されたものである。
本発明の液晶ディスプレイは、本発明の薄膜トランジスタ装置を使用しているので、画像が安定しており、しかも薄くて軽量なものが安価に提供される利点がある。 The thin film transistor array of the present invention comprises a plurality of thin film transistor devices of the present invention arranged in a matrix on an insulating substrate, and the plurality of thin film transistor devices are electrically connected by gate wiring, source / drain wiring, and capacitor wiring. It is a thing. In the thin film transistor display according to the present invention, the thin film transistor array and the counter substrate are bonded together by a sealing material having a substantially rectangular frame shape in plan view, and a liquid crystal layer or an electrophoretic capsule is enclosed in a region surrounded by the sealing material. It has been done.
Since the liquid crystal display of the present invention uses the thin film transistor device of the present invention, there is an advantage that an image is stable, and a thin and lightweight display is provided at low cost.

本発明の薄膜トランジスタ装置の製造方法は、絶縁基板上に、導電膜からなるゲート電極およびキャパシタ下部電極を形成し、その上にゲート絶縁膜を形成し、次いでゲート絶縁膜上に半導体層、ソース電極、ドレイン電極、キャパシタ上部電極を形成し（半導体層と、ソース電極、ドレイン電極、キャパシタ上部電極との形成順序は、どちらが先でも良い）、その上に層間絶縁膜を形成した後、該層間絶縁膜の所定位置にビアホールを形成し、該ビアホール中に導体層を形成し、さらに前記ビアホールを含む層間絶縁膜上に画素電極を形成する工程とを少なくとも有する製造方法を採用した。
この製造方法において、前記ソース電極、ドレイン電極およびキャパシタ上部電極を形成する工程に、少なくとも印刷工程を含むことができる。
さらに、前記ビアホール中に導体層を形成する工程にも、少なくとも印刷工程を含むことができる。
このような製造方法によれば、リーク電流が少なく効果的なキャパシタを具備した薄膜トランジスタ装置を、確実に製造することができる。
特に、印刷方法を採用すれば必要な部分にのみ導体を形成することができるので、製造工程が大幅に削減され、大量に安価に製造することが可能となる。 In the method of manufacturing a thin film transistor device according to the present invention, a gate electrode made of a conductive film and a capacitor lower electrode are formed on an insulating substrate, a gate insulating film is formed thereon, and then a semiconductor layer and a source electrode are formed on the gate insulating film. The drain electrode and the capacitor upper electrode are formed (the semiconductor layer, the source electrode, the drain electrode, and the capacitor upper electrode can be formed in any order), and after the interlayer insulating film is formed thereon, the interlayer insulation is formed. A manufacturing method including at least a step of forming a via hole at a predetermined position of the film, forming a conductor layer in the via hole, and further forming a pixel electrode on the interlayer insulating film including the via hole is employed.
In this manufacturing method, the step of forming the source electrode, the drain electrode, and the capacitor upper electrode may include at least a printing step.
Further, the step of forming the conductor layer in the via hole can include at least a printing step.
According to such a manufacturing method, a thin film transistor device including an effective capacitor with little leakage current can be reliably manufactured.
In particular, if a printing method is employed, conductors can be formed only in necessary portions, so that the manufacturing process is greatly reduced, and a large amount can be manufactured at low cost.

画素電極とソース電極、画素電極とキャパシタ上部電極をビアホール接続することにより、ＴＦＴ部とキャパシタ部を独立に設計できる。また、ソース電極を孤立島パターンにしてゲート電極で囲むことや、キャパシタ上部電極をキャパシタ下部電極で囲むことにより、オフ電流を低減できる。ソース電極が円形、ドレイン電極が等幅リング状で中心が一致していることにより、チャネル長を均一に保てるので、特性が均一で安定したリーク電流の少ない安定した動作を確保することができる。
また、本発明の製造方法によれば、安価な素材を使用して薄くて軽い薄膜トランジスタディスプレイを大量に安価に提供することが可能となる。 By connecting the pixel electrode and the source electrode, and the pixel electrode and the capacitor upper electrode via holes, the TFT portion and the capacitor portion can be designed independently. Further, the off-current can be reduced by surrounding the source electrode with an isolated island pattern and surrounding it with the gate electrode, and surrounding the capacitor upper electrode with the capacitor lower electrode. Since the source electrode is circular, the drain electrode is a uniform-width ring, and the centers coincide with each other, the channel length can be kept uniform, so that stable operation with uniform characteristics and stable leakage current can be ensured.
Moreover, according to the manufacturing method of the present invention, it is possible to provide a thin and light thin film transistor display in a large amount at a low cost by using an inexpensive material.

本発明の実施の形態について、以下に図面を使用して詳細に説明する。なお、以下に使用する図面では、説明を判り易くするために縮尺は正確には描かれていない。
（第１の実施形態）
本発明の第１の実施形態に係わる薄膜トランジスタ装置を、図１及び図２に示す。図１は薄膜トランジスタアレイの１画素領域を示す平面配置図であり、図２は線Ａ−Ａ’に沿った断面図を示している。
図１に示すように第１の実施形態に係わる薄膜トランジスタ装置５０は、画素電極８の中央部に孤島状で円形のソース電極４が有り、該ソース電極４を取り巻くように環状のドレイン電極５が配置されている。ソース電極４の中央にはビアホール９が設けてある。ソース電極４とドレイン電極５の間隙を埋めるようにゲート電極２が形成されていて、薄膜トランジスタ５１を形成している。ソース電極４とゲート電極２は、それぞれソース・ドレイン配線５’及びゲート配線２’に接続されている。
また、画素電極８の薄膜トランジスタ５１に隣接した部分にはキャパシタ５２が形成されている。キャパシタ５２にはキャパシタ上部電極１１が有り、中央にビアホール１２が設けてある。キャパシタ上部電極１１は、キャパシタ配線１０’に接続されている。
これらドレイン配線５’、ゲート配線２’及びキャパシタ配線１０’は、複数の画素領域を結ぶように延長されている。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. In the drawings used below, the scale is not accurately drawn for easy understanding.
(First embodiment)
A thin film transistor device according to a first embodiment of the present invention is shown in FIGS. FIG. 1 is a plan view showing one pixel region of a thin film transistor array, and FIG. 2 is a cross-sectional view taken along line AA ′.
As shown in FIG. 1, the thin film transistor device 50 according to the first embodiment includes an isolated island-like circular source electrode 4 in the center of the pixel electrode 8, and an annular drain electrode 5 surrounding the source electrode 4. Has been placed. A via hole 9 is provided in the center of the source electrode 4. A gate electrode 2 is formed so as to fill a gap between the source electrode 4 and the drain electrode 5, and a thin film transistor 51 is formed. The source electrode 4 and the gate electrode 2 are connected to the source / drain wiring 5 ′ and the gate wiring 2 ′, respectively.
A capacitor 52 is formed in a portion of the pixel electrode 8 adjacent to the thin film transistor 51. The capacitor 52 has a capacitor upper electrode 11 and a via hole 12 in the center. The capacitor upper electrode 11 is connected to the capacitor wiring 10 ′.
The drain wiring 5 ′, the gate wiring 2 ′ and the capacitor wiring 10 ′ are extended so as to connect a plurality of pixel regions.

また、図２に示すように第１の実施形態に係わる薄膜トランジスタ装置５０は、絶縁基板１上にゲート電極２およびキャパシタ下部電極１０が同一面に形成され、その上がゲート絶縁膜３で覆われている。さらにその上に半導体層６が覆っており、その上にソース電極４、ドレイン電極５及びキャパシタ上部電極１１が同一面に形成されている。さらにその上を層間絶縁層７で覆い、その上に画素電極８が形成されている。画素電極８は、ビアホール９によってソース電極４と接続され、ビアホール１２によってキャパシタ上部電極１１と接続されている。   As shown in FIG. 2, in the thin film transistor device 50 according to the first embodiment, the gate electrode 2 and the capacitor lower electrode 10 are formed on the same surface on the insulating substrate 1, and the gate electrode 2 and the capacitor lower electrode 10 are covered with the gate insulating film 3. ing. Further, a semiconductor layer 6 is covered thereon, and a source electrode 4, a drain electrode 5 and a capacitor upper electrode 11 are formed on the same surface. Furthermore, it is covered with an interlayer insulating layer 7, and a pixel electrode 8 is formed thereon. The pixel electrode 8 is connected to the source electrode 4 by a via hole 9 and is connected to the capacitor upper electrode 11 by a via hole 12.

第１の実施形態に係わる薄膜トランジスタ装置では、平面視的配置において前記ドレイン電極及びソース電極を前記キャパシタ電極と離れた位置に配置している。このためトランジスタ薄膜５１部分とキャパシタ５２部分を独立して設計できるという利点がある。
また、周辺の電極や配線の影響を極力排除することができるようになる。
また、平面視的配置において、前記ソース電極が円形であって、前記ドレイン電極が等幅リング状であり、かつそれらの中心が一致していてドレイン電極がソース電極を囲む形状となっている。つまりゲート電極が該ソース・ドレイン電極間を包含する形状となっている。 In the thin film transistor device according to the first embodiment, the drain electrode and the source electrode are arranged at positions separated from the capacitor electrode in a plan view arrangement. Therefore, there is an advantage that the transistor thin film 51 portion and the capacitor 52 portion can be designed independently.
In addition, the influence of peripheral electrodes and wiring can be eliminated as much as possible.
Further, in a plan view arrangement, the source electrode is circular, the drain electrode is in a uniform ring shape, and their centers coincide with each other so that the drain electrode surrounds the source electrode. That is, the gate electrode has a shape including the space between the source and drain electrodes.

また、第１の実施形態に係わる薄膜トランジスタ装置では、半導体層６が基板全面に形成されている。半導体層６が基板全面に形成されていても、ソース電極４に流れ込もうとする電流を、ゲート電極２の電位を制御することにより遮断できるので、ソース・ドレイン電極間をオフ状態に保つことができ、半導体層をパターニングして形成したのと何ら変わりない機能を発揮させることができる。
半導体層を基板全面に形成することの利点は、電極をパターニングするためのエッチング工程を省略することができる点にある。このことは印刷法の採用と共に、工程簡略化が促進されコスト削減に大いに寄与することができる。
ここで、ゲート電極２は、ソース電極４とドレイン電極５の間隙だけでなくソース電極４をも包含した島形状でもよいが、ソース電極４やドレイン電極５との間の寄生容量を小さくするために、ソース電極４とドレイン電極５の間隙にほぼ相当する閉ループであるとさらに望ましい。 In the thin film transistor device according to the first embodiment, the semiconductor layer 6 is formed on the entire surface of the substrate. Even if the semiconductor layer 6 is formed on the entire surface of the substrate, the current that flows into the source electrode 4 can be cut off by controlling the potential of the gate electrode 2, so that the source / drain electrodes are kept in an off state. Thus, the same function as that formed by patterning the semiconductor layer can be exhibited.
An advantage of forming the semiconductor layer on the entire surface of the substrate is that an etching step for patterning the electrode can be omitted. This, along with the adoption of the printing method, facilitates process simplification and can greatly contribute to cost reduction.
Here, the gate electrode 2 may have an island shape including not only the gap between the source electrode 4 and the drain electrode 5 but also the source electrode 4, but in order to reduce the parasitic capacitance between the source electrode 4 and the drain electrode 5. Further, it is more desirable that the closed loop substantially corresponds to the gap between the source electrode 4 and the drain electrode 5.

さらに、第１の実施形態に係わる薄膜トランジスタ装置では、平面視的配置において、キャパシタがトランジスタに隣接した別の位置に孤立パターンとして配置され、かつ前記キャパシタ下部電極が該キャパシタ上部電極よりも大きくかつキャパシタ上部電極を包含するように形成してある。このためキャパシタ下部電極１０の電位をＴＦＴがオフ状態になる電位にしておけば、半導体層６を経由してキャパシタ上部電極１１に流れ込もうとする電流はキャパシタ下部電極１０の電位によって遮断され、ＴＦＴがオフの時の画素電極の電位を正常に保つことができる。
このため、キャパシタは他の電極や配線の影響を受けることが無く、しかも必要な大容量を確保できるので、キャパシタとして高い性能を発揮することができる。 Furthermore, in the thin film transistor device according to the first embodiment, in the planar arrangement, the capacitor is arranged as an isolated pattern at another position adjacent to the transistor, and the capacitor lower electrode is larger than the capacitor upper electrode, and the capacitor It is formed so as to include the upper electrode. For this reason, if the potential of the capacitor lower electrode 10 is set to a potential at which the TFT is turned off, a current that flows into the capacitor upper electrode 11 via the semiconductor layer 6 is blocked by the potential of the capacitor lower electrode 10. The potential of the pixel electrode when the TFT is off can be kept normal.
For this reason, the capacitor is not affected by other electrodes and wirings, and a necessary large capacity can be secured, so that high performance as a capacitor can be exhibited.

また、ソース電極４、ドレイン電極５、キャパシタ上部電極１１を形成する工程としてスクリーン印刷を用いることにより、これらのパターニングにフォトリソを用いる必要がない。しかしパターン形状によってはソース電極４とドレイン電極５間の距離（チャネル長）を一定に保つことができない場合がある。例えば図５（ａ）のような四角形に形成する場合では、印刷工程で角の丸まりや線の太りが生じて図５（ｂ）のような形状になり、チャネル長が変化して特性のばらつきが生じる。そこでソース電極４とドレイン電極５間の距離（チャネル長）を高精度に形成すべく鋭意検討した結果、図６（ａ）に示すようにソース電極４が円形、ドレイン電極５が等幅リング形状であり、それらの中心を一致させる場合には、印刷後も図６（ｂ）のような形状に仕上げることができるのでチャネル長を均一に保てることを見出した。   Further, by using screen printing as a process for forming the source electrode 4, the drain electrode 5, and the capacitor upper electrode 11, it is not necessary to use photolithography for these patterning. However, depending on the pattern shape, the distance (channel length) between the source electrode 4 and the drain electrode 5 may not be kept constant. For example, in the case of forming a quadrangle as shown in FIG. 5A, rounding of the corners or thickening of the line occurs in the printing process, resulting in a shape as shown in FIG. 5B. Occurs. Therefore, as a result of intensive studies to form the distance (channel length) between the source electrode 4 and the drain electrode 5 with high accuracy, the source electrode 4 is circular and the drain electrode 5 is a uniform ring shape as shown in FIG. In the case where the centers are made coincident with each other, it has been found that the channel length can be kept uniform because the shape as shown in FIG.

本発明の薄膜トランジスタ装置において、絶縁基板としては使用する半導体や導体の材質によって、石英やガラスの他に、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルスルフォン（ＰＥＳ）、ポリイミド（ＰＩ）、ポリエーテルイミド（ＰＥＩ）、ポリスチレン（ＰＳ）、ポリ塩化ビニル（ＰＶＣ）、ポリエチレン（ＰＥ）、ポリプロピレン（ＰＰ）、ナイロン等のプラスチックが使用できる。これらのプラスチック基板は薄いフィルム状で絶縁基板として使用できる利点がある。   In the thin film transistor device of the present invention, as an insulating substrate, depending on the material of the semiconductor and conductor used, in addition to quartz and glass, polyethylene terephthalate (PET), polyethylene naphthalate (PEN), polyethersulfone (PES), polyimide (PI) ), Polyetherimide (PEI), polystyrene (PS), polyvinyl chloride (PVC), polyethylene (PE), polypropylene (PP), nylon and the like can be used. These plastic substrates have the advantage that they can be used as an insulating substrate in the form of a thin film.

ゲート電極、キャパシタ下部電極、ソース電極、ドレイン電極、キャパシタ上部電極及びこれらを繋ぐゲート配線、ソース配線、キャパシタ配線としては、Ａｌ、Ｃｒ、Ａｕ、Ａｇ、Ｃｕ、Ｔｉ、Ｎｉ等の導電性の良い金属膜や、ＩＴＯ等の透明電極膜が使用できる。これらの導電膜はＣＶＤ法やＰＶＤ法を使用して形成する。
あるいはまた、ＡｇペーストやＮｉペースト等の導電ペーストを使用することもできる。ＡｇペーストやＮｉペーストを印刷した後、焼成することによって形成するのが望ましい。
ソース電極、ドレイン電極、キャパシタ上部電極あるいはこれらを繋ぐゲート配線、ソース配線、キャパシタ配線を印刷法を使用して形成することにより、１回のプロセスで成膜とパターニングができるので、工程を簡略化して設備投資を大幅に削減することが可能となる。
また、印刷法として特にスクリーン印刷を使用すると、ソース電極、ドレイン電極あるいはキャパシタ上部電極を厚く形成できるので、ビアホール用の穴を形成する場合に電極に到達し、かつ貫通しない搾孔条件が広いという利点がある。 The gate electrode, the capacitor lower electrode, the source electrode, the drain electrode, the capacitor upper electrode, and the gate wiring, source wiring, and capacitor wiring that connect them have good conductivity such as Al, Cr, Au, Ag, Cu, Ti, Ni, etc. A metal film or a transparent electrode film such as ITO can be used. These conductive films are formed using a CVD method or a PVD method.
Alternatively, a conductive paste such as an Ag paste or Ni paste can be used. It is desirable to form by printing Ag paste or Ni paste and then firing.
By forming the source electrode, drain electrode, capacitor upper electrode, or the gate wiring, source wiring, and capacitor wiring connecting them using a printing method, film formation and patterning can be performed in a single process, thus simplifying the process. This makes it possible to greatly reduce capital investment.
Further, when screen printing is used as the printing method, the source electrode, drain electrode or capacitor upper electrode can be formed thick, so that when forming a hole for a via hole, the conditions for squeezing that reach the electrode and do not penetrate are wide. There are advantages.

ゲート絶縁層や層間絶縁膜としては、ＳｉＯ２ 、Ａｌ２Ｏ３、ＳｉＮ等の無機物質や、ポリビニルフェノール、エポキシ、ポリイミド等の有機物質を用いることができる。通常、無機物質の膜はＣＶＤ法やＰＶＤ法を使用して形成し、有機物質はスピンコート法や印刷法を使用して形成することができる。 As the gate insulating layer and the interlayer insulating film, inorganic substances such as SiO 2 , Al 2 O 3 , and SiN, and organic substances such as polyvinyl phenol, epoxy, and polyimide can be used. Usually, a film of an inorganic material can be formed using a CVD method or a PVD method, and an organic material can be formed using a spin coating method or a printing method.

半導体層を構成する半導体としては、ＩｎＧａＺｎＯ系、ＩｎＺｎＯ系、ＺｎＧａＯ系、ＩｎＧａＯ系、Ｉｎ２Ｏ３、ＺｎＯ、ＳｎＯ２ 、あるいはこれらの混合物等の酸化物半導体や、ポリチオフェン誘導体、ポリフェニレンビニレン誘導体、ポリチエニレンビニレン誘導体、ポリアリルアミン誘導体、ポリアセチレン誘導体、アセン誘導体、オリゴチオフェン誘導体等の有機半導体を用いることができる。 As a semiconductor constituting the semiconductor layer, an oxide semiconductor such as InGaZnO-based, InZnO-based, ZnGaO-based, InGaO-based, In 2 O 3 , ZnO, SnO 2 , or a mixture thereof, polythiophene derivative, polyphenylene vinylene derivative, poly Organic semiconductors such as thienylene vinylene derivatives, polyallylamine derivatives, polyacetylene derivatives, acene derivatives, oligothiophene derivatives, and the like can be used.

酸化物半導体層は、有機金属化学気相成長やスパッタやレーザアブレーションによる成膜によっても得ることができるが、原料を塗布した後焼成によっても得ることができる。
有機半導体膜を用いる場合は、蒸着によって得られるほか、原料の塗布・焼成によっても得ることができる。
酸化物半導体や有機半導体を使用すると、半導体層の形成に要する温度が室温または２００℃以下まで低くなるので、絶縁基板としてプラスチックフィルムを使用できるようになる利点がある。 The oxide semiconductor layer can be obtained by metal organic chemical vapor deposition, film formation by sputtering or laser ablation, but can also be obtained by baking after applying a raw material.
In the case of using an organic semiconductor film, it can be obtained not only by vapor deposition but also by applying and baking raw materials.
The use of an oxide semiconductor or an organic semiconductor has an advantage that a plastic film can be used as an insulating substrate because the temperature required for forming a semiconductor layer is lowered to room temperature or 200 ° C. or lower.

層間絶縁膜に形成するビアホール用の穴の形成には、ＵＶ−ＹＡＧレーザビームを使用するのが好ましい。ＵＶ−ＹＡＧレーザビームを使用すれば、微少なビアホールを正確に形成することが可能である。
ビアホール内にはＡｇペーストやＮｉペーストを印刷した後ドクターブレードで押し込んで形成することもできる。
画素電極としてはＡｌやＡｇの薄膜やＩＴＯ膜が好適に用いられる。 It is preferable to use a UV-YAG laser beam for forming a hole for a via hole formed in the interlayer insulating film. If a UV-YAG laser beam is used, it is possible to accurately form a minute via hole.
In the via hole, Ag paste or Ni paste can be printed and then pushed in with a doctor blade.
As the pixel electrode, an Al or Ag thin film or an ITO film is preferably used.

次に、本実施形態の薄膜トランジスタ装置の製造方法について、図３及び図４の断面工程図を用いて説明する。絶縁基板１として、例えば厚さ１２５μｍのポリエチレンナフタレート（ＰＥＮ）を用意し、Ａｌを全面にスパッタ成膜した後フォトリソおよびエッチングによって所定の位置にリング状のゲート電極２と長方形のキャパシタ下部電極１０を形成する（図３（ａ）参照）。例えばＡｌ膜の厚さは１００ｎｍ、ゲート電極２の外径は１６０μｍ、内径は８０μｍ、キャパシタ下部電極のサイズは２２５μｍ×３７５μｍ程度にすることができるが、サイズは使用目的に合わせて適宜変更可能である。なお、この時ゲート配線およびキャパシタ配線も同時に形成しておく。   Next, a method for manufacturing the thin film transistor device of the present embodiment will be described with reference to cross-sectional process diagrams of FIGS. For example, a polyethylene naphthalate (PEN) having a thickness of 125 μm is prepared as the insulating substrate 1. After Al is sputtered on the entire surface, a ring-shaped gate electrode 2 and a rectangular capacitor lower electrode 10 are formed at predetermined positions by photolithography and etching. (See FIG. 3A). For example, the thickness of the Al film is 100 nm, the outer diameter of the gate electrode 2 is 160 μm, the inner diameter is 80 μm, and the size of the capacitor lower electrode can be about 225 μm × 375 μm, but the size can be appropriately changed according to the purpose of use. is there. At this time, the gate wiring and the capacitor wiring are also formed at the same time.

次に、スパッタによってゲート絶縁膜３となるＳｉＯ２ 等と、半導体層６となるＩｎＧａＺｎＯ４ 膜を成膜する（図３（ｂ）参照）。厚さはそれぞれ５００ｎｍおよび２００ｎｍ程度が適当である。 Next, SiO 2 or the like to be the gate insulating film 3 and an InGaZnO 4 film to be the semiconductor layer 6 are formed by sputtering (see FIG. 3B). Appropriate thicknesses of about 500 nm and 200 nm are appropriate.

次に、ソース電極４、ドレイン電極５、キャパシタ上部電極１１をＡｇペーストを使用したスクリーン印刷法によって形成する（図３（ｃ）参照）。厚さは１０μｍ程度、ソース電極４は直径１００μｍの円形、ドレイン電極５は外形２００μｍ、内径１４０μｍ程度のリング状、キャパシタ上部電極１１は２００μｍ×３５０μｍ程度の長方形とする。なお、この時ドレイン配線も同時に形成しておく。
さらに、エポキシ樹脂を塗布・焼成することにより層間絶縁膜７を形成する（図３（ｄ）参照）。厚さは１００μｍ程度とする。 Next, the source electrode 4, the drain electrode 5, and the capacitor upper electrode 11 are formed by screen printing using Ag paste (see FIG. 3C). The thickness is about 10 μm, the source electrode 4 is a circle having a diameter of 100 μm, the drain electrode 5 is a ring shape having an outer diameter of 200 μm and an inner diameter of about 140 μm, and the capacitor upper electrode 11 is a rectangle of about 200 μm × 350 μm. At this time, the drain wiring is also formed at the same time.
Further, an interlayer insulating film 7 is formed by applying and baking an epoxy resin (see FIG. 3D). The thickness is about 100 μm.

次に、ＵＶ−ＹＡＧレーザによって層間絶縁膜７に直径５０μｍ前後のビアホール９，１２を形成し（図４（ｅ））、ドクターブレードによってＡｇペーストを埋め込んだ後、焼成する（図４（ｆ））。ここで、表面を軽く削って平らにしておくのが好ましい。   Next, via holes 9 and 12 having a diameter of about 50 μm are formed in the interlayer insulating film 7 by a UV-YAG laser (FIG. 4E), Ag paste is embedded by a doctor blade, and then fired (FIG. 4F). ). Here, it is preferable to make the surface lightly flattened.

最後に、画素電極８として例えばＡｌやＩＴＯを蒸着し、フォトリソ・エッチングによって４９０μｍ角程度の正方形にパターニングする（図４（ｇ））。
このようにして第１の実施形態の薄膜トランジスタ装置を得る。 Finally, for example, Al or ITO is vapor-deposited as the pixel electrode 8 and patterned into a square of about 490 μm square by photolithography / etching (FIG. 4G).
In this way, the thin film transistor device of the first embodiment is obtained.

このような薄膜トランジスタ装置を用いて、液晶ディスプレイ、電子ペーパー等の画像表示素子を作製できる。例えば半導体層６に酸化物半導体、ゲート電極２、ソース電極４、ドレイン電極５、キャパシタ下部電極１０、キャパシタ上部電極１１にすべてＩＴＯ等の透明電極を用い、ゲート絶縁層３にＳｉＯ２ 、層間絶縁膜７にも透明なエポキシ樹脂やポリイミド樹脂を用いることにより、開口率の大きな液晶ディスプレイを作製できる。また、ソース電極４やドレイン電極５にＡｇペーストを用いることによって非透過性液晶ディスプレイの場合でも、ゲストホスト液晶ディスプレイや電子ペーパー等に用いることができる。 Using such a thin film transistor device, an image display element such as a liquid crystal display or electronic paper can be manufactured. For example, an oxide semiconductor is used for the semiconductor layer 6, a transparent electrode such as ITO is used for the gate electrode 2, the source electrode 4, the drain electrode 5, the capacitor lower electrode 10, and the capacitor upper electrode 11, and SiO 2 is used for the gate insulating layer 3. By using a transparent epoxy resin or polyimide resin for the film 7, a liquid crystal display with a large aperture ratio can be manufactured. Further, by using an Ag paste for the source electrode 4 and the drain electrode 5, even in the case of a non-transmissive liquid crystal display, it can be used for a guest-host liquid crystal display, electronic paper, or the like.

（第２の実施形態）
本発明の第２の実施形態に係わる薄膜トランジスタ装置を、図７及び図８に示す。図７は薄膜トランジスタアレイの１画素領域を示す平面配置図であり、図８は線Ｂ−Ｂ’に沿った断面図を示している。
本実施形態の薄膜トランジスタ装置６０が先の第１の実施形態に示した薄膜トランジスタ装置５０と異なる点は、その断面構造にある。平面配置は先の第１の実施形態に示した薄膜トランジスタ装置と同じで、薄膜トランジスタ６１とキャパシタ６２は隣接して別々に設けられている。
図８に示す通り本実施形態の薄膜トランジスタ装置６０では、絶縁基板１上にゲート電極２及びキャパシタ下部電極１０が同一面に形成され、その上がゲート絶縁膜３で覆われている。ゲート絶縁膜３の上に接してソース電極４、ドレイン電極５及びキャパシタ上部電極１１が形成され、そしてそれらの上部全面が半導体層６で覆われている。さらに半導体層６の上が層間絶縁層７で覆われ、その上に画素電極８が形成されている。画素電極８は、ビアホール９によってソース電極４と接続され、ビアホール１２によってキャパシタ上部電極１１と接続されている。
すなわち、半導体層６がソース電極４、ドレイン電極５及びキャパシタ上部電極１１の基板側に在るか、基板と反対側に在るかの点で第１の実施形態の薄膜トランジスタ装置と異なっている。
使用する材料や各パターンの形状は先の第１の実施形態の場合と同様なので説明は省略する。 (Second Embodiment)
A thin film transistor device according to a second embodiment of the present invention is shown in FIGS. FIG. 7 is a plan layout view showing one pixel region of the thin film transistor array, and FIG. 8 is a sectional view taken along line BB ′.
The thin film transistor device 60 of the present embodiment is different from the thin film transistor device 50 shown in the first embodiment in the cross-sectional structure. The planar arrangement is the same as that of the thin film transistor device shown in the first embodiment, and the thin film transistor 61 and the capacitor 62 are separately provided adjacent to each other.
As shown in FIG. 8, in the thin film transistor device 60 of this embodiment, the gate electrode 2 and the capacitor lower electrode 10 are formed on the same surface on the insulating substrate 1, and the top is covered with the gate insulating film 3. A source electrode 4, a drain electrode 5 and a capacitor upper electrode 11 are formed on and in contact with the gate insulating film 3, and the entire upper surface thereof is covered with a semiconductor layer 6. Further, the upper surface of the semiconductor layer 6 is covered with an interlayer insulating layer 7, and a pixel electrode 8 is formed thereon. The pixel electrode 8 is connected to the source electrode 4 by a via hole 9 and is connected to the capacitor upper electrode 11 by a via hole 12.
In other words, the semiconductor layer 6 is different from the thin film transistor device of the first embodiment in that the semiconductor layer 6 is on the substrate side of the source electrode 4, the drain electrode 5 and the capacitor upper electrode 11 or on the opposite side of the substrate.
Since the material used and the shape of each pattern are the same as those in the first embodiment, description thereof is omitted.

次に、本実施形態の薄膜トランジスタ装置の製造方法について、図９及び図１０の断面工程図を用いて説明する。先の第１の実施形態に係わる薄膜トランジスタ装置の製造方法と異なる点は、半導体層６を形成する順序である。また、各層の形成方法にも若干の別法を採用する。
すなわち、絶縁基板１として、例えば厚さ１２５μｍのポリエチレンナフタレート（ＰＥＮ）を用意し、Ａｌを全面にスパッタ成膜した後フォトリソおよびエッチングによって所定の位置にリング状のゲート電極２と長方形のキャパシタ下部電極１０を形成する（図９（ａ）参照）。例えばＡｌ膜の厚さは１００ｎｍ、ゲート電極２の外径は１６０μｍ、内径は８０μｍ、キャパシタ下部電極のサイズは２２５μｍ×３７５μｍ程度にすることができるが、サイズは使用目的に合わせて適宜変更可能である。なお、この時ゲート配線およびキャパシタ配線も同時に形成しておく。 Next, a method for manufacturing the thin film transistor device of this embodiment will be described with reference to cross-sectional process diagrams of FIGS. The difference from the method of manufacturing the thin film transistor device according to the first embodiment is the order in which the semiconductor layers 6 are formed. Also, some other methods are adopted for forming each layer.
That is, for example, a polyethylene naphthalate (PEN) having a thickness of 125 μm is prepared as the insulating substrate 1, Al is sputtered on the entire surface, and then a ring-shaped gate electrode 2 and a rectangular capacitor lower portion are formed at predetermined positions by photolithography and etching. The electrode 10 is formed (see FIG. 9A). For example, the thickness of the Al film is 100 nm, the outer diameter of the gate electrode 2 is 160 μm, the inner diameter is 80 μm, and the size of the capacitor lower electrode can be about 225 μm × 375 μm, but the size can be appropriately changed according to the purpose of use. is there. At this time, the gate wiring and the capacitor wiring are also formed at the same time.

次に、スピンコートによってゲート絶縁膜３となるポリビニルフェノール溶液を塗布して焼成する（図９（ｂ）参照）。厚さは１μｍ程度が適する。
次に、ソース電極４、ドレイン電極５、キャパシタ上部電極１１をスクリーン印刷と焼成によって形成する（図９（ｃ）参照）。各電極にはＡｇペーストやＮｉペーストを使用することができる。厚さは１０μｍ程度、ソース電極４は直径１００μｍ程度の円形、ドレイン電極５は外形２００μｍ、内径１４０μｍ程度のリング状、キャパシタ上部電極１１は２００μｍ×３５０μｍ程度の長方形とする。なお、この時ドレイン配線も同時に形成しておく。 Next, a polyvinyl phenol solution to be the gate insulating film 3 is applied by spin coating and baked (see FIG. 9B). A thickness of about 1 μm is suitable.
Next, the source electrode 4, the drain electrode 5, and the capacitor upper electrode 11 are formed by screen printing and firing (see FIG. 9C). Ag paste or Ni paste can be used for each electrode. The source electrode 4 has a circular shape with a diameter of about 100 μm, the drain electrode 5 has a ring shape with an outer diameter of 200 μm and an inner diameter of about 140 μm, and the capacitor upper electrode 11 has a rectangular shape with a size of about 200 μm × 350 μm. At this time, the drain wiring is also formed at the same time.

そして、次にポリチオフェン溶液をスピンコートによって塗布し、焼成によって半導体層６を全面にわたって形成する（図４（ｄ））。
さらに、エポキシ樹脂を塗布・焼成することにより層間絶縁膜７を形成する（図１０（ｅ）参照）。厚さは１００μｍ程度とする。
次に、ＵＶ−ＹＡＧレーザによって層間絶縁膜７及び半導体層６に直径５０μｍのビアホール９，１２を形成し（図１０（ｆ）参照）、ドクターブレードによってＡｇペーストを埋め込んだ後、焼成する（図１０（ｇ）参照）。ここで、表面を軽く削って平らにしておくのが好ましい。 Next, a polythiophene solution is applied by spin coating, and the semiconductor layer 6 is formed over the entire surface by baking (FIG. 4D).
Further, an interlayer insulating film 7 is formed by applying and baking an epoxy resin (see FIG. 10E). The thickness is about 100 μm.
Next, via holes 9 and 12 having a diameter of 50 μm are formed in the interlayer insulating film 7 and the semiconductor layer 6 by the UV-YAG laser (see FIG. 10F), and the Ag paste is buried by a doctor blade, followed by firing (see FIG. 10). 10 (g)). Here, it is preferable to make the surface lightly flattened.

最後に、画素電極８として例えばＡｌやＩＴＯを蒸着し、フォトリソ・エッチングによって４９０μｍ角程度の正方形にパターニングする（図１０（ｈ）参照）。
このようにして第２の実施形態の薄膜トランジスタ装置６０を得る。 Finally, for example, Al or ITO is vapor-deposited as the pixel electrode 8 and patterned into a square of about 490 μm square by photolithography / etching (see FIG. 10H).
In this way, the thin film transistor device 60 of the second embodiment is obtained.

（第３の実施形態）
本発明の第３の実施形態に係わる薄膜トランジスタ装置を、図１１及び図１２に示す。図１１は薄膜トランジスタアレイの１画素領域を示す平面配置図であり、図１２は線Ｃ−Ｃ’に沿った断面図を示している。
本実施形態の薄膜トランジスタ装置７０が先の第１の実施形態に示した薄膜トランジスタ装置５０又は第２の実施形態に示した薄膜トランジスタ装置６０と異なる点は、その平面配置構造にある。断面構造は先の第２の実施形態に示した薄膜トランジスタ装置６０と同じである。 (Third embodiment)
A thin film transistor device according to a third embodiment of the present invention is shown in FIGS. FIG. 11 is a plan layout view showing one pixel region of the thin film transistor array, and FIG. 12 is a cross-sectional view taken along line CC ′.
The thin film transistor device 70 of this embodiment is different from the thin film transistor device 50 shown in the previous first embodiment or the thin film transistor device 60 shown in the second embodiment in its planar arrangement structure. The cross-sectional structure is the same as that of the thin film transistor device 60 shown in the second embodiment.

図１１に示す通り本実施形態の薄膜トランジスタ装置７０では、画素電極８の中央部にソース電極４とドレイン電極５が櫛状に噛み合って配置されており、ソース電極４とドレイン電極５の間隙を埋めるようにゲート電極２が形成されていて、薄膜トランジスタ５１を形成している。ソース電極４の中央にはビアホール９が設けてある。ソース電極４とゲート電極２は、それぞれドレイン配線５’及びゲート配線２’に接続されている。
また、画素電極８の薄膜トランジスタ５１に隣接した部分にはキャパシタ５２が形成されている。キャパシタ５２にはキャパシタ上部電極１１が有り、中央にビアホール１２が設けてある。キャパシタ上部電極１１は、キャパシタ配線１０’に接続されている。
これらドレイン配線５’、ゲート配線２’及びキャパシタ配線１０’は、複数の画素領域を結ぶように延長されている。 As shown in FIG. 11, in the thin film transistor device 70 of this embodiment, the source electrode 4 and the drain electrode 5 are arranged in a comb shape at the center of the pixel electrode 8 and fill the gap between the source electrode 4 and the drain electrode 5. Thus, the gate electrode 2 is formed, and the thin film transistor 51 is formed. A via hole 9 is provided in the center of the source electrode 4. The source electrode 4 and the gate electrode 2 are connected to the drain wiring 5 ′ and the gate wiring 2 ′, respectively.
A capacitor 52 is formed in a portion of the pixel electrode 8 adjacent to the thin film transistor 51. The capacitor 52 has a capacitor upper electrode 11 and a via hole 12 in the center. The capacitor upper electrode 11 is connected to the capacitor wiring 10 ′.
The drain wiring 5 ′, the gate wiring 2 ′ and the capacitor wiring 10 ′ are extended so as to connect a plurality of pixel regions.

図１２に示す断面構造は、先に図８に示した第２の実施形態と同様なので説明は省略する。
また、各パターンの形状が異なるだけで、製造方法は先の第１の実施形態や第２の実施形態の製造工程が利用できるので、説明は省略する。 The sectional structure shown in FIG. 12 is the same as that of the second embodiment shown in FIG.
Moreover, since the manufacturing method can use the manufacturing process of the first embodiment or the second embodiment, only the shape of each pattern is different, the description is omitted.

薄膜トランジスタ装置の平面配置をこのように構成することにより、ソース電極とドレイン電極の対向する部分を大きくとることができるので、高性能な薄膜トランジスタを得ることができる。
さらに、平面視的配置において、キャパシタがトランジスタに隣接した別の位置に孤立パターンとして配置され、かつ前記キャパシタ下部電極が該キャパシタ上部電極よりも大きくかつキャパシタ上部電極を包含するように形成してある。このためキャパシタ下部電極１０の電位をＴＦＴがオフ状態になる電位にしておけば、半導体層６を経由してキャパシタ上部電極１１に流れ込もうとする電流はキャパシタ下部電極１０の電位によって遮断され、ＴＦＴがオフの時の画素電極の電位を正常に保つことができる。
このため、キャパシタは他の電極や配線の影響を受けることが無く、しかも必要な大容量を確保できるので、キャパシタとして高い性能を発揮することができる。 By configuring the planar arrangement of the thin film transistor device in this manner, a portion where the source electrode and the drain electrode are opposed to each other can be increased, so that a high-performance thin film transistor can be obtained.
Further, in a plan view arrangement, the capacitor is arranged as an isolated pattern at another position adjacent to the transistor, and the capacitor lower electrode is larger than the capacitor upper electrode and includes the capacitor upper electrode. . For this reason, if the potential of the capacitor lower electrode 10 is set to a potential at which the TFT is turned off, a current that flows into the capacitor upper electrode 11 via the semiconductor layer 6 is blocked by the potential of the capacitor lower electrode 10. The potential of the pixel electrode when the TFT is off can be kept normal.
For this reason, the capacitor is not affected by other electrodes and wirings, and a necessary large capacity can be secured, so that high performance as a capacitor can be exhibited.

図１３は、本発明の薄膜トランジスタアレイ８０の平面構成の一例を示す図である。本発明の薄膜トランジスタアレイ８０は、絶縁基板上に前記本発明の第１の実施形態の薄膜トランジスタ装置５０がマトリクス状に複数個配列されてなり、これら複数個の薄膜トランジスタ装置５０をゲート配線２’、ソース・ドレイン配線５’及びキャパシタ配線１０’によって電気的に接続したものである。第１の実施形態の薄膜トランジスタ装置５０が第２の実施形態の薄膜トランジスタ装置６０に代わっても配置は同様になる。
また、図１４は本発明の薄膜トランジスタディスプレイの１種である液晶ディスプレイ９０を示す断面構成図である。本発明の液晶ディスプレイ９０は、前記の薄膜トランジスタアレイ８０と透明基板１３と対向電極１４からなる対向基板８１とが、平面視略矩形枠状のシール材（図示省略）によって貼り合わされ、このシール材によって囲まれた領域内に液晶層１５が封入されたものである。
本発明の液晶ディスプレイ９０は、本発明の薄膜トランジスタ装置を使用しているので、画像が安定しており、しかも薄くて軽量なものが安価に提供される利点がある。
また、図１５は本発明の薄膜トランジスタディスプレイの他の例である電気泳動ディスプレイ９１を示す断面構成図である。本発明の電気泳動ディスプレイ９１は、前記第２に実施形態の薄膜トランジスタ装置を装備した薄膜トランジスタアレイ８０と、電気泳動カプセル１６を含む透明基板１３と対向電極１４からなる対向基板８２とが貼り合わされたものである。 FIG. 13 is a diagram showing an example of a planar configuration of the thin film transistor array 80 of the present invention. A thin film transistor array 80 according to the present invention includes a plurality of thin film transistor devices 50 according to the first embodiment of the present invention arranged in a matrix on an insulating substrate. -It is electrically connected by the drain wiring 5 'and the capacitor wiring 10'. The arrangement is the same even if the thin film transistor device 50 of the first embodiment replaces the thin film transistor device 60 of the second embodiment.
FIG. 14 is a sectional view showing a liquid crystal display 90 which is a kind of thin film transistor display of the present invention. In the liquid crystal display 90 of the present invention, the thin film transistor array 80, the transparent substrate 13, and the counter substrate 81 including the counter electrode 14 are bonded together by a sealing material (not shown) having a substantially rectangular frame shape in plan view. The liquid crystal layer 15 is sealed in the enclosed region.
Since the liquid crystal display 90 of the present invention uses the thin film transistor device of the present invention, there is an advantage that an image is stable, and a thin and lightweight display is provided at low cost.
FIG. 15 is a sectional view showing an electrophoretic display 91 which is another example of the thin film transistor display of the present invention. The electrophoretic display 91 according to the present invention includes a thin film transistor array 80 equipped with the thin film transistor device of the second embodiment, a transparent substrate 13 including the electrophoretic capsules 16, and a counter substrate 82 formed of a counter electrode 14. It is.

（実施例１）
図３及び図４に示す工程図に従って、図１及び図２に示す構造の第１の実施形態の薄膜トランジスタ装置を作成した。
基板１として厚さ１２５μｍのポリエチレンナフタレート（ＰＥＮ）を用意し、Ａｌをスパッタ成膜した後フォトリソおよびエッチングによってリング状のゲート電極２と長方形のキャパシタ下部電極１０を作製した（図３（ａ）参照）。厚さは１００ｎｍ、ゲート電極２の外径は１６０μｍ、内径は８０μｍ、キャパシタ下部電極１０のサイズは２２５μｍ×３７５μｍとした。なお、ゲート配線２’およびキャパシタ配線１０’も同時に作製した。 (Example 1)
The thin film transistor device according to the first embodiment having the structure shown in FIGS. 1 and 2 was prepared according to the process diagrams shown in FIGS.
Polyethylene naphthalate (PEN) with a thickness of 125 μm was prepared as the substrate 1, and after sputtering Al, a ring-shaped gate electrode 2 and a rectangular capacitor lower electrode 10 were fabricated by photolithography and etching (FIG. 3A). reference). The thickness was 100 nm, the outer diameter of the gate electrode 2 was 160 μm, the inner diameter was 80 μm, and the size of the capacitor lower electrode 10 was 225 μm × 375 μm. A gate wiring 2 ′ and a capacitor wiring 10 ′ were also produced at the same time.

次に、スパッタによってゲート絶縁膜３のＳｉＯ２ と半導体層６のＩｎＧａＺｎＯ４ を成膜した（図３（ｂ）参照）。厚さはそれぞれ５００ｎｍおよび２００ｎｍとした。
ここで、ソース電極４、ドレイン電極５、キャパシタ上部電極１１をスクリーン印刷によって形成した（図３（ｃ）参照）。厚さは１０μｍ、ソース電極４は直径１００μｍの円形、ドレイン電極５は外形２００μｍ、内径１４０μｍのリング状、キャパシタ上部電極１１は２００μｍ×３５０μｍの長方形とした。なお、ソース・ドレイン配線５’も同時に形成した。 Next, SiO 2 of the gate insulating film 3 and InGaZnO 4 of the semiconductor layer 6 were formed by sputtering (see FIG. 3B). The thicknesses were 500 nm and 200 nm, respectively.
Here, the source electrode 4, the drain electrode 5, and the capacitor upper electrode 11 were formed by screen printing (see FIG. 3C). The thickness was 10 μm, the source electrode 4 was a circle having a diameter of 100 μm, the drain electrode 5 was a ring shape having an outer diameter of 200 μm and an inner diameter of 140 μm, and the capacitor upper electrode 11 was a rectangle of 200 μm × 350 μm. The source / drain wiring 5 ′ was also formed at the same time.

さらに、層間絶縁膜７としてエポキシ樹脂を塗布・焼成により形成した（図３（ｄ）参照）。厚さは１００μｍとした。
ついで、ＵＶ−ＹＡＧレーザによって層間絶縁膜７に直径５０μｍの孔を形成し（図４（ｅ）参照）、ドクターブレードによってＡｇペーストを埋め込み焼成した（図４（ｆ）参照）。ここで、表面を軽く削って平らにした。
最後に、画素電極８としてＡｌを蒸着し、フォトリソ・エッチングによって４９０μｍ角の正方形にパターニングした（図４（ｇ）参照）。 Further, an epoxy resin was formed as an interlayer insulating film 7 by coating and baking (see FIG. 3D). The thickness was 100 μm.
Next, a hole having a diameter of 50 μm was formed in the interlayer insulating film 7 by a UV-YAG laser (see FIG. 4E), and Ag paste was embedded and fired by a doctor blade (see FIG. 4F). Here, the surface was lightly shaved and flattened.
Finally, Al was vapor-deposited as the pixel electrode 8 and patterned into a 490 μm square by photolithography etching (see FIG. 4G).

このようにして作製した薄膜トランジスタ装置を用いた薄膜トランジスタアレイを使用して、図１４に示す構造のゲストホスト液晶パネルを作製し、動作することを確認した。なお、この薄膜トランジスタ装置はｎチャネル特性を示すので、キャパシタ配線には負の電位を印加して電流の流入を抑えた。   Using the thin film transistor array using the thin film transistor device thus produced, a guest-host liquid crystal panel having the structure shown in FIG. 14 was produced and confirmed to operate. Since this thin film transistor device exhibits n-channel characteristics, a negative potential is applied to the capacitor wiring to suppress inflow of current.

（実施例２）
図９及び図１０に示す工程図に従って、図７及び図８に示す構造の第２の実施形態の薄膜トランジスタ装置を作成した。
基板１として、厚さ１２５μｍのポリエチレンナフタレート（ＰＥＮ）を用意し、Ａｌをスパッタ成膜した後フォトリソおよびエッチングによってリング状のゲート電極２と長方形のキャパシタ下部電極１０を作製した（図９（ａ）参照）。厚さは１００ｎｍ、ゲート電極２の外径は１６０μｍ、内径は８０μｍ、キャパシタ下部電極１０のサイズは２２５μｍ×３７５μｍとした。なお、ゲート配線２‘およびキャパシタ配線１０’も同時に作製した。 (Example 2)
A thin film transistor device according to the second embodiment having the structure shown in FIGS. 7 and 8 was produced according to the process charts shown in FIGS.
A 125 μm-thick polyethylene naphthalate (PEN) was prepared as the substrate 1, and after sputtering Al, a ring-shaped gate electrode 2 and a rectangular capacitor lower electrode 10 were fabricated by photolithography and etching (FIG. 9A). )reference). The thickness was 100 nm, the outer diameter of the gate electrode 2 was 160 μm, the inner diameter was 80 μm, and the size of the capacitor lower electrode 10 was 225 μm × 375 μm. A gate wiring 2 ′ and a capacitor wiring 10 ′ were also produced at the same time.

次に、ポリビニルフェノール溶液をスピンコートし、焼成してゲート絶縁膜３とした（図９（ｂ）参照）。厚さは１μｍとした。
ここで、ソース電極４、ドレイン電極５、キャパシタ上部電極１１をスクリーン印刷によって形成した（図９（ｃ）参照）。厚さは１０μｍ、ソース電極４は直径１００μｍの円形、ドレイン電極５は外形２００μｍ、内径１４０μｍのリング状とし、キャパシタ上部電極１１は２００μｍ×３５０μｍの長方形とした。なお、ソース・ドレイン配線５’も同時に形成した。
そして、ポリチオフェン溶液をスピンコートによって塗布し、焼成によって半導体層６とした（図９（ｄ）参照）。 Next, a polyvinylphenol solution was spin-coated and baked to form the gate insulating film 3 (see FIG. 9B). The thickness was 1 μm.
Here, the source electrode 4, the drain electrode 5, and the capacitor upper electrode 11 were formed by screen printing (see FIG. 9C). The thickness was 10 μm, the source electrode 4 was a circle having a diameter of 100 μm, the drain electrode 5 was a ring shape having an outer diameter of 200 μm and an inner diameter of 140 μm, and the capacitor upper electrode 11 was a rectangle of 200 μm × 350 μm. The source / drain wiring 5 ′ was also formed at the same time.
And the polythiophene solution was apply | coated by spin coating, and it was set as the semiconductor layer 6 by baking (refer FIG.9 (d)).

さらに、層間絶縁膜７としてエポキシを塗布・焼成により形成した（図１０（ｅ）参照）。厚さは１００μｍとした。
ついで、ＵＶ−ＹＡＧレーザによって層間絶縁膜７に直径５０μｍの孔を形成し、ドクターブレードによってＡｇペーストを埋め込み、焼成した（図１０（ｆ），（ｇ）参照）。ここで、表面を軽く削って平らにした。
最後に、画素電極８としてＡｌを蒸着し、フォトリソ・エッチングによって４９０μｍ角の正方形にパターニングした（図１０（ｈ）参照）。 Furthermore, an epoxy was formed as the interlayer insulating film 7 by coating and baking (see FIG. 10E). The thickness was 100 μm.
Next, a hole having a diameter of 50 μm was formed in the interlayer insulating film 7 by a UV-YAG laser, and an Ag paste was embedded by a doctor blade and baked (see FIGS. 10F and 10G). Here, the surface was lightly shaved and flattened.
Finally, Al was deposited as the pixel electrode 8 and patterned into a 490 μm square by photolithography etching (see FIG. 10H).

このようにして作製した薄膜トランジスタ装置を用いた薄膜トランジスタアレイを使用して、図１５に示す構造の電子泳動パネルとし、これを組み込んで電子ペーパーを作製し、動作することを確認した。なお、この薄膜トランジスタ装置はｐチャネル特性を示すので、キャパシタ配線には正の電位を印加して電流の流入を抑えた。   Using the thin film transistor array using the thin film transistor device thus manufactured, an electrophoretic panel having the structure shown in FIG. 15 was assembled, and an electronic paper was manufactured and confirmed to operate. Since this thin film transistor device exhibits p-channel characteristics, a positive potential was applied to the capacitor wiring to suppress current inflow.

本発明の第１の実施形態に係わる薄膜トランジスタ装置の平面配置を示す図である。It is a figure which shows the plane arrangement | positioning of the thin-film transistor apparatus concerning the 1st Embodiment of this invention. 図１の線Ａ−Ａ’に沿った断面構造を示す図である。It is a figure which shows the cross-sectional structure along line A-A 'of FIG. 図１の薄膜トランジスタ装置の製造工程を示す断面工程図である。FIG. 3 is a cross-sectional process diagram illustrating a manufacturing process of the thin film transistor device of FIG. 1. 図３に続く断面工程図である。FIG. 4 is a sectional process diagram subsequent to FIG. 3; スクリーン印刷後の形状の一例を説明する図である。It is a figure explaining an example of the shape after screen printing. スクリーン印刷後の形状の他の例を説明する図である。It is a figure explaining the other example of the shape after screen printing. 本発明の第２の実施形態に係わる薄膜トランジスタ装置の平面配置を示す図である。It is a figure which shows the plane arrangement | positioning of the thin-film transistor apparatus concerning the 2nd Embodiment of this invention. 図７の線Ｂ−Ｂ’に沿った断面構造を示す図である。FIG. 8 is a diagram showing a cross-sectional structure along line B-B ′ in FIG. 7. 図７の薄膜トランジスタ装置の製造工程を示す断面工程図である。FIG. 8 is a cross-sectional process diagram illustrating a manufacturing process of the thin film transistor device of FIG. 7. 図９に続く断面工程図である。FIG. 10 is a sectional process diagram subsequent to FIG. 9; 本発明の第３の実施形態に係わる薄膜トランジスタ装置の平面配置を示す図である。It is a figure which shows the planar arrangement | positioning of the thin-film transistor apparatus concerning the 3rd Embodiment of this invention. 図１１の線Ｃ−Ｃ’に沿った断面構造を示す図である。It is a figure which shows the cross-sectional structure along line C-C 'of FIG. 本発明の薄膜トランジスタアレイの平面構造を説明する図である。It is a figure explaining the planar structure of the thin-film transistor array of this invention. 本発明の薄膜トランジスタディスプレイ一例の断面構造を説明する図である。It is a figure explaining the cross-section of an example of the thin-film transistor display of this invention. 本発明の他の薄膜トランジスタディスプレイの断面構造を説明する図である。It is a figure explaining the cross-section of the other thin-film transistor display of this invention. 従来の薄膜トランジスタの平面配置の一例を説明する図である。It is a figure explaining an example of the plane arrangement of the conventional thin-film transistor. 図１６の線Ｄ−Ｄ’に沿った断面図である。FIG. 17 is a cross-sectional view taken along line D-D ′ of FIG. 16. 従来の薄膜トランジスタの他の平面配置を説明する図である。It is a figure explaining other plane arrangement of the conventional thin-film transistor.

符号の説明Explanation of symbols

１・・・・・・絶縁基板、２・・・・・・ゲート電極、２’・・・・・・ゲート配線、３・・・・・・ゲート絶縁膜、４・・・・・・ソース電極、５・・・・・・ドレイン電極、５’・・・・・・ソース・ドレイン配線、６・・・・・・半導体層、６’・・・・・・ドーピング層、７・・・・・・層間絶縁膜、８・・・・・・画素電極、９，１２・・・・・・ビアホール、１０・・・・・・キャパシタ下部電極、１０’・・・・・・キャパシタ配線、１１・・・・・・キャパシタ上部電極、１３・・・・・・透明基板、１４・・・・・・対向電極、１５・・・・・・液晶、１６・・・・・・電気泳動カプセル、５０，６０，７０・・・・・・薄膜トランジスタ装置、５１・・・・・・薄膜トランジスタ、５２・・・・・・キャパシタ、８０・・・・・・薄膜トランジスタアレイ、８１，８２・・・・・・対向基板、９０，９１・・・・・・薄膜トランジスタディスプレイ、５０１・・・・・・ソース電極、５０２・・・・・・ゲート電極、５０３・・・・・・ドレイン電極、５０４・・・・・・半導体層
1 .... Insulating substrate, 2 .... Gate electrode, 2 '... Gate wiring, 3 .... Gate insulating film, 4 .... Source Electrode, 5... Drain electrode, 5 '... Source / drain wiring, 6 ... Semiconductor layer, 6' ... Doping layer, 7 ... ... Interlayer insulation film, 8 ... Pixel electrode, 9, 12, ... Via hole, 10 ... Lower capacitor electrode, 10 '... Capacitor wiring, 11 .... Capacitor upper electrode, 13 .... Transparent substrate, 14 .... Counter electrode, 15 .... Liquid crystal, 16 .... Electrophoresis capsule , 50, 60, 70... Thin film transistor device, 51... Thin film transistor, 52. .. Thin film transistor array, 81, 82... Counter substrate, 90, 91... Thin film transistor display, 501... Source electrode, 502.・ ・ ・ ・ ・ ・ Drain electrode, 504 ・ ・ ・ ・ ・ ・ Semiconductor layer

Claims (11)

絶縁基板上に形成されたゲート電極およびキャパシタ下部電極とを有し、その上に形成されたゲート絶縁膜を介して半導体層が配置されており、該半導体層上に接してソース電極、ドレイン電極およびキャパシタ上部電極とを有し、さらにその上に形成された層間絶縁膜を介して画素電極を有する薄膜トランジスタ装置であって、
平面視的配置において、前記ソース電極が孤立島パターンをなし、前記ドレイン電極が該ソース電極を取り囲むように配置されており、さらに前記ゲート電極が該ソース電極とドレイン電極の間隙を埋める位置に配置されてなり、
かつ前記層間絶縁膜中のビアホールによって画素電極とソース電極間および画素電極とキャパシタ上部電極間が接続されていることを特徴とする薄膜トランジスタ装置。 A gate electrode and a capacitor lower electrode formed on an insulating substrate, and a semiconductor layer is disposed via a gate insulating film formed thereon, and a source electrode and a drain electrode are in contact with the semiconductor layer And a capacitor upper electrode, and further having a pixel electrode through an interlayer insulating film formed thereon,
In a plan view arrangement, the source electrode has an isolated island pattern, the drain electrode is arranged so as to surround the source electrode, and the gate electrode is arranged at a position filling the gap between the source electrode and the drain electrode. Being
And a pixel electrode and a source electrode and a pixel electrode and a capacitor upper electrode are connected by a via hole in the interlayer insulating film. 平面視的配置において、前記ドレイン電極及びソース電極が前記キャパシタ電極と離れた位置に配置されてなることを特徴とする請求項１に記載の薄膜トランジスタ装置。   2. The thin film transistor device according to claim 1, wherein the drain electrode and the source electrode are arranged at positions separated from the capacitor electrode in a planar view. 3. 平面視的配置において、前記ソース電極が円形であって、前記ドレイン電極が等幅リング状であり、かつそれらの中心が一致していることを特徴とする請求項１または請求項２に記載の薄膜トランジスタ装置。   3. The planar view arrangement, wherein the source electrode is circular, the drain electrode is a uniform ring shape, and their centers coincide with each other. Thin film transistor device. 平面視的配置において、前記キャパシタ上部電極が孤立島パターンであり、かつ前記キャパシタ下部電極が該キャパシタ上部電極よりも大きくかつキャパシタ上部電極を包含するように形成されてなることを特徴とする請求項１から請求項３のいずれか１項に記載の薄膜トランジスタ装置。   2. The planar view arrangement, wherein the capacitor upper electrode has an isolated island pattern, and the capacitor lower electrode is formed to be larger than the capacitor upper electrode and include the capacitor upper electrode. The thin film transistor device according to any one of claims 1 to 3. 前記半導体層が、酸化物半導体または有機半導体であることを特徴とする請求項１から請求項４のいずれか１項に記載の薄膜トランジスタ装置。   The thin film transistor device according to claim 1, wherein the semiconductor layer is an oxide semiconductor or an organic semiconductor. 前記半導体層が前記基板の全面にわたって一面で形成されてなることを特徴とする請求項１から請求項５のいずれか１項に記載の薄膜トランジスタ装置。   The thin film transistor device according to claim 1, wherein the semiconductor layer is formed over the entire surface of the substrate. 絶縁基板上に前記請求項１から請求項６のいずれか１項に記載の薄膜トランジスタ装置がマトリクス状に複数個配列されてなり、これら複数個の薄膜トランジスタ装置がゲート配線、ソース・ドレイン配線及びキャパシタ配線によって電気的に接続されてなることを特徴とする薄膜トランジスタアレイ。   A plurality of the thin film transistor devices according to any one of claims 1 to 6 are arranged in a matrix on an insulating substrate, and the plurality of thin film transistor devices includes a gate wiring, a source / drain wiring, and a capacitor wiring. A thin film transistor array, wherein the thin film transistor array is electrically connected to each other. 前記請求項７に記載の薄膜トランジスタアレイと対向基板とが、平面視略矩形枠状のシール材によって貼り合わされ、このシール材によって囲まれた領域内に液晶層もしくは電気泳動カプセルが封入されてなることを特徴とする薄膜トランジスタディスプレイ。   The thin film transistor array according to claim 7 and the counter substrate are bonded together by a sealing material having a substantially rectangular frame shape in plan view, and a liquid crystal layer or an electrophoretic capsule is enclosed in a region surrounded by the sealing material. A thin film transistor display. 絶縁基板上に、導電膜からなるゲート電極およびキャパシタ下部電極を形成し、その上にゲート絶縁膜を形成し、次いでゲート絶縁膜上に半導体層、ソース電極、ドレイン電極、キャパシタ上部電極を形成し（半導体層と、ソース電極、ドレイン電極、キャパシタ上部電極との形成順序は、どちらが先でも良い）、その上に絶縁膜を形成した後、該層間絶縁膜の所定位置にビアホールを形成し、該ビアホール中に導体層を形成し、さらに前記ビアホールを含む層間絶縁膜上に画素電極を形成する工程とを少なくとも有する請求項１から請求項６のいずれか１項に記載の薄膜トランジスタ装置の製造方法。   A gate electrode made of a conductive film and a capacitor lower electrode are formed on an insulating substrate, a gate insulating film is formed thereon, and then a semiconductor layer, a source electrode, a drain electrode, and a capacitor upper electrode are formed on the gate insulating film. (The semiconductor layer, the source electrode, the drain electrode, and the capacitor upper electrode may be formed in any order.) After an insulating film is formed thereon, a via hole is formed at a predetermined position of the interlayer insulating film. The method of manufacturing a thin film transistor device according to claim 1, further comprising: forming a conductor layer in the via hole, and further forming a pixel electrode on the interlayer insulating film including the via hole. 前記ソース電極、ドレイン電極およびキャパシタ上部電極を形成する工程に、少なくとも印刷工程を含むことを特徴とする請求項９に記載の薄膜トランジスタ装置の製造方法。   10. The method of manufacturing a thin film transistor device according to claim 9, wherein the step of forming the source electrode, the drain electrode, and the capacitor upper electrode includes at least a printing step. 前記ビアホール中に導体層を形成する工程に、少なくとも印刷工程を含むことを特徴とする請求項９または請求項１０に記載の薄膜トランジスタ装置の製造方法。
The method for manufacturing a thin film transistor device according to claim 9 or 10, wherein the step of forming a conductor layer in the via hole includes at least a printing step.
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