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Abstract
【課題】 各表示画素毎にメモリ部を配置した表示装置において、メモリ部の誤動作や、消費電力を低減させる。
【解決手段】 複数の表示画素と、
前記各表示画素に映像データを印加する映像線と、
前記各表示画素に走査電圧を印加する走査線とを有する表示パネルを備える表示装置であって、
前記各表示画素は、前記映像データを記憶するメモリ部と、
画素電極と、
前記メモリ部に記憶された映像データに応じて、前記画素電極に、第１の映像電圧または前記第１の映像電圧とは異なる第２の映像電圧を選択して印加するスイッチ部とを有する。
【選択図】 図２
【解決手段】 複数の表示画素と、
前記各表示画素に映像データを印加する映像線と、
前記各表示画素に走査電圧を印加する走査線とを有する表示パネルを備える表示装置であって、
前記各表示画素は、前記映像データを記憶するメモリ部と、
画素電極と、
前記メモリ部に記憶された映像データに応じて、前記画素電極に、第１の映像電圧または前記第１の映像電圧とは異なる第２の映像電圧を選択して印加するスイッチ部とを有する。
【選択図】 図２
Description
本発明は、液晶表示装置や、ＥＬ表示装置などの表示装置に係り、特に、各表示画素毎にメモリを配置した表示装置に関する。
液晶表示パネル内の各表示画素にメモリを配置し、当該メモリに表示データを記憶しておき、外部からの入力信号がない場合でも、液晶表示パネルに画像が表示できる、低消費電力で、高機能の液晶表示装置が知られている。（下記、特許文献１参照）
図１１は、従来の液晶表示パネルの１表示画素構成を示す等価回路図であり、前述の特許文献１に記載された１表示画素構成を示す等価回路図である。
同図において、第１のインバータ回路（ＩＮＶ１）と、第２のインバータ回路（ＩＮＶ２）は、メモリ部を構成する。
制御線（Ｌ１）が、Ｈｉｇｈレベル（以下、Ｈレベル）でｎ型ＭＯＳトランジスタ（以下、単に、ｎ型トランジスタという）（ＴＲ６）がオンの状態の時に、走査線（ゲート線ともいう）（Ｇ）に選択走査電圧が印加されると、ｎ型トランジスタ（ＴＲ１）がオン、ｐ型ＭＯＳトランジスタ（以下、単に、ｐ型トランジスタという）（ＴＲ２）がオフとなり、ノード１（ｎｏｄｅ１）に、映像線（Ｄ）に印加されるデータ（「１」か「０」）が書き込まれる。
次に、走査線（Ｇ）に非選択走査電圧が印加されると、ｎ型トランジスタ（ＴＲ１）がオフ、ｐ型トランジスタ（ＴＲ２）がオンとなり、ノード１（ｎｏｄｅ１）に書き込まれたデータが、第１のインバータ回路（ＩＮＶ１）と第２のインバータ回路（ＩＮＶ２）とから成るメモリ部に保持される。
例えば、前述の図１１に示す構成において、ノーマリホワイトの液晶表示パネルの場合、ノード１（ｎｏｄｅ１）に「１」（ノード２（ｎｏｄｅ２）は「０」）が書き込まれたときに「黒」、ノード１（ｎｏｄｅ１）に「０」（ノード２（ｎｏｄｅ２）は「１」）が書き込まれた時に「白」となる。
図１１は、従来の液晶表示パネルの１表示画素構成を示す等価回路図であり、前述の特許文献１に記載された１表示画素構成を示す等価回路図である。
同図において、第１のインバータ回路（ＩＮＶ１）と、第２のインバータ回路（ＩＮＶ２）は、メモリ部を構成する。
制御線（Ｌ１）が、Ｈｉｇｈレベル（以下、Ｈレベル）でｎ型ＭＯＳトランジスタ（以下、単に、ｎ型トランジスタという）（ＴＲ６）がオンの状態の時に、走査線（ゲート線ともいう）（Ｇ）に選択走査電圧が印加されると、ｎ型トランジスタ（ＴＲ１）がオン、ｐ型ＭＯＳトランジスタ（以下、単に、ｐ型トランジスタという）（ＴＲ２）がオフとなり、ノード１（ｎｏｄｅ１）に、映像線（Ｄ）に印加されるデータ（「１」か「０」）が書き込まれる。
次に、走査線（Ｇ）に非選択走査電圧が印加されると、ｎ型トランジスタ（ＴＲ１）がオフ、ｐ型トランジスタ（ＴＲ２）がオンとなり、ノード１（ｎｏｄｅ１）に書き込まれたデータが、第１のインバータ回路（ＩＮＶ１）と第２のインバータ回路（ＩＮＶ２）とから成るメモリ部に保持される。
例えば、前述の図１１に示す構成において、ノーマリホワイトの液晶表示パネルの場合、ノード１（ｎｏｄｅ１）に「１」（ノード２（ｎｏｄｅ２）は「０」）が書き込まれたときに「黒」、ノード１（ｎｏｄｅ１）に「０」（ノード２（ｎｏｄｅ２）は「１」）が書き込まれた時に「白」となる。
なお、本願発明に関連する先行技術文献としては以下のものがある。
特開２００３−１０８０３１号公報
前述の図１１において、制御線（Ｌ１）と、制御線（Ｌ２）には、逆極性の制御電圧が印加される。
また、図１１に示す構成では、液晶表示パネルの交流駆動方法としてコモン反転駆動方法が採用されており、画素電極に正極性の映像電圧を印加する場合には、制御線（Ｌ１）にＨレベル、制御線（Ｌ２）にＬｏｗレベル（以下、Ｌレベル）を印加して、トランジスタ（ＴＲ６）をオン、トランジスタ（ＴＲ７）をオフとし、また、画素電極に負極性の映像電圧を印加する場合には、制御線（Ｌ１）にＬレベル、制御線（Ｌ２）にＨレベルを印加して、トランジスタ（ＴＲ６）をオフ、トランジスタ（ＴＲ７）をオンとする。
そのため、図１１に示す構成において、制御線（Ｌ１）と制御線（Ｌ２）に印加する制御電圧の極性を変化させて、画素電極に印加する映像電圧の極性を変化させたときに、第１のインバータ回路（ＩＮＶ１）、あるいは第２のインバータ回路（ＩＮＶ２）を通して一斉に表示画素部に映像電圧が書き込まれる。
即ち、画素電極に印加する映像電圧の極性を変化させたときに、インバータ回路（ＩＮＶ１）、あるいはインバータ回路（ＩＮＶ２）を通して、保持容量（Ｃａｄｄ）へ充電電流が流れる、あるいは、保持容量（Ｃａｄｄ）から放電電流が流れる。
このように、保持容量（Ｃａｄｄ）への充電電流、あるいは、保持容量（Ｃａｄｄ）からの放電電流が、一斉に流れることにより、消費電力が増加するばかりか、ノイズが発生し、メモリ部が誤動作を起こす虞があるという問題点があった。
本発明は、前記従来技術の問題点を解決するためになされたものであり、本発明の目的は、各表示画素毎にメモリ部を配置した表示装置において、メモリ部の誤動作や、消費電力を低減させることが可能となる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかにする。
また、図１１に示す構成では、液晶表示パネルの交流駆動方法としてコモン反転駆動方法が採用されており、画素電極に正極性の映像電圧を印加する場合には、制御線（Ｌ１）にＨレベル、制御線（Ｌ２）にＬｏｗレベル（以下、Ｌレベル）を印加して、トランジスタ（ＴＲ６）をオン、トランジスタ（ＴＲ７）をオフとし、また、画素電極に負極性の映像電圧を印加する場合には、制御線（Ｌ１）にＬレベル、制御線（Ｌ２）にＨレベルを印加して、トランジスタ（ＴＲ６）をオフ、トランジスタ（ＴＲ７）をオンとする。
そのため、図１１に示す構成において、制御線（Ｌ１）と制御線（Ｌ２）に印加する制御電圧の極性を変化させて、画素電極に印加する映像電圧の極性を変化させたときに、第１のインバータ回路（ＩＮＶ１）、あるいは第２のインバータ回路（ＩＮＶ２）を通して一斉に表示画素部に映像電圧が書き込まれる。
即ち、画素電極に印加する映像電圧の極性を変化させたときに、インバータ回路（ＩＮＶ１）、あるいはインバータ回路（ＩＮＶ２）を通して、保持容量（Ｃａｄｄ）へ充電電流が流れる、あるいは、保持容量（Ｃａｄｄ）から放電電流が流れる。
このように、保持容量（Ｃａｄｄ）への充電電流、あるいは、保持容量（Ｃａｄｄ）からの放電電流が、一斉に流れることにより、消費電力が増加するばかりか、ノイズが発生し、メモリ部が誤動作を起こす虞があるという問題点があった。
本発明は、前記従来技術の問題点を解決するためになされたものであり、本発明の目的は、各表示画素毎にメモリ部を配置した表示装置において、メモリ部の誤動作や、消費電力を低減させることが可能となる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかにする。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記の通りである。
（１）、複数の表示画素と、
前記各表示画素に映像データを印加する映像線と、
前記各表示画素に走査電圧を印加する走査線とを有する表示パネルを備える表示装置であって、
前記各表示画素は、前記映像データを記憶するメモリ部と、
画素電極と、
前記メモリ部に記憶された映像データに応じて、前記画素電極に、第１の映像電圧または前記第１の映像電圧とは異なる第２の映像電圧を選択して印加するスイッチ部とを有する。
（２）、（１）において、前記画素電極と対向する共通電極を有し、
前記共通電極には前記第１の映像電圧が印加される。
（３）、（２）において、前記第１の映像電圧の大きさと前記第２の映像電圧の大きさとが所定の周期で互いに入れ替わる。
（４）、（１）から（３）の何れかにおいて、前記メモリ部に記憶された映像データの保持状態において、前記メモリ部は、入力端子が第１のノードに接続され、出力端子が第２のノードに接続される第１のインバータ回路と、
入力端子が第２のノードに接続され、出力端子が第１のノードに接続される第２のインバータ回路とで構成される。
（５）、（４）において、前記走査線に非選択走査電圧が印加された時にオフ、選択走査電圧が印加された時にオンとなり、前記映像線に印加される映像データを前記第１のノードに印加する第１のスイッチング素子と、
前記第１のノードと前記第２のインバータ回路の出力端子との間に接続され、前記走査線に選択走査電圧が印加された時にオフ、非選択走査電圧が印加された時にオンとなる第２のスイッチング素子とを有する。
（６）、（４）または（５）において、前記スイッチ部は、前記第１のノードの電圧が第２の状態の時にオフ、第１の状態の時にオンとなり、前記画素電極に前記第１の映像電圧を印加する第３のスイッチング素子と、
前記第２のノードの電圧が第２の状態の時にオフ、前記第２のノードの電圧が第１の状態の時にオンとなり、前記画素電極に前記第２の映像電圧を印加する第４のスイッチング素子とで構成される。
（７）、（４）または（５）において、前記スイッチ部は、ゲートが前記第１のノードに接続され、第１の端子に前記第１の映像電圧が供給され、第２の端子が前記画素電極に接続された第３のスイッチング素子と、
ゲートが前記第２のノードに接続され、第１の端子に前記第２の映像電圧が供給され、第２の端子が前記画素電極に接続された第４のスイッチング素子とを有し、
前記第３のスイッチング素子の導電型と前記第４のスイッチング素子の導電型とが同じである。
（８）、（１）から（７）の何れかにおいて、前記映像線に映像データを供給する映像線シフトレジスタ回路と、
前記走査線に走査電圧を供給する走査線シフトレジスタ回路とを有する。
（９）、（８）において、前記各シフトレジスト回路は、前記表示パネルの前記メモリ部が形成されている基板と同一の基板に一体に形成される。
（１０）、（１）から（７）の何れかにおいて、前記映像線に映像データを供給する映像線アドレス回路と、
前記走査線に走査電圧を供給する走査線アドレス回路とを有する。
（１１）、（１０）において、前記各アドレス回路は、前記表示パネルの前記メモリ部が形成されている基板と同一の基板に一体に形成される。
（１２）、（１）から（１１）の何れかにおいて、前記第１の映像電圧を反転して前記第２の映像電圧を生成するインバータを有する。
（１３）、（１）から（１２）の何れかにおいて、Ｍ個の表示画素で、１つのサブピクセルを構成することを特徴とする請求項１から請求項１２のいずれか１項に記載の表示装置。
（１４）、（１３）において、１つのサブピクセルを構成する前記Ｍ個の表示画素のそれぞれの画素電極の面積が互いに異なる。
（１５）、（１４）において、前記映像データが、ｍ（ｍ≧２）ビットの映像データであり、
前記Ｍは、ｍであり、
１つのサブピクセルを構成する前記Ｍ個の表示画素のそれぞれの画素電極の面積は、実質的に１：２：．．．：２（ｍ−１）の比率で重み付けされている。
（１６）、（１３）から（１５）の何れかにおいて、前記１つのサブピクセルに映像データを印加する映像線は、ｊ（ｊ≧２）分割され、
ｊ分割された映像線により、１つのサブピクセルの中のｊ個の表示画素毎に、時分割で映像データが印加される。
（１７）、（１３）から（１６）の何れかにおいて、前記１つのサブピクセルに走査電圧を印加する走査線は、ｋ（ｋ≧２）分割され、
ｋ分割された走査線により、１つのサブピクセルの中の（Ｍ／ｋ）個の表示画素毎に、時分割で走査電圧が印加される。
（１８）、（１）から（１７）の何れかにおいて、前記表示装置は液晶表示装置である。
尚、以上に列記した構成はあくまで本発明の一例であり、本発明は、前記構成に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。
（１）、複数の表示画素と、
前記各表示画素に映像データを印加する映像線と、
前記各表示画素に走査電圧を印加する走査線とを有する表示パネルを備える表示装置であって、
前記各表示画素は、前記映像データを記憶するメモリ部と、
画素電極と、
前記メモリ部に記憶された映像データに応じて、前記画素電極に、第１の映像電圧または前記第１の映像電圧とは異なる第２の映像電圧を選択して印加するスイッチ部とを有する。
（２）、（１）において、前記画素電極と対向する共通電極を有し、
前記共通電極には前記第１の映像電圧が印加される。
（３）、（２）において、前記第１の映像電圧の大きさと前記第２の映像電圧の大きさとが所定の周期で互いに入れ替わる。
（４）、（１）から（３）の何れかにおいて、前記メモリ部に記憶された映像データの保持状態において、前記メモリ部は、入力端子が第１のノードに接続され、出力端子が第２のノードに接続される第１のインバータ回路と、
入力端子が第２のノードに接続され、出力端子が第１のノードに接続される第２のインバータ回路とで構成される。
（５）、（４）において、前記走査線に非選択走査電圧が印加された時にオフ、選択走査電圧が印加された時にオンとなり、前記映像線に印加される映像データを前記第１のノードに印加する第１のスイッチング素子と、
前記第１のノードと前記第２のインバータ回路の出力端子との間に接続され、前記走査線に選択走査電圧が印加された時にオフ、非選択走査電圧が印加された時にオンとなる第２のスイッチング素子とを有する。
（６）、（４）または（５）において、前記スイッチ部は、前記第１のノードの電圧が第２の状態の時にオフ、第１の状態の時にオンとなり、前記画素電極に前記第１の映像電圧を印加する第３のスイッチング素子と、
前記第２のノードの電圧が第２の状態の時にオフ、前記第２のノードの電圧が第１の状態の時にオンとなり、前記画素電極に前記第２の映像電圧を印加する第４のスイッチング素子とで構成される。
（７）、（４）または（５）において、前記スイッチ部は、ゲートが前記第１のノードに接続され、第１の端子に前記第１の映像電圧が供給され、第２の端子が前記画素電極に接続された第３のスイッチング素子と、
ゲートが前記第２のノードに接続され、第１の端子に前記第２の映像電圧が供給され、第２の端子が前記画素電極に接続された第４のスイッチング素子とを有し、
前記第３のスイッチング素子の導電型と前記第４のスイッチング素子の導電型とが同じである。
（８）、（１）から（７）の何れかにおいて、前記映像線に映像データを供給する映像線シフトレジスタ回路と、
前記走査線に走査電圧を供給する走査線シフトレジスタ回路とを有する。
（９）、（８）において、前記各シフトレジスト回路は、前記表示パネルの前記メモリ部が形成されている基板と同一の基板に一体に形成される。
（１０）、（１）から（７）の何れかにおいて、前記映像線に映像データを供給する映像線アドレス回路と、
前記走査線に走査電圧を供給する走査線アドレス回路とを有する。
（１１）、（１０）において、前記各アドレス回路は、前記表示パネルの前記メモリ部が形成されている基板と同一の基板に一体に形成される。
（１２）、（１）から（１１）の何れかにおいて、前記第１の映像電圧を反転して前記第２の映像電圧を生成するインバータを有する。
（１３）、（１）から（１２）の何れかにおいて、Ｍ個の表示画素で、１つのサブピクセルを構成することを特徴とする請求項１から請求項１２のいずれか１項に記載の表示装置。
（１４）、（１３）において、１つのサブピクセルを構成する前記Ｍ個の表示画素のそれぞれの画素電極の面積が互いに異なる。
（１５）、（１４）において、前記映像データが、ｍ（ｍ≧２）ビットの映像データであり、
前記Ｍは、ｍであり、
１つのサブピクセルを構成する前記Ｍ個の表示画素のそれぞれの画素電極の面積は、実質的に１：２：．．．：２（ｍ−１）の比率で重み付けされている。
（１６）、（１３）から（１５）の何れかにおいて、前記１つのサブピクセルに映像データを印加する映像線は、ｊ（ｊ≧２）分割され、
ｊ分割された映像線により、１つのサブピクセルの中のｊ個の表示画素毎に、時分割で映像データが印加される。
（１７）、（１３）から（１６）の何れかにおいて、前記１つのサブピクセルに走査電圧を印加する走査線は、ｋ（ｋ≧２）分割され、
ｋ分割された走査線により、１つのサブピクセルの中の（Ｍ／ｋ）個の表示画素毎に、時分割で走査電圧が印加される。
（１８）、（１）から（１７）の何れかにおいて、前記表示装置は液晶表示装置である。
尚、以上に列記した構成はあくまで本発明の一例であり、本発明は、前記構成に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。
本発明によれば、表示画素毎にメモリ部を配置した表示装置において、メモリ部の誤動作や、消費電力を低減させることが可能となる。
本発明によれば、表示画素毎にメモリ部を配置した表示装置において、メモリ部の誤動作や、消費電力を低減させることが可能となる。
以下、本発明を液晶表示装置に適用した実施例図面を参照して詳細に説明する。
なお、実施例を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
［実施例１］
図１は、本発明の実施例１の液晶表示装置の概略構成を示すブロック図である。
図１において、１００は表示部、１１０は水平シフトレジスタ回路（映像線シフトレジスタ回路ともいう）、１２０は垂直シフトレジスタ回路（走査線シフトレジスタ回路ともいう）、１０は表示画素である。
表示部１００は、マトリクス状に配置される複数個の表示画素１０と、各表示画素１０に表示データを供給する映像線（ドレイン線ともいう）Ｄ（Ｄ１，Ｄ２，Ｄ３，．．．，Ｄｎ）と、各表示画素１０に走査信号を供給する走査線（ゲート線ともいう）Ｇ（Ｇ１，Ｇ２，Ｇ３，．．．，Ｇｎ）とを有する。尚、ここでは映像線（Ｄ）がｎ本、走査線（Ｇ）がｎ本の場合を示しているが、映像線（Ｄ）の本数を走査線（Ｇ）の本数と異ならせても良い。
図２は、図１に示す表示画素１０の等価回路を示す図である。
同図において、第１のインバータ回路（ＩＮＶ１）と、第２のインバータ回路（ＩＮＶ２）は、メモリ部を構成する。
第１のインバータ回路（ＩＮＶ１）は、入力端子が第１のノード（ノード１ともいう）（ｎｏｄｅ１）に接続され、出力端子が第２のノード（ノード２ともいう）（ｎｏｄｅ２）に接続される。また、第２のインバータ回路（ＩＮＶ２）は、入力端子が第２のノード（ｎｏｄｅ２）に接続され、出力端子が第１のノード（ｎｏｄｅ１）に接続される。即ち、第１のインバータ回路（ＩＮＶ１）と第２のインバータ回路（ＩＮＶ２）とはリング状に接続される。尚、第２のインバータ回路（ＩＮＶ２）の出力端子はｐ型トランジスタ（ＴＲ２）を介して第１のインバータ回路（ＩＮＶ１）の入力端子と接続されているが、このｐ型トランジスタ（ＴＲ２）は通常の状態、すなわち、メモリ部が保持動作の状態の時はオンになっている。したがって、本明細書においては、メモリ部が保持動作の状態の時にオンになっているトランジスタを介して接続されている場合でも、「第１のインバータ回路（ＩＮＶ１）と第２のインバータ回路（ＩＮＶ２）とはリング状に接続される」と表現している。「第２のインバータ回路（ＩＮＶ２）の出力端子が第１のノード（ｎｏｄｅ１）に接続される。」という表現についても同様である。
なお、実施例を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
［実施例１］
図１は、本発明の実施例１の液晶表示装置の概略構成を示すブロック図である。
図１において、１００は表示部、１１０は水平シフトレジスタ回路（映像線シフトレジスタ回路ともいう）、１２０は垂直シフトレジスタ回路（走査線シフトレジスタ回路ともいう）、１０は表示画素である。
表示部１００は、マトリクス状に配置される複数個の表示画素１０と、各表示画素１０に表示データを供給する映像線（ドレイン線ともいう）Ｄ（Ｄ１，Ｄ２，Ｄ３，．．．，Ｄｎ）と、各表示画素１０に走査信号を供給する走査線（ゲート線ともいう）Ｇ（Ｇ１，Ｇ２，Ｇ３，．．．，Ｇｎ）とを有する。尚、ここでは映像線（Ｄ）がｎ本、走査線（Ｇ）がｎ本の場合を示しているが、映像線（Ｄ）の本数を走査線（Ｇ）の本数と異ならせても良い。
図２は、図１に示す表示画素１０の等価回路を示す図である。
同図において、第１のインバータ回路（ＩＮＶ１）と、第２のインバータ回路（ＩＮＶ２）は、メモリ部を構成する。
第１のインバータ回路（ＩＮＶ１）は、入力端子が第１のノード（ノード１ともいう）（ｎｏｄｅ１）に接続され、出力端子が第２のノード（ノード２ともいう）（ｎｏｄｅ２）に接続される。また、第２のインバータ回路（ＩＮＶ２）は、入力端子が第２のノード（ｎｏｄｅ２）に接続され、出力端子が第１のノード（ｎｏｄｅ１）に接続される。即ち、第１のインバータ回路（ＩＮＶ１）と第２のインバータ回路（ＩＮＶ２）とはリング状に接続される。尚、第２のインバータ回路（ＩＮＶ２）の出力端子はｐ型トランジスタ（ＴＲ２）を介して第１のインバータ回路（ＩＮＶ１）の入力端子と接続されているが、このｐ型トランジスタ（ＴＲ２）は通常の状態、すなわち、メモリ部が保持動作の状態の時はオンになっている。したがって、本明細書においては、メモリ部が保持動作の状態の時にオンになっているトランジスタを介して接続されている場合でも、「第１のインバータ回路（ＩＮＶ１）と第２のインバータ回路（ＩＮＶ２）とはリング状に接続される」と表現している。「第２のインバータ回路（ＩＮＶ２）の出力端子が第１のノード（ｎｏｄｅ１）に接続される。」という表現についても同様である。
ノード１（ｎｏｄｅ１）に、ｎ型トランジスタ（ＴＲ１；本発明の第１のスイッチング素子）のドレインと、ｐ型トランジスタ（ＴＲ２；本発明の第２のスイッチング素子）のドレインとが接続され、かつ、ｎ型トランジスタ（ＴＲ１）のゲートと、ｐ型トランジスタ（ＴＲ２）のゲートが走査線（Ｇ）に接続される。
したがって、走査線（Ｇ）に選択走査電圧（例えばＨレベル）が印加されると、ｎ型トランジスタ（ＴＲ１）がオン、ｐ型トランジスタ（ＴＲ２）がオフとなり、ノード１（ｎｏｄｅ１）に映像線（Ｄ）に印加されるデータ（「１」か「０」）が書き込まれる。すなわち、書き込み動作が行われる。
また、走査線（Ｇ）に非選択走査電圧（例えばＬレベル）が印加されると、ｎ型トランジスタ（ＴＲ１）がオフ、ｐ型トランジスタ（ＴＲ２）がオンとなり、ノード１（ｎｏｄｅ１）に書き込まれたデータ値が、第１のインバータ回路（ＩＮＶ１）と第２のインバータ回路（ＩＮＶ２）とから成るメモリ部に保持される。すなわち、保持動作が行われる。
ゲートが第１のノード（ｎｏｄｅ１）に接続されるｎ型トランジスタ（ＴＲ３；本発明の第３のスイッチング素子）は、第１のノード（ｎｏｄｅ１）の電圧がＨレベルの時にオンとなり、画素電極（ＩＴＯ１）に第１の映像電圧（ここでは、共通電極（ＩＴＯ２）に印加するＶＣＯＭの電圧）を印加する。
ゲートが第２のノード（ｎｏｄｅ２）に接続されるｎ型トランジスタ（ＴＲ４；本発明の第４のスイッチング素子）は、第２のノード（ｎｏｄｅ２）がＨレベルの時にオンとなり、画素電極（ＩＴＯ１）に第２の映像電圧（ここでは、共通電極（ＩＴＯ２）に印加するＶＣＯＭの電圧をインバータで反転したバーＶＣＯＭの電圧）を印加する。
尚、第１のノード（ｎｏｄｅ１）と第２のノード（ｎｏｄｅ２）との間の関係は、信号レベルが反転した関係にある。そして、ｎ型トランジスタ（ＴＲ３）はｎ型トランジスタ（ＴＲ４）と導電型が同じである。第１のノード（ｎｏｄｅ１）の電圧がＨレベルの時、第２のノード（ｎｏｄｅ２）の電圧はＬレベルであるため、ｎ型トランジスタ（ＴＲ３）がオン、ｎ型トランジスタ（ＴＲ４）はオフである。第１のノード（ｎｏｄｅ１）の電圧がＬレベルの時、第２のノード（ｎｏｄｅ２）の電圧はＨレベルであるため、ｎ型トランジスタ（ＴＲ３）がオフ、ｎ型トランジスタ（ＴＲ４）はオンである。
このように、スイッチ部（例えば同一導電型の２つのトランジスタ（ＴＲ３，ＴＲ４）で構成される）は、メモリ部に記憶されたデータ（映像線（Ｄ）からメモリ部に書き込まれたデータ）に応じて、第１の映像電圧または第２の映像電圧を選択して画素電極（ＩＴＯ１）に印加する。
画素電極（ＩＴＯ１）と、これに対向して配置される共通電極（コモン電極、対向電極ともいう）（ＩＴＯ２）との間に発生する電界によって、液晶（ＬＣ）が駆動される。尚、共通電極（ＩＴＯ２）は、画素電極（ＩＴＯ１）が形成された基板と同じ基板に形成されていても良いし、異なる基板に形成されていても良い。
したがって、走査線（Ｇ）に選択走査電圧（例えばＨレベル）が印加されると、ｎ型トランジスタ（ＴＲ１）がオン、ｐ型トランジスタ（ＴＲ２）がオフとなり、ノード１（ｎｏｄｅ１）に映像線（Ｄ）に印加されるデータ（「１」か「０」）が書き込まれる。すなわち、書き込み動作が行われる。
また、走査線（Ｇ）に非選択走査電圧（例えばＬレベル）が印加されると、ｎ型トランジスタ（ＴＲ１）がオフ、ｐ型トランジスタ（ＴＲ２）がオンとなり、ノード１（ｎｏｄｅ１）に書き込まれたデータ値が、第１のインバータ回路（ＩＮＶ１）と第２のインバータ回路（ＩＮＶ２）とから成るメモリ部に保持される。すなわち、保持動作が行われる。
ゲートが第１のノード（ｎｏｄｅ１）に接続されるｎ型トランジスタ（ＴＲ３；本発明の第３のスイッチング素子）は、第１のノード（ｎｏｄｅ１）の電圧がＨレベルの時にオンとなり、画素電極（ＩＴＯ１）に第１の映像電圧（ここでは、共通電極（ＩＴＯ２）に印加するＶＣＯＭの電圧）を印加する。
ゲートが第２のノード（ｎｏｄｅ２）に接続されるｎ型トランジスタ（ＴＲ４；本発明の第４のスイッチング素子）は、第２のノード（ｎｏｄｅ２）がＨレベルの時にオンとなり、画素電極（ＩＴＯ１）に第２の映像電圧（ここでは、共通電極（ＩＴＯ２）に印加するＶＣＯＭの電圧をインバータで反転したバーＶＣＯＭの電圧）を印加する。
尚、第１のノード（ｎｏｄｅ１）と第２のノード（ｎｏｄｅ２）との間の関係は、信号レベルが反転した関係にある。そして、ｎ型トランジスタ（ＴＲ３）はｎ型トランジスタ（ＴＲ４）と導電型が同じである。第１のノード（ｎｏｄｅ１）の電圧がＨレベルの時、第２のノード（ｎｏｄｅ２）の電圧はＬレベルであるため、ｎ型トランジスタ（ＴＲ３）がオン、ｎ型トランジスタ（ＴＲ４）はオフである。第１のノード（ｎｏｄｅ１）の電圧がＬレベルの時、第２のノード（ｎｏｄｅ２）の電圧はＨレベルであるため、ｎ型トランジスタ（ＴＲ３）がオフ、ｎ型トランジスタ（ＴＲ４）はオンである。
このように、スイッチ部（例えば同一導電型の２つのトランジスタ（ＴＲ３，ＴＲ４）で構成される）は、メモリ部に記憶されたデータ（映像線（Ｄ）からメモリ部に書き込まれたデータ）に応じて、第１の映像電圧または第２の映像電圧を選択して画素電極（ＩＴＯ１）に印加する。
画素電極（ＩＴＯ１）と、これに対向して配置される共通電極（コモン電極、対向電極ともいう）（ＩＴＯ２）との間に発生する電界によって、液晶（ＬＣ）が駆動される。尚、共通電極（ＩＴＯ２）は、画素電極（ＩＴＯ１）が形成された基板と同じ基板に形成されていても良いし、異なる基板に形成されていても良い。
インバータ回路（ＩＮＶ１，ＩＮＶ２）を構成するトランジスタ、および、ＴＲ１，ＴＲ２，ＴＲ３，ＴＲ４のトランジスタは、半導体層としてポリシリコンを用いた薄膜トランジスタで構成される。
図１中の水平シフトレジスタ回路１１０、垂直シフトレジスタ回路１２０は、液晶表示パネル内の回路であり、これらの回路は、インバータ回路（ＩＮＶ１，ＩＮＶ２）を構成するトランジスタ、および、ＴＲ１，ＴＲ２，ＴＲ３，ＴＲ４のトランジスタと同様、半導体層としてポリシリコンを用いた薄膜トランジスタで構成され、これらの薄膜トランジスタは、インバータ回路（ＩＮＶ１，ＩＮＶ２）を構成するトランジスタ等と同時に形成される。
本実施例では、垂直シフトレジスタ回路１２０から、１Ｈ期間（走査期間）毎に、順次各走査線（Ｇ）に対して、走査線選択信号が出力される。これにより、各走査線（Ｇ）にゲートが接続されるトランジスタ（ＴＲ１）がオン、トランジスタ（ＴＲ２）がオフとなる。
また、本実施例では、スイッチングトランジスタ（ＳＷ１〜ＳＷｎ）が、各映像線（Ｄ）毎に設けられる。このスイッチングトランジスタ（ＳＷ１〜ＳＷｎ）は、１Ｈ期間（走査期間）内に、水平シフトレジスタ回路１１０から出力されるＨレベルのシフト出力により、順次オンとなり、映像線（Ｄ）とデータ線（ｄａｔａ）とを接続する。
これにより、ノード１（ｎｏｄｅ１）に映像線（Ｄ）に印加されるデータ（「１」か「０」）が書き込まれ、表示部１００に画像が表示される。
また、走査線（Ｇ）に非選択走査電圧が印加されると、トランジスタ（ＴＲ１）がオフ、トランジスタ（ＴＲ２）がオンとなり、ノード１（ｎｏｄｅ１）に書き込まれたデータ値が、第１のインバータ回路（ＩＮＶ１）と第２のインバータ回路（ＩＮＶ２）とから成るメモリ部に保持される。これにより、画像入力がない期間内にも表示部１００に画像が表示される。
例えば、本実施例において、ノーマリホワイトの液晶表示パネルの場合、ノード１（ｎｏｄｅ１）に「１」（ノード２（ｎｏｄｅ２）は「０」）が書き込まれたときに「白」、ノード１（ｎｏｄｅ１）に「０」（ノード２（ｎｏｄｅ２）は「１」）が書き込まれた時に「黒」となる。
画像を書き換える必要がない場合には水平シフトレジスタ回路１１０や垂直シフトレジスタ回路１２０の動作を停止できるため、消費電力の低減が可能である。
図１中の水平シフトレジスタ回路１１０、垂直シフトレジスタ回路１２０は、液晶表示パネル内の回路であり、これらの回路は、インバータ回路（ＩＮＶ１，ＩＮＶ２）を構成するトランジスタ、および、ＴＲ１，ＴＲ２，ＴＲ３，ＴＲ４のトランジスタと同様、半導体層としてポリシリコンを用いた薄膜トランジスタで構成され、これらの薄膜トランジスタは、インバータ回路（ＩＮＶ１，ＩＮＶ２）を構成するトランジスタ等と同時に形成される。
本実施例では、垂直シフトレジスタ回路１２０から、１Ｈ期間（走査期間）毎に、順次各走査線（Ｇ）に対して、走査線選択信号が出力される。これにより、各走査線（Ｇ）にゲートが接続されるトランジスタ（ＴＲ１）がオン、トランジスタ（ＴＲ２）がオフとなる。
また、本実施例では、スイッチングトランジスタ（ＳＷ１〜ＳＷｎ）が、各映像線（Ｄ）毎に設けられる。このスイッチングトランジスタ（ＳＷ１〜ＳＷｎ）は、１Ｈ期間（走査期間）内に、水平シフトレジスタ回路１１０から出力されるＨレベルのシフト出力により、順次オンとなり、映像線（Ｄ）とデータ線（ｄａｔａ）とを接続する。
これにより、ノード１（ｎｏｄｅ１）に映像線（Ｄ）に印加されるデータ（「１」か「０」）が書き込まれ、表示部１００に画像が表示される。
また、走査線（Ｇ）に非選択走査電圧が印加されると、トランジスタ（ＴＲ１）がオフ、トランジスタ（ＴＲ２）がオンとなり、ノード１（ｎｏｄｅ１）に書き込まれたデータ値が、第１のインバータ回路（ＩＮＶ１）と第２のインバータ回路（ＩＮＶ２）とから成るメモリ部に保持される。これにより、画像入力がない期間内にも表示部１００に画像が表示される。
例えば、本実施例において、ノーマリホワイトの液晶表示パネルの場合、ノード１（ｎｏｄｅ１）に「１」（ノード２（ｎｏｄｅ２）は「０」）が書き込まれたときに「白」、ノード１（ｎｏｄｅ１）に「０」（ノード２（ｎｏｄｅ２）は「１」）が書き込まれた時に「黒」となる。
画像を書き換える必要がない場合には水平シフトレジスタ回路１１０や垂直シフトレジスタ回路１２０の動作を停止できるため、消費電力の低減が可能である。
本実施例においても、液晶表示パネルの交流駆動方法としてコモン反転駆動方法が採用される。本実施例では、図３に示すように、ＶＣＯＭの電圧（第１の映像電圧）と、ＶＣＯＭの電圧を反転したバーＶＣＯＭの電圧（第２の映像電圧）とを、コモン反転周期に応じて変化させるだけよい。ＶＣＯＭの電圧は、コモン反転周期に応じてＬレベル（例えば０Ｖ）とＨレベル（例えば５Ｖ）との間で反転する。バーＶＣＯＭの電圧は、ＶＣＯＭの電圧をインバータで反転して生成することができる。ＶＣＯＭの電圧がＬレベルの時、バーＶＣＯＭの電圧はＨレベルであり、ＶＣＯＭの電圧がＨレベルの時、バーＶＣＯＭの電圧はＬレベルである。すなわち、所定の周期でＶＣＯＭの電圧の大きさとバーＶＣＯＭの電圧の大きさとが互いに入れ替わる。
本実施例では、図１１に示す構成のように、画素電極に印加する映像電圧の極性を変化させたときに、インバータ回路（ＩＮＶ１）、あるいはインバータ回路（ＩＮＶ２）を通して、保持容量（Ｃａｄｄ）への充電電流、あるいは、保持容量（Ｃａｄｄ）からの放電電流が一斉に流れることがないので、ノイズが発生することによるメモリ部の誤動作や、消費電力を低減させることが可能となる。
さらに、本実施例では、図１１に示す保持容量（Ｃａｄｄ）が必要ないので、各表示画素の開口率を増加させることができる。また、保持容量（Ｃａｄｄ）が必要ないので、画素電極への書き込み負荷が小さいため、消費電力を低減することができる。
また、図１１に示す構成の場合には、メモリ部にデータを書き込む場合は、制御線（Ｌ１）が、Ｈレベルの時に限られていたが、本実施例では、データの書き込みと、コモン反転駆動方法の反転周期とをそれぞれ独立させることができるため、シンプルで汎用性の高い液晶表示装置を構成することができる。コモン反転周期をデータの書き込みと同期させる必要がないので、コモン反転の周期やタイミングは任意に設定が可能である。コモン反転周期は、例えば１フレーム毎、１ライン毎（走査期間毎）、複数ライン毎（複数走査期間毎）などに設定してもよいし、それ以外の任意の期間に設定してもよい。
本実施例では、図１１に示す構成のように、画素電極に印加する映像電圧の極性を変化させたときに、インバータ回路（ＩＮＶ１）、あるいはインバータ回路（ＩＮＶ２）を通して、保持容量（Ｃａｄｄ）への充電電流、あるいは、保持容量（Ｃａｄｄ）からの放電電流が一斉に流れることがないので、ノイズが発生することによるメモリ部の誤動作や、消費電力を低減させることが可能となる。
さらに、本実施例では、図１１に示す保持容量（Ｃａｄｄ）が必要ないので、各表示画素の開口率を増加させることができる。また、保持容量（Ｃａｄｄ）が必要ないので、画素電極への書き込み負荷が小さいため、消費電力を低減することができる。
また、図１１に示す構成の場合には、メモリ部にデータを書き込む場合は、制御線（Ｌ１）が、Ｈレベルの時に限られていたが、本実施例では、データの書き込みと、コモン反転駆動方法の反転周期とをそれぞれ独立させることができるため、シンプルで汎用性の高い液晶表示装置を構成することができる。コモン反転周期をデータの書き込みと同期させる必要がないので、コモン反転の周期やタイミングは任意に設定が可能である。コモン反転周期は、例えば１フレーム毎、１ライン毎（走査期間毎）、複数ライン毎（複数走査期間毎）などに設定してもよいし、それ以外の任意の期間に設定してもよい。
［実施例２］
図４は、本発明の実施例２の液晶表示装置の概略構成を示すブロック図である。
本実施例は、図１に示す水平シフトレジスタ回路１１０、および、垂直シフトレジスタ回路１２０に代えて、Ｘ−アドレス回路（映像線アドレス回路ともいう）２１０、および、Ｙ−アドレス回路（走査線アドレス回路ともいう）２２０を使用するものである。以下、本実施例について前述の実施例１との相違点を中心に説明する。
Ｘ−アドレス回路２１０、および、Ｙ−アドレス回路２２０は、ともに、ｎ型のＭＯＳトランジスタと、ｐ型のＭＯＳトランジスタの列で構成される。入力されるアドレスに対応して走査線（Ｇ）または映像線（Ｄ）が選択されるように、それぞれのトランジスタのゲートが所定のアドレス線に接続されている。
ＸＡＤ０Ｂ〜ＸＡＤ７Ｂは、ＸＡＤ０〜ＸＡＤ７の反転パルス、ＹＡＤ０Ｂ〜ＹＡＤ７Ｂは、ＹＡＤ０〜ＹＡＤ７の反転パルスであり、図４では、８ｂｉｔの例を示す。したがって、走査線（Ｇ）および映像線（Ｄ）は、それぞれｎ＝２８＝２５６本まで選択可能である。データは直接表示画素１０のメモリ部に入力される。
図５は、図４に示す表示画素１０の等価回路を示す図である。
図５に示す等価回路は、ｎ型トランジスタ（ＴＲ１）と直列に、ｎ型トランジスタ（ＴＲ５）が接続され、このｎ型トランジスタ（ＴＲ５）のゲートが、映像線（Ｄ）に接続され、ｎ型トランジスタ（ＴＲ５）のソースが、データ線（ｄａｔａ）に接続される点で、図２に示す等価回路と相違する。
図４は、本発明の実施例２の液晶表示装置の概略構成を示すブロック図である。
本実施例は、図１に示す水平シフトレジスタ回路１１０、および、垂直シフトレジスタ回路１２０に代えて、Ｘ−アドレス回路（映像線アドレス回路ともいう）２１０、および、Ｙ−アドレス回路（走査線アドレス回路ともいう）２２０を使用するものである。以下、本実施例について前述の実施例１との相違点を中心に説明する。
Ｘ−アドレス回路２１０、および、Ｙ−アドレス回路２２０は、ともに、ｎ型のＭＯＳトランジスタと、ｐ型のＭＯＳトランジスタの列で構成される。入力されるアドレスに対応して走査線（Ｇ）または映像線（Ｄ）が選択されるように、それぞれのトランジスタのゲートが所定のアドレス線に接続されている。
ＸＡＤ０Ｂ〜ＸＡＤ７Ｂは、ＸＡＤ０〜ＸＡＤ７の反転パルス、ＹＡＤ０Ｂ〜ＹＡＤ７Ｂは、ＹＡＤ０〜ＹＡＤ７の反転パルスであり、図４では、８ｂｉｔの例を示す。したがって、走査線（Ｇ）および映像線（Ｄ）は、それぞれｎ＝２８＝２５６本まで選択可能である。データは直接表示画素１０のメモリ部に入力される。
図５は、図４に示す表示画素１０の等価回路を示す図である。
図５に示す等価回路は、ｎ型トランジスタ（ＴＲ１）と直列に、ｎ型トランジスタ（ＴＲ５）が接続され、このｎ型トランジスタ（ＴＲ５）のゲートが、映像線（Ｄ）に接続され、ｎ型トランジスタ（ＴＲ５）のソースが、データ線（ｄａｔａ）に接続される点で、図２に示す等価回路と相違する。
本実施例では、Ｙ−アドレス回路２２０が、入力されるアドレス（ＹＡＤ０〜ＹＡＤ７，ＹＡＤ０Ｂ〜ＹＡＤ７Ｂ）により、所定の走査線（Ｇ）を選択し、当該選択した走査線（Ｇ）に選択走査電圧を出力する。それにより、当該選択された走査線（Ｇ）にゲートが接続されるｎ型トランジスタ（ＴＲ１）がオン、ｐ型トランジスタ（ＴＲ２）がオフとなる。
同時に、Ｘ−アドレス回路２１０が、入力されるアドレス（ＸＡＤ０〜ＸＡＤ７，ＸＡＤ０Ｂ〜ＸＡＤ７Ｂ）により、所定の映像線（Ｄ）を選択し、当該選択された映像線（Ｄ）にゲートが接続されるｎ型トランジスタ（ＴＲ５）がオンとなる。
これにより、当該選択された表示画素１０のノード１（ｎｏｄｅ１）にデータ線（ｄａｔａ）に印加されるデータ（「１」か「０」）が書き込まれ、画像入力がない期間内にも表示部１００に画像が表示される。
本実施例でも、共通電極（ＩＴＯ２）に印加するＶＣＯＭの電圧の反転周期と、データの書き込みとをそれぞれ独立させることができる。
そこで、図６に示すように、液晶表示パネル内部に、発振回路１５０と、分周回路１５１とから成る共通電圧生成回路を内蔵し、共通電極（ＩＴＯ２）に印加するＶＣＯＭの電圧を生成するようにしてもよい。バーＶＣＯＭの電圧は、ＶＣＯＭの電圧をインバータで反転することにより生成できる。
また、本実施例では、データの書き込みの時に、ＶＣＯＭの電圧がＨレベルなのか、Ｌレベルなのかを考慮する必要がなく、データの書き込みの時に、データとアドレスの入力だけでよいため、通常のＳＲＡＭメモリと同様の感覚で液晶表示パネルに画像を表示できる。したがって、画像のバッファメモリを兼ねることができ、画像メモリを削減することが可能である。
同時に、Ｘ−アドレス回路２１０が、入力されるアドレス（ＸＡＤ０〜ＸＡＤ７，ＸＡＤ０Ｂ〜ＸＡＤ７Ｂ）により、所定の映像線（Ｄ）を選択し、当該選択された映像線（Ｄ）にゲートが接続されるｎ型トランジスタ（ＴＲ５）がオンとなる。
これにより、当該選択された表示画素１０のノード１（ｎｏｄｅ１）にデータ線（ｄａｔａ）に印加されるデータ（「１」か「０」）が書き込まれ、画像入力がない期間内にも表示部１００に画像が表示される。
本実施例でも、共通電極（ＩＴＯ２）に印加するＶＣＯＭの電圧の反転周期と、データの書き込みとをそれぞれ独立させることができる。
そこで、図６に示すように、液晶表示パネル内部に、発振回路１５０と、分周回路１５１とから成る共通電圧生成回路を内蔵し、共通電極（ＩＴＯ２）に印加するＶＣＯＭの電圧を生成するようにしてもよい。バーＶＣＯＭの電圧は、ＶＣＯＭの電圧をインバータで反転することにより生成できる。
また、本実施例では、データの書き込みの時に、ＶＣＯＭの電圧がＨレベルなのか、Ｌレベルなのかを考慮する必要がなく、データの書き込みの時に、データとアドレスの入力だけでよいため、通常のＳＲＡＭメモリと同様の感覚で液晶表示パネルに画像を表示できる。したがって、画像のバッファメモリを兼ねることができ、画像メモリを削減することが可能である。
［実施例３］
図７は、本発明の実施例３の液晶表示装置の概略構成を示すブロック図である。
本実施例は、面積階調を採用した実施例であり、図８（ａ）に示すように、本実施例では、４つの表示画素（１１〜１４）で、１つのサブピクセル（Ｓｕｂｐｉｘ）を構成する。
ここで、図８（ｂ）に示すように、１つのサブピクセル（Ｓｕｂｐｉｘ）を構成する４つの表示画素（１１〜１４）では、画素電極（ＩＴＯ１）の面積に、所定の重み付けが成されている。
図８に示す例では、表示データは４ビットの表示データ（Ｄ０，Ｄ１，Ｄ２，Ｄ３）であり、４つの表示画素（１１〜１４）の画素電極（ＩＴＯ１）の面積は、実質的に１（＝２０）：２（＝２１）：４（＝２２）：８（＝２３）の比率とされる。
ここで、４ビットの表示データ（Ｄ０，Ｄ１，Ｄ２，Ｄ３）の中のＤ０のデータは表示画素１１に入力され、同様に、４ビットの表示データの中のＤ１のデータは表示画素１２に入力され、４ビットの表示データの中のＤ２のデータは表示画素１３に入力され、４ビットの表示データの中のＤ３のデータは表示画素１４に入力される。
図８に示す例では、４つの表示画素（１１〜１４）の等価回路は、図２に示す等価回路と同じであるので再度の説明は省略する。
また、図７に示すように、本実施例では、１つのサブピクセル（Ｓｕｂｐｉｘ）を構成する４つの表示画素（１１〜１４）にそれぞれ選択走査電圧、およびデータを入力するために、図１に示す１つの映像線（Ｄ）が、ＤａとＤｂの２つの映像線に分割されるとともに、図１に示す１つの走査線（Ｇ）が、ＧａとＧｂの２つの走査線に分割される。
さらに、水平シフトレジスタ回路１１０と、表示部１００との間にデータラッチ回路１３０が設けられる。
図７は、本発明の実施例３の液晶表示装置の概略構成を示すブロック図である。
本実施例は、面積階調を採用した実施例であり、図８（ａ）に示すように、本実施例では、４つの表示画素（１１〜１４）で、１つのサブピクセル（Ｓｕｂｐｉｘ）を構成する。
ここで、図８（ｂ）に示すように、１つのサブピクセル（Ｓｕｂｐｉｘ）を構成する４つの表示画素（１１〜１４）では、画素電極（ＩＴＯ１）の面積に、所定の重み付けが成されている。
図８に示す例では、表示データは４ビットの表示データ（Ｄ０，Ｄ１，Ｄ２，Ｄ３）であり、４つの表示画素（１１〜１４）の画素電極（ＩＴＯ１）の面積は、実質的に１（＝２０）：２（＝２１）：４（＝２２）：８（＝２３）の比率とされる。
ここで、４ビットの表示データ（Ｄ０，Ｄ１，Ｄ２，Ｄ３）の中のＤ０のデータは表示画素１１に入力され、同様に、４ビットの表示データの中のＤ１のデータは表示画素１２に入力され、４ビットの表示データの中のＤ２のデータは表示画素１３に入力され、４ビットの表示データの中のＤ３のデータは表示画素１４に入力される。
図８に示す例では、４つの表示画素（１１〜１４）の等価回路は、図２に示す等価回路と同じであるので再度の説明は省略する。
また、図７に示すように、本実施例では、１つのサブピクセル（Ｓｕｂｐｉｘ）を構成する４つの表示画素（１１〜１４）にそれぞれ選択走査電圧、およびデータを入力するために、図１に示す１つの映像線（Ｄ）が、ＤａとＤｂの２つの映像線に分割されるとともに、図１に示す１つの走査線（Ｇ）が、ＧａとＧｂの２つの走査線に分割される。
さらに、水平シフトレジスタ回路１１０と、表示部１００との間にデータラッチ回路１３０が設けられる。
図９は、図７に示す水平シフトレジスタ回路１１０と、データラッチ回路１３０の内部構成を示す回路図である。
水平シフトレジスタ回路１１０は、スタートパルス（ＨＩＮ）とクロック（ＨＣＫ）により動作する。
入力された４ビットの表示データ（Ｄ０，Ｄ１，Ｄ２，Ｄ３）は、水平シフトレジスタ回路１１０から出力されるＨレベルのシフト出力により、１Ｈ期間（走査期間）内に、順次データラッチ回路１３０にラッチされる。
データラッチ回路１３０にラッチされたデータは、２回に分けてメモリ部に入力される。それを制御するのが、ＨＣＯＮ１，ＨＣＯＮ２，ＶＣＯＮ１，ＶＣＯＮ２の制御信号である。
制御信号（ＨＣＯＮ１）がＨレベル、制御信号（ＨＣＯＮ２）がＬレベルのときに、ゲート回路（ＴＧ１，ＴＧ４）がオンとなり、データラッチ回路１３０から映像線（Ｄ１ａ〜Ｄｎａ）に、４ビットの表示データ（Ｄ０，Ｄ１，Ｄ２，Ｄ３）の中のＤ０のデータが出力され、また、映像線（Ｄ１ｂ〜Ｄｎｂ）に、４ビットの表示データ（Ｄ０，Ｄ１，Ｄ２，Ｄ３）の中のＤ１のデータが出力される。
これに同期して、制御信号（ＶＣＯＮ１）がＨレベル、制御信号（ＶＣＯＮ２）がＬレベルとなり、垂直シフトレジスタ回路１２０からの走査線選択信号がアンド回路（ＡＮＤ１）を介して走査線（Ｇ１ａ〜Ｇｎａ）のうちの１つに出力され、４ビットの表示データ（Ｄ０，Ｄ１，Ｄ２，Ｄ３）の中のＤ０のデータが表示画素１１に入力され、４ビットの表示データ（Ｄ０，Ｄ１，Ｄ２，Ｄ３）の中のＤ１のデータが表示画素１２に入力される。
また、制御信号（ＨＣＯＮ１）がＬレベル、制御信号（ＨＣＯＮ２）がＨレベルのときに、ゲート回路（ＴＧ２，ＴＧ３）がオンとなり、データラッチ回路１３０から映像線（Ｄ１ａ〜Ｄｎａ）に、４ビットの表示データ（Ｄ０，Ｄ１，Ｄ２，Ｄ３）の中のＤ３のデータが出力され、また、映像線（Ｄ１ｂ〜Ｄｎｂ）に、４ビットの表示データ（Ｄ０，Ｄ１，Ｄ２，Ｄ３）の中のＤ２のデータが出力される。
これに同期して、制御信号（ＶＣＯＮ１）がＬレベル、制御信号（ＶＣＯＮ２）がＨレベルとなり、垂直シフトレジスタ回路１２０からの走査線選択信号がアンド回路（ＡＮＤ２）を介して走査線（Ｇ１ｂ〜Ｇｎｂ）のうちの１つに出力され、４ビットの表示データ（Ｄ０，Ｄ１，Ｄ２，Ｄ３）の中のＤ３のデータが表示画素１４に入力され、４ビットの表示データ（Ｄ０，Ｄ１，Ｄ２，Ｄ３）の中のＤ２のデータが表示画素１３に入力される。
水平シフトレジスタ回路１１０は、スタートパルス（ＨＩＮ）とクロック（ＨＣＫ）により動作する。
入力された４ビットの表示データ（Ｄ０，Ｄ１，Ｄ２，Ｄ３）は、水平シフトレジスタ回路１１０から出力されるＨレベルのシフト出力により、１Ｈ期間（走査期間）内に、順次データラッチ回路１３０にラッチされる。
データラッチ回路１３０にラッチされたデータは、２回に分けてメモリ部に入力される。それを制御するのが、ＨＣＯＮ１，ＨＣＯＮ２，ＶＣＯＮ１，ＶＣＯＮ２の制御信号である。
制御信号（ＨＣＯＮ１）がＨレベル、制御信号（ＨＣＯＮ２）がＬレベルのときに、ゲート回路（ＴＧ１，ＴＧ４）がオンとなり、データラッチ回路１３０から映像線（Ｄ１ａ〜Ｄｎａ）に、４ビットの表示データ（Ｄ０，Ｄ１，Ｄ２，Ｄ３）の中のＤ０のデータが出力され、また、映像線（Ｄ１ｂ〜Ｄｎｂ）に、４ビットの表示データ（Ｄ０，Ｄ１，Ｄ２，Ｄ３）の中のＤ１のデータが出力される。
これに同期して、制御信号（ＶＣＯＮ１）がＨレベル、制御信号（ＶＣＯＮ２）がＬレベルとなり、垂直シフトレジスタ回路１２０からの走査線選択信号がアンド回路（ＡＮＤ１）を介して走査線（Ｇ１ａ〜Ｇｎａ）のうちの１つに出力され、４ビットの表示データ（Ｄ０，Ｄ１，Ｄ２，Ｄ３）の中のＤ０のデータが表示画素１１に入力され、４ビットの表示データ（Ｄ０，Ｄ１，Ｄ２，Ｄ３）の中のＤ１のデータが表示画素１２に入力される。
また、制御信号（ＨＣＯＮ１）がＬレベル、制御信号（ＨＣＯＮ２）がＨレベルのときに、ゲート回路（ＴＧ２，ＴＧ３）がオンとなり、データラッチ回路１３０から映像線（Ｄ１ａ〜Ｄｎａ）に、４ビットの表示データ（Ｄ０，Ｄ１，Ｄ２，Ｄ３）の中のＤ３のデータが出力され、また、映像線（Ｄ１ｂ〜Ｄｎｂ）に、４ビットの表示データ（Ｄ０，Ｄ１，Ｄ２，Ｄ３）の中のＤ２のデータが出力される。
これに同期して、制御信号（ＶＣＯＮ１）がＬレベル、制御信号（ＶＣＯＮ２）がＨレベルとなり、垂直シフトレジスタ回路１２０からの走査線選択信号がアンド回路（ＡＮＤ２）を介して走査線（Ｇ１ｂ〜Ｇｎｂ）のうちの１つに出力され、４ビットの表示データ（Ｄ０，Ｄ１，Ｄ２，Ｄ３）の中のＤ３のデータが表示画素１４に入力され、４ビットの表示データ（Ｄ０，Ｄ１，Ｄ２，Ｄ３）の中のＤ２のデータが表示画素１３に入力される。
図１０に、本実施例の駆動タイミングチャートの一例を示す。
制御信号（ＨＣＯＮ１）がＨレベル、制御信号（ＶＣＯＮ１）がＨレベルの期間は、映像線（Ｄ１ａ〜Ｄｎａ）に、４ビットの表示データ（Ｄ０，Ｄ１，Ｄ２，Ｄ３）の中のＤ０のデータが出力され、映像線（Ｄ１ｂ〜Ｄｎｂ）に、４ビットの表示データ（Ｄ０，Ｄ１，Ｄ２，Ｄ３）の中のＤ１のデータが出力される。これらのデータは、１つのサブピクセル（Ｓｕｂｐｉｘ）を構成する４つの表示画素（１１〜１４）の中の表示画素１１と表示画素１２に入力される。
次に、制御信号（ＨＣＯＮ２）がＨレベル、制御信号（ＶＣＯＮ２）がＨレベルの期間は、映像線（Ｄ１ａ〜Ｄｎａ）に、４ビットの表示データ（Ｄ０，Ｄ１，Ｄ２，Ｄ３）の中のＤ３のデータが出力され、映像線（Ｄ１ｂ〜Ｄｎｂ）に、４ビットの表示データ（Ｄ０，Ｄ１，Ｄ２，Ｄ３）の中のＤ２のデータが出力される。これらのデータは、１つのサブピクセル（Ｓｕｂｐｉｘ）を構成する４つの表示画素（１１〜１４）の中の表示画素１４と表示画素１３に入力される。
前述のデータ転送処理は、前の１Ｈ期間の終わり（図１０では水平同期信号（ＨＳＹＮＣ）の立下り）から次に信号が入力されるまでのブランキング期間に行うことが好ましい。この場合、データ転送処理の後、すなわち、制御信号（ＨＣＯＮ，ＶＣＯＮ２）の立下りの後に、図示しないタイミングで次の信号（次の４ビットの表示データ（Ｄ０，Ｄ１，Ｄ２，Ｄ３））が入力され、水平シフトレジスタ回路１１０から出力されるＨレベルのシフト出力により、順次データラッチ回路１３０にラッチされる。
なお、前述の説明では、表示データが４ビットの場合ついて説明したが、表示データがｍ（ｍ≧２）ビットの場合は、１つのサブピクセル（Ｓｕｂｐｉｘ）を構成する表示画素の数は、ｍ個となり、その場合の、画素電極の面積の重み付けは、実質的に２０：２１：，．．．，：２（ｍ−１）の比率とすればよい。走査線（Ｇ）、映像線（Ｄ）の分割方法も適宜変更できる。例えば、ｍ＝６ビットの場合、映像線（Ｄ）を３分割にすることが好ましいが、走査線（Ｇ）を３分割にしてもよい。
また、前述の各実施例では、本発明を液晶表示装置に適用した場合について説明したが、本発明はこれに限定されるものではなく、本発明は、ＥＬ表示装置など（有機ＥＬ表示装置など）にも適用可能であることはいうまでもない。
実施例２で説明したアドレス回路を用いた実施例に対し、実施例３で説明した面積階調の実施例を適用することも可能である。この場合、４つの表示画素（１１〜１４）の等価回路は、図５に示す等価回路を用いることとなる。
前述の各実施例では、周辺回路（例えばシフトレジスタなどを有する駆動回路）を、表示パネルに内蔵（表示パネルの基板上に一体に形成）した場合について説明しているが、本発明はこれに限定されるものではなく、周辺回路の一部の機能を半導体チップを用いて構成しても良い。
前述の各実施例では、薄膜トランジスタとしてＭＯＳトランジスタを用いた場合について説明しているが、ＭＯＳトランジスタよりも広い概念であるＭＩＳトランジスタを用いても良い。
以上、本発明者によってなされた発明を、前記実施例に基づき具体的に説明したが、本発明は、前記実施例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
制御信号（ＨＣＯＮ１）がＨレベル、制御信号（ＶＣＯＮ１）がＨレベルの期間は、映像線（Ｄ１ａ〜Ｄｎａ）に、４ビットの表示データ（Ｄ０，Ｄ１，Ｄ２，Ｄ３）の中のＤ０のデータが出力され、映像線（Ｄ１ｂ〜Ｄｎｂ）に、４ビットの表示データ（Ｄ０，Ｄ１，Ｄ２，Ｄ３）の中のＤ１のデータが出力される。これらのデータは、１つのサブピクセル（Ｓｕｂｐｉｘ）を構成する４つの表示画素（１１〜１４）の中の表示画素１１と表示画素１２に入力される。
次に、制御信号（ＨＣＯＮ２）がＨレベル、制御信号（ＶＣＯＮ２）がＨレベルの期間は、映像線（Ｄ１ａ〜Ｄｎａ）に、４ビットの表示データ（Ｄ０，Ｄ１，Ｄ２，Ｄ３）の中のＤ３のデータが出力され、映像線（Ｄ１ｂ〜Ｄｎｂ）に、４ビットの表示データ（Ｄ０，Ｄ１，Ｄ２，Ｄ３）の中のＤ２のデータが出力される。これらのデータは、１つのサブピクセル（Ｓｕｂｐｉｘ）を構成する４つの表示画素（１１〜１４）の中の表示画素１４と表示画素１３に入力される。
前述のデータ転送処理は、前の１Ｈ期間の終わり（図１０では水平同期信号（ＨＳＹＮＣ）の立下り）から次に信号が入力されるまでのブランキング期間に行うことが好ましい。この場合、データ転送処理の後、すなわち、制御信号（ＨＣＯＮ，ＶＣＯＮ２）の立下りの後に、図示しないタイミングで次の信号（次の４ビットの表示データ（Ｄ０，Ｄ１，Ｄ２，Ｄ３））が入力され、水平シフトレジスタ回路１１０から出力されるＨレベルのシフト出力により、順次データラッチ回路１３０にラッチされる。
なお、前述の説明では、表示データが４ビットの場合ついて説明したが、表示データがｍ（ｍ≧２）ビットの場合は、１つのサブピクセル（Ｓｕｂｐｉｘ）を構成する表示画素の数は、ｍ個となり、その場合の、画素電極の面積の重み付けは、実質的に２０：２１：，．．．，：２（ｍ−１）の比率とすればよい。走査線（Ｇ）、映像線（Ｄ）の分割方法も適宜変更できる。例えば、ｍ＝６ビットの場合、映像線（Ｄ）を３分割にすることが好ましいが、走査線（Ｇ）を３分割にしてもよい。
また、前述の各実施例では、本発明を液晶表示装置に適用した場合について説明したが、本発明はこれに限定されるものではなく、本発明は、ＥＬ表示装置など（有機ＥＬ表示装置など）にも適用可能であることはいうまでもない。
実施例２で説明したアドレス回路を用いた実施例に対し、実施例３で説明した面積階調の実施例を適用することも可能である。この場合、４つの表示画素（１１〜１４）の等価回路は、図５に示す等価回路を用いることとなる。
前述の各実施例では、周辺回路（例えばシフトレジスタなどを有する駆動回路）を、表示パネルに内蔵（表示パネルの基板上に一体に形成）した場合について説明しているが、本発明はこれに限定されるものではなく、周辺回路の一部の機能を半導体チップを用いて構成しても良い。
前述の各実施例では、薄膜トランジスタとしてＭＯＳトランジスタを用いた場合について説明しているが、ＭＯＳトランジスタよりも広い概念であるＭＩＳトランジスタを用いても良い。
以上、本発明者によってなされた発明を、前記実施例に基づき具体的に説明したが、本発明は、前記実施例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
１０〜１４ 表示画素
１００ 表示部
１１０ 水平シフトレジスタ回路
１２０ 垂直シフトレジスタ回路
１３０ データラッチ回路
１５０ 発振回路
１５１ 分周回路
２１０ Ｘ−アドレス回路
２２０ Ｙ−アドレス回路
Ｄ，Ｄ１ａ〜Ｄｎａ，Ｄ１ｂ〜Ｄｎｂ 映像線（ドレイン線）
Ｇ，Ｇ１ａ〜Ｇｎａ，Ｇ１ｂ〜Ｇｎｂ 走査線（ゲート線）
ｄａｔａ データ線
Ｌ１，Ｌ２ 制御線
ＩＮＶ１，ＩＮＶ２ インバータ回路
ＴＧ１，ＴＧ２，ＴＧ３，ＴＧ４ ゲート回路
ｎｏｄｅ１，ｎｏｄｅ２ ノード
ＴＲ１，ＴＲ３，ＴＲ４，ＴＲ５，ＴＲ６，ＴＲ７ ｎ型ＭＯＳトランジスタ
ＴＲ２ ｐ型ＭＯＳトランジスタ
ＳＷ１〜ＳＷｎ スイッチングトランジスタ
ＩＴＯ１ 画素電極
ＩＴＯ２ 共通電極
ＣＬ 液晶
Ｃａｄｄ 保持容量
Ｓｕｂｐｉｘ サブピクセル
１００ 表示部
１１０ 水平シフトレジスタ回路
１２０ 垂直シフトレジスタ回路
１３０ データラッチ回路
１５０ 発振回路
１５１ 分周回路
２１０ Ｘ−アドレス回路
２２０ Ｙ−アドレス回路
Ｄ，Ｄ１ａ〜Ｄｎａ，Ｄ１ｂ〜Ｄｎｂ 映像線（ドレイン線）
Ｇ，Ｇ１ａ〜Ｇｎａ，Ｇ１ｂ〜Ｇｎｂ 走査線（ゲート線）
ｄａｔａ データ線
Ｌ１，Ｌ２ 制御線
ＩＮＶ１，ＩＮＶ２ インバータ回路
ＴＧ１，ＴＧ２，ＴＧ３，ＴＧ４ ゲート回路
ｎｏｄｅ１，ｎｏｄｅ２ ノード
ＴＲ１，ＴＲ３，ＴＲ４，ＴＲ５，ＴＲ６，ＴＲ７ ｎ型ＭＯＳトランジスタ
ＴＲ２ ｐ型ＭＯＳトランジスタ
ＳＷ１〜ＳＷｎ スイッチングトランジスタ
ＩＴＯ１ 画素電極
ＩＴＯ２ 共通電極
ＣＬ 液晶
Ｃａｄｄ 保持容量
Ｓｕｂｐｉｘ サブピクセル
Claims (18)
- 複数の表示画素と、
前記各表示画素に映像データを印加する映像線と、
前記各表示画素に走査電圧を印加する走査線とを有する表示パネルを備える表示装置であって、
前記各表示画素は、前記映像データを記憶するメモリ部と、
画素電極と、
前記メモリ部に記憶された映像データに応じて、前記画素電極に、第１の映像電圧または前記第１の映像電圧とは異なる第２の映像電圧を選択して印加するスイッチ部とを有することを特徴とする表示装置。 - 前記画素電極と対向する共通電極を有し、
前記共通電極には前記第１の映像電圧が印加されることを特徴とする請求項１に記載の表示装置。 - 前記第１の映像電圧の大きさと前記第２の映像電圧の大きさとが所定の周期で互いに入れ替わることを特徴とする請求項２に記載の表示装置。
- 前記メモリ部に記憶された映像データの保持状態において、前記メモリ部は、入力端子が第１のノードに接続され、出力端子が第２のノードに接続される第１のインバータ回路と、
入力端子が第２のノードに接続され、出力端子が第１のノードに接続される第２のインバータ回路とで構成されることを特徴とする請求項１から請求項３のいずれか１項に記載の表示装置。 - 前記走査線に非選択走査電圧が印加された時にオフ、選択走査電圧が印加された時にオンとなり、前記映像線に印加される映像データを前記第１のノードに印加する第１のスイッチング素子と、
前記第１のノードと前記第２のインバータ回路の出力端子との間に接続され、前記走査線に選択走査電圧が印加された時にオフ、非選択走査電圧が印加された時にオンとなる第２のスイッチング素子とを有することを特徴とする請求項４に記載の表示装置。 - 前記スイッチ部は、前記第１のノードの電圧が第２の状態の時にオフ、第１の状態の時にオンとなり、前記画素電極に前記第１の映像電圧を印加する第３のスイッチング素子と、
前記第２のノードの電圧が第２の状態の時にオフ、前記第２のノードの電圧が第１の状態の時にオンとなり、前記画素電極に前記第２の映像電圧を印加する第４のスイッチング素子とで構成されることを特徴とする請求項４または請求項５に記載の表示装置。 - 前記スイッチ部は、ゲートが前記第１のノードに接続され、第１の端子に前記第１の映像電圧が供給され、第２の端子が前記画素電極に接続された第３のスイッチング素子と、
ゲートが前記第２のノードに接続され、第１の端子に前記第２の映像電圧が供給され、第２の端子が前記画素電極に接続された第４のスイッチング素子とを有し、
前記第３のスイッチング素子の導電型と前記第４のスイッチング素子の導電型とが同じであることを特徴とする請求項４または請求項５に記載の表示装置。 - 前記映像線に映像データを供給する映像線シフトレジスタ回路と、
前記走査線に走査電圧を供給する走査線シフトレジスタ回路とを有することを特徴とする請求項１から請求項７のいずれか１項に記載の表示装置。 - 前記各シフトレジスト回路は、前記表示パネルの前記メモリ部が形成されている基板と同一の基板に一体に形成されることを特徴とする請求項８に記載の表示装置。
- 前記映像線に映像データを供給する映像線アドレス回路と、
前記走査線に走査電圧を供給する走査線アドレス回路とを有することを特徴とする請求項１から請求項７のいずれか１項に記載の表示装置。 - 前記各アドレス回路は、前記表示パネルの前記メモリ部が形成されている基板と同一の基板に一体に形成されることを特徴とする請求項１０に記載の表示装置。
- 前記第１の映像電圧を反転して前記第２の映像電圧を生成するインバータを有することを特徴とする請求項１から請求項１１のいずれか１項に記載の表示装置。
- Ｍ個の表示画素で、１つのサブピクセルを構成することを特徴とする請求項１から請求項１２のいずれか１項に記載の表示装置。
- １つのサブピクセルを構成する前記Ｍ個の表示画素のそれぞれの画素電極の面積が互いに異なることを特徴とする請求項１３に記載の表示装置。
- 前記映像データが、ｍ（ｍ≧２）ビットの映像データであり、
前記Ｍは、ｍであり、
１つのサブピクセルを構成する前記Ｍ個の表示画素のそれぞれの画素電極の面積は、実質的に１：２：．．．：２（ｍ−１）の比率で重み付けされていることを特徴とする請求項１４に記載の表示装置。 - 前記１つのサブピクセルに映像データを印加する映像線は、ｊ（ｊ≧２）分割され、
ｊ分割された映像線により、１つのサブピクセルの中のｊ個の表示画素毎に、時分割で映像データが印加されることを特徴とする請求項１３から請求項１５のいずれか１項に記載の表示装置。 - 前記１つのサブピクセルに走査電圧を印加する走査線は、ｋ（ｋ≧２）分割され、
ｋ分割された走査線により、１つのサブピクセルの中の（Ｍ／ｋ）個の表示画素毎に、時分割で走査電圧が印加されることを特徴とする請求項１３から請求項１６のいずれか１項に記載の表示装置。 - 前記表示装置は液晶表示装置であることを特徴とする請求項１から請求項１７のいずれか１項に記載の表示装置。
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