JP2006278884A - 半導体チップの実装方法、半導体チップ実装用スペーサ並びに半導体装置 - Google Patents
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Abstract
【課題】回路基板上への半導体チップの立体的な実装を可能にする半導体チップの実装方法、半導体チップ実装用スペーサ並びに半導体装置を提供する。
【解決手段】1つの面の外周部に中央部を囲むように複数のバンプ電極12が設けられている半導体チップ10を回路基板30上に実装するときに、中央部が開口されると共に所定の高さを有し、半導体チップ10の各バンプ電極12に対向する位置に上端面が露出された上下方向に延びる接続電極22を有すると共に該接続電極22の下端面にバンプ電極23が設けられている枠型のスペーサ20を回路基板30上に実装し、このスペーサ20の上面に露出している接続電極22のそれぞれに対してバンプ電極12を接続して、スペーサ20に半導体チップ10を実装する。
【選択図】図1
【解決手段】1つの面の外周部に中央部を囲むように複数のバンプ電極12が設けられている半導体チップ10を回路基板30上に実装するときに、中央部が開口されると共に所定の高さを有し、半導体チップ10の各バンプ電極12に対向する位置に上端面が露出された上下方向に延びる接続電極22を有すると共に該接続電極22の下端面にバンプ電極23が設けられている枠型のスペーサ20を回路基板30上に実装し、このスペーサ20の上面に露出している接続電極22のそれぞれに対してバンプ電極12を接続して、スペーサ20に半導体チップ10を実装する。
【選択図】図1
Description
本発明は、フリップチップ型の半導体チップを立体的に回路基板上に実装する半導体チップの実装方法、半導体チップ実装用スペーサ並びに半導体チップを実装した半導体装置に関するものである。
従来、回路基板上に種々の電子部品を配置する半導体装置において、その配置密度を高めることは、装置の小型化や薄型化に有効であるため、さまざまな工夫が行われている。
特に近年、回路基板の平面上だけでなく立体的に部品を配置実装する手段を用いる事例が多い。その事例として、半導体をフェイスアップ状態で積層実装しワイヤボンドで接続する工法や、基板内に部品を取り込む工法、基板に窪み(キャビティ)を形成し部品を埋め込む工法等が知られている。
例えば、特開2001−111232号公報(特許文献1)には、半導体集積回路装置や受動素子などの電子部品を高密度実装した携帯端末装置に適用して好適な電子部品実装多層基板及びその製造方法が開示されている。具体的には、シールド用の導電部材に対向して電子部品を実装した実装基板間に、中継ぎ用の層間配線部材を設け、この層間配線部材を挟んで実装基板を積層すると共に、その層間配線部材により実装基板間を電気的に接合するようにして、シールド付きの電子部品の実装面積を積層方向に立体的に増加できるようにしたものが開示されている。
特開2001−111232号公報
しかしながら、前述した従来の構造には下記の不足点がある。
・積層フェイスアップ実装ではワイヤ接続用のスペースや立体的スペースが必要で実装密度が低下することや、ワイヤの形状を高度に制御する技術を要する点、半導体同士の接合に専用フィルム等を用いる等の制約がある。
・基板内に部品を取り込むには部品自体の構造変更や基板製法の全面的な見直しが必要で技術的課題が多く、今だに現実的な工法ではない。当面コスト的にもかなり限定利用されると考えられる。
・キャビティ構造は基板のコスト上昇を招く点、部品接続用の半田印刷供給が困難なこと、封止手段による信頼性確保困難等の課題がある。
本発明は前記問題点に鑑みてなされたものであり、その目的とするところは、回路基板上へのフリップチップ型の半導体チップの立体的な実装を可能にする半導体チップの実装方法、半導体チップ実装用スペーサ、並びに半導体チップを実装した半導体装置を提供することである。
本発明は前記目的を達成するために、1つの面の外周部に中央部を囲むように複数のバンプ電極が設けられている半導体チップを回路基板上に実装する半導体チップの実装方法であって、中央部が開口されると共に所定の高さを有し、前記半導体チップの各バンプ電極に対向する位置に上端面が露出された上下方向に延びる接続電極を有すると共に該接続電極の下端面にバンプ電極が設けられている枠型のスペーサを前記回路基板上に実装する工程と、前記回路基板に実装されたスペーサの上面に露出している前記接続電極のそれぞれに対して前記バンプ電極を接続して、前記スペーサに前記半導体チップをフリップチップ実装する工程とを有する半導体チップの実装方法を提案する。
本発明の半導体チップの実装方法によれば、フリップチップ型の半導体チップのバンプ電極と回路基板との間に前記スペーサが配置されるので、回路基板表面上のスペーサに囲まれた領域に適正な空間を設けることができ、部品実装スペースの3次元的な活用を可能にする。これにより、低コストで且つ容易に、高密度な部品積層実装を行うことができる。
また、本発明は前記目的を達成するために、1つの面の外周部に中央部を囲むように複数のバンプ電極が設けられている半導体チップを回路基板上に実装するための半導体チップ実装用スペーサであって、中央部が開口されると共に所定の高さ及び所定の幅を有し、前記半導体チップのバンプ電極が形成されている底面外周縁部に対応する形状をなす電気的絶縁性を有する枠体と、前記枠体に埋設され、前記半導体チップの各バンプ電極に対向する位置に前記枠体の上面に上端面が露出された上下方向に延びる複数の接続電極と、前記接続電極の下端面に導電接続されて前記枠体から露出して設けられた複数のバンプ電極とを有する半導体チップ実装用スペーサを提案する。
本発明の半導体チップ実装用スペーサによれば、フリップチップ型の半導体チップのバンプ電極と回路基板との間に当該スペーサを配置することにより、回路基板表面上のスペーサに囲まれた領域に適正な空間を設けることができ、部品実装スペースの3次元的な活用を可能にする。これにより、低コストで且つ容易に、高密度な部品積層実装を行うことができる。
また、前記目的を達成するために、主面側に複数のバンプ電極が設けられた半導体チップを回路基板上に実装した半導体装置において、前記半導体チップと前記回路基板との間に介在し、前記バンプと前記回路基板とを導通させるスペーサと、前記半導体チップと前記回路基板との間に充填されたアンダーフィル層とを具備する半導体装置を提案する。
本発明の半導体装置によれば、半導体チップと回路基板との間にスペーサが介在するとともに前記半導体チップと回路基板との間にアンダーフィル層が充填されているので、回路基板の撓みなどにより生じる応力が半導体チップとスペーサとの接合部に伝達されるのを緩和することができる。
また、さらに回路基板上のスペーサの開口部に部品が収容され、部品と回路基板との間に充填されたアンダーフィル層を具備する半導体装置を提案する。
これによれば、アンダーフィル層充填後にリフロー半田付け等の加熱処理が施された際に、部品の電極間で半田が移動するのを抑制することができる。
本発明の半導体チップの実装方法によれば、フリップチップ型の半導体チップのバンプ電極と回路基板との間に前記スペーサが配置されるので、回路基板表面上のスペーサに囲まれた領域に適正な空間を設けることができ、部品実装スペースの3次元的な活用を可能にする。これにより、低コストで且つ容易に、高密度な部品積層実装を行うことができる。
本発明の半導体チップ実装用スペーサによれば、フリップチップ型の半導体チップのバンプ電極と回路基板との間に当該スペーサを配置することにより、回路基板表面上のスペーサに囲まれた領域に適正な空間を設けることができ、部品実装スペースの3次元的な活用を可能にする。これにより、低コストで且つ容易に、高密度な部品積層実装を行うことができる。
本発明の半導体装置によれば、回路基板に生じる撓み等の応力が半導体チップの接合部に伝わるのを緩和することができる。
さらに本発明の半導体装置によれば、リフロー半田付けなどの加熱処理を施しても接合部の信頼性に優れる。
以下、図面を参照して本発明の一実施形態を説明する。
図1乃至(及び)図6は本発明の第1実施形態を示すもので、図1は本発明の第1実施形態における半導体チップの実装方法を示す分解斜視図、図2は本発明の第1実施形態における回路基板に半導体チップを実装した半導体装置を示す外観斜視図、図3は図2におけるA−A線矢視方向断面図、図4は本発明の第1実施形態におけるスペーサの要部を説明する断面図、図5は本発明の第1実施形態におけるスペーサの上面図、図6は本発明の第1実施形態におけるスペーサの底面図である。
図において、10はフリップチップ型の半導体チップ、20はスペーサ、30は回路基板である。フリップチップ型の半導体チップ(以下、半導体チップと称する)10は、平板状の半導体チップ本体11と、半導体チップ本体11の正方形をなした底面(主面)の外周縁部に中央部を囲むように環状に配置された複数のバンプ電極12とから構成されている。
スペーサ20は、半導体チップ10を回路基板30上に立体的(3次元的)に実装するためのもので、電気的絶縁性を有する枠体21と、複数の接続電極22、複数のバンプ電極23とから構成されている。枠体21は、中央部が開口されると共に所定の高さを有する環状をなし、半導体チップ10の各バンプ電極12に対向する位置には、上端面が露出するように上下方向に延ばして接続電極22が埋設されている。
また、図4に示すように、接続電極22の上端部は、縦断面がT字型をなし、枠体21の上面に形成された凹部24に嵌入されている。さらに、接続電極22の下端面が枠体21の底面に露出し、各接続電極22の下端面にバンプ電極23が導電接続されて設けられている。
さらに、図5及び図6に示すように、枠体21の4つの角部のうちの1つには、その上面21a及び底面21bのそれぞれに部品実装機が認識可能なマーカ25が設けられており、このマーカ25によって部品実装機によるスペーサ20の位置合わせを行えるようになっている。
また、枠体21は、半導体チップ10の熱膨張率と回路基板30の熱膨張率との間の熱膨張率を有する部材によって形成されている。これにより、温度変化による接合性の劣化を低減している。
回路基板30には、スペーサ20のバンプ電極23に対向する位置に接続用のランド電極31が複数設けられている。さらに、回路基板30上のランド電極31に囲まれた領域及びこれ以外の領域に、電子部品実装用のランド電極32が形成され、このランド電極32には電子部品40が実装されている。
回路基板30への半導体チップ10及びスペーサ20、電子部品40の実装は、周知の自動実装機によって行われる。
半導体チップ10を回路基板30上に実装するときは、ランド電極31に囲まれた領域内及びこの領域外に電子部品40を実装した後に、ランド電極31にスペーサ20のバンプ電極23を接合して回路基板30上にスペーサ20を実装する。
この後、スペーサ20の上面に露出している接続電極22に半導体チップ10のバンプ電極12を接合して、スペーサ20上に半導体チップ10をフリップチップ実装する。これにより、スペーサ20の枠体21に囲まれた領域に実装された電子部品40の上部に、半導体チップ10が立体的(3次元的)に実装されることになる。
次に、スペーサ20と回路基板30との間の隙間及び半導体チップ10とスペーサ20との間の隙間から、半導体チップ10の下部のスペーサ20に囲まれた空間内に樹脂からなるアンダーフィル(フリップチップ接合補強材)50を充填してこれを固化する。これにより、半導体チップ10は回路基板30へ立体的に実装される。
前述した第1実施形態によれば、半導体チップ10のバンプ電極12と回路基板30との間にスペーサ20が配置されるので、回路基板30の表面上のスペーサ20に囲まれた領域に適正な空間を設けることができ、部品実装スペースの3次元的な活用を可能にする。これにより、低コストで且つ容易に、高密度な部品積層実装を行うことができる。
また、上記実施形態の半導体装置は、半導体チップ10と回路基板30との間にスペーサ20が介在するとともに半導体チップ10と回路基板30との間にアンダーフィル層50が充填されているので、回路基板30の撓みなどにより生じる応力が半導体チップ10とスペーサ20との接合部に伝達されるのを緩和することができる。
さらに、上記実施形態の半導体装置は、回路基板30上のスペーサ20の開口部に電子部品40が収容され、電子部品40と回路基板30との間に充填されたアンダーフィル層50を具備するので、アンダーフィル層50の充填後にリフロー半田付け等の加熱処理を施す場合に、電子部品40の電極間で半田が移動するのを抑制することができる。
尚、スペーサ20の高さや大きさは、回路基板30上のスペーサ20に囲まれた領域に実装する電子部品40の大きさや半導体チップ10の大きさに合わせて適宜設定することが好ましい。
例えば、図7乃至図9に示すように、2つの半導体チップ10A,10Bを重ねて実装することも可能である。図7乃至図9に示す例では、回路基板30の表面には第1のスペーサ20Aを実装するための複数のランド電極31と、第2のスペーサ20Bを実装するための複数のランド電極33が設けられている。ランド電極33は、ランド電極31を囲むように配置され、ランド電極31に囲まれた回路基板30上の領域内には複数の電子部品40が実装されている。また、第1のスペーサ20A上に第1の半導体チップ10Aが実装されている。さらに、第1の半導体チップ10Aを囲むように第2のスペーサ20Bが回路基板30上に実装され、第2のスペーサ20B上に第2の半導体チップ10Bが実装されている。また、第2のスペーサ20Bと第2の半導体チップ10Bによって囲まれた空間にはアンダーフィル50が充填されている。
また、図10乃至図12に示すように、第1のスペーサ20Aに囲まれた領域に、電子部品40に代えて第3の半導体チップ10Cを実装することも可能である。
次に、本発明の第2実施形態を説明する。
図13は本発明の第2実施形態におけるスペーサ20Cを示す平面図、図14は第2実施形態のスペーサ20Cの回路基板30への実装状態を示す側面図である。図において、前述した第1実施形態と同一構成部分は同一符号をもって表しその説明を省略する。
第2実施形態のスペーサ20Cは、第1実施形態のスペーサ20の一側面に突出したアンダーフィル塗布部26を設けたものである。このようなアンダーフィル塗布部26を設けることにより、スペーサ20Cと半導体チップ10との間の隙間からアンダーフィルを容易に充填することができる。即ち、アンダーフィル塗布部26は、スペーサ20Cの上部にフリップチップ実装された半導体チップ10よりも横方向に突出するように設けられているので、アンダーフィル塗布用のノズルを半導体チップ10とスペーサ20Cとの間の隙間に容易に押し当てることができるため、押し当てたノズルから半導体チップ10の下部空間にアンダーフィルを容易に充填することができる。
次に、本発明の第3実施形態を説明する。
図15は本発明の第3実施形態におけるスペーサ20Dを示す底面図、図16は第3実施形態のスペーサ20Dの回路基板30への実装状態を示す側面図である。図において、前述した第1実施形態及び第2実施形態と同一構成部分は同一符号をもって表しその説明を省略する。
第3実施形態のスペーサ20Dは、第2実施形態のスペーサ20Cの底面に隣り合うバンプ電極間に短絡防止壁27を設けたものである。この短絡防止壁27は枠体21と一体に形成され、枠体21の外側面側及び内側面側は開放されている。これにより、スペーサ20Dを回路基板30に実装するとき、バンプ電極23を回路基板30上のランド電極31に導電接続する際に隣り合うバンプ電極23同士の短絡を防止することができる。また、枠体21の外側面側及び内側面側が開放されるように短絡防止壁27が形成されているので、回路基板30へスペーサ20Dを実装した後に、ランド電極31とバンプ電極23との接合状態を容易に視認することができる。
次に、本発明の第4実施形態を説明する。
図17は本発明の第4実施形態におけるスペーサ20Eを示す底面図である。図において、前述した第1実施形態乃至第3実施形態と同一構成部分は同一符号をもって表しその説明を省略する。
第4実施形態のスペーサ20Eは、第3実施形態のスペーサ20Dの内側面に電磁遮蔽用の導電膜28を設けたものである。このように導電膜28を設けることによりスペーサ20Eに囲まれた領域に配置された電子部品或いは半導体チップは外界のノイズ電磁波等から遮断されるので電気信号にノイズが混入されることが無く、ノイズによる誤動作を防止することができる。
尚、前述した第1乃至第4実施形態は、本発明の一具体例であり、本発明がこれらの構成のみに限定されることはない。例えば、第1乃至第4実施形態の何れかを組み合わせたものであっても良いことは言うまでもない。
10,10A,10B…半導体チップ、11…装置本体、12…バンプ電極、20,20A,20B,20C,20D,20E…スペーサ、21…枠体、22…接続電極、23…バンプ電極、24…凹部、25…マーカ、26…アンダーフィル塗布部、27…短絡防止壁、28…電磁遮蔽用の導電膜。
Claims (11)
- 1つの面の外周部に中央部を囲むように複数のバンプ電極が設けられている半導体チップを回路基板上に実装する半導体チップの実装方法であって、
中央部が開口されると共に所定の高さを有し、前記半導体チップの各バンプ電極に対向する位置に上端面が露出された上下方向に延びる接続電極を有すると共に該接続電極の下端面にバンプ電極が設けられている枠型のスペーサを前記回路基板上に実装する工程と、
前記回路基板に実装されたスペーサの上面に露出している前記接続電極のそれぞれに対して前記バンプ電極を接続して、前記スペーサに前記半導体チップをフリップチップ実装する工程とを有する
ことを特徴とする半導体チップの実装方法。 - 前記回路基板上に形成されている前記スペーサのバンプ電極を接続するための複数のランド電極に囲まれた領域に電子部品を実装する工程を含む
ことを特徴とする請求項1に記載の半導体チップの実装方法。 - 前記スペーサにフリップチップ実装された半導体チップと前記回路基板との間にアンダーフィルを充填する工程を有する
ことを特徴とする請求項1又は請求項2に記載の半導体チップの実装方法。 - 1つの面の外周部に中央部を囲むように複数のバンプ電極が設けられている半導体チップを回路基板上に実装するための半導体チップ実装用スペーサであって、
中央部が開口されると共に所定の高さ及び所定の幅を有し、前記半導体チップのバンプ電極が形成されている底面外周縁部に対応する形状をなす電気的絶縁性を有する枠体と、
前記枠体に埋設され、前記半導体チップの各バンプ電極に対向する位置に前記枠体の上面に上端面が露出された上下方向に延びる複数の接続電極と、
前記接続電極の下端面に導電接続されて前記枠体から露出して設けられた複数のバンプ電極とを有する
ことを特徴とする半導体チップ実装用スペーサ。 - 前記枠体の内側面に設けられた電磁遮蔽用の導電膜を有することを特徴とする請求項4に記載の半導体チップ実装用スペーサ。
- 前記枠体の底面に設けられた隣り合う前記バンプ電極間に短絡防止壁を有することを特徴とする請求項4又は請求項5に記載の半導体チップ実装用スペーサ。
- 前記枠体の少なくとも一部分が、前記枠体にフリップチップ実装された半導体チップの周縁よりも外側に突出して形成されたアンダーフィル塗布部を有する
ことを特徴とする請求項4乃至請求項6の何れかに記載の半導体チップ実装用スペーサ。 - 前記枠体の特定位置を表すマーカが設けられていることを特徴とする請求項4乃至請求項7の何れかに記載の半導体チップ実装用スペーサ。
- 前記半導体チップの熱膨張率と前記回路基板の熱膨張率との間の熱膨張率を有する部材によって前記枠体が形成されている
ことを特徴とする請求項4乃至請求項8の何れかに記載の半導体チップ実装用スペーサ。 - 主面側に複数のバンプ電極が設けられた半導体チップを回路基板上に実装した半導体装置において、
前記半導体チップと前記回路基板との間に介在し、前記バンプと前記回路基板とを導通させるスペーサと、
前記半導体チップと前記回路基板との間に充填されたアンダーフィル層とを具備する
ことを特徴とする半導体装置。 - 前記バンプ電極は、前記半導体チップ主面の外周部に中央部を囲むように配置され、
前記スペーサは、中央部が開口されると共に所定の高さ及び所定の幅を有し、
前記スペーサの開口部には部品が収容され、
前記アンダーフィルは、少なくとも前記部品と前記回路基板の隙間と、前記スペーサの接合部を覆っている
ことを特徴とする請求項10記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2013084529A1 (ja) | 2011-12-09 | 2013-06-13 | 住友電気工業株式会社 | 撮像装置およびその製造方法 |
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