JP2006268419A - メモリバックアップ回路およびこれを用いた電子機器 - Google Patents

Abstract

【課題】 停電検出回路の単一故障によるバックアップ動作不良を回避し、バッテリの長寿命化を実現する。
【解決手段】 例えばディスクアレイ装置のメモリバックアップ回路に、外部電力を入力し回路に必要な直流電圧を出力する直流電源回路と、前記外部電力の入力状態を監視する第１の停電検出回路と、前記直流電源回路の出力電圧を監視する第２の停電検出回路と、前記外部電力の消失時に揮発性メモリへ電力を供給するバックアップ電源と、前記第１または第２の停電検出手段から停電検出信号を受けた場合に前記揮発性メモリのバックアップ制御を実施するメモリ制御手段と、前記第２の停電検出手段のみが電圧低下を検出した場合に前記バックアップ電源の電力を所定期間前記メモリ制御手段へ供給するスイッチ手段とを設ける。
【選択図】 図１

Description

本発明はメモリバックアップ回路に関し、特に、停電時に揮発性メモリの内容を確実に保護する技術に関する。

従来より、例えば不意の停電時等に、電子機器における揮発性メモリの内容を保護する技術が提案されている。例えば特許文献１には、主電源の出力低下や電源供給の停止を検知して、バックアップ電源の電力を内容保持の必要があるメモリのみに供給するようにした電源供給回路が開示されている。また、特許文献２には電源回路の出力電圧低下を瞬時に検知し、予備電源を用いてＣＰＵに電源を供給することにより、ＣＰＵで行われる各種処理等の経過や過程を記憶するメモリの記憶内容が保持されるようにした電卓が開示されている。また、特許文献３には、停電を検知すると直ちに実行中のプログラムを中断して停電回復時に必要なデータをメモリに書き込み、その後停電が回復すれば中断していたプログラムを再開し処理を続行するが、停電が続いた場合にはＣＰＵの動作を停止し、電力回復時にメモリに保持されているデータを復旧する回路が開示されている。

特開２００１−１７５３６４号公報 特開２００３−６７０８９号公報 特開平５−１０８５０３号公報

しかしながら、上記特許文献１の回路では、停電が長引いてバッテリ残量がなくなったときにメモリ内容を消失してしまうという問題がある。また、特許文献２の回路では、主電源または商用電源の電圧低下時に瞬時にバックアップ電源に切り替えるため、短期間の瞬時停電や外乱による停電検出回路の誤作動などのたびにバッテリから不要な電力が消費されてしまい、バッテリ電源の寿命が短縮されてしまうという問題がある。また、特許文献３の装置は予備の電源回路を備えるものではなく、停電が続いた場合はＣＰＵの内容を不揮発性メモリに書き込んで動作を停止してしまうため、待避できなかった揮発性メモリの内容が保証されないという問題がある。

本発明は、直流電源回路の一次側電圧を第１の停電検出回路で監視してメモリバックアップする手段の他に、直流電源回路の二次側出力電圧を監視する第２の停電検出回路を設け、第１の停電検出回路が故障して停電検出ができない場合でも第２の停電検出回路で検出し、一定時間制御回路全体をバッテリにてバックアップすることにより、停電検出回路の単一故障によるバックアップ動作不良を回避し、バッテリの長寿命化を実現する回路を提供することを目的とする。

上記目的を達成するために、本発明にかかるメモリバックアップ回路は、外部電力を入力し回路に必要な直流電圧を出力する直流電源回路と、前記外部電力の入力状態を監視する第１の停電検出回路と、前記直流電源回路の出力電圧を監視する第２の停電検出回路と、前記外部電力の消失時に揮発性メモリへ電力を供給するバックアップ電源と、前記第１または第２の停電検出手段から停電検出信号を受けた場合に前記揮発性メモリのバックアップ制御を実施するメモリ制御手段と、前記第２の停電検出手段のみが電圧低下を検出した場合に前記バックアップ電源の電力を所定期間前記メモリ制御手段へ供給するスイッチ手段を備えることを特徴とする。

このメモリバックアップ回路において、前記第２の停電検出回路が電圧低下を検出した場合に検出信号を所定期間だけ出力するタイマ回路を備えることを特徴とする。

前記スイッチ手段は、前記第１の停電検出回路の停電検出信号がなく、且つ前記タイマ回路の検出信号がある場合に、前記バックアップ電源の電力を前記メモリ制御手段に供給するよう制御されることを特徴とする。

前記メモリ制御手段は、前記第１または第２の停電検出手段から停電検出信号を受けた場合に、前記揮発性メモリの格納データを不揮発性メモリに待避させる処理を所定期間行い、その後前記揮発性メモリをセルフリフレッシュモードに移行させることを特徴とする。

本発明にかかる電子機器は、上記のメモリバックアップ回路を具備することを特徴とする。また、当該機器がディスクアレイ装置であることを特徴とする。

外部入力電源の一次側電圧を監視する第１の停電検出回路と、メモリ手段およびメモリ制御手段への供給電力すなわち二次側電圧を監視する第２の停電検出手段とを設けることにより、第１の電圧検出回路が故障して停電検出が正常に行えない場合でも、電圧低下を検出して必要な対策を講じることが可能となる。また、この場合にバックアップ電源を所定期間メモリ制御回路に接続することにより、何らかの理由で外部電力の停電が検出されなかった場合でもバックアップ処理を行うことが可能となる。

また、第２の停電検出回路が電圧低下を検出したときに所定期間信号を出力するタイマ回路を設け、当該期間後にメモリ制御回路へのバックアップ電力の供給を停止することにより停電時のバックアップ電力の消耗を最小限に抑えることができる。

また、第１の停電検出回路の停電検出信号がなく、且つタイマ回路の検出信号がある場合に、バックアップ電源の電力をメモリ制御手段に供給するように制御することにより、第１の停電検出回路が正常に動作している場合はバックアップ電力の無駄な消費を抑えてバックアップ期間を長期化させることができる。

上記の構成により第１または第２の停電検出回路で電圧低下が検出された場合に所定期間メモリ制御回路の動作が保証されるため、この期間内にメモリ制御回路が揮発性メモリの格納データを不揮発性メモリに待避させ、その後前記揮発性メモリをセルフリフレッシュモードに移行させることにより、メモリ内容を保護することができる。

このようなバックアップ回路はキャッシュメモリを用いる様々な電子機器に適用することができるが、特に上位装置との入出力データを多く格納し性能と信頼性の双方が求められるディスクアレイ装置に好適に用いることができる。

本発明を実施するための最良の実施形態について、図面を参照しながら以下に詳細に説明する。図１は、本発明を実現する一実施例の構成を示すブロック図である。本発明は揮発性メモリに保証すべき内容が一時的に格納される電子機器全般に適用することができるが、本実施例ではディスクアレイ装置のメモリバックアップ回路として説明する。

図１を参照すると、本実施例にかかるディスクアレイ装置のバックアップ回路は、商用交流電源１０からの交流電圧を所定の直流電圧に変換する直流電源回路２０と、当該電源回路２０内に設けられた一次側停電検出回路２２と、メモリ制御回路２４と、直流電源二次側出力をメモリ制御回路２４が必要とする所定の電圧に変換するメモリ制御回路用ＤＣＤＣコンバータ２６と、ＤＩＭＭ（Dual Inline Memory Module）等に代表される揮発性メモリ２８と、直流電源二次側出力を揮発性メモリ２８が必要とする所定の電圧に変換する揮発性メモリ用ＤＣＤＣコンバータ３０と、停電時バックアップ用の二次電池３２と、該二次電池３２を充電するための充電回路３４と、直流電源回路二次側出力電圧の低下をメモリ制御回路２４に通知する第２の停電検出回路４０と、二次電池３２の電力供給を制御する放電制御回路５０と、逆流防止ダイオード６２、６４、６６とを備えている。

第２の停電検出回路４０は、上述した各ＤＣＤＣコンバータ２６，２８に供給される二次側出力電圧を監視する入力電圧監視回路４２と、この入力電圧監視回路が電圧不足を検出したとき、一定時間幅のパルスを出力するタイマ回路４４とを備えている。また、放電制御回路５０は、二次電池３２と直流電源回路二次側出力７０との間を閉路する半導体スイッチ５２と、逆流防止ダイオード５４と、タイマ回路４４の出力と一次側停電検出回路２１からの停電検出信号とを入力とし、一次側停電検出信号がなくタイマ回路の二次側停電検出信号があるときにスイッチ５２を短絡する２入力ＮＡＮＤ回路５６とを備えている。

入力電圧監視回路４２は、例えば基準電圧発生源とコンパレータ等で構成される。また、タイマ回路４４は、例えばワンショット回路を用いることができる。また、本実施例では半導体スイッチ５２としてＰチャンネルＭＯＳＦＥＴを使用しているが、これはバイポーラトランジスタや、電磁式リレー等を用いるようにしてもよい。さらに、放電制御回路５０を構成する２入力ＮＡＮＤ回路５６は、後述する所望の動作を得られるものであれば他の回路素子を用いて構成してもよい。

この回路の動作を、図２に示すタイムチャートを参照しながら説明する。商用交流電源１０が正常に入力されているとき、直流電源回路２０からの直流電圧はダイオード６２を経由してメモリ制御回路用ＤＣＤＣコンバータ２６に供給されるとともに、ダイオード６４を経由して揮発性メモリ用ＤＣＤＣコンバータ３０に供給され、メモリ制御回路２４および揮発性メモリ２８が駆動される。また、直流電源回路２０からの出力電圧は充電回路３４に供給され、二次電池３２が充電される。停電検出回路２２は直流電源回路２０に入力される商用交流電圧を監視しており、また、入力電圧監視回路４２は直流電源回路２０の二次側出力電圧を監視している。

まず、直流電源回路２０の停電検出回路２２が正常な場合の停電時の動作を説明する。停電検出回路２２は直流電源回路２０に入力される商用交流電圧を監視しており、ＡＣ入力電圧が規定レベル以下に低下し且つ一定時間経過した場合に（図２ａ）、第１の停電検出信号４３をローレベルに駆動して、Ｔ１時間後に停電することをメモリ制御回路２４に予告する（図２ｂ）。すなわち、一般に商用電源１０が停電してから直流電源回路２０の出力電圧がメモリ制御回路２４の動作電圧の下限まで低下するまでの時間が数１０ｍｓあるが、この時間からメモリ制御回路２４が後述するバックアップ動作を実施するのに必要な時間Ｔ１を残した段階で停電検出信号４３をローレベルに駆動する。このタイミングは装置の構成や消費電力等の実施環境に応じて予め適宜設定されているものとする。

メモリ制御回路２４は第１の停電検出信号４３を受けると、所定の手順で上位装置（図示せず）との入出力処理動作を停止するとともに、上記時間Ｔ１内に揮発性メモリ２４の格納データを所定の不揮発性メモリ（図示せず）に待避させ、待避できなかったデータは該メモリ内に格納したまま、揮発性メモリ２８を省電力モードに移行させて動作を停止する。この省電力モードは一般にセルフリフレッシュモードと呼ばれるものであり、内部のリフレッシュ・カウンタを用いて自動的にリフレッシュ動作を実行することにより、クロックを非活性にしてメモリの消費電力を低く抑える動作モードである。

これにより、一次側での停電検出回路２２が正常な場合には、図２（ｂ）に示す時間Ｔ１の開始時にメモリバックアップ処理が開始され、直流電源回路２０の出力電圧がメモリ制御回路２４の動作保証範囲内にある時間Ｔ１内にバックアップ処理が完了する。時間Ｔ１経過後に直流電源回路２０からの供給電圧が停止するためメモリ制御回路用ＤＣＤＣコンバータの入力電圧が消失し（図２ｇ）、メモリ制御回路２４は動作を停止するが、揮発性メモリ用ＤＣＤＣコンバータ３０には二次電池３２の電圧が供給されており（図２ｆ）、揮発性メモリ２８に残った内容は保護される。

一方、停電時に一次側の停電検出回路２２が故障している場合や、商用交流電源１０が正常であっても直流電源回路２０の二次側出力７０が何らかの故障により出力低下または停止した場合には、停電検出回路２２から停電検出信号が出力されず（図２ｂに破線で示す状態）、メモリ制御回路２４は時間Ｔ１の開始時からバックアップ処理を開始することが適わない。この場合、数１０ｍｓ遅れて入力電圧監視回路４２が二次側電圧の低下を検出するが（図２ｃ）、これと同時にメモリ制御回路用ＤＣＤＣコンバータ２６への入力電圧も消失するためバックアップ処理を実施することができない。この場合にも二次電池３２の残量がある限り揮発性メモリ２８の内容は保護されるが、バッテリ残量がなくなればデータがすべて消失してしまう。そこで本発明では、この場合に二次電池３２の電力をメモリ制御回路用ＤＣＤＣコンバータ２６へ一定期間供給する構成を付加することにより、メモリ内容を不揮発性メモリに待避させて確実に保護するようにしている。

入力電圧監視回路４２は、直流電源回路２０の二次側出力電圧が各ＤＣＤＣコンバータ２６，３０の動作保証範囲レベル以上かを常時監視しており、電圧が所定値まで低下したときに、後段のタイマ回路４４を駆動する（図２ｃおよびｄ）。これにより一定期間パルス信号が出力され（図２ｅ）、メモリ制御回路２４およびＮＡＮＤ回路５６に供給される。２入力ＮＡＮＤ回路５６は、第１の停電検出信号４４がハイレベルであって（図２ｂ）、且つタイマ回路４４の出力信号がハイレベルのとき（図２ｅ）、ローレベルの出力となり、一定期間ＦＥＴスイッチ５２をＯＮにする（図２ｆに破線で示す）。これにより、タイマ回路４４が第２の停電検出信号４５を出力している時間Ｔ２の間、二次電池３２とメモリ制御回路用ＤＣＤＣコンバータ２６とが接続され（図２ｈ）、メモリ制御回路２４がバックアップ動作可能となる。タイマ回路４４からの第２の停電検出信号４５はメモリ制御回路２４に供給され、これをトリガとしてメモリ制御回路２４は揮発性メモリ２８の内容を不揮発性メモリに待避させ、揮発性メモリ２８をセルフリフレッシュモードに切り替える。したがって、タイマ回路４４が第２の停電検出信号４５を出力する時間Ｔ２は、メモリ制御回路２４がバックアップ処理に必要な時間であることが望ましく、好ましくは時間Ｔ１と同じ長さである。

なお、第１の停電検出信号が正常に出力される場合には、図２のタイミングチャートにおいて実線で示すように動作し、上述した半導体スイッチ５２をＯＮさせずに省電力モードへ切り替わるため、停電のたびに二次電池３２から不要な電力が消費されるのを防止することができる。

以上に詳細に説明したように、本発明によれば、直流電源回路の一次側電圧を監視する停電検出回路が故障して停電検出が正常に行えない場合でも、二次側出力電圧を監視して第２の停電検出信号を生成するとともに、揮発性メモリを省電力モードに移行させるまでの制御に必要な時間だけメモリ制御回路をバッテリ駆動するようにしたため、確実にメモリバックアップを行うことができる。また、直流電源回路の一次側は正常であっても、二次側出力回路が故障することにより出力電圧が低下したような場合も同様に、本発明により確実にバックアップを行うことができる。さらに、一次側の停電検出回路が正常に動作している場合には、バッテリ電源をメモリ制御回路に供給することなくバックアップされる構成としたため、停電検出時に必ずバッテリ電源を制御回路に接続するような構成に比してバッテリの長寿命化を実現することができる。

以上、本発明の実施例について詳細に説明したが、本発明の技術的範囲は上記実施例に何ら限定されるものではなく、請求項の記載の意図する範囲を超えない限りにおいて、他の様々な変形例として実現することができる。例えば、上記実施例ではタイマ回路４４にワンショット回路を用いる構成としているが、スイッチ５２を所定期間だけＯＮにする動作が得られれば他の構成を用いてもよい。また、上記実施例はディスクアレイ装置のメモリバックアップ回路として説明しているが、他のストレージシステムやコンピュータなど、装置あるいはＣＰＵの入出力処理にキャッシュメモリを用いるあらゆる電子機器に適用することができる。

本発明に係るメモリバックアップ回路は、不意の停電時などに確実に揮発性メモリの内容をバックアップするものであり、例えばディスクアレイ装置のキャッシュメモリのバックアップ回路として好適に用いることができる。

本発明にかかるメモリバックアップ回路の構成を示すブロック図である。 図１に示す回路の動作を説明するためのタイムチャートである。

符号の説明

１０ 商用電源
２０ 直流電源回路
２２ 停電検出回路
２４ メモリ制御回路
２６ メモリ制御回路用ＤＣＤＣコンバータ
２８ 揮発性メモリ
３０ 揮発性メモリ用ＤＣＤＣコンバータ
３２ 二次電源
３４ 充電回路
４０ 第２の停電検出回路
４２ 入力電圧監視回路
４４ タイマ回路
５０ 放電制御回路
５２ 半導体スイッチ
５４ ダイオード
５６ ２入力ＮＡＮＤ回路
６２，６４，６６ ダイオード

Claims (6)

1. 外部電力を入力し回路に必要な直流電圧を出力する直流電源回路と、前記外部電力の入力状態を監視する第１の停電検出回路と、前記直流電源回路の出力電圧を監視する第２の停電検出回路と、前記外部電力の消失時に揮発性メモリへ電力を供給するバックアップ電源と、前記第１または第２の停電検出手段から停電検出信号を受けた場合に前記揮発性メモリのバックアップ制御を実施するメモリ制御手段と、前記第２の停電検出手段のみが電圧低下を検出した場合に前記バックアップ電源の電力を所定期間前記メモリ制御手段へ供給するスイッチ手段を備えることを特徴とするメモリバックアップ回路。
2. 請求項１に記載のメモリバックアップ回路において、前記第２の停電検出回路が電圧低下を検出した場合に検出信号を所定期間だけ出力するタイマ回路を備えることを特徴とするメモリバックアップ回路。
3. 請求項２に記載のメモリバックアップ回路において、前記スイッチ手段は、前記第１の停電検出回路の停電検出信号がなく、且つ前記タイマ回路の検出信号がある場合に、前記バックアップ電源の電力を前記メモリ制御手段に供給するよう制御されることを特徴とするメモリバックアップ回路。
4. 請求項１乃至３のいずれかに記載のメモリバックアップ回路において、前記メモリ制御手段は、前記第１または第２の停電検出手段から停電検出信号を受けた場合に、前記揮発性メモリの格納データを不揮発性メモリに待避させる処理を所定期間行い、その後前記揮発性メモリをセルフリフレッシュモードに移行させることを特徴とするメモリバックアップ回路。
5. 請求項１乃至４のいずれかに記載のメモリバックアップ回路を具備することを特徴とする電子機器。
6. 請求項５に記載の電子機器であって、当該機器がディスクアレイ装置であることを特徴とする電子機器。
   

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