JP2006259075A - 分周回路、電源回路及び表示装置 - Google Patents

Abstract

【課題】低温ポリシリコンプロセスを用いた駆動回路一体型の表示装置において、動作マージンの大きな分周回路を提供する。
【解決手段】分周回路５０を構成する縦続接続された単位分周回路ＦＤ１〜ＦＤｎのうち、初段の単位分周回路ＦＤ１にレベルシフタ６０と、チャージポンプ回路７０を付加する。チャージポンプ回路７０は、ドットクロック信号（信号ＤＣＬＫ）に基づいて電圧ＶＤＤを昇圧して電圧ＶＢＣを生成し、単位分周回路ＦＤ１に供給する。単位分周回路ＦＤ１は、電圧ＶＢＣにより駆動されるので電流駆動能力が向上する。周波数の大きな信号ＤＣＬＫが入力される初段単位分周回路ＦＤ１の駆動能力が向上することで、分周回路５０の動作マージンを大きくすることができる。
【選択図】図２

Description

本発明は、分周回路、電源回路及び表示装置の動作マージンの向上に関する。

平面型表示装置は、液晶あるいは有機ＥＬ等を表示素子（画素）とし、電源回路及び駆動回路を備えている。そして、電源回路、及び駆動回路は、表示素子と同時に基板上に形成される薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ：ＴＦＴ）を用いて形成される。

電源回路は、分周回路とチャージポンプ回路から形成される。そして電源回路には、外部システムから供給される電圧ＶＤＤと電圧ＶＳＳ（ＧＮＤ）が与えられている。分周回路は、高周波で入力されるクロック信号の周波数を低くする。そして、分周回路は、低周波のクロック信号をチャージポンプ回路に出力する。クロック信号の周波数を低くする理由は、チャージポンプ回路に流れる無効電流を小さくして、電源回路の電力効率を上げるためである。

チャージポンプ回路は、低周波のクロック信号、ＶＤＤ（入力電圧）、及びＶＳＳを用いて、ＶＤＤより高電圧のＶＤＤＨ（第２昇圧電圧）、ＶＳＳより低電圧のＶＳＳＬを生成する。駆動回路は、ＶＤＤＨ、ＶＳＳＬにより動作し、画素を駆動するための種々の信号を生成する。

分周回路は、複数の単位分周回路（バイナリカウンタ）の縦続接続により構成される。単位分周回路は、入力された信号の周波数を１／２に低下する働きをする。従って、ｎ段の単位分周回路が縦続接続された分周回路は、入力信号の周波数を（１／２ⁿ）に低下する。

一般的に、画素、駆動回路、及び電源回路を一体化した表示装置には、表示装置内部の制御信号を生成するためのドットクロック信号（入力信号）、水平同期信号、及び垂直同期信号の３つの信号がクロック信号として入力される。このうち水平同期信号、垂直同期信号は、電源回路の負荷電流供給能力を満足する周波数よりも低い。そのため、ドットクロック信号が分周回路に入力される。

ドットクロック信号の周波数は、表示装置の画素数によって決まり、例えば、携帯電話に用いられるＱＶＧＡサイズの表示装置では、５ＭＨｚ程度となる。従って、単位分周回路の初段回路は５ＭＨｚ程度の動作が必要となる。そして、基準電圧ＶＤＤは、外部のＬＳＩ回路よって決まり、３Ｖ程度が一般的である。

なお、本発明に関連する先行技術が特許文献１に記載されている。

特開２０００−２７８９３７号公報

しかしながら、低温ポリシリコンプロセスで形成された現状のＴＦＴは、電流駆動能力が低いため、高周波の入力信号に追随しにくくなる。そして、ＴＦＴの特性値（特に、しきい値電圧）のばらつきを含めると、初段の単位分周回路は特に、最も高周波の信号が入力されるため、動作マージンが殆どなくなる。その結果、分周回路全体の動作マージンが小さくなる。

そこで、本発明は、駆動回路一体型の表示装置において、動作マージンの大きな分周回路、電源装置、及び表示装置を提供することを目的とする。

請求項１に記載の発明は、入力信号を分周して出力する分周回路であって、縦続接続された複数個の単位分周回路と、少なくとも初段の前記単位分周回路に昇圧電圧を供給する昇圧回路と、を備えることを特徴とする。

請求項１に記載の発明によれば、分周回路の少なくとも初段の単位分周回路を昇圧電圧を用いて動作している。その結果、単位分周回路を構成するトランジスタの電流駆動能力が上昇し、トランジスタとして薄膜トランジスタを用いたような場合であっても、分周回路の動作マージンを大きくすることができる。

＜実施の形態１＞
＜Ａ．回路構成＞
＜Ａ−１．全体構成＞
図１は、本実施の形態に係る表示装置１００の構成を示すブロック図である。
画素１０に駆動回路２０の出力が接続されている。駆動回路２０には、電源回路３０から電圧ＶＤＤＨ、ＶＳＳＬが供給されている。電源回路３０には端子１からドットクロック信号（入力信号：以下、単に信号ＤＣＬＫと称する場合がある。）が入力されている。信号ＤＣＬＫは、Ｈレベルが電圧ＶＤＤ、Ｌレベルが接地電圧（例えば、０Ｖ）の信号である。

電源回路３０は、信号ＤＣＬＫに基づいて、電圧ＶＤＤよりも高い電圧ＶＤＤＨと、接地電圧ＶＳＳよりも低い電圧ＶＳＳＬを生成し、駆動回路２０に出力する。駆動回路２０は、電源回路３０からのＶＤＤＨ、ＶＳＳＬを受け、画素１０を駆動するための種々の信号を生成し、出力する。

＜Ａ−２．電源回路３０の回路構成＞
電源回路３０は、昇圧回路としてのチャージポンプ回路４０（第２昇圧回路）及び分周回路５０により構成されている。分周回路５０は、信号ＤＣＬＫを低周波の信号に変換してチャージポンプ回路４０に出力する。

チャージポンプ回路４０は、分周回路５０からの信号に基づいて、電圧ＶＤＤを昇圧して電圧ＶＤＤＨを出力する。また、チャージポンプ回路４０は、低電圧ＶＳＳＬを生成し出力する。

＜Ａ−３．分周回路５０の回路構成＞
次に、図２を参照して分周回路５０の構成について詳細に説明する。図２は、分周回路５０の構成を示すブロック図である。
分周回路５０は、縦続接続されたｎ個の単位分周回路ＦＤ１〜ＦＤｎと、回路８０によって構成されている。最終段の単位分周回路ＦＤｎの出力ＢＣｎは、チャージポンプ回路４０に接続されている（図１参照）。

回路８０は、単位分周回路ＦＤ１に電圧ＶＢＣ（昇圧電圧）を供給する。そして、信号ＤＣＬＫは、回路８０を介して単位分周回路ＦＤ１に入力されている。回路８０は、チャージポンプ回路７０、及びレベルシフタ６０により構成されている。チャージポンプ回路７０は、信号ＤＣＬＫに基づいて電圧ＶＤＤを昇圧して電圧ＶＢＣを生成する。そして、昇圧回路としてのチャージポンプ回路７０は、単位分周回路ＦＤ１、及びレベルシフタ６０に電圧ＶＢＣを供給する。

レベルシフタ６０は、信号ＤＣＬＫが入力されると、そのＨレベル（一方レベル）を電圧ＶＢＣに変換して出力する。レベルシフタ６０は、単位分周回路ＦＤ１に電圧ＶＢＣを供給することによる、貫通電流の発生を防止するために設けられたものである。

なお、単位分周回路ＦＤ１は、電圧ＶＢＣにより動作するので、その出力信号ＢＣ１のＨレベルは電圧ＶＢＣとなる。この電圧レベルが電圧ＶＤＤで動作する単位分周回路ＦＤ２に入力されるが、この場合貫通電流は流れないので問題はない。

＜Ａ−４．レベルシフタの構成＞
図３は、レベルシフタ６０の構成を示す回路図である。レベルシフタ６０は、インバータ６１，６２、及びレベルシフト回路６３により構成されている。
図３において、トランジスタＱ２，Ｑ４，Ｑ６，Ｑ８は、Ｎ型ＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）であり、トランジスタＱ１，Ｑ３，Ｑ５，Ｑ７は、Ｐ型ＴＦＴである。

インバータ６１は、トランジスタＱ１，Ｑ２により構成されている。トランジスタＱ１のソースには電圧ＶＤＤが与えられ、ドレインはトランジスタＱ２のドレインにノードＮ１において接続されている。トランジスタＱ２のソースは接地されている。トランジスタＱ１，Ｑ２のゲートは、端子１、及びレベルシフト回路６３を構成するトランジスタＱ６のゲートに接続されている。そして端子１には、信号ＤＣＬＫが入力される。

インバータ６１は、Ｌレベルの信号が入力されると、トランジスタＱ１がオン状態に遷移し、トランジスタＱ２がオフ状態に遷移する。その結果、ノードＮ１からＨレベル（電圧ＶＤＤ）の信号を出力する。

次に、Ｈレベルの信号が入力されると、トランジスタＱ１はオフ状態に遷移し、トランジスタＱ２がオン状態に遷移する。その結果、ノードＮ１からＬレベル（例えば０Ｖ）の信号を出力する。

以上からインバータ６１は、信号ＤＣＬＫと逆相の信号／ＤＣＬＫを出力するように動作する。

レベルシフト回路６３は、トランジスタＱ３〜Ｑ６により構成されている。トランジスタＱ３のソースがトランジスタＱ５のソース、及びチャージポンプ回路７０（図２参照）の出力に接続され、電圧ＶＢＣが供給されている。

トランジスタＱ３のドレインは、トランジスタＱ４のドレインにノードＮ２において接続されている。トランジスタＱ４のソースは接地されている。トランジスタＱ５のドレインは、ノードＮ３においてトランジスタＱ６のドレインに接続されている。トランジスタＱ６のソースは接地されている。トランジスタＱ３のゲートはノードＮ３に接続され、トランジスタＱ５のゲートはノードＮ２に接続されている。トランジスタＱ４のゲートはノードＮ１に接続され、トランジスタＱ６のゲートは端子１に接続されている。

レベルシフト回路６３は、第１入力（トランジスタＱ４のゲート）にＨレベル、第２入力（トランジスタＱ６のゲート）にＬレベルの信号が入力されると、トランジスタＱ４がオン状態に遷移し、トランジスタＱ６はオフ状態に遷移する。

トランジスタＱ４がオン状態に遷移すると、ノードＮ２がトランジスタＱ４を介して接地されＬレベルに遷移する。ノードＮ２がＬレベルに遷移すると、トランジスタＱ５がオン状態に遷移する。その結果、ノードＮ３がトランジスタＱ５を介して電圧ＶＢＣに接続され、Ｈレベルに遷移する。この時、ノードＮ３のＨレベルは、信号ＤＣＬＫのＨレベルの電圧ＶＤＤよりも高い電圧ＶＢＣになる。

次に、第１入力にＬレベル、第２入力にＨレベルの信号が入力されると、トランジスタＱ４がオフ状態に遷移し、トランジスタＱ６はオン状態に遷移する。トランジスタＱ６がオン状態に遷移すると、ノードＮ３がトランジスタＱ６を介して接地され、Ｌレベルに遷移する。ノードＮ３がＬレベルに遷移すると、トランジスタＱ３がオン状態に遷移する。

その結果、ノードＮ２がトランジスタＱ３を介して電圧ＶＢＣに接続され、Ｈレベルに遷移する。従って、ノードＮ２のＨレベルは、信号ＤＣＬＫのＨレベルよりも高い電圧である電圧ＶＢＣにより与えられる。

以上まとめると、レベルシフト回路６３は、互いに逆相の信号が第１入力、第２入力へ入力されると、Ｈレベルが電圧ＶＢＣで互いに逆相の信号を出力するように動作する。

インバータ６２は、トランジスタＱ７，Ｑ８により構成されている。トランジスタＱ７のソースは、トランジスタＱ５のソースに接続され、電圧ＶＢＣが供給されている。トランジスタＱ７のドレインはトランジスタＱ８のドレインにノードＮ４において接続されている。トランジスタＱ８のソースは接地されている。

トランジスタＱ７，Ｑ８のゲートは、レベルシフト回路６３にノードＮ３において接続されている。ノードＮ４は端子３に接続され、端子３からは信号ＤＣＬＫＰが出力される。

インバータ６２の動作は、インバータ６１と同様なので詳細な説明は省略する。

＜Ａ−４−１．レベルシフタ６０の動作＞
信号ＤＣＬＫが端子１からインバータ６１に入力されると、インバータ６１は反転信号／ＤＣＬＫをレベルシフタ回路６３の第１入力に出力する。レベルシフト回路６３の第２入力には、信号ＤＣＬＫが入力される。

レベルシフト回路６３は、第１入力に反転信号／ＤＣＬＫ、第２入力に信号ＤＣＬＫが入力されると、Ｈレベルが電圧ＶＢＣで互いに逆相の信号をノードＮ２、Ｎ３から出力する。

ノードＮ３は、／ＤＣＬＫと同相の信号／ＤＣＬＫＰをインバータ６２に出力する。インバータ６２は、反転信号／ＤＣＬＫＰを反転して、信号ＤＣＬＫＰを出力する。

ここで、レベルシフト回路６３は、通常駆動能力を大きくできないため、インバータ６２は、レベルシフト回路６３のバッファとして働く。レベルシフト回路６３の駆動能力を負荷に対し相対的に大きくできる場合には、インバータ６２は必要ではない。逆に、負荷が大きい場合は、バッファの段数を増やす必要がある。

＜Ａ−５．チャージポンプ回路７０の構成＞
図４は、チャージポンプ回路７０の構成を示す回路図である。チャージポンプ回路には種々の回路があり、図４は昇圧電圧生成型のチャージポンプ回路に対応している。

チャージポンプ回路７０は、端子４１に電圧ＶＤＤが与えられると、電圧ＶＤＤを昇圧して端子４２から電圧ＶＢＣを出力する。

チャージポンプ回路７０は、Ｎ型ＴＦＴであるトランジスタＱ９、Ｐ型ＴＦＴであるトランジスタＱ１０、及び容量Ｃｐ，出力容量ＣＯＵＴにより構成されている。

トランジスタＱ９（第１トランジスタ）のドレイン（一方端子）が端子４１に接続され、ＶＤＤ（入力電圧）が入力されている。トランジスタＱ９のソース（他方端子）がノードＮ５において、トランジスタＱ１０（第２トランジスタ）のソース（一方端子）に接続されている。そして、ノードＮ５において容量Ｃｐ（第１容量素子）の一端が接続されている。トランジスタＱ１０のドレイン（他方端子）には出力容量ＣＯＵＴ（第２容量素子）の一端が接続されている。出力容量ＣＯＵＴの他端は接地されている。

トランジスタＱ９のゲートには、信号Ｐ１が入力されている。そして容量Ｃｐの他端には信号Ｐ２が入力がされている。トランジスタＱ１０のゲートには、信号Ｐ３が入力されている。
なお、信号Ｐ１〜Ｐ３は信号ＤＣＬＫを用いて生成されている。

＜Ａ−５−１．チャージポンプ回路７０の動作＞
次に図５を参照して、チャージポンプ回路７０の動作について説明する。図５は、チャージポンプ回路７０の動作を説明するための波形図である。

初期状態では、信号Ｐ１はＬレベル（ＶＤＤ）、信号Ｐ２はＬレベル（ＶＳＳ：例えば０Ｖ）、信号Ｐ３はＨレベル（２・ＶＤＤ）の信号が入力されている。

次に、信号Ｐ２がＬレベルのとき、信号Ｐ１がＨレベル（２・ＶＤＤ）に遷移すると、トランジスタＱ９がオン状態に遷移して容量ＣｐがＶＤＤまで充電される。その結果、ノードＮ５の電圧レベルはＶＤＤとなる。

ここで、トランジスタＱ９のソース電圧はＶＤＤとなるので、トランジスタＱ９をしきい値電圧損失のない非飽和領域でオン状態にするため、信号Ｐ１には２・ＶＤＤの電圧が必要になる。

また、信号Ｐ３は、Ｈレベル（２・ＶＤＤ）なので、ゲート・ソース間電圧はＶＤＤとなり、トランジスタＱ１０はオフ状態となっている。

信号Ｐ１が再びＬレベルになると、トランジスタＱ９がオフ状態になる。そして、トランジスタＱ９がオフ状態になってから時間ｄｔ１経過後に、信号Ｐ２がＨレベル（ＶＤＤ）になる。容量ＣｐはＶＤＤまで充電されているので、ノードＮ５のレベルは、２・ＶＤＤとなる。

ここで、時間ｄｔ１経過前に信号Ｐ２がＨレベルになると、トランジスタＱ９がオン状態となっているため、ノードＮ５から端子４１へ電流が流れ、ノードＮ５の電圧レベルが２・ＶＤＤにはならない。そのため、時間ｄｔ１経過後に、信号Ｐ２をＨレベルにする必要がある。

そして、信号Ｐ２がＨレベルになってから時間ｄｔ２経過後に信号Ｐ３がＬレベル（ＶＤＤ）となる。信号Ｐ３がＬレベルになると、トランジスタＱ１０のゲート・ソース間電圧が−ＶＤＤとなって、トランジスタＱ１０がオン状態に遷移する。

そして、ノードＮ５から出力容量ＣＯＵＴへ電流が流れ、出力容量ＣＯＵＴを充電する。その結果、端子４２の電圧レベルが一定値上昇する（ノードＮ５の電圧レベルは低下する）。

ここで、時間ｄｔ２経過前に信号Ｐ３がＬレベルになると、トランジスタＱ１０のゲート・ソース間電圧が−ＶＤＤとなる前に、トランジスタＱ１０がオン状態になる。そのため、出力容量ＣＯＵＴを充電する速度が遅くなり、充電効率が低下する。

次に信号Ｐ３がＨレベルになると、トランジスタＱ１０はオフ状態となる。そして、トランジスタＱ１０がオフ状態になってから、時間ｄｔ３経過後に信号Ｐ２がＬレベル（０Ｖ）になる。信号Ｐ２がＬレベルになると、ノードＮ５の電圧レベルも同時に低下する。

ここで、時刻ｄｔ３経過前に、信号Ｐ２がＬレベルになると、ノードＮ５の電圧レベルが低下し、出力側の電圧レベルよりも低くなる。トランジスタＱ１０がオン状態にあるため、出力側からノードＮ５側へ電流が逆流し、出力レベルが低下する。つまり充電効率が低下する。

信号Ｐ２がＬレベルになってから時刻ｄｔ４経過後に、信号Ｐ１がＬレベルからＨレベルに遷移する。すると、トランジスタＱ９がオン状態に遷移し、再び電圧ＶＤＤまで容量Ｃｐを充電し、ノードＮ５の電圧レベルがＶＤＤとなる。

ここで、時間ｄｔ４経過前に信号Ｐ１がＨレベルになると、トランジスタＱ９のゲート・ソース間電圧がＶＤＤになる前に、容量Ｃｐの充電が始まる。そのため、充電速度が遅くなり、充電効率が低下する。

以上の動作が繰り返されると、負荷電流が０の無負荷状態では出力電圧ＶＢＣは２・ＶＤＤまで上昇する。負荷電流が流れる場合は、負荷電流に相当した電圧降下を生じる。

＜Ａ−６．単位分周回路の構成＞
次に図６を参照して単位分周回路の構成について説明する。図６は、単位分周回路の構成を示す回路図である。

単位分周回路には、信号ＢＣ_k-1が入力され、信号ＢＣ_kが出力される。そして、信号ＢＣ_kは、信号ＢＣ_k-1の１／２の周波数である。

ここで、図６は一般化された回路を示している。例えば図２に示した単位分周回路ＦＤ１に対応させた場合、信号ＢＣ_k-1は信号ＤＣＬＫＰ、信号ＢＣ_kは信号ＢＣ１、電圧ＶＤＤは電圧ＶＢＣに対応する。

また、図６において、トランジスタＴＰ１〜ＴＰ１２は、Ｐ型ＴＦＴ、トランジスタＴＮ１〜ＴＮ１２はＮ型ＴＦＴ（Ｎ型トランジスタ）である。

図６の回路は、４個の通常のインバータＩＶ１〜ＩＶ４と、４個のクロックドインバータＣＩＶ１〜ＣＩＶ４とから構成される。

インバータＩＶ１は、電圧ＶＤＤが与えられる電圧線Ｖにソースが接続されたトランジスタＴＰ１と、トランジスタＴＰ１のドレインに、ノードＮ２０においてドレインが接続されたトランジスタＴＮ１により構成されている。トランジスタＴＮ１のソースは、接地されている。そして、トランジスタＴＰ１，ＴＮ１のゲートには入力信号ＢＣ_k-1が入力されている。

インバータＩＶ２は、ソースが電圧線Ｖに接続されたトランジスタＴＰ２と、トランジスタＴＰ２のドレインにノードＮ２１においてドレインが接続されたトランジスタＴＮ２により構成されている。トランジスタＴＮ２のソースは接地されている。

インバータＩＶ３は、ソースが電圧線Ｖに接続されたトランジスタＴＰ７と、トランジスタＴＰ７のドレインにノードＮ２７においてドレインが接続されたトランジスタＴＮ７により構成されている。トランジスタＴＮ７のソースは接地されている。

インバータＩＶ４は、ソースが電圧線Ｖに接続されたトランジスタＴＰ１２と、トランジスタＴＰ１２のドレインにノードＮ２８においてドレインが接続されたトランジスタＴＮ１２により構成されている。トランジスタＴＮ１２のソースは接地されている。

クロックドインバータＣＩＶ１は、トランジスタＴＰ３，ＴＰ４、及びトランジスタＴＮ３，ＴＮ４から構成されている。トランジスタＴＰ４のソースは、電圧線Ｖに接続され、ドレインはトランジスタＴＰ３のソースに接続されている。トランジスタＴＰ３のドレインは、ノードＮ２３において、トランジスタＴＮ４のドレインと接続されている。トランジスタＴＮ４のソースは、トランジスタＴＮ３のドレインと接続されている。トランジスタＴＮ３のソースは接地されている。

クロックドインバータＣＩＶ２は、トランジスタＴＰ５，ＴＰ６、及びトランジスタＴＮ５，ＴＮ６から構成されている。トランジスタＴＰ６のソースは、電圧線Ｖに接続され、ドレインはトランジスタＴＰ５のソースに接続されている。トランジスタＴＰ５のドレインは、ノードＮ２６において、トランジスタＴＮ６のドレインと接続されている。トランジスタＴＮ６のソースは、トランジスタＴＮ５のドレインと接続されている。トランジスタＴＮ５のソースは接地されている。

クロックドインバータＣＩＶ３は、トランジスタＴＰ８，ＴＰ９、及びトランジスタＴＮ８，ＴＮ９から構成されている。トランジスタＴＰ９のソースは、電圧線Ｖに接続され、ドレインはトランジスタＴＰ８のソースに接続されている。トランジスタＴＰ８のドレインは、ノードＮ２５において、トランジスタＴＮ９のドレインと接続されている。トランジスタＴＮ９のソースは、トランジスタＴＮ８のドレインと接続されている。トランジスタＴＮ８のソースは接地されている。

クロックドインバータＣＩＶ４は、トランジスタＴＰ１０，ＴＰ１１、及びトランジスタＴＮ１０，ＴＮ１１から構成されている。トランジスタＴＰ１１のソースは、電源線Ｖに接続され、ドレインはトランジスタＴＰ１０のソースに接続されている。トランジスタＴＰ１０のドレインは、ノードＮ２９において、トランジスタＴＮ１１のドレインと接続されている。トランジスタＴＮ１１のソースは、トランジスタＴＮ１０のドレインと接続されている。トランジスタＴＮ１０のソースは接地されている。

トランジスタＴＰ２，ＴＮ２のゲートはインバータＩＶ２の入力を形成している。そして、インバータＩＶ２の入力は、クロックドインバータＣＩＶ１を構成するトランジスタＴＰ４のゲート、クロックドインバータＣＩＶ２を構成するトランジスタＴＮ６のゲート、クロックドインバータＣＩＶ３を構成するトランジスタＴＮ８のゲート、及びクロックドインバータＣＩＶ４を形成するトランジスタＴＰ１０のゲートに接続されている。

インバータＩＶ１の出力（ノードＮ２０）は、インバータＩＶ２の入力に接続されている。

インバータＩＶ２の出力（ノードＮ２１）は、クロックドインバータＣＩＶ１を構成するトランジスタＴＮ３のゲート、クロックインバータＣＩＶ２を構成するトランジスタＴＰ５のゲート、クロックドインバータＣＩＶ３を構成するトランジスタＴＰ９のゲート、及びクロックドインバータＣＩＶ４を構成するトランジスタＴＮ１１のゲートに接続されている。

インバータＩＶ３の出力（ノードＮ２７）は、クロックインバータＣＩＶ２の入力（トランジスタＴＰ６のゲート、及びトランジスタＴＮ５のゲート）、及びクロックドインバータＣＩＶ３の入力（トランジスタＴＰ８のゲート、及びトランジスタＴＮ９のゲート）に接続されている。

インバータＩＶ４の出力（ノードＮ２８）は、クロックドインバータＣＩＶ４の入力（トランジスタＴＰ１１，ＴＮ１０のゲート）に入力され、出力信号ＢＣ_kを出力する。

クロックドインバータＣＩＶ１を構成するトランジスタＴＰ３及びトランジスタＴＮ４のゲートはインバータＩＶ４の入力（トランジスタＴＰ１２のゲート及びトランジスタＴＮ１２のゲート）に接続されている。

クロックドインバータＣＩＶ２の出力（ノードＮ２６）は、クロックインバータＣＩＶ１の出力（ノードＮ２３）に接続されている。クロックドインバータＣＩＶ２の出力は、さらにインバータＩＶ３の入力（トランジスタＴＰ７のゲート及びトランジスタＴＮ７のゲート）に接続されている。

クロックドインバータＣＩＶ３の出力（ノードＮ２５）は、クロックドインバータＣＩＶ４の出力（ノードＮ２９）に接続され、インバータＩＶ４の入力（トランジスタＴＰ１２、ＴＮ１２のゲート）に接続されている。

＜Ａ−６−１．単位分周回路の動作＞
次に、図７を参照して単位分周回路の動作について説明する。図７は、単位分周回路の動作を説明するための波形図である。

ここで、信号ｂｃは、インバータＩＶ２の出力信号（ノードＮ２１の電圧レベル）、信号／ｂｃはインバータＩＶ１の出力信号（ノードＮ２０の電圧レベル）に対応している。

まず、ノードＮ２３及びノードＮ２５の電圧レベルは、リセット回路（図示せず）により電圧ＶＤＤに設定されている。つまり、信号ＢＣ_k-1、ＢＣ_kは初期状態でＬレベルに設定されている。この結果、ｂｃ，／ｂｃはそれぞれＬレベル、Ｈレベルとなるので、クロックドインバータＣＩＶ１は非活性状態にある。

次に時刻ｔ１において、信号ＢＣ_k-1がＨレベルになると、信号ｂｃ、信号／ｂｃはそれぞれＨレベル、Ｌレベルになる。そして、クロックドインバータＣＩＶ１が活性化される。ノードＮ２５はＨレベルに設定されているので、ノードＮ２３はＬレベルになる。従って、インバータＩＶ３の出力（ノードＮ２７）に接続されたノードＮ２４はＨレベルになる。

次に時刻ｔ２において、信号ＢＣ_k-1がＬレベルになると、信号ｂｃ，信号／ｂｃはそれぞれＬレベル、Ｈレベルになり、クロックドインバータＣＩＶ１が非活性化されると同時にクロックドインバータＣＩＶ２が活性化される。この結果、ノードＮ２３，Ｎ２４のレベルは変化せず、クロックドインバータＣＩＶ２とインバータＩＶ３で構成されるフリップフロップ回路により保持される。同時にクロックドインバータＣＩＶ３が活性化されノードＮ２５はＬレベルになる。そして、信号ＢＣ_kはＨレベルになる。

次に時刻ｔ３において、再び信号ＢＣ_k-1がＨレベルになると、信号ｂｃ，信号／ｂｃはそれぞれＨレベル，Ｌレベルになり、クロックドインバータＣＩＶ１が活性化される。ノードＮ２５はＬレベルになっているので、ノードＮ２３はＨレベルになりノードＮ２４はＬレベルになる。同時に、クロックドインバータＣＩＶ３が非活性化され、クロックドインバータＣＩＶ４が活性化される。この結果、ノードＮ２５，信号ＢＣ_kのレベルは変化せず、クロックドインバータＣＩＶ４とインバータＩＶ４で構成されるフリップフロップ回路により保持される。

次に時刻ｔ４において、信号ＢＣ_k-1が再びＬレベルになると、信号ｂｃ，信号／ｂｃはそれぞれＬレベル，Ｈレベルになり、クロックドインバータＣＩＶ１が非活性化されると同時にクロックドインバータＣＩＶ２が活性化される。この結果、ノードＮ２３，Ｎ２４の電圧レベルは変化せず、クロックドインバータＣＩＶ２とインバータＩＶ３で構成されるフリップフロップ回路により保持される。同時に、クロックドインバータＣＩＶ３が活性化され、ノードＮ２５はＨレベルになり信号ＢＣ_kはＬレベルになる。

以上の動作により、図６に示すように、信号ＢＣ_kは信号ＢＣ_k-1の１／２の周波数に分周されることがわかる。

図２、図３、６を参照すると、電源（昇圧電圧）ＶＢＣには、インバータ４段、クロックドインバータ４段、レベルシフトタ１段しか接続されておらず、電源ＶＢＣの負荷としては小さい。

従って、動作時にＶＢＣとＶＳＳ間に流れる電源電流は少なく、チャージポンプ回路の効率が悪くても、所定の電圧をレベルシフタ６０、及び単位分周回路に供給することが可能である。

＜Ｂ．表示装置の動作＞
次に、図１、２を参照して、本実施の形態に係る表示装置の動作について説明する。
信号ＤＣＬＫが、電源回路３０の分周回路５０に入力されると、チャージポンプ回路７０（図２参照）は信号ＤＣＬＫから電圧ＶＢＣを生成し、単位分周回路ＦＤ１及びレベルシフタ６０に電圧ＶＢＣを供給する。信号ＤＣＬＫはレベルシフタ６０へも入力され、レベルシフタ６０は、信号ＤＣＬＫのＨレベルを電圧ＶＢＣに変換した信号ＤＣＬＫＰを単位分周回路ＦＤ１に出力する。

単位分周回路ＦＤ１は、信号ＤＣＬＫＰを１／２の周波数に分周した信号ＢＣ１を単位分周回路ＦＤ２に出力する。単位分周回路ＦＤ２は、信号ＢＣ１を受け、信号ＢＣ１を１／２の周波数に分周した信号ＢＣ２を出力する。最終的に、最終段の単位分周回路ＦＤｎから信号ＢＣ１を１／２ⁿ に分周した信号ＢＣ_nが端子２からチャージポンプ回路４０（図１参照）に出力される。

チャージポンプ回路４０は、信号ＢＣ_nを受け電圧ＶＤＤＨ、ＶＳＳＬを生成して駆動回路２０に出力する。

駆動回路２０は、画素１０を駆動するための種々の信号を生成して出力する。そして画素１０は、駆動回路２０からの信号に基づいて駆動される。

＜Ｃ．効果＞
本実施の形態に係る表示装置では、分周回路５０を構成する単位分周回路ＦＤ１からＦＤｎのうち、初段の単位分周回路ＦＤ１に電圧ＶＤＤよりも高い電圧ＶＢＣが供給されている。

その結果、初段の単位分周回路ＦＤ１を構成するＴＦＴの電流駆動能力が向上する。初段の単位分周回路ＦＤ１には、最も周波数が高い信号ＤＣＬＫが入力されるが、単位分周回路ＦＤ１の電流駆動能力が向上するため、動作マージンを大きくすることができる。

初段の単位分周回路の電流駆動能力が向上する結果、分周回路５０、及びそれを含む電源回路３０、表示装置１００の動作マージンを向上することができる。

ここで、本実施の形態では、単位分周回路ＦＤ１にのみ電圧ＶＢＣを供給するように構成されているが、他の単位分周回路ＦＤ１以外の単位分周回路へも供給するようにしてもよい。信号ＤＣＬＫの周波数が高い場合には、単位分周回路ＦＤ２の動作マージンが狭くなる可能性があるが、単位分周回路ＦＤ２へも電圧ＶＢＣを供給するようにすると、動作マージンを広げることができる。
なお、画素１０は、液晶素子でも、有機ＥＬ等の電界発光素子であってもよい。

＜Ｄ．変形例＞
分周回路５０の回路８０において、レベルシフタ６０は必須ではない。昇圧電圧ＶＢＣ、昇圧電圧ＶＤＤ、Ｐ型ＴＦＴのしきい値電圧ＶＴＰの関係が、
ＶＢＣ−ＶＤＤ＜｜ＶＴＰ｜
となれば、単位分周回路ＦＤ１に貫通電流は流れない。

そのため、図８に示すように、レベルシフタを省略することができる。その結果、分周回路５０の回路構成を簡略化することができる。

＜実施の形態２＞
＜Ａ．チャージポンプ回路の構成＞
図９は、本実施の形態に係るチャージポンプ回路７０の構成を示す回路図である。実施の形態１と同一の構成には同一の符号を付し重複する説明は省略している。

ノードＮ７の電圧レベルは、図４に示す信号Ｐ１の電圧レベルに対応し、ノードＮ８の電圧レベルは信号Ｐ３の電圧レベルに対応している。また、信号Ｐ２はドットクロック信号ＤＣＬＫにより与えられている。

図９に示すチャージポンプ回路７０では、信号ＤＣＬＫをインバータ７３で反転して反転信号／ＤＣＬＫを生成し、反転信号／ＤＣＬＫにより信号Ｐ１、Ｐ３を生成している。

また、図９に示す構成において、トランジスタＱ９，Ｑ１２，Ｑ１３はＮ型ＴＦＴであり、トランジスタＱ１０，Ｑ１１，Ｑ１４はＰ型ＴＦＴである。

トランジスタＱ１０（第２トランジスタ）のドレイン（他方端子）が出力端子４２、及び出力容量ＣＯＵＴ（第２容量素子）の一端に接続されている。出力容量ＣＯＵＴの他端は接地されている。出力端子４２からは昇圧電圧ＶＢＣが出力される。

トランジスタＱ１０のソース（一方端子）がノードＮ５においてトランジスタＱ９（第１トランジスタ）のソース（他方端子）に接続されている。トランジスタＱ９のドレイン（一方端子）は、入力端子４１に接続されている。ノードＮ５において容量Ｃｐ（第１容量素子）の一端が接続されている。容量Ｃｐの他端には信号Ｐ２が入力されている。

トランジスタＱ１０のゲート（制御端子）・ドレイン間には、トランジスタＱ１４（第４トランジスタ）が介挿されている。つまり、トランジスタＱ１４のドレイン（一方端子）は、ノードＡ２においてトランジスタＱ１０のドレインと接続されている。そして、トランジスタＱ１４のソース（他方端子）はトランジスタＱ１０のゲートにノードＮ８において接続されている。

トランジスタＱ９のゲート（制御端子）・ドレイン間には、トランジスタＱ１３（第３トランジスタ）が介挿されている。トランジスタＱ１３のドレイン（一方端子）は、ノードＡ１においてトランジスタＱ９のドレインと接続されている。そして、トランジスタＱ１３のソース（他方端子）はトランジスタＱ９のゲートにノードＮ７において接続されている。

トランジスタＱ１３，Ｑ１４のゲートがノードＡ３において容量Ｃｐの一端に接続されている。容量Ｃｐの他端は端子７２に接続され、信号ＤＣＬＫが入力されている。

トランジスタＱ１０のゲートには容量Ｃ３（第４容量素子）の一端が接続されている。またトランジスタＱ９のゲートには容量Ｃ１（第３容量素子）の一端が接続されている。容量Ｃ１の他端は、ノードＡ４において容量Ｃ３の他端と接続されている。

トランジスタＱ１１のソースには電圧ＶＤＤが与えられている。トランジスタＱ１１のドレインはノードＮ６においてトランジスタＱ１２のドレインに接続されている。トランジスタＱ１２のソースは接地されている。ノードＮ６はノードＡ４と接続されている。

トランジスタＱ１１，Ｑ１２のゲートはノードＡ５において接続され、ノードＡ５は、入力端子７１と接続されている。トランジスタＱ１１，Ｑ１２は、インバータ７３を構成している。そして、端子７１，７２には、信号ＤＣＬＫが入力されている。つまり、端子７１，７２は端子１（図２参照）に接続されている。

＜Ｂ．チャージポンプ回路７０の動作＞
図１０は、本実施の形態に係るチャージポンプ回路７０の動作を説明するための波形図である。
電圧ＶＤＤが投入された後、数サイクルのドットクロック信号ＤＣＬＫの入力により、信号Ｐ１（ノードＮ７）の電圧レベルはＶＤＤに充電される。この状態で／ＤＣＬＫがＨレベル（ＶＤＤ）になると容量素子Ｃ１による結合によりＰ１の電圧レベルが２・ＶＤＤになる。

トランジスタＱ９がオン状態に遷移すると端子４１から容量Ｃｐに電流が流れ、容量Ｃｐを充電する。この時、信号Ｐ２（ＤＣＬＫ）はＬレベルであり、容量ＣｐはＶＤＤまで充電され、ノードＮ５の電圧レベルはＶＤＤとなる。

次に信号Ｐ２がＨレベルになると、ノードＮ５の電圧レベルは容量結合により２・ＶＤＤになる。

ただし、この時、反転信号／ＤＣＬＫがＬレベルになることによって、信号Ｐ１のレベルはＶＤＤに低下する過程にある。そのため、トランジスタＱ９は完全にはオフとなっていない。その結果、ノードＮ５からトランジスタＱ９を介して電流が逆流し、充電効率を低下させる。

同時に、反転信号／ＤＣＬＫがＬレベルになるので容量Ｃ３の結合により信号Ｐ３（ノードＮ８）の電圧レベルは、出力電圧ＶＢＣから反転信号／ＤＣＬＫの振幅分のＶＤＤだけ低下する。その結果、トランジスタＱ１０がオン状態に遷移する。そして、ノードＮ５からトランジスタＱ１０を介して電流が流れ、出力容量ＣＯＵＴが所定値まで充電される。

信号Ｐ２がＬレベルになって、ノードＮ５の電圧レベルが低下すると同時にトランジスタＱ１４がオン状態となり、信号Ｐ３の電圧レベルがＶＢＣになる。そしてトランジスタＱ１０がオフになるが、その過程で端子４２からノードＮ５へ電流が逆流して充電効率を低下させる。

以上の動作が繰り返されることにより、出力電圧ＶＢＣはＶＤＤよりも高い電圧レベルに上昇する。

＜Ｃ．効果＞
実施の形態１に係るチャージポンプ回路７０（図４参照）は、ＨレベルがＶＤＤの信号ＤＣＬＫから、Ｈレベルが２・ＶＤＤの信号Ｐ１、Ｐ３を生成し、さらに時間ｄｔ１〜ｄｔ４の間隔を設けるように制御する必要がある（図５参照）。

一方、本実施の形態に係るチャージポンプ回路７０は、信号ＤＣＬＫのみを入力とし、かつ時間間隔を設ける必要がない。そのため、本実施の形態に係る分周回路は、容易に製造することができる。

＜実施の形態３＞
＜Ａ．分周回路５０の構成＞
図１１は、本実施の形態に係る分周回路５０の構成を示すブロック図である。実施の形態１と同一の構成には同一の符号を付し、重複する説明は省略している。

本実施の形態に係る分周回路５０は、実施の形態１に係る分周回路５０（図２参照）に対して単位分周回路ＦＤ１Ｐ（第２単位分周回路）、レベルシフタ６０Ｐ（第２レベルシフタ）をさらに備えている。ここで、単位分周回路ＦＤ１Ｐ、レベルシフタ６０Ｐの構成は、単位分周回路ＦＤ１（第１単位分周回路）、レベルシフタ６０と同一である。

単位分周回路ＦＤ２の入力にＯＲ回路５１の出力が接続されている。ＯＲ回路５１の一方の入力にはＡＮＤ回路５２の出力が接続されている。ＯＲ回路５１の他方の入力には、ＡＮＤ回路５３の出力が接続されている。ＡＮＤ回路５２の一方の入力には信号／ＳＥＬが入力され、他方の入力には単位分周回路ＦＤ１の出力が接続されている。

単位分周回路ＦＤ１の入力にはレベルシフタ６０の出力が接続されている。レベルシフタ６０の入力は、入力端子１に接続されている。

またレベルシフタ６０、単位分周回路ＦＤ１にはチャージポンプ回路７０の出力が接続され、昇圧電圧ＶＢＣ（昇圧電圧）が供給されている。レベルシフタ６０には、電圧ＶＤＤがさらに供給されている。

チャージポンプ回路７０は、スイッチＳＷ１を介して電源ＶＤＤに接続されている。スイッチＳＷ１は、信号／ＳＥＬによってオン・オフが制御されている。また、チャージポンプ回路７０の入力は端子１に接続されている。

ＡＮＤ回路５３の一方の入力には信号ＳＥＬが入力されている。ＡＮＤ回路５３の他方の入力には、単位分周回路ＦＤ１Ｐの出力が接続されている。単位分周回路ＦＤ１Ｐの入力にはレベルシフタ６０Ｐの出力が接続されている。レベルシフタ６０Ｐの入力は端子１に接続されている。

そして、単位分周回路ＦＤ１Ｐ、レベルシフタ６０ＰはスイッチＳＷ２を介して電圧ＶＤＤＨ（チャージポンプ回路４０の出力電圧（図１参照）：第２昇圧電圧）が供給されている。スイッチＳＷ２のオン・オフは、信号ＳＥＬによって制御されている。

＜Ｂ．分周回路５０の動作＞
図１２は、本実施の形態に係る分周回路５０の動作を説明するための波形図である。本実施の形態に係る分周回路５０では、スイッチＳＷ１，ＳＷ２により、単位分周回路ＦＤ１、単位分周回路ＦＤ１Ｐの動作切り替えを行い、ＡＮＤ回路５２，５３及びＯＲ回路５１により出力の切り替えを行っている。

まず信号ＳＥＬをＬレベル、信号／ＳＥＬをＨレベルとする。スイッチＳＷ１がオンとなって、チャージポンプ回路７０に電圧ＶＤＤが与えられ、レベルシフタ６０、単位分周回路ＦＤ１が動作する。

一方、スイッチＳＷ２はオフとなって、レベルシフタ６０Ｐ、単位分周回路ＦＤ１Ｐには、ＶＤＤＨが与えられず動作しない。

そして、信号ＳＥＬがＬレベル、信号／ＳＥＬがＨレベルとなることにより、ＡＮＤ回路５２，５３、ＯＲ回路５１を介して、単位分周回路ＦＤ１の出力が単位分周回路ＦＤ２に入力される。

そうして、電圧ＶＢＣにより単位分周回路ＦＤ１を駆動する。分周回路５０からの信号ＢＣ_nをチャージポンプ回路４０（図１参照）に出力する。そしてチャージポンプ回路４０は、電圧ＶＤＤＨを生成する。

電圧ＶＤＤＨが所定レベル（図１２の破線で示した時刻）になると、信号ＳＥＬがＨレベル、信号／ＳＥＬがＬレベルになる。すると、スイッチＳＷ１がオフとなって、チャージポンプ回路７０は電圧ＶＤＤから切り離され、レベルシフタ６０、単位分周回路ＦＤ１が動作を止める。一方、スイッチＳＷ２はオンとなって、レベルシフタ６０Ｐ、単位分周回路ＦＤ１ＰにＶＤＤＨが与えられ、動作を開始する。

そして、信号ＳＥＬがＨレベル、信号／ＳＥＬがＬレベルとなることにより、ＡＮＤ回路５２，５３、ＯＲ回路５１を介して、単位分周回路ＦＤ１Ｐの出力が単位分周回路ＦＤ２に入力される。ここで、スイッチＳＷ２はなくてもよく、スイッチＳＷ２の部分は常時接続であってもよい。

＜Ｃ．分周回路５０の効果＞
本実施の形態に係る分周回路５０では、効率の悪いチャージポンプ回路７０は、電源回路３０の立ち上げ時にのみ使用し、電源回路３０の出力、すなわちチャージポンプ回路４０の出力電圧ＶＤＤＨが所定レベル以上になると、電圧ＶＤＤＨを用いて単位分周回路ＦＤ１Ｐを駆動している。

すなわち、電圧ＶＤＤＨが所定レベル（所定値）より大きくなるか否かで、昇圧電圧ＶＢＣが与えられる単位分周回路ＦＤ１と、電圧ＶＤＤＨが与えられる単位分周回路ＦＤ１Ｐとが切替えられるように構成されている。

その結果、本実施の形態に係る分周回路５０を用いることで、電源回路３０全体の効率を向上することができる。

本実施の形態においては、分周回路５０のうち、初段にのみ単位分周回路ＦＤ１と単位分周回路ＦＤ１Ｐを用意しているが、初段のみである必要はない。例えば、初段から３段まで縦続接続された２つの単位分周回路を用意し、それらを電圧ＶＤＤＨが所定レベルより大きくなるか否かで切替えるように構成してもよい。

なお、実施の形態１において説明したように、ＶＤＤＨ−ＶＤＤ＜｜ＶＴＰ｜であれば、単位分周回路ＦＤ１Ｐに貫通電流が流れないのでレベルシフタ６０Ｐを省略することができる。

＜実施の形態４＞
＜Ａ．分周回路５０の構成＞
図１３は、本実施の形態に係る分周回路５０の構成を示すブロック図である。図１３において、図１１と同一の構成には同一の符号を付し、重複する説明は省略している。

本実施の形態に係る分周回路５０は、図１１に示した分周回路５０に対して、レベルシフタ６０Ｐ、単位分周回路ＦＤ１Ｐを省略している。

そして、単位分周回路ＦＤ１、及びレベルシフタ６０は、スイッチＳＷ３を介してチャージポンプ回路７０の出力、若しくは電圧ＶＤＤＨに接続される。

＜Ｂ．分周回路５０の動作＞
スイッチＳＷ３は、信号ＳＥＬ，／ＳＥＬによって制御され、信号ＳＥＬがＨレベル、信号／ＳＥＬがＬレベルの場合は、電圧ＶＤＤＨをレベルシフタ６０、及び単位分周回路ＦＤ１に供給する。

一方、信号／ＳＥＬがＨレベル、信号ＳＥＬがＬレベルの場合にはチャージポンプ回路７０からの電圧ＶＢＣをレベルシフタ６０及び単位分周回路ＦＤ１に供給する。

＜Ｃ．分周回路５０の効果＞
本実施の形態においても、効率の悪いチャージポンプ回路７０は、電源回路３０の立ち上げ時のみ使用している。その結果、電源回路３０全体の効率を向上することができる。

また、レベルシフタ回路６０Ｐ、単位分周回路ＦＤ１Ｐを省略できるので回路構成を簡略化できる。

＜実施の形態５＞
図１４は、本実施の形態に係る分周回路５０の構成を示すブロック図である。本実施の形態に係る分周回路５０では、実施の形態３に係る分周回路５０のチャージポンプ回路７０に代えて、昇圧電圧発生回路９０（昇圧回路）を用いている。

その他の構成は実施の形態３と同一であり、同一の構成には同一の符号を付し、重複する説明は省略する。

＜Ａ．昇圧電圧発生回路９０の構成＞
図１５は、昇圧回路としての昇圧電圧発生回路９０の構成を示す回路図である。図１５において、トランジスタＱ１５はＮ型トランジスタであり、トランジスタＱ１６，Ｑ１７はＰ型トランジスタである。

トランジスタＱ１７（第１トランジスタ）のソース（一方端子）に電圧ＶＤＤが与えられている。トランジスタＱ１７のドレイン（他方端子）は、端子４２、及び容量Ｃ（容量素子）の一端に接続されている。容量Ｃの他端はインバータ９１の入力に接続されている。

トランジスタＱ１７のゲート（制御端子）がノードＤ２において、トランジスタＱ１５（第２トランジスタ）のドレイン（一方端子）に接続されている。トランジスタＱ１５のソース（他方端子）は接地されている。インバータ９１の入力は、端子４１に接続されている。トランジスタＱ１５のゲートはインバータ９１の出力に接続されている。インバータ９１には電圧ＶＤＤが供給されている。

トランジスタＱ１７のゲート・ドレイン間にはトランジスタＱ１６（第３トランジスタ）が介挿されている。トランジスタＱ１６のドレイン（一方端子）は、ノードＤ２においてトランジスタＱ１７のゲートに接続されている。トランジスタＱ１６のソース（他方端子）は、トランジスタＱ１７のドレインに接続されている。また、インバータ９１の入力には信号ＢＳが入力され、端子４２からは電圧ＶＢＣが出力される。

＜Ｂ．昇圧電圧発生回路の動作＞
図１６は、昇圧回路としての昇圧電圧発生回路９０の動作を説明するための波形図である。図１６は、信号ＢＳ、ノードＤ１，Ｄ２、及び電圧ＶＢＣの電圧波形を示している。

信号ＢＳがＬレベル（０Ｖ）のとき、インバータ９１の出力（ノードＤ１の電圧レベル）はＨレベルとなる。その結果、トランジスタＱ１５はオン状態に、トランジスタＱ１６はオフ状態に遷移する。

トランジスタＱ１５がオン状態に遷移するとノードＤ２の電圧レベルは、Ｌレベルになる。この結果、トランジスタＱ１７がオン状態となり、昇圧電圧ＶＢＣの大きさはＶＤＤとなる。同時に、電圧ＶＤＤからトランジスタＱ１７を介して電流が流れ、容量ＣをＶＤＤまで充電する。

次に、端子４２に接続される負荷容量よりも昇圧容量Ｃの値を十分大きくし、信号ＢＳをＬレベル（０Ｖ）からＨレベル（ＶＤＤ）に立ち上げる。その結果、容量結合により昇圧電圧ＶＢＣの電圧レベルは、ほぼ２・ＶＤＤとなる。

信号ＢＳがＨレベルとなると、ノードＤ１の電圧レベルはＬレベルになる。そのためトランジスタＱ１５がオフ状態、トランジスタＱ１６がオン状態になる。

その結果、電圧ＶＢＣの電圧レベルが上昇するのとほぼ同時に、トランジスタＱ１６を介してノードＤ２の電圧レベルも追随して上昇し、ノードＤ２の電圧レベルは、２・ＶＤＤとなる。

このため、トランジスタＱ１７のゲート・ソース間電圧が０に近づき、トランジスタＱ１７はオフ状態になる。そのため、電圧ＶＢＣが２・ＶＤＤになることによって、トランジスタＱ１７を介して出力端子４２から電流が逆流し、出力電圧ＶＢＣの電圧レベルの低下するのを防ぐことができる。

昇圧電圧ＶＢＣを２・ＶＤＤまで昇圧後、容量Ｃは出力電圧保持容量として働く。そして、容量Ｃに蓄えられた電荷は、出力端子４２からの負荷電流により徐々に低下する。この時、所望の電圧ＶＤＤＨが生成されるまでの時間が確保できるように負荷電流に対する昇圧容量値が設定される。

例えば、容量Ｃの容量値ＣＶ＝１μＦ、負荷電流ＩＬ＝１００μＡ、昇圧電圧ＶＢＣの許容電圧降下＝２Ｖとすると、昇圧電圧ＶＢＣが許容値ΔＶまで降下する時間ｔは、
ｔ＝ＣＶ・ΔＶＢＣ／ＩＬ
＝１×１０^-6×２／１００×１０^-6
＝２０（ｍｓ）
で与えられる。

そのため、２０ｍｓの期間で電圧ＶＤＤＨを所定レベルにチャージポンプ動作により上昇させればよい。通常、２０ｍｓあれば、ＶＤＤＨを所定レベルに上昇させることは容易である。

＜Ｃ．効果＞
本実施の形態に係る分周回路５０は、チャージポンプ回路７０に代えて昇圧電圧発生回路９０を用いている。昇圧電圧発生回路は、上記のように一定期間の電圧生成であれば、高い電力効率で用いることができる。その結果、電力効率の高い分周回路を実現することができる。

＜昇圧電圧発生回路９０の変形例＞
図１７は、昇圧回路としての昇圧電圧発生回路９０の変形例を示す回路図である。本変形例では、トランジスタＱ１６に代えて抵抗Ｒ（抵抗素子）がトランジスタＱ１７のゲート・ドレイン間に介挿されている。すなわち、抵抗Ｒの一方端子が、トランジスタＱ１７のゲートに接続され、抵抗Ｒの他方端子がトランジスタＱ１７のドレインに接続されている。そして抵抗Ｒの抵抗値は、トランジスタＱ１５のオン抵抗値よりも十分大きい値に選択されている。

本変形例では、トランジスタＱ１６に代えて、抵抗Ｒを用いているのでより容易に昇圧電圧発生回路９０を実現できる。

＜実施の形態６＞
＜Ａ．構成＞
図１８は、本実施の形態に係る昇圧電圧発生回路９０の構成を示す回路図である。本実施の形態に係る昇圧電圧発生回路９０は、インバータ９１の入力に信号ＢＳ１が入力され、容量Ｃの他端に信号ＢＳ２が入力されるように構成されている。

その他の構成は、図１５に示す昇圧電圧発生回路９０と同一であり、同一の構成には同一の符号を付し、重複する説明は省略する。

＜Ｂ．動作＞
図１９は、本実施の形態に係る昇圧電圧発生回路９０に入力される信号ＢＳ１、ＢＳ２の波形図である。信号ＢＳ１がＬレベルからＨレベルになってから、時間ｔｄ経過後に信号ＢＳ２がＬレベルからＨレベルになるように制御されている。

まず、Ｌレベルの信号ＢＳ１が入力されると、インバータ９１を介してＨレベルの信号がトランジスタＱ１５のゲートに入力される。そして、トランジスタＱ１５がオフ状態からオン状態に遷移する。トランジスタＱ１５がオン状態になると、トランジスタＱ１７のゲートがトランジスタＱ１５を介して接地され、トランジスタＱ１７がオフ状態からオン状態に遷移する。トランジスタＱ１７がオン状態になると、トランジスタＱ１７を介してＶＤＤから容量Ｃへ電流が流れ、容量ＣをＶＤＤまで充電する。

次に、信号ＢＳ１がＬレベルからＨレベルに遷移すると、インバータ９１を介してＬレベルの信号がトランジスタＱ１５のゲートに入力される。そして、トランジスタＱ１５がオン状態からオフ状態になる。そしてトランジスタＱ１６がオフ状態からオン状態に遷移する。トランジスタＱ１６がオン状態に遷移すると、トランジスタＱ１７のゲート・ソース間電圧が等しくなり、トランジスタＱ１７がオフ状態に遷移する。

次に、信号ＢＳ１がＬレベルからＨレベルに遷移してから時間ｔｄ経過後に、信号ＢＳ２がＬレベルからＨレベルに遷移する。その結果、容量ＣがＶＤＤまで充電されているため、電圧レベルが２・ＶＤＤのＶＢＣが出力される。

＜Ｃ．効果＞
実施の形態５に係る昇圧電圧発生回路９０では、トランジスタＱ１６がオン状態に遷移する前に容量Ｃによる昇圧が行われる可能性がある。

トランジスタＱ１６がオン状態に遷移する前は、トランジスタＱ１７はオン状態にある。そのため、容量ＣからトランジスタＱ１７を介して昇圧電流が流れ、電圧ＶＢＣの昇圧にロスが生じる。

本実施の形態に係る昇圧電圧発生回路９０は、トランジスタＱ１７が完全にオフ状態になってから、信号ＢＳ２をＬレベルからＨレベルに遷移させ、容量Ｃによる昇圧を行っている。そのため、容量ＣからトランジスタＱ１７を介して昇圧電流が流れることによる電圧ＶＢＣの昇圧ロスを回避することができる。

＜Ｄ．昇圧電圧発生回路の変形例１＞
＜Ｄ−１．構成＞
図２０は、本実施の形態に係る昇圧電圧発生回路９０の変形例１を示す回路図である。本変形例に係る昇圧電圧発生回路９０は、容量Ｃの他端に遅延回路ＤＣが接続されている。遅延回路ＤＣの入力は、遅延回路の一例として示されるインバータ９１の出力にノードＤ１において接続されている。また、トランジスタＱ１６のゲートは遅延回路ＤＣの入力に接続されている。

遅延回路ＤＣは奇数個（図２０の例では、３個）のインバータ９２〜９４の縦続接続により構成されている。

＜Ｄ−２．動作＞
信号ＢＳがＬレベルの信号が入力されると、トランジスタＱ１５がオン状態になり、トランジスタＱ１７がオン状態となって、容量ＣをＶＤＤまで充電する。

そして、信号ＢＳがＬレベルからＨレベルに遷移するとトランジスタＱ１５がオフ状態に遷移する。またトランジスタＱ１６はオン状態に遷移する。

一方、遅延回路ＤＣを介して、所定時間経過後、Ｈレベルの信号が容量Ｃに入力され電圧ＶＢＣが上昇する。

＜Ｄ−３．効果＞
本変形例では、遅延回路ＤＣを備えているので、トランジスタＱ１６がオン状態に遷移してから、容量Ｃの上昇をすることができる。

その結果、トランジスタＱ１７を介して容量Ｃが電圧ＶＤＤに流れることによる昇圧ロスを回避することができる。

本変形例では、２つの信号ＢＳ１、ＢＳ２を用意し、かつ時間ｔｄを設けるように制御することなく、一つの信号ＢＳのみで、昇圧ロスのない昇圧電圧発生回路を実現できる。

＜Ｅ．昇圧電圧発生回路の変形例２＞
＜Ｅ−１．構成＞
図２１は、昇圧電圧発生回路９０の変形例２を示す回路図である。本変形例に係る昇圧電圧発生回路９０は、容量Ｃの他端に遅延回路ＤＣが接続されている。遅延回路ＤＣの入力は、トランジスタＱ１６のドレインに接続されている。また、トランジスタＱ１６のゲートはノードＤ１においてインバータ９１の出力に接続されている。

遅延回路ＤＣは偶数個（図２１の例では、２個）のインバータ９２，９３の縦続接続により構成されている。

＜Ｅ−２．動作＞
Ｌレベルの信号ＢＳが入力されると、トランジスタＱ１５がオン状態に遷移し、トランジスタＱ１７がオン状態に遷移する。その結果、容量ＣがＶＤＤまで充電される。

信号ＢＳがＨレベルに遷移すると、トランジスタＱ１５はオフ状態に遷移する。

そして、トランジスタＱ１５はオン状態に遷移する。トランジスタＱ１６がオン状態に遷移すると、トランジスタＱ１７のゲート・ソース間電圧が等しくなり、トランジスタＱ１７がオフ状態に遷移する。

一方、トランジスタＱ１７がオン状態に遷移すると、ノードＤ２の電圧レベルはＨレベル（ＶＤＤ）となる。ノードＤ２がＨレベルになると遅延回路ＤＣを介して容量ＣにＨレベルの信号が入力される。その結果、電圧ＶＢＣの電圧レベルが上昇し、２・ＶＤＤの電圧ＶＢＣを出力する。

＜Ｅ−３．効果＞
本実施の形態に係る昇圧電圧発生回路９０は、トランジスタＱ１６がオン状態になってから、遅延回路ＤＣによって所定時間経過後に容量Ｃによる昇圧が行われる。そのため、トランジスタＱ１７を介して容量からＶＤＤに昇圧電流が流れることによる昇圧ロスを回避することができる。

＜実施の形態７＞
図２２は、本実施の形態に係る分周回路５０の構成を示すブロック図である。

本実施の形態に係る分周回路は、実施の形態５の分周回路５０のチャージポンプ回路７０に代えて昇圧電圧発生回路９０を用いている。

その他の構成は実施の形態５と同様であり、重複する説明は省略する。

本実施の形態に係る分周回路５０は、チャージポンプ回路７０に代えて電力効率の高い昇圧電圧発生回路９０を用いているので、実施の形態５の分周回路５０に比べて、電力効率の高い分周回路５０を実現できる。その結果、電源回路３０の効率をより高めることができる。

実施の形態１に係る表示装置の構成を示すブロック図である。 実施の形態１に係る分周回路の構成を示すブロック図である。 実施の形態１に係るレベルシフタの構成を示す回路図である。 実施の形態１に係るチャージポンプ回路の構成を示す回路図である。 実施の形態１に係るチャージポンプ回路の動作を説明するための波形図である。 実施の形態１に係る単位分周回路の構成を示す回路図である。 実施の形態１に係る単位分周回路の動作を説明するための波形図である。 実施の形態１に係る分周回路の変形例の構成を示すブロック図である。 実施の形態２に係るチャージポンプ回路の構成を示す回路図である。 実施の形態２に係るチャージポンプ回路の動作を説明するための波形図である。 実施の形態３に係る分周回路の構成を示すブロック図である。 実施の形態３に係る分周回路の動作を説明するための波形図である。 実施の形態４に係る分周回路の構成を示すブロック図である。 実施の形態５に係る分周回路の構成を示すブロック図である。 実施の形態５に係る昇圧電圧発生回路の構成を示す回路図である。 実施の形態５に係る昇圧電圧発生回路の動作を説明するための波形図である。 実施の形態５に係る昇圧電圧発生回路の変形例の構成を示す回路図である。 実施の形態６に係る昇圧電圧発生回路の構成を示す回路図である。 実施の形態６に係る昇圧電圧発生回路に入力される入力信号の波形図である。 実施の形態６に係る昇圧電圧発生回路の変形例１の構成を示す回路図である。 実施の形態６に係る昇圧電圧発生回路の変形例２の構成を示す回路図である。 実施の形態７に係る分周回路の構成を示すブロック図である。

符号の説明

１０ 画素、２０ 駆動回路、３０ 電源回路、４０，７０ チャージポンプ回路、５０ 分周回路、６０ レベルシフタ、９０ 昇圧電圧発生回路、ＤＣ 遅延回路、ＤＣＬＫ ドットクロック信号、ＦＤ１〜ＦＤｎ 単位分周回路。

Claims (13)

1. 入力信号を分周して出力する分周回路であって、
   縦続接続された複数個の単位分周回路と、
   少なくとも初段の前記単位分周回路に昇圧電圧を供給する昇圧回路と、
   を備えることを特徴とする分周回路。
2. 前記昇圧回路は、
   入力電圧が入力される一方端子を有する第１トランジスタと、
   前記第１トランジスタの他方端子に一端が接続された第１容量素子と、
   前記第１容量素子の一端に一方端子が接続された第２トランジスタと、
   前記第２トランジスタの他方端子に一端が接続された第２容量素子と、
   を備えることを特徴とする請求項１に記載の分周回路。
3. 請求項２に記載の分周回路であって、
   前記昇圧回路は、
   前記第１トランジスタの前記一方端子に一方端子が接続され、前記第１トランジスタの制御端子に他方端子が接続され、かつ前記１容量素子の前記一端に制御端子が接続された第３トランジスタと、
   前記第２トランジスタの前記他方端子に一方端子が接続され、前記第２トランジスタの制御端子に他方端子が接続され、かつ前記第１容量素子の前記一端に制御端子が接続された第４トランジスタと、
   前記第１トランジスタの制御端子に一端が接続された第３容量素子と、
   前記第２トランジスタの制御端子に一端が接続さえた第４容量素子と、
   をさらに備えることを特徴とする分周回路。
4. 前記昇圧回路は、
   入力電圧が入力される一方端子を有する第１トランジスタと、
   前記第１トランジスタの他方端子に一端が接続された容量素子と、
   前記第１トランジスタの制御端子に一方端子が接続された第２トランジスタと、
   前記第１トランジスタの前記制御端子に一方端子が接続され、前記第１トランジスタの前記他方端子に他方端子が接続された第３トランジスタと、
   を備えることを特徴とする請求項１に記載の分周回路。
5. 前記昇圧回路は、
   入力電圧が入力される一方端子を有する第１トランジスタと、
   前記第１トランジスタの他方端子に一端が接続された容量素子と、
   前記第１トランジスタの制御端子に一方端子が接続された第２トランジスタと、
   前記第１トランジスタの前記制御端子に一方端子が接続され、前記第１トランジスタの前記他方端子に他方端子が接続された抵抗素子と、
   を備えることを特徴とする請求項１に記載の分周回路。
6. 前記昇圧回路は、前記容量素子の他端に接続された遅延回路をさらに備えることを特徴とする請求項４又は５に記載の分周回路。
7. 前記分周回路は、前記入力信号の一方レベルを前記昇圧電圧の電圧レベルに変換して出力するレベルシフタをさらに備えることを特徴とする請求項１から６の何れか一項に記載の分周回路。
8. 請求項１から７の何れか一項に記載の分周回路と、
   前記分周回路の出力に基づいて第２昇圧電圧を出力する第２昇圧回路と、
   を備える電源回路であって、
   少なくとも前記初段の前記単位分周回路は、前記第２昇圧電圧が所定値より大きくなると、前記昇圧電圧に代えて前記第２昇圧電圧が与えられることを特徴とする電源回路。
9. 請求項８に記載の電源回路であって、
   前記少なくとも初段の単位分周回路は、
   前記昇圧電圧が与えられる少なくとも初段の第１単位分周回路と、
   前記第２昇圧電圧が与えられる少なくとも初段の第２単位分周回路と、
   を備え、
   前記第２昇圧電圧が所定値より大きくなるか否かで前記少なくとも初段の第１単位分周回路と、前記少なくとも初段の第２単位分周回路とが切替えられることを特徴とする電源回路。
10. 前記分周回路は、前記入力信号の一方レベルを前記第２昇圧電圧の電圧レベルに変換して前記第２単位分周回路へ出力する第２レベルシフタをさらに備えることを特徴とする請求項９に記載の電源回路。
11. 表示素子と、
    前記表示素子を駆動する駆動回路と、
    前記駆動回路に前記第２昇圧電圧を供給する請求項８から１０の何れか一項に記載の電源回路と、
    を備えることを特徴とする表示装置。
12. 前記表示素子は、液晶素子であることを特徴とする請求項１１に記載の表示装置。
13. 前記表示素子は、電界発光素子であることを特徴とする請求項１１に記載の表示装置。
    

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