JP2006252454A - メモリ制御方法及びメモリ制御回路及び同回路を有する半導体装置及び同回路を有する記憶装置 - Google Patents

Abstract

【課題】複数のマスタからそれぞれ出力されたデータを所要のロウアドレスのメモリに転送するための制御を行うメモリ制御方法及びメモリ制御回路及び同回路を有する半導体装置及び同回路を有する記憶装置において、転送効率が高いメモリ制御方法及びメモリ制御回路及び同回路を有する半導体装置及び同回路を有する記憶装置を提供する。
【解決手段】第１のロウアドレスのメモリにデータを転送している途中で、次に転送する第２のロウアドレスのメモリをアクティブ状態とするコマンドを出力する。コマンドの出力タイミングは、第１のロウアドレスのメモリへのデータ転送が終了した時点から、第２のロウアドレスのメモリをアクティブ状態とするのに要する時間よりも少なくとも前とする。コマンドの出力タイミングを、メモリの動作周波数に合わせたタイミングとする。
【選択図】図１

Description

本発明は、メモリ制御方法、及びメモリ制御回路、及び同回路を有する半導体装置、及び同回路を有する記憶装置に関するものである。

従来、ＳＤＲＡＭ（Synchronous Dynamic RAndom Memory）などのメモリを用いた記憶装置では、メモリへのデータ転送を制御するメモリ制御回路を備えており、このメモリ制御回路による制御に基づいてメモリへのデータ転送を行っている（例えば、特許文献１参照。）。

メモリ制御回路には、メモリアドレス信号と、転送数信号と、データ信号をそれぞれ出力する複数のマスタから入力された各信号に基づいて所要の信号を生成するマルチプレクサ回路と、このマルチプレクサ回路で生成した信号に基づいてメモリを制御するための所要のコマンド信号を生成するコマンド生成回路を設けており、このコマンド生成回路で生成したコマンド信号をメモリに入力している。メモリアドレス信号とはアクセスしたいメモリのアドレス情報からなる信号であり、転送数信号とはメモリアドレス信号で指定したアドレスのメモリに転送するデータの残量情報からなる信号であり、データ信号とは転送するデータ自身からなる信号である。

特に、マルチプレクサ回路には、複数のマスタの優先順位を指定する優先順位信号も入力しており、優先順位の高いマスタ順にデータ転送が実行されるようにしている。

また、メモリ制御回路には、各マスタから出力されたメモリアドレス信号を互いに比較して比較結果信号を生成する比較回路と、この比較回路で生成した比較結果信号に基づいてコマンド生成回路からアクティブコマンドを出力させるためのタイミング信号となる第１イネーブル信号を生成するＡＣＴ決定回路を設け、このＡＣＴ決定回路で生成した第１イネーブル信号をマルチプレクサ回路に入力している。

ここで、コマンド信号の生成について、図３のタイミングチャートに基づいて少し詳細に説明する。説明の便宜上、マスタはマスタＡとマスタＢの２つとし、マスタＡの方がマスタＢよりも優先順位が高いものとする。

マスタＡから出力されるメモリアドレス信号A_ADRSは、バンクアドレス(Bank Address)情報、ロウアドレス(Row Adrress)情報、カラムアドレス(Clum Address）情報とからなるものであり、マスタＢから出力されるメモリアドレス信号B_ADRSも、バンクアドレス(Bank Address)情報、ロウアドレス(Row Adrress)情報、カラムアドレス(Clum Address）情報とからなるものである。

マスタＡから出力されるメモリアドレス信号A_ADRSと、転送数信号A_TLENと、データ信号A_DATAはそれぞれマルチプレクサ回路に入力するとともに、マスタＢから出力されるメモリアドレス信号B_ADRSと、転送数信号B_TLENと、データ信号B_DATAもそれぞれマルチプレクサ回路に入力し、さらにマルチプレクサ回路には優先順位信号を入力して、メモリにアクセスさせるマスタを指定するアービテーション信号arbを生成している。

また、マスタＡから出力されたメモリアドレス信号A_ADRSと、マスタＢから出力されたメモリアドレス信号B_ADRSはそれぞれ比較回路に入力して比較結果信号compを生成し、この比較結果信号compに基づいてＡＣＴ決定回路で第１イネーブル信号actenを生成してマルチプレクサ回路に入力している。

また、マスタＡ及びマスタＢにはそれぞれメモリ制御回路から出力された負極性の信号受信制御信号A_ACK_X,B_ACK_Xを入力して、この信号受信制御信号A_ACK_X,B_ACK_Xに基づいてマスタＡ及びマスタＢのアドレス情報、残量情報、データの更新をそれぞれ可能としている。

まず、マスタＡとマスタＢからのメモリ制御回路への信号入力に基づいて、メモリ制御回路は優先順位信号に基づいて生成されたアービテーション信号arbをセレクト信号として優先順位の高いマスタＡからの入力を優先し、マスタＡからの入力終了に基づいてマスタＢからの入力を開始させる。

メモリ制御回路のマルチプレクサ回路は、マスタＡから入力されたメモリアドレス信号A_ADRS、転送数信号A_TLEN、データ信号A_DATAと、マスタＢから入力されたメモリアドレス信号B_ADRS、転送数信号B_TLEN、データ信号B_DATAとを順次編成した編成メモリアドレス信号M_ADRS、編成転送数信号M_TLEN、編成データ信号M_DATAを生成してコマンド生成回路に入力するとともに、ＡＣＴ決定回路から入力された第１イネーブル信号actenに基づいて第２イネーブル信号acten2を生成してコマンド生成回路に入力している。

コマンド生成回路では、はじめにメモリのバンクＡにおける所定のロウアドレスのメモリに転送を行わせるトランスコマンド(Trans)をコマンド信号SDRAM_COMとして出力し、バンクＡのロウアドレスのメモリへの転送終了後、第２イネーブル信号acten2に基づいて次に転送が行われるバンクＢのロウアドレスをアクティブにするためのアクティブコマンド(ACT)をコマンド信号SDRAM_COMとして出力する。

ここで、アクティブコマンドを受信したメモリでは、転送先のロウアドレスのメモリが転送可能状態となるまでに所定時間の経過が必要となるために、コマンド生成回路は、その所定時間が経過するまでそのロウアドレスのメモリへのデータ転送動作を停止しておくための停止コマンド(NOP)をコマンド信号SDRAM_COMとして出力するようにしている。ここでは、コマンド生成回路は、駆動クロックにおいて３クロック分を所定時間とし、３クロック分の停止コマンド(NOP)をコマンド信号SDRAM_COMとして出力するようにしている。

この間、コマンド生成回路は、メモリが所要の転送を受付けるまで同一の入力アドレス信号SDRAM_ADRS及び入力バンクアドレス信号SDRAM_BAを出力し、コマンド生成回路が、所要のロウアドレスのメモリへの転送を行わせるトランスコマンド(Trans)をコマンド信号SDRAM_COMとして出力することにより、所要のメモリへの入力アドレス信号SDRAM_ADRS及び入力バンクアドレス信号SDRAM_BAの転送を再開している。
特開２００２−２５１３２０号公報

しかしながら、上記したメモリ制御回路によるメモリ制御では、所定のロウアドレスへの転送処理の終了後に次にアクセスしたいロウアドレスをアクティブとするアクティブ信号(ACT)を出力していたために、アクティブ信号の出力にともなってアクティブ化されるロウアドレスが転送可能な状態となるまでに待ち時間が発生するという不具合があり、転送効率が低下するという問題があった。

本発明のメモリ制御方法では、複数のマスタからそれぞれ出力されたデータを所要のロウアドレスのメモリに転送するための制御を行うメモリ制御方法において、第１のロウアドレスのメモリにデータを転送している途中で、次に転送する第２のロウアドレスのメモリをアクティブ状態とするコマンドを出力することとした。さらに、コマンドの出力タイミングは、第１のロウアドレスのメモリへのデータ転送が終了した時点から、第２のロウアドレスのメモリをアクティブ状態とするのに要する時間よりも少なくとも前とすることにも特徴を有し、コマンドの出力タイミングをメモリの動作周波数に合わせたタイミングとしていることにも特徴を有するものである。

また、本発明のメモリ制御回路では、複数のマスタからそれぞれ出力されたデータを所要のロウアドレスのメモリに転送するための制御を行うメモリ制御回路において、第１のロウアドレスのメモリにデータを転送している途中で、次に転送する第２のロウアドレスのメモリをアクティブ状態とするコマンドを出力するコマンド生成手段を設けた。さらに、コマンドの出力タイミングを、第１のロウアドレスのメモリへのデータ転送が終了した時点から、第２のロウアドレスのメモリをアクティブ状態とするのに要する時間よりも少なくとも前のタイミングとするための調整手段を設けたことにも特徴を有し、コマンドの出力タイミングを、メモリの動作周波数に合わせたタイミングとしたことにも特徴を有するものである。

また、本発明のメモリ制御回路を有する半導体装置では、複数のマスタからそれぞれ出力されたデータを所要のロウアドレスのメモリに転送するための制御を行うメモリ制御回路を有する半導体装置において、第１のロウアドレスのメモリにデータを転送している途中で、次に転送する第２のロウアドレスのメモリをアクティブ状態とするコマンドを出力するコマンド生成手段をメモリ制御回路に設けた。

また、本発明のメモリ制御回路を有する記憶装置では、複数のマスタからそれぞれ出力されたデータを所要のロウアドレスのメモリに転送するための制御を行うメモリ制御回路を有する記憶装置において、第１のロウアドレスのメモリにデータを転送している途中で、次に転送する第２のロウアドレスのメモリをアクティブ状態とするコマンドを出力するコマンド生成手段をメモリ制御回路に設けた。

請求項１記載の発明によれば、複数のマスタからそれぞれ出力されたデータを所要のロウアドレスのメモリに転送するための制御を行うメモリ制御方法において、第１のロウアドレスのメモリにデータを転送している途中で、次に転送する第２のロウアドレスのメモリをアクティブ状態とするコマンドを出力することとしたことによって、第２のロウアドレスのメモリがアクティブ状態となる期間を利用して第１のロウアドレスのメモリにデータを転送することができるので、転送効率を向上させることができる。

請求項２記載の発明によれば、請求項１記載のメモリ制御方法において、コマンドの出力タイミングを、第１のロウアドレスのメモリへのデータ転送が終了した時点から、第２のロウアドレスのメモリをアクティブ状態とするのに要する時間よりも少なくとも前としたことによって、第１のロウアドレスのメモリへのデータ転送が終了した後に、大きな遅滞が生じることなく第２のロウアドレスのメモリへのデータ転送を開始することができ、転送効率をさらに向上させることができる。

請求項３記載の発明によれば、請求項１または請求項２に記載のメモリ制御方法において、コマンドの出力タイミングをメモリの動作周波数に合わせたタイミングとしていることによって、第１のロウアドレスのメモリへのデータ転送が終了した後に、遅滞をできるだけ生じさせることなく第２のロウアドレスのメモリへのデータ転送を開始することができ、転送効率をさらに向上させることができる。

請求項４記載の発明によれば、複数のマスタからそれぞれ出力されたデータを所要のロウアドレスのメモリに転送するための制御を行うメモリ制御回路において、第１のロウアドレスのメモリにデータを転送している途中で、次に転送する第２のロウアドレスのメモリをアクティブ状態とするコマンドを出力するコマンド生成手段を設けたことによって、第２のロウアドレスのメモリがアクティブ状態となる期間を利用して第１のロウアドレスのメモリにデータを転送することができるので、転送効率を向上させたメモリ制御回路を提供できる。

請求項５記載の発明によれば、請求項４記載のメモリ制御回路において、コマンドの出力タイミングを、第１のロウアドレスのメモリへのデータ転送が終了した時点から、第２のロウアドレスのメモリをアクティブ状態とするのに要する時間よりも少なくとも前のタイミングとするための調整手段を設けたことによって、第１のロウアドレスのメモリへのデータ転送が終了した後に、大きな遅滞が生じることなく第２のロウアドレスのメモリへのデータ転送を開始することができ、転送効率をさらに向上させたメモリ制御回路を提供できる。

請求項６記載の発明によれば、請求項４または請求項５に記載のメモリ制御回路において、コマンドの出力タイミングをメモリの動作周波数に合わせたタイミングとしたことによって、第１のロウアドレスのメモリへのデータ転送が終了した後に、遅滞をできるだけ生じさせることなく第２のロウアドレスのメモリへのデータ転送を開始することができ、転送効率をさらに向上させたメモリ制御回路を提供できる。

請求項７記載の発明によれば、複数のマスタからそれぞれ出力されたデータを所要のロウアドレスのメモリに転送するための制御を行うメモリ制御回路を有する半導体装置において、第１のロウアドレスのメモリにデータを転送している途中で、次に転送する第２のロウアドレスのメモリをアクティブ状態とするコマンドを出力するコマンド生成手段をメモリ制御回路に設けたことによって、第２のロウアドレスのメモリがアクティブ状態となる期間を利用して第１のロウアドレスのメモリにデータを転送することができるので、転送効率を向上させたメモリ制御回路を有する半導体装置を提供できる。

請求項８記載の発明によれば、複数のマスタからそれぞれ出力されたデータを所要のロウアドレスのメモリに転送するための制御を行うメモリ制御回路を有する記憶装置において、第１のロウアドレスのメモリにデータを転送している途中で、次に転送する第２のロウアドレスのメモリをアクティブ状態とするコマンドを出力するコマンド生成手段をメモリ制御回路に設けたことによって、第２のロウアドレスのメモリがアクティブ状態となる期間を利用して第１のロウアドレスのメモリにデータを転送することができるので、転送効率を向上させたメモリ制御回路を有する記憶装置を提供できる。

本発明のメモリ制御方法、及びメモリ制御回路、及び同メモリ制御回路を有する半導体装置、及び同メモリ制御回路を有する記憶装置では、複数のマスタからそれぞれ出力されたデータを所要のロウアドレスのメモリに転送するための制御を行うメモリ制御方法、及びメモリ制御回路、及び同メモリ制御回路を有する半導体装置、及び同メモリ制御回路を有する記憶装置であって、特に、各マスタの出力処理を調停して出力させる際に、第１のロウアドレスのメモリにデータを転送している途中で、次に転送する第２のロウアドレスのメモリをアクティブ状態とするコマンドを出力しているものである。

すなわち、ＳＤＲＡＭ（Synchronous Dynamic RAndom Memory）などのように複数のバンクを有するとともに、各バンクをそれぞれ独立させてアクティブ状態・非アクティブ状態とを切換可能とし、アクティブ状態となっているバンクのメモリにのみアクセス可能としているメモリでは、非アクティブとなっているバンクのメモリにアクセスする前に、そのメモリをアクティブ状態とするためのメモリ制御を行う必要があり、メモリをアクティブ状態とする制御をメモリ制御回路が行っている。

このとき、メモリ制御回路は、所要のコマンドをメモリに入力することにより所要のバンクのメモリをアクティブ状態としており、メモリへのコマンドの入力時点から、そのコマンドによって所要のメモリが完全にアクティブ状態になるまでには所定のタイムラグが発生するため、第１のロウアドレスのメモリにデータを転送している途中で、次に転送する第２のロウアドレスのメモリをアクティブ状態とするコマンドをあらかじめ出力することによって、第２のロウアドレスのメモリが完全にアクティブ状態となるまでの間は第１のロウアドレスのメモリにデータを転送して、タイムラグが発生することを抑制して転送効率を向上させているものである。

特に、コマンドの出力タイミングを、第１のロウアドレスのメモリへのデータ転送が終了した時点から、第２のロウアドレスのメモリをアクティブ状態とするのに要する時間よりも少なくとも前とした場合には、第１のロウアドレスのメモリへのデータ転送が終了した後に、大きな遅滞が生じることなく第２のロウアドレスのメモリへのデータ転送を開始することができ、転送効率をさらに向上させることができる。

しかも、コマンドの出力タイミングを、メモリの動作周波数に合わせたタイミングとした場合には、第１のロウアドレスのメモリへのデータ転送が終了した後に、遅滞をできるだけ生じさせることなく第２のロウアドレスのメモリへのデータ転送を開始することができ、転送効率をさらに向上させることができる。

以下において、図面に基づいて本発明の実施形態を詳説する。図１は、本実施形態のメモリ制御回路10のブロック図である。なお、以下において、説明の便宜上、上記した従来技術の項で用いた符号と同一符号は、特に言及しない限り同一のものを指しているものとし、重複する説明は省略する。

本実施形態では、メモリ制御回路10には、マスタＡ21とマスタＢ22の２つのマスタからそれぞれメモリアドレス信号A_ADRS,B_ADRSと、転送数信号A_TLEN,B_TLENと、データ信号A_DATA,B_DATAが入力されるようにしている。メモリアドレス信号A_ADRS,B_ADRSは、図２のタイミングチャートに示すように、バンクアドレス(Bank Address)情報、ロウアドレス(Row Adrress)情報、カラムアドレス(Clum Address）情報とからなるものである。

メモリ制御回路10には、マスタＡ21からの入力とマスタＢ22からの入力を調停する調停回路11と、メモリアドレス信号A_ADRS,B_ADRSのメモリアドレス信号A_ADRS,B_ADRSをそれぞれ入力して比較結果信号compを生成する比較回路12と、調停回路11から出力された信号と、メモリアドレス信号A_ADRS,B_ADRSと、転送数信号A_TLEN,B_TLENと、データ信号A_DATA,B_DATAを入力して所要の信号を生成するマルチプレクサ回路13と、このマルチプレクサ回路13で生成した信号に基づいてメモリ30を制御するための所要のコマンド信号を生成するコマンド生成回路14を設けている。

また、マルチプレクサ回路13からは、マスタＡ21及びマスタＢ22に対して負極性の信号受信制御信号A_ACK_X,B_ACK_Xを入力するようにしており、この信号受信制御信号A_ACK_X,B_ACK_Xに基づいてマスタＡ21及びマスタＢ22のアドレス情報、残量情報、データの更新をそれぞれ可能としている。

以下、本発明の要部である調停回路11について詳細に説明する。

調停回路11は、優先順位決定回路11aとＡＣＴ決定回路11bとから構成しおり、優先順位決定回路11aは、マスタＡ21から入力された転送数信号A_TLENと、マスタＢ22から入力された転送数信号B_TLENと、マスタＡ21とマスタＢ22の優先順位を指定する優先順位情報信号PRとから転送処理の優先順位を決定するように構成しており、ＡＣＴ決定回路11bは、優先順位決定回路11aから出力された信号と、比較回路12から出力された比較結果信号compと、メモリ30の動作周波数と同じ周波数のクロック信号CLKとからメモリ30に入力するアクティブコマンドの出力タイミングを規定する第１イネーブル信号actenを生成するように構成している。

優先順位情報信号PRは、マスタＡ21とマスタＢ22にあらかじめ付与したそれぞれのＩＤを用いて優先順位を指定する信号としており、本実施形態では、マスタＡ21の方がマスタＢ22よりも優先順位が高いものとする。ここで、説明の便宜上、マスタＡ21のＩＤを「masterA_ID」と表し、マスタＢ22のＩＤを「masterB_ID」と表すものとする。

優先順位決定回路11aでは、マスタＡ21の残転送数情報である転送数信号A_TLENと、マスタＢ22の残転送数情報である転送数信号B_TLENと、優先順位情報信号PRとから、メモリ30にアクセス要求をして、優先順位が１番目に高いマスタのＩＤ情報を出力する第１アービテーション信号arb1と、メモリ30にアクセス要求をして、優先順位が２番目に高いマスタのＩＤ情報を出力する第２アービテーション信号arb2と、メモリ30にアクセス要求をして、優先順位が１番目に高いマスタの残転送数情報を出力する残転送数信号LENとを出力し、それぞれの信号arb1,arb2,LENをＡＣＴ決定回路11bに入力している。

特に、優先順位決定回路11aでは、マスタＡ21から入力された転送数信号A_TLENと、マスタＢ22から入力された転送数信号B_TLENとの組み合わせから、次の４種類の出力形態が生じるようになっている。

（１）転送数信号A_TLEN≠０、転送数信号B_TLEN≠０の場合
第１アービテーション信号arb1＝masterA_ID、
第２アービテーション信号arb2＝masterB_ID、
残転送数信号LEN＝マスタＡ21の転送数信号A_TLEN。

（２）転送数信号A_TLEN≠０、転送数信号B_TLEN＝０の場合
第１アービテーション信号arb1＝masterA_ID、
第２アービテーション信号arb2＝masterB_ID、
残転送数信号LEN＝マスタＡ21の転送数信号A_TLEN。

（３）転送数信号A_TLEN＝０、転送数信号B_TLEN≠０の場合
第１アービテーション信号arb1＝masterB_ID、
第２アービテーション信号arb2＝masterA_ID、
残転送数信号LEN＝マスタＢ22の転送数信号B_TLEN。

（４）転送数信号A_TLEN＝０、転送数信号B_TLEN＝０の場合
第１アービテーション信号arb1＝masterA_ID、
第２アービテーション信号arb2＝masterB_ID、
残転送数信号LEN＝マスタＡ21の転送数信号A_TLEN＝０。

ＡＣＴ決定回路11bでは、優先順位決定回路11aから入力された第１アービテーション信号arb1と、第２アービテーション信号arb2と、残転送数信号LENと、比較回路12から入力された比較結果信号compとから、第１イネーブル信号actenと、処理時点において優先されるマスタを示すアービテーション信号arbと主力するようにしている。

ここで、本実施形態では、メモリ30は、アクティブコマンドが入力されてから次のコマンドを受付可能となる状態に達するまでに、動作周波数のクロック信号で３クロック分の時間経過を必要としているものとする。

比較回路12では、マスタＡ21のメモリアドレス信号A_ADRSと、マスタＢ22のメモリアドレス信号B_ADRSとを比較して、アドレスが異なることによりアクティブコマンドの出力が必要であることを検出した場合に、正極性である比較結果信号compが”１”を出力するようにしている。

すなわち、ＡＣＴ決定回路11bは、比較結果信号compに基づいて、以下のように動作している。

（１）比較結果信号comp＝”０”の場合
アービテーション信号arb＝第１アービテーション信号arb1、
第１イネーブル信号acten＝”０”。

（２）比較結果信号comp＝”１”かつ残転送数信号LEN≧”４”の場合
アービテーション信号arb＝第１アービテーション信号arb1、
第１イネーブル信号acten＝”０”。

（３）比較結果信号comp＝”１”かつ残転送数信号LEN＜”４”の場合
アービテーション信号arb＝第２アービテーション信号arb2、
第１イネーブル信号acten＝”１”。

なお、比較結果信号comp＝”１”かつ残転送数信号LEN＜”４”の場合において、第１イネーブル信号acten＝”１”を一度出力すると、次のクロックでは比較結果信号comp＝”１”かつ残転送数信号LEN≧”４”の場合の出力を行うようにしている。

ここで、ＡＣＴ決定回路11bには、メモリ30の動作周波数と同じ周波数のクロック信号CLKを入力して、メモリ30と同じタイミングで動作するようにしており、アービテーション信号arbにおける”１”の出力タイミングをメモリ30の動作タイミングから大きく遅滞することないタイミングとすることができ、メモリ30へのアクティブコマンドの出力タイミングの適正化を図ることができる。

なお、本実施形態では、メモリ30にアクティブコマンドを入力してからメモリ30が次のコマンドを受付可能となる状態に達するまでに、動作周波数のクロック信号で３クロック分の時間経過を必要としているとしたことによって、ＡＣＴ決定回路11bにおける判定基準として「残転送数信号LEN＝”４”」を用いているが、「４」以上としてもよい。ただし、「４」以上とした場合には、アクティブ状態になったにも関わらず、データの転送が実施されない期間が生じることにより余分な電力消費が生じるおそれがあることにより、できるだけ「メモリ30にアクティブコマンドを入力してからメモリ30がアクティブ状態となるのに要する時間」を基準とすることが望ましい。

以下において、図２のタイミングチャートに基づいて、メモリ制御回路10の動作を簡単に説明する。

まず、マスタＡ21とマスタＢ22からのメモリ制御回路への信号入力に基づいて、メモリ制御回路10は優先順位信号PRに基づいて調停回路11で生成されたアービテーション信号arbをセレクト信号として優先順位の高いマスタＡ21からの入力を優先し、マスタＡ21からの入力終了に基づいてマスタＢ22からの入力を開始させる。

メモリ制御回路10のマルチプレクサ回路13は、マスタＡ21から入力されたメモリアドレス信号A_ADRS、転送数信号A_TLEN、データ信号A_DATAと、マスタＢ22から入力されたメモリアドレス信号B_ADRS、転送数信号B_TLEN、データ信号B_DATAとを順次編成した編成メモリアドレス信号M_ADRS、編成転送数信号M_TLEN、編成データ信号M_DATAを生成してコマンド生成回路14に入力するとともに、調停回路11から入力された第１イネーブル信号actenに基づいて第２イネーブル信号acten2を生成してコマンド生成回路14に入力している。

コマンド生成回路14では、はじめにメモリのバンクＡにおける所定のロウアドレスのメモリに転送を行わせるトランスコマンド(Trans)をコマンド信号SDRAM_COMとして出力し、所要のアドレスのメモリへの入力アドレス信号SDRAM_ADRS及び入力バンクアドレス信号SDRAM_BAの出力を開始する。

マスタＡ21の転送数信号A_TLENが”３”となったところで調停回路11は、第１イネーブル信号acten＝”１”を出力することにより、この第１イネーブル信号actenに基づいて出力される第２イネーブル信号acten2により、コマンド生成回路14はアクティブコマンド(ACT)をコマンド信号SDRAM_COMとして出力し、バンクＢのロウアドレスをアクティブにする。

その後、調停回路11は、第１イネーブル信号acten＝”０”を出力することにより、アービテーション信号arbにおいて優先指定されているバンクＡにおける所定のロウアドレスのメモリへの入力アドレス信号SDRAM_ADRS及び入力バンクアドレス信号SDRAM_BAの出力を再開する。

バンクＡへの転送が終了すると、バンクＢはすでにアクティブ状態となっているので、コマンド生成回路14が、バンクＢの所要のロウアドレスのメモリへの転送を行わせるトランスコマンド(Trans)をコマンド信号SDRAM_COMとして出力することにより、バンクＢのメモリへの入力アドレス信号SDRAM_ADRS及び入力バンクアドレス信号SDRAM_BAの転送を直ちに行っている。

このようなメモリ制御回路10を半導体基板上に構成して半導体装置とすることにより、転送効率のよいメモリ制御用半導体装置を提供可能とすることができ、この半導体装置を備えた記憶装置を構成することにより、転送効率のよい記憶装置を提供可能とすることができる。

本発明に係るメモリ制御回路のブロック図である。 本発明に係るメモリ制御回路の動作を示したタイミングチャートである。 従来のメモリ制御回路の動作を示したタイミングチャートである。

符号の説明

10 メモリ制御回路
11 調停回路
11a 優先順位決定回路
11b ＡＣＴ決定回路
12 比較回路
13 マルチプレクサ回路
14 コマンド生成回路
21 マスタＡ
22 マスタＢ
30 メモリ

Claims (8)

1. 複数のマスタからそれぞれ出力されたデータを所要のロウアドレスのメモリに転送するための制御を行うメモリ制御方法において、
   第１のロウアドレスのメモリにデータを転送している途中で、次に転送する第２のロウアドレスのメモリをアクティブ状態とするコマンドを出力することを特徴とするメモリ制御方法。
2. 前記コマンドの出力タイミングは、前記第１のロウアドレスのメモリへのデータ転送が終了した時点から、前記第２のロウアドレスのメモリをアクティブ状態とするのに要する時間よりも少なくとも前とすることを特徴とする請求項１記載のメモリ制御方法。
3. 前記コマンドの出力タイミングを、前記メモリの動作周波数に合わせたタイミングとしていることを特徴とする請求項１または請求項２に記載のメモリ制御方法。
4. 複数のマスタからそれぞれ出力されたデータを所要のロウアドレスのメモリに転送するための制御を行うメモリ制御回路において、
   第１のロウアドレスのメモリにデータを転送している途中で、次に転送する第２のロウアドレスのメモリをアクティブ状態とするコマンドを出力する前記コマンド生成手段を設けたことを特徴とするメモリ制御回路。
5. 前記コマンドの出力タイミングを、前記第１のロウアドレスのメモリへのデータ転送が終了した時点から、前記第２のロウアドレスのメモリをアクティブ状態とするのに要する時間よりも少なくとも前のタイミングとするための調整手段を設けたことを特徴とするメモリ制御回路。
6. 前記コマンドの出力タイミングを、前記メモリの動作周波数に合わせたタイミングとすることを特徴とする請求項５または請求項５に記載のメモリ制御回路。
7. 複数のマスタからそれぞれ出力されたデータを所要のロウアドレスのメモリに転送するための制御を行うメモリ制御回路を有する半導体装置において、
   前記メモリ制御回路に、第１のロウアドレスのメモリにデータを転送している途中で、次に転送する第２のロウアドレスのメモリをアクティブ状態とするコマンドを出力する前記コマンド生成手段を設けたことを特徴とするメモリ制御回路を有する半導体装置。
8. 複数のマスタからそれぞれ出力されたデータを所要のロウアドレスのメモリに転送するための制御を行うメモリ制御回路を有する記憶装置において、
   前記メモリ制御回路に、第１のロウアドレスのメモリにデータを転送している途中で、次に転送する第２のロウアドレスのメモリをアクティブ状態とするコマンドを出力する前記コマンド生成手段を設けたことを特徴とするメモリ制御回路を有する記憶装置。

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