JP2006243494A - Liquid crystal display device - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a liquid crystal display device achieving multiple domains by precisely forming a recessed portion on a TFT substrate without any trouble. <P>SOLUTION: The liquid crystal display device has: a TFT substrate 2 having a substrate 10, TFTs 5 formed on the substrate 10, pixel electrodes 24 connected to the TFTs 5; a counter substrate 2a arranged opposite the TFT substrate 2; and a vertical alignment type liquid crystal 26 charged between the TFT substrate 2 and counter substrate 2a. A recessed portion 23 is provided by recessing a portion of a pixel electrode 24 in a pixel region of the TFT substrate 2 where a pixel electrode 24 is formed, and etching stop patterns 13a, 13b, and 13c are formed under the recessed portions 23. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明は液晶表示装置に係り、さらに詳しくは、垂直配向型液晶を使用する液晶表示装置に関する。   The present invention relates to a liquid crystal display device, and more particularly to a liquid crystal display device using a vertical alignment type liquid crystal.

液晶表示装置は、薄型・軽量であると共に、低電圧で駆動できて消費電力が少ないという長所があり、各種のディスプレイに広く使用されている。   Liquid crystal display devices have the advantages of being thin and light, and being capable of being driven at a low voltage and consuming little power, and are widely used in various displays.

近年では、視野角や解像度の向上を目的に、ＭＶＡ（Multi-domain Vertical Alignment）型の液晶表示装置が開発されている。図１に示すように、従来のＭＶＡ型の液晶表示装置は、ＴＦＴ基板１００と、対向基板２００と、これらの基板１００，２００の間に封入された垂直配向型液晶１０８とにより構成される。ＴＦＴ基板１００では、ガラス基板１０２ａ上に絶縁層１０４を介して、ＴＦＴ（不図示）に接続されてスリット１０６ｘが設けられた画素電極１０６が形成されている。また、対向基板２００では，ガラス基板１０２ｂ上のコモン電極２０２の上にドメイン規制用の突起２０４が設けられている。   In recent years, MVA (Multi-domain Vertical Alignment) type liquid crystal display devices have been developed for the purpose of improving the viewing angle and resolution. As shown in FIG. 1, the conventional MVA liquid crystal display device includes a TFT substrate 100, a counter substrate 200, and a vertical alignment type liquid crystal 108 sealed between these substrates 100 and 200. In the TFT substrate 100, a pixel electrode 106 that is connected to a TFT (not shown) and provided with a slit 106x is formed on a glass substrate 102a via an insulating layer 104. In the counter substrate 200, a domain regulating protrusion 204 is provided on the common electrode 202 on the glass substrate 102b.

そして、画素電極１０６とコモン電極２０２との間に電圧を印加すると、液晶分子が突起２０４を指差すように配向することで、１つの画素領域内で液晶分子の配向方向（ドメイン）が異なるようになり、視野角を向上させることができる。   When a voltage is applied between the pixel electrode 106 and the common electrode 202, the liquid crystal molecules are aligned so as to point at the protrusions 204, so that the alignment direction (domain) of the liquid crystal molecules is different in one pixel region. Thus, the viewing angle can be improved.

あるいは、対向基板にドメイン規制用の突起を設ける代わりに、ＴＦＴ基板側に凹部を設ける方法がある。特許文献１には、ＴＦＴ基板のパシベーション層の上に形成されるオーバーコート層に直線状の開口部を設け、その上に画素電極を被覆することで凹部を形成して、液晶の配向を制御することが記載されている。   Alternatively, there is a method in which a concave portion is provided on the TFT substrate side instead of providing the domain regulating protrusion on the counter substrate. In Patent Document 1, a linear opening is provided in an overcoat layer formed on a passivation layer of a TFT substrate, and a recess is formed by covering a pixel electrode thereon, thereby controlling the alignment of liquid crystal. It is described to do.

また、特許文献２には、ＴＦＴ基板に、誘電体層の上下に２つの導電層が形成された３層構造の画素電極が形成されており、その画素電極の上側導電層に開口部を形成し、さらに誘電体層の上層部分に凹部を設けて液晶の配向を制御することが記載されている。
特開２００１−１７４８２１号公報 特開２００１−３４３６４７号公報 Further, in Patent Document 2, a pixel electrode having a three-layer structure in which two conductive layers are formed above and below a dielectric layer is formed on a TFT substrate, and an opening is formed in the upper conductive layer of the pixel electrode. Further, it is described that a recess is provided in the upper layer portion of the dielectric layer to control the alignment of the liquid crystal.
JP 2001-174821 A JP 2001-343647 A

しかしながら、対向基板に突起を形成する方法では、直径が１０μｍ程度のニップル状に突起を形成する必要があることから、突起を制御よく形成することは困難を極め、製造歩留りの低下を招きやすい。   However, in the method of forming the protrusion on the counter substrate, it is necessary to form the protrusion in a nipple shape having a diameter of about 10 μm. Therefore, it is extremely difficult to form the protrusion with good control, and the manufacturing yield tends to be lowered.

また、特許文献１では、パシベーション層（シリコン窒化層）上のオーバーコート層（アクリル樹脂）に開口部を形成するので、製造工程が複雑になったり、凹部の深さがばらつくなどの不具合が発生するおそれがある。   Further, in Patent Document 1, since the opening is formed in the overcoat layer (acrylic resin) on the passivation layer (silicon nitride layer), problems such as complicated manufacturing processes and variations in the depth of the recesses occur. There is a risk.

また、特許文献２においても、３層構造の画素電極の上側導電層と誘電体層の上層部に選択的に凹部を形成するので、製造工程が複雑になったり、凹部の深さがばらつくなどの不具合が発生するおそれがある。   Also, in Patent Document 2, a recess is selectively formed in the upper conductive layer of the pixel electrode having a three-layer structure and the upper layer of the dielectric layer, so that the manufacturing process becomes complicated and the depth of the recess varies. May cause problems.

本発明は以上の課題を鑑みて創作されたものであり、何ら不具合が発生することなく、ＴＦＴ基板に精度よく凹部が形成されて、マルチドメインを達成できる液晶表示装置を提供することを目的とする。   The present invention was created in view of the above problems, and an object of the present invention is to provide a liquid crystal display device that can achieve a multi-domain by forming a recess with high precision in a TFT substrate without causing any problems. To do.

上記課題を解決するため、本発明は、液晶表示装置に係り、基板と、該基板の上の形成されたＴＦＴと、該ＴＦＴに接続された画素電極とを備えたＴＦＴ基板と、前記ＴＦＴ基板に対向して配置される対向基板と、前記ＴＦＴ基板と前記対向基板との間に封入された垂直配向型液晶とを有する液晶表示装置であって、前記ＴＦＴ基板の前記画素電極が形成された画素領域内に、前記画素電極の一部がへこんだ凹部が設けられており、かつ前記凹部の下にエッチングストップパターンが形成されていることを特徴とする。   In order to solve the above problems, the present invention relates to a liquid crystal display device, a TFT substrate including a substrate, a TFT formed on the substrate, and a pixel electrode connected to the TFT, and the TFT substrate. A liquid crystal display device having a counter substrate disposed opposite to the TFT substrate and a vertical alignment type liquid crystal sealed between the TFT substrate and the counter substrate, wherein the pixel electrode of the TFT substrate is formed The pixel region is provided with a recess in which a part of the pixel electrode is recessed, and an etching stop pattern is formed under the recess.

本発明の液晶表示装置のＴＦＴ基板を得る一つの好適な方法は、まず、逆スタガ型のＴＦＴのゲート電極（ゲートバスライン）を基板上に形成する工程で、ドメイン規制用の凹部が形成される部分に金属層よりなるエッチングストップパターンが予め形成される。その後に、絶縁層、半導体層、ソース電極及びドレイン電極が順に形成されてＴＦＴを得た後に、ＴＦＴを被覆する保護層が形成される。次いで、ソース電極上などにコンタクトホールを形成する工程で、エッチングストップパターン上の保護層及び絶縁層がエッチングされて開口部が形成される。このとき、開口部の下にはエッチングストップパターンが形成されているので、その下側の基板（ガラス基板など）がエッチングされるおそれがなく、開口部が精度よく安定して形成される。   One preferred method for obtaining the TFT substrate of the liquid crystal display device of the present invention is to first form a reverse-staggered TFT gate electrode (gate bus line) on the substrate to form a domain regulating recess. An etching stop pattern made of a metal layer is formed in advance on the portion. Thereafter, an insulating layer, a semiconductor layer, a source electrode, and a drain electrode are sequentially formed to obtain a TFT, and then a protective layer that covers the TFT is formed. Next, in a step of forming a contact hole on the source electrode or the like, the protective layer and the insulating layer on the etching stop pattern are etched to form an opening. At this time, since the etching stop pattern is formed under the opening, there is no possibility that the lower substrate (such as a glass substrate) is etched, and the opening is formed stably with high accuracy.

その後に、ＴＦＴのソース電極に接続される画素電極が形成され、その画素電極によって上記した開口部の内面が被覆されてドメイン規制用の凹部が形成される。   Thereafter, a pixel electrode connected to the source electrode of the TFT is formed, and the inner surface of the opening is covered with the pixel electrode to form a domain regulating recess.

このように、本発明の液晶表示装置では、特別な工程を追加することなくＴＦＴ基板にドメイン規制用の凹部が精度よく安定して形成され、従来技術よりも、高歩留り、低コストでＭＶＡ型の液晶表示装置が製造されるようになる。   As described above, in the liquid crystal display device of the present invention, the concave portion for restricting the domain is accurately and stably formed on the TFT substrate without adding a special process, and the MVA type has a higher yield and lower cost than the conventional technology. Liquid crystal display devices will be manufactured.

上記した発明において、凹部は上部側から下部側になるにつれて径が小さくなって側面が傾斜していることが好ましい。   In the above-described invention, it is preferable that the concave portion has a diameter that decreases from the upper side to the lower side, and the side surface is inclined.

また、上記した発明において、画素電極は、相互に繋がった状態で複数の副画素電極部に分割されており、副画素電極部ごとにドメイン規制用の凹部が形成されているようにしてもよい。   In the above-described invention, the pixel electrode may be divided into a plurality of subpixel electrode portions in a state of being connected to each other, and a domain regulating recess may be formed for each subpixel electrode portion. .

以上説明したように、本発明では、ＭＶＡ型の液晶表示装置が低コスト、高歩留りで製造され、安定したマルチドメインが達成される。   As described above, according to the present invention, the MVA liquid crystal display device is manufactured at a low cost and with a high yield, and a stable multi-domain is achieved.

以下、本発明の実施の形態について、添付の図面を参照して説明する。   Hereinafter, embodiments of the present invention will be described with reference to the accompanying drawings.

図２〜図３は本発明の液晶表示装置のＴＦＴ基板の製造方法を示す断面図である。   2 to 3 are sectional views showing a method for manufacturing a TFT substrate of the liquid crystal display device of the present invention.

まず、図２（ａ）に示すように、ガラス基板１０（透明基板）を用意し、そのガラス基板１０上にスパッタ法などによって導電層を成膜する。導電層としては、例えば、膜厚が１００ｎｍのアルミニウム（Ａｌ）又はＡｌ合金と、膜厚が５０ｎｍのチタン（Ｔｉ）又はモリブデン（Ｍｏ）などの高融点金属層との積層膜が好適に使用される。その後に、この導電層をフォトリソグラフィ及びエッチングでパターニングすることにより、ゲートバスライン（ゲート電極）１２ａ、エッチングストップパターン１３ａ、１３ｂ，１３ｃ及び蓄積容量バスライン１２ｂを得る。   First, as shown in FIG. 2A, a glass substrate 10 (transparent substrate) is prepared, and a conductive layer is formed on the glass substrate 10 by sputtering or the like. As the conductive layer, for example, a laminated film of aluminum (Al) or Al alloy having a thickness of 100 nm and a refractory metal layer such as titanium (Ti) or molybdenum (Mo) having a thickness of 50 nm is preferably used. The Thereafter, the conductive layer is patterned by photolithography and etching to obtain a gate bus line (gate electrode) 12a, etching stop patterns 13a, 13b, 13c, and a storage capacitor bus line 12b.

次いで、図２（ｂ）に示すように、ＣＶＤ法でシリコン窒化層を成膜するなどして絶縁層１４を形成する。絶縁層１４は、後にＴＦＴのゲート絶縁層として機能する。続いて、図２（ｃ）に示すように、ＣＶＤ法などにより絶縁層１４上にＴＦＴ用の能動層となるアモルファスシリコンなどの半導体層を形成した後に、半導体層をフォトリソグラフィ及びエッチングでパターニングすることにより半導体層パターン１６を形成する。さらに、半導体層パターン１６上にシリコン窒化層などの絶縁層を成膜した後に、フォトリソソグラフィ及びエッチングで絶縁層をパターニングすることにより、半導体層パターン１６の中央部上にチャネル保護層１８を形成する。   Next, as shown in FIG. 2B, the insulating layer 14 is formed by, for example, forming a silicon nitride layer by a CVD method. The insulating layer 14 functions later as a gate insulating layer of the TFT. Subsequently, as shown in FIG. 2C, after a semiconductor layer such as amorphous silicon serving as an active layer for TFT is formed on the insulating layer 14 by CVD or the like, the semiconductor layer is patterned by photolithography and etching. Thereby, the semiconductor layer pattern 16 is formed. Further, after forming an insulating layer such as a silicon nitride layer on the semiconductor layer pattern 16, the insulating layer is patterned by photolithography and etching to form a channel protective layer 18 on the central portion of the semiconductor layer pattern 16. To do.

続いて、図２（ｃ）の構造体の上面に、ＴＦＴ用のソース電極及びドレイン電極などを形成するための導電層を形成する。この導電層は、例えば、オーミックコンタクト層となる高濃度の不純物を含有するアモルファスシリコン層（３０ｎｍ）と、Ｔｉ層（２０ｎｍ）／Ａｌ層（７５ｎｍ）／Ｔｉ層又はＭｏ層（４０ｎｍ）との積層膜より構成される。   Subsequently, a conductive layer for forming a source electrode and a drain electrode for TFT is formed on the upper surface of the structure in FIG. This conductive layer is, for example, a laminated layer of an amorphous silicon layer (30 nm) containing a high concentration of impurities to be an ohmic contact layer and a Ti layer (20 nm) / Al layer (75 nm) / Ti layer or Mo layer (40 nm). Consists of a membrane.

さらに、図２（ｄ）に示すように、フォトリソグラフィ及びエッチングでこの導電層をパターニングすることにより、ソース電極２０ａ、ドレイン電極２０ｂ、及び蓄積容量電極２０ｃを得る。ソース電極２０ａ及びドレイン電極２０ｂは、半導体層パターン１６の両端部にそれぞれ電気的に接続されて形成される。また、蓄積容量電極２０ｃは、蓄積容量バスライン１２ｂ上の絶縁層１４上の部分に形成される。   Further, as shown in FIG. 2D, the source electrode 20a, the drain electrode 20b, and the storage capacitor electrode 20c are obtained by patterning the conductive layer by photolithography and etching. The source electrode 20a and the drain electrode 20b are formed by being electrically connected to both ends of the semiconductor layer pattern 16, respectively. Further, the storage capacitor electrode 20c is formed on a portion on the insulating layer 14 on the storage capacitor bus line 12b.

これにより、ゲートバスライン（ゲート電極）１２ａ、絶縁層１４、半導体層パターン１６、ソース電極２０ａ、及びドレイン電極２０ｂから構成される逆スタガ型のＴＦＴ５が得られる。ＴＦＴ５のドレイン電極２０ｂはデータバスライン（不図示）に繋がって形成される。   As a result, an inverted staggered TFT 5 including the gate bus line (gate electrode) 12a, the insulating layer 14, the semiconductor layer pattern 16, the source electrode 20a, and the drain electrode 20b is obtained. The drain electrode 20b of the TFT 5 is formed to be connected to a data bus line (not shown).

次いで、図３（ａ）に示すように、図２（ｄ）の構造体の上面に、プラズマＣＶＤ法でシリコン窒化層を成膜するなどして保護層２２を形成する。その後に、図３（ｂ）に示すように、フォトリソグラフィにより、ソース電極２０ａ、エッチングストップパターン１３ａ，１３ｂ，１３ｃ、及び蓄積容量電極２０ｃ上の保護層２２の部分に開口部１５ｘがそれぞれ設けられたレジスト膜１５を形成する。   Next, as shown in FIG. 3A, a protective layer 22 is formed on the upper surface of the structure shown in FIG. 2D by, for example, forming a silicon nitride layer by plasma CVD. Thereafter, as shown in FIG. 3B, openings 15x are respectively formed in the source electrode 20a, the etching stop patterns 13a, 13b, 13c, and the protective layer 22 on the storage capacitor electrode 20c by photolithography. A resist film 15 is formed.

さらに、図３（ｃ）に示すように、そのレジスト膜１５をマスクにして保護層２２をドライエッチングして、ソース電極２０ａ及び蓄積容量電極２０ｃの上面に到達する深さのコンタクトホール２２ｘ，２２ｙをそれぞれ形成し、さらにその下の絶縁層１４をエッチングしてエッチングストップパターン１３ａ，１３ｂ，１３ｃ上に開口部２２ｚをそれぞれ形成する。その後に、レジスト膜１５が除去される。エッチングストップパターン１３ａ，１３ｂ，１３ｃ上の絶縁層１４及び保護層２２に形成される開口部２２ｚは、後にドメイン規制用の凹部となる。   Further, as shown in FIG. 3C, the protective layer 22 is dry-etched using the resist film 15 as a mask, and contact holes 22x and 22y having depths reaching the upper surfaces of the source electrode 20a and the storage capacitor electrode 20c. Then, the insulating layer 14 thereunder is etched to form openings 22z on the etching stop patterns 13a, 13b, 13c. Thereafter, the resist film 15 is removed. The openings 22z formed in the insulating layer 14 and the protective layer 22 on the etching stop patterns 13a, 13b, and 13c later become concave portions for domain regulation.

ドライエッチング条件の一例としては、ＳＦ6（六フッ化イオウ）：２００Ｓｃｃｍ、Ｏ2（酸素）：２００Ｓｃｃｍ、圧力：８Ｐａ、ＲＦ電力：６００Ｗが採用される。このような条件を採用することにより、保護層２２や絶縁層１４（シリコン窒化層）をエッチングする際に、下地のエッチングストップパターン１３ａ，１３ｂ、１３ｃ（Ａｌ層／Ｔｉ層）に対して高い選択比が得られる。エッチングストップパターン１３ａ，１３ｂ、１３ｃの材料としてＡｌ層／Ｔｉ（又はＭｏ）層を例示したが、ゲートバスライン１２ａに適用できて、絶縁層をドライエッチングする際に高い選択比が得られる各種の金属層を使用することができる。 As an example of dry etching conditions, SF 6 (sulfur hexafluoride): 200 Sccm, O 2 (oxygen): 200 Sccm, pressure: 8 Pa, and RF power: 600 W are employed. By adopting such conditions, when etching the protective layer 22 and the insulating layer 14 (silicon nitride layer), a high selection is made with respect to the underlying etching stop patterns 13a, 13b, 13c (Al layer / Ti layer). A ratio is obtained. Although the Al layer / Ti (or Mo) layer is exemplified as the material of the etching stop patterns 13a, 13b, and 13c, various materials that can be applied to the gate bus line 12a and have a high selectivity when dry-etching the insulating layer. A metal layer can be used.

このため、開口部２２ｚを形成する際に、エッチングストップパターン１３ａ，１３ｂ、１３ｃによってエッチングが概ね止まり、その下側のガラス基板１０がエッチングされるおそれはない。従って、開口部２２ｚの深さのばらつきが低減され、精度の高い開口部２２ｚ（ドメイン規制用の凹部）を形成することができる。また、エッチングストップパターン１３ａ，１３ｂ、１３ｃはゲートバスライン１２ａを形成する工程で同時に形成され、しかも開口部２２ｚを形成するために特別な層を追加形成する必要もないので、コスト上昇を招くおそれもない。   Therefore, when the opening 22z is formed, the etching is almost stopped by the etching stop patterns 13a, 13b, and 13c, and there is no possibility that the lower glass substrate 10 is etched. Therefore, the variation in the depth of the opening 22z is reduced, and a highly accurate opening 22z (domain regulating recess) can be formed. Further, the etching stop patterns 13a, 13b, and 13c are formed at the same time in the process of forming the gate bus line 12a, and there is no need to add a special layer to form the opening 22z, which may increase the cost. Nor.

なお、開口部２２ｚ（ドメイン規制用の凹部）を形成するための絶縁層１４のエッチング時に、コンタクトホール２２ｘ，２２ｙの下にソース電極２０ａ及び蓄積容量電極２０ｃが露出するので、ソース電極２０ａ及び蓄積容量電極２０ｃにダメージが生じる場合が想定される。そのような場合は、フォトリソグラフィ及びエッチングを２回行うことにより、コンタクトホール２２ｘ，２２ｙと開口部２２ｚを別の工程で形成するようにしてもよい。   Note that the source electrode 20a and the storage capacitor electrode 20c are exposed under the contact holes 22x and 22y when the insulating layer 14 is etched to form the opening 22z (domain regulating recess). It is assumed that the capacitance electrode 20c is damaged. In such a case, the contact holes 22x and 22y and the opening 22z may be formed in separate steps by performing photolithography and etching twice.

その後に、図３（ｃ）の構造体の上面にＩＴＯ（Indium Tin Oxide）などの透明導電層をスパッタ法などで成膜する。さらに、図３（ｄ）に示すように、フォトリソグラフィ及びエッチングにより透明導電層をパターニングすることにより画素電極２４を形成する。画素電極２４は、コンタクトホール２２ｘを介してＴＦＴ５のソース電極２０ａに電気的に接続されると共に、コンタクトホール２２ｙを介して蓄積容量電極２０ｃに電気的に接続される。このとき、保護層２２及び絶縁層１４に設けられた開口部２２ｚの内面が画素電極２４によって被覆されてドメイン規制用の凹部２３となる。また、後述するように、画素電極２４は相互に繋がった３つの副画素電極部に分割して構成され、パターンの周縁部にくし歯状の電極部が設けられる。その後に、画素電極２４を被覆する垂直配向膜（不図示）が形成される。   Thereafter, a transparent conductive layer such as ITO (Indium Tin Oxide) is formed on the upper surface of the structure shown in FIG. Further, as shown in FIG. 3D, the pixel electrode 24 is formed by patterning the transparent conductive layer by photolithography and etching. The pixel electrode 24 is electrically connected to the source electrode 20a of the TFT 5 through the contact hole 22x and electrically connected to the storage capacitor electrode 20c through the contact hole 22y. At this time, the inner surface of the opening 22z provided in the protective layer 22 and the insulating layer 14 is covered with the pixel electrode 24 to form a domain regulating recess 23. As will be described later, the pixel electrode 24 is divided into three sub-pixel electrode portions connected to each other, and comb-shaped electrode portions are provided at the peripheral edge of the pattern. Thereafter, a vertical alignment film (not shown) that covers the pixel electrode 24 is formed.

以上により本発明の実施形態の液晶表示装置のＴＦＴ基板２が製造される。   Thus, the TFT substrate 2 of the liquid crystal display device according to the embodiment of the present invention is manufactured.

図４には図３（ｄ）を平面方向からみた透視平面図が示されている。なお、図３（ｄ）は図４のＩ−Ｉ及びＩＩ−ＩＩに沿った断面図を合成したものに相当する。   FIG. 4 is a perspective plan view of FIG. 3D viewed from the plane direction. In addition, FIG.3 (d) is equivalent to what combined the sectional drawing along II and II-II of FIG.

図４には１つの画素部が示されており、１つの画素部は３つの副画素部Ａ，Ｂ，Ｃに分割されている。そして、３つの副画素部Ａ，Ｂ，Ｃからなる各画素は赤色（Ｒ）画素部、緑色（Ｇ）画素部及び青色（Ｂ）画素部に画定されており、３つの画素部（サブピクセル）が表示単位であるピクセルを構成する。   FIG. 4 shows one pixel portion, and one pixel portion is divided into three sub-pixel portions A, B, and C. Each pixel composed of the three sub-pixel portions A, B, and C is defined as a red (R) pixel portion, a green (G) pixel portion, and a blue (B) pixel portion. ) Constitute a pixel as a display unit.

図３（ｄ）及び図４に示すように、本実施形態の液晶表示装置のＴＦＴ基板２では、ガラス基板１０の上に、ゲートバスライン１２ａと、そのゲートバスライン１２ａと直交するデータバスライン１７とが形成されている。ゲートバスライン１２ａ及びデータバスライン１７はそれぞれ複数本で形成されており、これらによって区画される矩形の領域がそれぞれ画素領域となっている。   As shown in FIGS. 3D and 4, in the TFT substrate 2 of the liquid crystal display device of the present embodiment, a gate bus line 12 a and a data bus line orthogonal to the gate bus line 12 a are formed on a glass substrate 10. 17 are formed. A plurality of gate bus lines 12a and data bus lines 17 are formed, and rectangular areas partitioned by these are pixel areas.

ゲートバスライン１２ａ上には絶縁層１４が形成され、絶縁層１４上に半導体層パターン１６が形成されている。半導体層パターン１６上にはゲートバスライン１２ａと略同一幅のチャネル保護層１８が形成されている。半導体層パターン１６の両端部にそれぞれ電気的に接続されたソース電極２０ａ及びドレイン電極２０ｂがチャネル保護層１８の両端部上から絶縁層１４上に延びて形成され、ドレイン電極２０ｂはデータバスライン１７に繋がっている。   An insulating layer 14 is formed on the gate bus line 12a, and a semiconductor layer pattern 16 is formed on the insulating layer 14. A channel protective layer 18 having substantially the same width as the gate bus line 12 a is formed on the semiconductor layer pattern 16. A source electrode 20 a and a drain electrode 20 b electrically connected to both ends of the semiconductor layer pattern 16 are formed to extend from both ends of the channel protective layer 18 onto the insulating layer 14, and the drain electrode 20 b is connected to the data bus line 17. It is connected to.

ゲートバスライン１２ａ、絶縁層１４、半導体層パターン１６、ソース電極２０ａ及びドレイン電極２０ｂによりＴＦＴ５が構成されている。   The TFT 5 is configured by the gate bus line 12a, the insulating layer 14, the semiconductor layer pattern 16, the source electrode 20a, and the drain electrode 20b.

ＴＦＴ５上には保護層２２が形成され、ＴＦＴ５のソース電極２０ａ上の保護層２２の部分にコンタクトホール２２ｘが設けられている。ＴＦＴ５のソース電極２０ａはコンタクトホール２２ｘを介して保護層２２上に形成された画素電極２４に電気的に接続されている。   A protective layer 22 is formed on the TFT 5, and a contact hole 22 x is provided in the portion of the protective layer 22 on the source electrode 20 a of the TFT 5. The source electrode 20a of the TFT 5 is electrically connected to the pixel electrode 24 formed on the protective layer 22 through the contact hole 22x.

図４に示すように、画素電極２４は、第１副画素電極部２４ａ、第２副画素電極部２４ｂ、及び第３副画素電極部２４ｃに分割されて構成され、各副画素電極部２４ａ，２４ｂ，２４ｃは連結部２４ｘによって相互に繋がっている。各副画素電極部２４ａ，２４ｂ，２４ｃの周縁部には、液晶の配向を安定させるためのスリットが形成されたくし歯状電極部２５が設けられている。   As shown in FIG. 4, the pixel electrode 24 is divided into a first subpixel electrode portion 24a, a second subpixel electrode portion 24b, and a third subpixel electrode portion 24c, and each subpixel electrode portion 24a, 24b and 24c are mutually connected by the connection part 24x. At the peripheral edge of each subpixel electrode portion 24a, 24b, 24c, a comb-like electrode portion 25 in which slits for stabilizing the alignment of the liquid crystal are formed is provided.

また、各副画素部Ａ，Ｂ，Ｃの中央部の保護層２２及び絶縁層１４の部分には開口部２２ｚがそれぞれ形成されており、それらの開口部２２ｚの内面が第１副画素電極部２４ａ、第２副画素電極部２４ｂ、第３副画素電極部２４ｃによってそれぞれ被覆されてドメイン規制用の凹部２３が設けられている。各凹部２３の下には、ゲートバスライン１２ａと同一材料からなるエッチングストップパターン１３ａ，１３ｂ，１３ｃがそれぞれパターニングされている。このように本実施形態では、保護層２２及び絶縁層１４をエッチングして開口部２２ｚを形成する際にガラス基板２０がエッチングされるおそれがないことから、開口部２２ｚ（ドメイン規制用の凹部２３）の深さや径のばらつきを抑制することができ、精度の高い開口部２２ｚを形成することができる。   Further, openings 22z are respectively formed in the protective layer 22 and the insulating layer 14 at the center of each of the subpixel portions A, B, and C, and the inner surface of these openings 22z is the first subpixel electrode portion. 24a, the second subpixel electrode portion 24b, and the third subpixel electrode portion 24c are respectively provided with the domain regulating recesses 23. Under each recess 23, etching stop patterns 13a, 13b, and 13c made of the same material as the gate bus line 12a are patterned. Thus, in this embodiment, since there is no possibility that the glass substrate 20 is etched when the protective layer 22 and the insulating layer 14 are etched to form the opening 22z, the opening 22z (the domain regulating recess 23). ) And the opening 22z with high accuracy can be formed.

エッチングストップパターン１３ａ，１３ｂ，１３ｃの径は、ドメイン規制用の凹部２３の径より大きな径にそれぞれ設定される。つまり、凹部２３の最下部は、エッチングストップパターン１３ａ，１３ｂ，１３ｃの内側に配置されて形成される。エッチングストップパターン１３ａ，１３ｂ，１３ｃの形状は、円形や四角形などの各種形状に設定することができる。   The diameters of the etching stop patterns 13a, 13b, and 13c are set to be larger than the diameter of the concave portion 23 for restricting the domain. That is, the lowermost portion of the recess 23 is formed and disposed inside the etching stop patterns 13a, 13b, 13c. The shape of the etching stop patterns 13a, 13b, and 13c can be set to various shapes such as a circle and a quadrangle.

また、ドメイン規制用の凹部２３は、上部側から下部側になるにつれて径が小さくなる形状で形成されて、その側面が傾斜していることが好ましい。また、凹部２３は、円柱状や四角柱状などの各種形状に設定することができる。なお、凹部２３の側面は垂直であっても差し支えない。   Moreover, it is preferable that the concave part 23 for domain regulation is formed in the shape where a diameter becomes small as it goes from the upper part side to the lower part side, and the side surface is inclined. Moreover, the recessed part 23 can be set to various shapes, such as a column shape and a square pillar shape. The side surface of the recess 23 may be vertical.

また、図３（ｄ）及び図４に示すように、第２副画素電極部２４ ｂと第３副画素電極部２４ｃとの間には、ゲートバスライン１２ａに平行に配置された蓄積容量バスライン１２ｂが形成されており、その上には絶縁層１４を介して蓄積容量電極２０ｃが形成されている。蓄積容量電極２０ｃ上には、その上にコンタクトホール２２ｙが設けられた保護層２２が形成されており、蓄積容量電極２０ｃはコンタクトホール２２ｙを介して保護層２２上の画素電極２４に電気的に接続されている。蓄積容量バスライン１２ｂと絶縁層１４と蓄積容量電極２０ｃとによって蓄積容量Ｃｓが構成されている。   Further, as shown in FIGS. 3D and 4, a storage capacitor bus disposed in parallel with the gate bus line 12a is provided between the second subpixel electrode portion 24b and the third subpixel electrode portion 24c. A line 12b is formed, and a storage capacitor electrode 20c is formed thereon via an insulating layer. A protective layer 22 having a contact hole 22y provided thereon is formed on the storage capacitor electrode 20c, and the storage capacitor electrode 20c is electrically connected to the pixel electrode 24 on the protection layer 22 through the contact hole 22y. It is connected. The storage capacitor bus line 12b, the insulating layer 14, and the storage capacitor electrode 20c constitute a storage capacitor Cs.

図５には、上記したＴＦＴ基板２を利用して液晶表示装置を構成した一例が示されている。図５に示すように、まず、上記した構成のＴＦＴ基板２と、対向基板２ａとを用意する。対向基板２ａは、ガラス基板３０の上（図５ではガラス基板３０の下）にブラックマトリクス３２、カラーフィルタ層３４、及びコモン電極３６が順に形成されて構成されている。ブラックマトリクス３２は、クロム（Ｃｒ）などの遮光材料からなり、複数の画素部間の領域、ＴＦＴ５が形成された領域、及び蓄積容量Ｃｓが形成された領域に対応する部分に設けられている。カラーフィルタ層３４は赤色（Ｒ）フィルタ層、緑色（Ｇ）フィルタ層及び青色（Ｂ）フィルタ層から構成され、各色の画素部に対応するように配置される。   FIG. 5 shows an example in which a liquid crystal display device is configured using the TFT substrate 2 described above. As shown in FIG. 5, first, the TFT substrate 2 having the above-described configuration and a counter substrate 2a are prepared. The counter substrate 2a is configured by sequentially forming a black matrix 32, a color filter layer 34, and a common electrode 36 on a glass substrate 30 (under the glass substrate 30 in FIG. 5). The black matrix 32 is made of a light shielding material such as chromium (Cr), and is provided in a portion corresponding to a region between a plurality of pixel portions, a region where the TFT 5 is formed, and a region where the storage capacitor Cs is formed. The color filter layer 34 includes a red (R) filter layer, a green (G) filter layer, and a blue (B) filter layer, and is arranged so as to correspond to each color pixel portion.

コモン電極３６はＩＴＯなどの透明導電層よりなり、全ての画素部に対して共通に形成されている。また、ＴＦＴ基板２及び対向基板２ａの最上にはポリイミドなどからなる垂直配向膜（不図示）がそれぞれ形成されている。このようなＴＦＴ基板２と対向基板２ａとが所定間隔をもってシール材によって接着され、ＴＦＴ基板２と対向基板２ａとの間に垂直配向型液晶２６が封入されている。   The common electrode 36 is made of a transparent conductive layer such as ITO, and is formed in common for all the pixel portions. A vertical alignment film (not shown) made of polyimide or the like is formed on the top of the TFT substrate 2 and the counter substrate 2a. The TFT substrate 2 and the counter substrate 2a are bonded with a sealing material at a predetermined interval, and the vertical alignment type liquid crystal 26 is sealed between the TFT substrate 2 and the counter substrate 2a.

このようにして、本発明の実施形態の液晶表示装置１が構成される。   Thus, the liquid crystal display device 1 of the embodiment of the present invention is configured.

図６は図５のＤで示される部分を拡大した拡大断面図である。図６に示すように、本実施形態の液晶表示装置１では、画素電極２４及びコモン電極３６との間に電圧を印加しない状態では、液晶分子２６ａは配向膜に対して垂直に配向する。従って、ＴＦＴ基板２のドメイン規制用の凹部２３の内側においては、液晶分子２６ａは相互に異なる方向に配向する。   FIG. 6 is an enlarged cross-sectional view in which a portion indicated by D in FIG. 5 is enlarged. As shown in FIG. 6, in the liquid crystal display device 1 of the present embodiment, the liquid crystal molecules 26 a are aligned perpendicular to the alignment film when no voltage is applied between the pixel electrode 24 and the common electrode 36. Accordingly, the liquid crystal molecules 26 a are aligned in different directions inside the domain regulating recess 23 of the TFT substrate 2.

一方、画素電極２４及びコモン電極３６との間に電圧を印加すると、液晶分子２６ａは電界に垂直な方向に配向するので、液晶分子３０ａの配向方向が凹部２３から放射状に相互に異なるようになり、マルチドメインが達成される。   On the other hand, when a voltage is applied between the pixel electrode 24 and the common electrode 36, the liquid crystal molecules 26a are aligned in a direction perpendicular to the electric field, so that the alignment directions of the liquid crystal molecules 30a are radially different from each other from the recesses 23. Multi-domain is achieved.

以上説明したように、本発明の実施形態の液晶表示装置１では、ＴＦＴ基板２のゲートバスライン１２ａを形成する工程で、エッチングストップパターン１３ａ〜１３ｃを同時に形成しておき、エッチングストップパターン１３ａ〜１３ｃ上の保護層２２及び絶縁層１４をエッチングして開口部２２ｚを形成することでドメイン規制用の凹部２３を得るようにしている。このため、開口部２２ｚ（凹部２３）を形成する際に、ガラス基板１０がエッチングされるおそれがなくなり、凹部２３がその深さのばらつきが抑制されて精度よく形成される。しかも、凹部２３を形成するために特別な層を形成する必要もなく、コスト上昇を招くおそれもない。   As described above, in the liquid crystal display device 1 according to the embodiment of the present invention, in the step of forming the gate bus line 12a of the TFT substrate 2, the etching stop patterns 13a to 13c are formed at the same time, and the etching stop patterns 13a to 13c are formed. The protective layer 22 and the insulating layer 14 on 13c are etched to form the opening 22z, thereby obtaining the domain regulating recess 23. For this reason, when forming the opening part 22z (recessed part 23), there is no possibility that the glass substrate 10 is etched, and the recessed part 23 is formed with high accuracy while suppressing variations in its depth. In addition, it is not necessary to form a special layer for forming the recess 23, and there is no possibility of increasing the cost.

このように、従来技術よりも、短手番、低コスト、しかも高歩留りでＭＶＡ型の液晶表示装置が製造される。   In this way, an MVA type liquid crystal display device is manufactured with a shorter number, lower cost, and higher yield than the prior art.

（付記１） 基板と、該基板の上の形成されたＴＦＴと、該ＴＦＴに接続された画素電極とを備えたＴＦＴ基板と、
前記ＴＦＴ基板に対向して配置される対向基板と、
前記ＴＦＴ基板と前記対向基板との間に封入された垂直配向型液晶とを有する液晶表示装置であって、
前記ＴＦＴ基板の前記画素電極が形成された画素領域内に、前記画素電極の一部がへこんだ凹部が設けられており、かつ前記凹部の下にエッチングストップパターンが形成されていることを特徴とする液晶表示装置。 (Supplementary Note 1) A TFT substrate including a substrate, a TFT formed on the substrate, and a pixel electrode connected to the TFT;
A counter substrate disposed to face the TFT substrate;
A liquid crystal display device having a vertical alignment type liquid crystal sealed between the TFT substrate and the counter substrate,
A recess in which a part of the pixel electrode is recessed is provided in a pixel region of the TFT substrate where the pixel electrode is formed, and an etching stop pattern is formed under the recess. Liquid crystal display device.

（付記２） 前記基板上には、
ゲート電極と、前記ゲート電極上に形成された絶縁層と、前記絶縁層上に形成された半導体層と、前記半導体層の両端部にそれぞれ接続されたソース電極及びドレイン電極とにより構成される前記ＴＦＴと、
前記ＴＦＴの前記ソース電極に接続された前記画素電極と、
前記ＴＦＴを被覆する保護層とが形成されており、
前記エッチングストップパターンは前記基板上に前記ゲート電極と同一材料で同時に形成され、前記凹部は前記保護層と前記絶縁層とに設けられた開口部内に前記画素電極が被覆されてなることを特徴とする付記１に記載の液晶表示装置。 (Appendix 2) On the substrate,
The gate electrode, the insulating layer formed on the gate electrode, the semiconductor layer formed on the insulating layer, and the source electrode and the drain electrode respectively connected to both ends of the semiconductor layer TFT,
The pixel electrode connected to the source electrode of the TFT;
A protective layer covering the TFT is formed,
The etching stop pattern is simultaneously formed on the substrate with the same material as the gate electrode, and the recess is formed by covering the pixel electrode in an opening provided in the protective layer and the insulating layer. The liquid crystal display device according to appendix 1.

（付記３） 前記凹部は上部側から下部側になるにつれて径が小さくなって側面が傾斜していることを特徴とする付記１又は２に記載の液晶表示装置。     (Supplementary note 3) The liquid crystal display device according to supplementary note 1 or 2, wherein the concave portion has a diameter that decreases from the upper side to the lower side and the side surface is inclined.

（付記４） 前記凹部の最下部は前記エッチングストップパターンの内側に配置されていることを特徴とする付記１又は２に記載の液晶表示装置。     (Supplementary note 4) The liquid crystal display device according to supplementary note 1 or 2, wherein a lowermost portion of the concave portion is disposed inside the etching stop pattern.

（付記５） 前記画素電極は、相互に繋がった状態で複数の副画素電極部に分割されており、前記副画素電極部ごとに前記凹部が形成されていることを特徴とする付記１又は２に記載の液晶表示装置。     (Additional remark 5) The said pixel electrode is divided | segmented into the some subpixel electrode part in the state connected mutually, The said recessed part is formed for every said subpixel electrode part, The additional remark 1 or 2 characterized by the above-mentioned. A liquid crystal display device according to 1.

（付記６） 前記副画素電極部の周縁部には、くし歯状の電極部が設けられていることを特徴とする付記５に記載の液晶表示装置。     (Supplementary note 6) The liquid crystal display device according to supplementary note 5, wherein a comb-like electrode portion is provided at a peripheral portion of the sub-pixel electrode portion.

（付記７） 前記保護層及び前記絶縁層はシリコン窒化層よりなり、前記エッチングストップパターンは金属層よりなることを特徴とする付記１乃至６のいずれか一項に記載の液晶表示装置。     (Supplementary note 7) The liquid crystal display device according to any one of supplementary notes 1 to 6, wherein the protective layer and the insulating layer are made of a silicon nitride layer, and the etching stop pattern is made of a metal layer.

（付記８） 複数の前記副画素電極部は連結部によって相互に繋がっており、前記副画素電極部の間に、前記連結部に電気的に接続された蓄積容量が設けられていることを特徴とする付記１又は２に記載の液晶表示装置。     (Supplementary Note 8) The plurality of subpixel electrode portions are connected to each other by a connecting portion, and a storage capacitor electrically connected to the connecting portion is provided between the subpixel electrode portions. The liquid crystal display device according to appendix 1 or 2.

図１は従来技術に係るＭＶＡ型の液晶表示装置を示す断面図である。FIG. 1 is a cross-sectional view showing a conventional MVA liquid crystal display device. 図２（ａ）〜（ｄ）は本発明の実施形態の液晶表示装置のＴＦＴ基板の製造方法を示す断面図（その１）である。2A to 2D are cross-sectional views (No. 1) showing the method for manufacturing the TFT substrate of the liquid crystal display device according to the embodiment of the present invention. 図３（ａ）〜（ｄ）は発明の実施形態の液晶表示装置のＴＦＴ基板の製造方法を示す断面図（その２）である。FIGS. 3A to 3D are sectional views (No. 2) showing the method for manufacturing the TFT substrate of the liquid crystal display device according to the embodiment of the invention. 図４は本発明の実施形態の液晶表示装置のＴＦＴ基板を示す透視平面図である。FIG. 4 is a perspective plan view showing the TFT substrate of the liquid crystal display device according to the embodiment of the present invention. 図５は本発明の実施形態の液晶表示装置を示す断面図である。FIG. 5 is a cross-sectional view showing a liquid crystal display device according to an embodiment of the present invention. 図６は図５のＤで示される部分を拡大した部分拡大断面図である。FIG. 6 is a partial enlarged cross-sectional view in which the part indicated by D in FIG. 5 is enlarged.

符号の説明Explanation of symbols

１…液晶表示装置、２…ＴＦＴ基板、２ａ…対向基板、５…ＴＦＴ、１０，３０…ガラス基板、１２ａ…ゲートバスライン、１２ｂ…蓄積容量バスライン、１３ａ，１３ｂ，１３ｃ…エッチングストップパターン、１４…絶縁層、１５…レジスト膜、１５ｘ，２２ｚ…開口部、１６…半導体層パターン、１７…データバスライン、１８…チャネル保護層、２０ａ…ソース電極、２０ｂ…ドレイン電極、２０ｃ…蓄積容量電極、２２…保護層、２２ｘ，２２ｙ…コンタクトホール、２３…凹部、２４…画素電極、２４ａ…第１副画素電極部２４ａ、２４ｂ…第２副画素電極部２４ｂ、２４ｃ…第３副画素電極部、２４ｘ…連結部、２５…くし歯状電極部、２６…垂直配向型液晶、２６ａ…液晶分子、３２…ブラックマトリクス、３４…カラーフィルタ層、３６…コモン電極、Ｃｓ…蓄積容量、Ａ，Ｂ，Ｃ…副画素部。 DESCRIPTION OF SYMBOLS 1 ... Liquid crystal display device, 2 ... TFT substrate, 2a ... Opposite substrate, 5 ... TFT, 10, 30 ... Glass substrate, 12a ... Gate bus line, 12b ... Storage capacity bus line, 13a, 13b, 13c ... Etching stop pattern, DESCRIPTION OF SYMBOLS 14 ... Insulating layer, 15 ... Resist film, 15x, 22z ... Opening, 16 ... Semiconductor layer pattern, 17 ... Data bus line, 18 ... Channel protective layer, 20a ... Source electrode, 20b ... Drain electrode, 20c ... Storage capacitor electrode , 22 ... protective layer, 22x, 22y ... contact hole, 23 ... recess, 24 ... pixel electrode, 24a ... first subpixel electrode part 24a, 24b ... second subpixel electrode part 24b, 24c ... third subpixel electrode part 24x ... connecting part, 25 ... comb-like electrode part, 26 ... vertical alignment type liquid crystal, 26a ... liquid crystal molecule, 32 ... black matrix, 34 ... color Filter layer, 36 ... common electrode, Cs ... storage capacitor, A, B, C ... sub-pixel unit.

Claims (5)

基板と、該基板の上の形成されたＴＦＴと、該ＴＦＴに接続された画素電極とを備えたＴＦＴ基板と、
前記ＴＦＴ基板に対向して配置される対向基板と、
前記ＴＦＴ基板と前記対向基板との間に封入された垂直配向型液晶とを有する液晶表示装置であって、
前記ＴＦＴ基板の前記画素電極が形成された画素領域内に、前記画素電極の一部がへこんだ凹部が設けられており、かつ前記凹部の下にエッチングストップパターンが形成されていることを特徴とする液晶表示装置。 A TFT substrate comprising a substrate, a TFT formed on the substrate, and a pixel electrode connected to the TFT;
A counter substrate disposed to face the TFT substrate;
A liquid crystal display device having a vertical alignment type liquid crystal sealed between the TFT substrate and the counter substrate,
A recess in which a part of the pixel electrode is recessed is provided in a pixel region of the TFT substrate where the pixel electrode is formed, and an etching stop pattern is formed under the recess. Liquid crystal display device. 前記基板上には、
ゲート電極と、前記ゲート電極上に形成された絶縁層と、前記絶縁層上に形成された半導体層と、前記半導体層の両端部にそれぞれ接続されたソース電極及びドレイン電極とにより構成される前記ＴＦＴと、
前記ＴＦＴの前記ソース電極に接続された前記画素電極と、
前記ＴＦＴを被覆する保護層とが形成されており、
前記エッチングストップパターンは前記基板上に前記ゲート電極と同一材料で同時に形成され、前記凹部は前記保護層と前記絶縁層とに設けられた開口部内に前記画素電極が被覆されてなることを特徴とする請求項１に記載の液晶表示装置。 On the substrate,
The gate electrode, the insulating layer formed on the gate electrode, the semiconductor layer formed on the insulating layer, and the source electrode and the drain electrode respectively connected to both ends of the semiconductor layer TFT,
The pixel electrode connected to the source electrode of the TFT;
A protective layer covering the TFT is formed,
The etching stop pattern is simultaneously formed on the substrate with the same material as the gate electrode, and the recess is formed by covering the pixel electrode in an opening provided in the protective layer and the insulating layer. The liquid crystal display device according to claim 1. 前記凹部は上部側から下部側になるにつれて径が小さくなって側面が傾斜していることを特徴とする請求項１又は２に記載の液晶表示装置。   3. The liquid crystal display device according to claim 1, wherein the concave portion has a diameter that decreases from the upper side toward the lower side and the side surface is inclined. 前記凹部の最下部は前記エッチングストップパターンの内側に配置されていることを特徴とする請求項１又は２に記載の液晶表示装置。   The liquid crystal display device according to claim 1, wherein a lowermost portion of the concave portion is disposed inside the etching stop pattern. 前記画素電極は、相互に繋がった状態で複数の副画素電極部に分割されており、前記副画素電極部ごとに前記凹部が形成されていることを特徴とする請求項１又は２に記載の液晶表示装置。   The said pixel electrode is divided | segmented into the some subpixel electrode part in the state connected mutually, The said recessed part is formed for every said subpixel electrode part, The Claim 1 or 2 characterized by the above-mentioned. Liquid crystal display device.
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