JP2006217170A - 半導体装置 - Google Patents
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Abstract
【解決手段】 図2のヒューズ周辺回路は、ヒューズ10、電位差付与回路20、電位差低減回路30、端子40、記憶回路50、トランスファゲート60、および論理ゲート70を有している。トランスファゲート60の入力端には、論理ゲート70が接続されている。論理ゲート70は、ヒューズ10の切断判定時に、記憶回路50に記憶された信号がヒューズ10に伝達されるのを防止する伝達防止回路である。
【選択図】 図2
Description
図1は、本発明による半導体装置の第1実施形態を示す断面図である。半導体装置1は、半導体基板90、半導体基板90上に設けられたヒューズ10、およびヒューズ10を含んで構成されるヒューズ周辺回路を備えている。なお、図1においては、半導体基板90およびヒューズ10のみを示し、その他の図示を省略している。
図4は、本発明による半導体装置の第2実施形態におけるヒューズ周辺回路を示す回路構成図である。このヒューズ周辺回路は、ヒューズ10、電位差付与回路20、電位差低減回路30、端子40、記憶回路50、トランスファゲート60、および論理ゲート70(伝達防止回路)を有している。これらのうちヒューズ10、端子40、記憶回路50、トランスファゲート60および論理ゲート70の構成は、図2に示したものと同様である。本実施形態において、端子40には電源電位Vccが与えられている。
図9は、本発明による半導体装置の第3実施形態におけるヒューズ周辺回路を示す回路構成図である。このヒューズ周辺回路は、ヒューズ10、電位差付与回路20、電位差低減回路30、端子40、記憶回路50、トランスファゲート60、および伝達防止回路71を有している。これらのうちヒューズ10、電位差付与回路20、電位差低減回路30、端子40およびトランスファゲート60の構成は、図2に示したものと同様である。本実施形態において、端子40は接地されている。
10 ヒューズ
20 電位差付与回路
22 トランスファゲート(第1のトランスファゲート)
24 端子(第1の端子)
30 電位差低減回路
32 トランスファゲート(第2のトランスファゲート)
34 端子(第2の端子)
40 端子
50 記憶回路
60 トランスファゲート(第3のトランスファゲート)
70 論理ゲート(伝達防止回路)
71 伝達防止回路
86 端子
90 半導体基板
Claims (5)
- ヒューズと、
前記ヒューズが切断されているか否かの判定の結果を示す信号を記憶する記憶回路と、
前記判定時に、前記記憶回路に記憶された前記信号が前記ヒューズに伝達されるのを防止する伝達防止回路と、
を備えることを特徴とする半導体装置。 - 請求項1に記載の半導体装置において、
前記伝達防止回路は、前記ヒューズの一端の電位信号を入力し、当該電位信号に応じてハイまたはローの出力信号を前記記憶回路へと出力する論理ゲートを有する半導体装置。 - 請求項2に記載の半導体装置において、
前記論理ゲートと前記記憶回路との間の経路中に設けられたトランスファゲートを備え、
前記出力信号は、前記トランスファゲートを通じて前記記憶回路に入力されるように構成されている半導体装置。 - 請求項2または3に記載の半導体装置において、
前記論理ゲートには、正帰還がかけられている半導体装置。 - 請求項2乃至4いずれかに記載の半導体装置において、
前記論理ゲートは、NANDである半導体装置。
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