JP2006203139A - Manufacturing method of semiconductor device - Google Patents

Manufacturing method of semiconductor device Download PDF

Info

Publication number
JP2006203139A
JP2006203139A JP2005016019A JP2005016019A JP2006203139A JP 2006203139 A JP2006203139 A JP 2006203139A JP 2005016019 A JP2005016019 A JP 2005016019A JP 2005016019 A JP2005016019 A JP 2005016019A JP 2006203139 A JP2006203139 A JP 2006203139A
Authority
JP
Japan
Prior art keywords
substrate
hole
support
forming
insulating film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2005016019A
Other languages
Japanese (ja)
Inventor
Toshihisa Goto
利久 後藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sharp Corp
Original Assignee
Sharp Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sharp Corp filed Critical Sharp Corp
Priority to JP2005016019A priority Critical patent/JP2006203139A/en
Publication of JP2006203139A publication Critical patent/JP2006203139A/en
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Abstract

<P>PROBLEM TO BE SOLVED: To provide a method of manufacturing a semiconductor device capable of forming a through electrode by surely filling with a conductor in a simple method. <P>SOLUTION: The manufacturing method of a semiconductor device includes a process to attach a supporting body 18 having an opening 18a to the surface side of a substrate 10, a process for reducing thickness of the substrate 10 from its rear surface side, a process for forming a first insulating film 19 on the substrate rear surface, a process for forming a through-hole 13 leading to the opening 18a of the supporting body 18 on the substrate 10, a process for forming a second insulating film 14 inside a through opening 13 of the substrate 10, and a process for filling the through-hole 13 of the substrate 10 with a conductor 16. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明は、半導体装置の製造方法に関し、貫通電極を有する薄型半導体装置の製造に好適に利用可能である。   The present invention relates to a method for manufacturing a semiconductor device, and can be suitably used for manufacturing a thin semiconductor device having a through electrode.

近年、コンピューターや通信機器を中心とした電子機器の小型化と高機能化に伴い、半導体装置には小型化、高密度化および高速化が要求されるようになった。そのため、複数個の半導体装置を積層したいわゆる３次元チップと言われる小型、高密度化を図った半導体装置が提案されている。複数個の半導体装置を重ねる方法として、例えば特許文献１に示すような方法が提案されている。
ここで、図６を用いて、従来の半導体装置の製造工程について説明する。図６（ａ）〜（ｊ）は、従来の半導体装置の製造方法を示す断面図である。
まず、基板５０の表面側に素子形成部５１を形成し、図６（ａ）に示す構造を得る。次に、基板５０の表面側にフォトレジストを塗布してフォトレジスト層を形成し、この層をパターニングすることにより、開口部５２ａを有するマスク層５２を形成する。次に、マスク層５２を用いて素子形成部５１及びシリコンウエハで構成された基板５０を反応性イオンエッチング（ＲＩＥ）等によりエッチングして、基板表面から１００μｍ弱の非貫通孔５３を形成し、図６（ｂ）に示す構造を得る。次に、非貫通孔５３の内壁面に絶縁膜５４を形成し、図６（ｃ）に示す構造を得る。次に、電解めっきの陰極となるシード層５５を絶縁膜上に形成し、これを陰極として非貫通孔５３の内部を金属５６で埋めて、図６（ｄ）に示す構造を得る。次に、金属５６を化学的機械的研磨（ＣＭＰ）により非貫通孔５３以外の余分な金属を除去し、図６（ｅ）に示す構造を得る。次に、基板５０の素子形成部５１側に支持体５８を両面テープ等からなる接着層５７を介して貼り合わせた後、基板５０の裏面を研削して、非貫通孔５３に充填された金属５６を基板裏面側に露出させて、図６（ｆ）に示す構造を得る。次に、基板５０の裏面を選択的にエッチングし、図６（ｇ）に示す構造を得る。次に、化学蒸着法（ＣＶＤ）により、基板５０の裏面にＳｉＮやＳｉＯ2等の絶縁膜５９を堆積し、図６（ｈ）に示す構造を得る。次に、ＣＭＰ法を用いて貫通電極の金属５６を露出させるように絶縁膜５９を取り除き、図６（ｉ）に示す構造を得る。次に、支持基板５８及び接着層５７を取り除き、図６（ｊ）に構造を得る。
以上の工程により、貫通電極を有する半導体装置を製造することができる。
特開平１０−２２３８３３号公報 In recent years, as electronic devices such as computers and communication devices have become smaller and more functional, semiconductor devices have been required to be smaller, higher density, and faster. For this reason, there has been proposed a semiconductor device which is a so-called three-dimensional chip in which a plurality of semiconductor devices are stacked and which has a small size and high density. As a method for stacking a plurality of semiconductor devices, for example, a method as shown in Patent Document 1 has been proposed.
Here, a manufacturing process of a conventional semiconductor device will be described with reference to FIG. 6A to 6J are cross-sectional views illustrating a conventional method for manufacturing a semiconductor device.
First, the element forming portion 51 is formed on the front surface side of the substrate 50 to obtain the structure shown in FIG. Next, a photoresist layer is formed by applying a photoresist on the surface side of the substrate 50, and the mask layer 52 having the openings 52a is formed by patterning this layer. Next, the device layer 51 and the substrate 50 composed of the silicon wafer are etched by reactive ion etching (RIE) or the like using the mask layer 52 to form a non-through hole 53 of less than 100 μm from the substrate surface. The structure shown in FIG. 6B is obtained. Next, an insulating film 54 is formed on the inner wall surface of the non-through hole 53 to obtain the structure shown in FIG. Next, a seed layer 55 serving as a cathode for electrolytic plating is formed on the insulating film, and this is used as a cathode to fill the inside of the non-through hole 53 with a metal 56 to obtain the structure shown in FIG. Next, excess metal other than the non-through holes 53 is removed from the metal 56 by chemical mechanical polishing (CMP) to obtain the structure shown in FIG. Next, after the support body 58 is bonded to the element forming portion 51 side of the substrate 50 via an adhesive layer 57 made of double-sided tape or the like, the back surface of the substrate 50 is ground to fill the non-through holes 53 The structure shown in FIG. 6F is obtained by exposing 56 on the back side of the substrate. Next, the back surface of the substrate 50 is selectively etched to obtain the structure shown in FIG. Next, an insulating film 59 such as SiN or SiO 2 is deposited on the back surface of the substrate 50 by chemical vapor deposition (CVD) to obtain the structure shown in FIG. Next, the insulating film 59 is removed using the CMP method so as to expose the metal 56 of the through electrode, and the structure shown in FIG. Next, the support substrate 58 and the adhesive layer 57 are removed, and a structure is obtained in FIG.
Through the above steps, a semiconductor device having a through electrode can be manufactured.
JP-A-10-223833

上記製造方法では、電解めっき法により非貫通孔に金属を充填した後に、Ｓｉ基板を薄化して金属を基板裏面側に露出させることにより貫通電極を形成しているが、このような方法を用いた場合には、非貫通孔に金属を充填する際に、めっき液が非貫通孔の底部にまで供給されにくく、また、電解めっきの際に発生する水素等の影響により金属が完全に充填されず、ボイドが発生しやすくなる。また、完全充填するためには、添加剤を用いた複雑で高度なめっき方法が必要となり、めっき時間も長くかかってしまう。その結果、プロセスコストが増大してしまうという問題点がある。   In the above manufacturing method, the through electrode is formed by filling the non-through hole with a metal by electrolytic plating and then thinning the Si substrate to expose the metal on the back side of the substrate. In this case, it is difficult to supply the plating solution to the bottom of the non-through hole when filling the metal in the non-through hole, and the metal is completely filled due to the influence of hydrogen, etc. generated during electrolytic plating. Therefore, voids are likely to occur. Further, in order to completely fill, a complicated and advanced plating method using an additive is required, and the plating time is long. As a result, there is a problem that the process cost increases.

本発明は、上記の点に鑑みてなされたものであり、簡易な方法により、導電体を確実に充填して貫通電極を形成することができる半導体装置の製造方法を提供するものである。   The present invention has been made in view of the above points, and provides a method of manufacturing a semiconductor device capable of reliably filling a conductor and forming a through electrode by a simple method.

本発明の半導体装置の製造方法は、（１）開口部を有する支持体を基板表面側に取り付ける工程と、（２）基板をその裏面側から薄化する工程と、（３）基板裏面に第１絶縁膜を形成する工程と、（４）支持体の開口部に繋がる貫通孔を基板に形成する工程と、（５）第２絶縁膜を基板の貫通孔内部に形成する工程と、（６）基板の貫通孔内部に導電体を充填する工程を備えることを特徴とする。   The method for manufacturing a semiconductor device of the present invention includes (1) a step of attaching a support having an opening to the substrate surface side, (2) a step of thinning the substrate from its back surface side, and (3) (1) a step of forming an insulating film; (4) a step of forming a through hole connected to the opening of the support in the substrate; (5) a step of forming a second insulating film inside the through hole of the substrate; ) A step of filling the inside of the through hole of the substrate with a conductor.

本発明によれば、支持体で基板を支持した状態で基板を薄化するので、薄化の際の基板の破損を防止することができる。また、開口部を有する支持体によって基板が支持された状態で、この開口部に繋がる基板貫通孔に導電体が充填される。従って、電解めっき法による充填の際にめっき液が貫通孔内をスムーズに移動するので、貫通孔の充填が容易になされ、かつ、電解めっきの際に発生する水素等が容易に除去される。   According to the present invention, since the substrate is thinned while the substrate is supported by the support, it is possible to prevent the substrate from being damaged during the thinning. In addition, in a state where the substrate is supported by the support body having the opening, the conductor is filled in the substrate through hole connected to the opening. Therefore, since the plating solution moves smoothly in the through hole during filling by the electrolytic plating method, filling of the through hole is facilitated, and hydrogen generated during the electrolytic plating is easily removed.

本発明の半導体装置の製造方法は、（１）開口部を有する支持体を基板表面側に取り付ける工程と、（２）基板をその裏面側から薄化する工程と、（３）基板裏面に第１絶縁膜を形成する工程と、（４）支持体の開口部に繋がる貫通孔を基板に形成する工程と、（５）第２絶縁膜を基板の貫通孔内部に形成する工程と、（６）基板の貫通孔内部に導電体を充填する工程を備えることを特徴とする。
これらの工程は、必ずしも記載された順に実行する必要が無く、適宜順序を入れ替えた実施形態も本発明の範囲に含まれる。 The method for manufacturing a semiconductor device of the present invention includes (1) a step of attaching a support having an opening to the substrate surface side, (2) a step of thinning the substrate from its back surface side, and (3) (1) a step of forming an insulating film; (4) a step of forming a through hole connected to the opening of the support in the substrate; (5) a step of forming a second insulating film inside the through hole of the substrate; ) A step of filling the inside of the through hole of the substrate with a conductor.
These steps are not necessarily performed in the order described, and embodiments in which the order is appropriately changed are also included in the scope of the present invention.

１．支持体取り付け工程（工程（１））
支持体は、基板に取り付けられて基板を支持できる程度の剛性を有するものであればよく、半導体（シリコンなど）、樹脂、ガラスなど種々の材料で形成することができる。支持体の外形は特に限定されないが、基板を確実に支持するために基板と同程度又は基板よりも大きな外形（面積）を有するものが好ましい。基板は、シリコン基板などの半導体基板などからなり、厚さが、好ましくは、３００〜７００μｍ程度である。
支持体の基板への取り付けは、接着層などを介して行うことができる。接着層は、紫外線硬化性接着剤、熱硬化性接着剤、両面テープなどで形成することができる。支持体は、静電力などによって基板に取り付けてもよい。基板が支持体によって支持される限り、その他いずれの方法によってもよい。なお、通常は、支持体を取り付ける前に、基板表面に回路素子部（トランジスタ、ダイオード、抵抗、コンデンサ、インダクタ、配線等からなる。）を形成する。支持体の開口部は、針などを用いて機械的に形成してもよく、フォトリソグラフィ及びエッチング技術などにより形成してもよい。 1. Support attachment process (process (1))
The support is only required to be rigid enough to be attached to the substrate and support the substrate, and can be formed of various materials such as a semiconductor (such as silicon), a resin, and glass. The outer shape of the support is not particularly limited, but preferably has an outer shape (area) that is the same as or larger than that of the substrate in order to reliably support the substrate. The substrate is made of a semiconductor substrate such as a silicon substrate, and the thickness is preferably about 300 to 700 μm.
Attachment of the support to the substrate can be performed via an adhesive layer or the like. The adhesive layer can be formed of an ultraviolet curable adhesive, a thermosetting adhesive, a double-sided tape, or the like. The support may be attached to the substrate by electrostatic force or the like. Any other method may be used as long as the substrate is supported by the support. Usually, before attaching the support, a circuit element portion (consisting of a transistor, a diode, a resistor, a capacitor, an inductor, a wiring, etc.) is formed on the substrate surface. The opening of the support may be formed mechanically using a needle or the like, or may be formed by photolithography and etching techniques.

２．基板薄化工程（工程（２））
基板薄化は、機械研削、化学研磨、プラズマエッチング、またはガスエッチングなど種々の方法で行うことができる。また、薄型半導体装置を作製するために、基板の薄化は、基板の厚さが３０〜１００μｍとなるように行われることが好ましい。このような厚さに薄化されても、基板は、薄化の際に支持体によって支持されているので、破損しにくい。 2. Substrate thinning process (process (2))
Substrate thinning can be performed by various methods such as mechanical grinding, chemical polishing, plasma etching, or gas etching. In order to manufacture a thin semiconductor device, the substrate is preferably thinned so that the thickness of the substrate is 30 to 100 μm. Even if the substrate is thinned to such a thickness, the substrate is supported by the support body at the time of thinning, and thus is not easily damaged.

３．第１絶縁膜形成工程（工程（３））
第１絶縁膜は、酸化シリコン膜や窒化シリコン膜などからなり、ＣＶＤ法などで形成することができる。また、ポリイミドやエポキシなどの樹脂を回転塗布して形成してもよく、ポリイミドなどを電着することによって形成してもよい。基板貫通孔形成工程の前に基板裏面に絶縁膜を形成することにより、基板裏面の汚染を防止することができる。第１絶縁膜形成工程は、基板貫通孔形成工程の後に行ってもよく、この場合、第２絶縁膜形成工程と同時に行ってもよい。この場合、一度の工程で、基板裏面と基板貫通孔内部の両方に絶縁膜を形成することができ、工程数を減らすことができる。 3. First insulating film forming step (step (3))
The first insulating film is made of a silicon oxide film, a silicon nitride film, or the like, and can be formed by a CVD method or the like. Further, it may be formed by spin coating a resin such as polyimide or epoxy, or may be formed by electrodeposition of polyimide or the like. By forming an insulating film on the back surface of the substrate before the substrate through hole forming step, contamination of the back surface of the substrate can be prevented. The first insulating film forming step may be performed after the substrate through hole forming step, and in this case, it may be performed simultaneously with the second insulating film forming step. In this case, the insulating film can be formed on both the back surface of the substrate and the inside of the substrate through hole in a single step, and the number of steps can be reduced.

４．基板貫通孔形成工程（工程（４））
基板の貫通孔は、支持体の開口部よりも小さいことが好ましい。この場合、導電体充填工程でめっき液が貫通孔内部をスムーズに移動するからである。貫通孔の横断面（基板表面に平行な面）形状は、正方形、長方形又は円などにすることができる。貫通孔は、基板表面側（すなわち、支持体上）又は裏面側にレジストパターンを形成し、このレジストパターンをエッチングマスクとして基板をエッチングすることにより形成することができる。
また、貫通孔は、開口部を有する支持体をマスクとして基板をエッチングすることにより形成してもよい。支持体をマスクにすると、レジストパターンを形成するためのフォトマスクが不要になり、また、レジストパターンと支持体開口部との位置合わせが不要になるという利点がある。
また、本工程は、基板に溝及び貫通孔を形成する工程であってもよい。この溝及び貫通孔に導電体を充填することにより配線及び貫通電極を形成することができる。なお、溝及び貫通孔は、どちらを先に形成してもよい。 4). Substrate through hole forming step (step (4))
The through hole of the substrate is preferably smaller than the opening of the support. In this case, the plating solution moves smoothly through the through hole in the conductor filling step. The cross-sectional shape (plane parallel to the substrate surface) of the through hole can be a square, a rectangle or a circle. The through hole can be formed by forming a resist pattern on the substrate surface side (that is, on the support) or the back surface side and etching the substrate using the resist pattern as an etching mask.
The through hole may be formed by etching the substrate using a support having an opening as a mask. When the support is used as a mask, there is an advantage that a photomask for forming a resist pattern becomes unnecessary, and alignment between the resist pattern and the support opening becomes unnecessary.
Further, this step may be a step of forming grooves and through holes in the substrate. By filling the groove and the through hole with a conductor, the wiring and the through electrode can be formed. Note that either the groove or the through hole may be formed first.

５．第２絶縁膜形成工程（工程（５））
第２絶縁膜は、基本的に第１絶縁膜と同様の方法で形成することができる。但し、膜厚などは、適宜変更する。第２絶縁膜は、第１絶縁膜と同じ材料で形成してもよく、異なっていてもよい。なお、上記工程で基板に溝及び貫通孔を形成した場合には、第２絶縁膜は、溝及び貫通孔内部に形成する 5. Second insulating film forming step (step (5))
The second insulating film can be formed basically in the same manner as the first insulating film. However, the film thickness and the like are changed as appropriate. The second insulating film may be formed of the same material as the first insulating film, or may be different. In addition, when the groove and the through hole are formed in the substrate in the above process, the second insulating film is formed inside the groove and the through hole.

６．導電体充填工程（工程（６））
基板貫通孔への導電体の充填は、ＣＶＤ法やスパッタ法などで行うこともできるが、貫通孔内部に導電体シード層を形成し、このシード層を利用して、電解めっき法により導電体を充填することによって行うことが好ましい。本発明では、めっき液が貫通孔内をスムーズに移動するので、貫通孔の充填が容易になされ、かつ、電解めっきの際に発生する水素等が容易に除去されるからである。この場合、導電体は、銅又は銅を含む合金からなることが好ましいが、電解めっき法で充填可能であれば、他の金属などであってもよい。また、通常は、導電体を充填した後に、貫通孔以外の部分にある導電体（例えば、基板裏面上の導電体）をＣＭＰ法などにより除去する。導電体シード層は、ＣＶＤ法やスパッタ法などで形成することができ、厚さが単原子層の厚さ〜２００ｎｍであることが好ましい。この程度の厚さがあれば、十分に電解めっきのためのシード層として機能するからである。また、導電体シード層は、好ましくは、バリア層を介して貫通孔内部に形成される。バリア層とは、導電体原子が基板などに拡散することを防止する機能を有する層である。バリア層を形成することにより、導電体原子による基板などの汚染を防止することができる。バリア層は、ＴｉＮ又はＴａＮなどからなり、ＣＶＤ法やスパッタ法などで形成することができる。
なお、上記工程で基板に溝及び貫通孔を形成した場合には、導電体は、溝及び貫通孔内部に充填する。 6). Conductor filling step (step (6))
The substrate through hole can be filled with the conductor by CVD or sputtering. However, a conductor seed layer is formed inside the through hole, and the conductor is formed by electrolytic plating using the seed layer. It is preferable to carry out by filling. In the present invention, since the plating solution moves smoothly through the through holes, the through holes are easily filled, and hydrogen and the like generated during electrolytic plating are easily removed. In this case, the conductor is preferably made of copper or an alloy containing copper, but may be other metals as long as it can be filled by an electrolytic plating method. Usually, after filling the conductor, the conductor in the portion other than the through hole (for example, the conductor on the back surface of the substrate) is removed by a CMP method or the like. The conductor seed layer can be formed by a CVD method, a sputtering method, or the like, and preferably has a thickness of a monoatomic layer to 200 nm. This is because such a thickness sufficiently functions as a seed layer for electrolytic plating. The conductor seed layer is preferably formed inside the through hole via a barrier layer. The barrier layer is a layer having a function of preventing conductor atoms from diffusing into a substrate or the like. By forming the barrier layer, contamination of the substrate and the like by the conductor atoms can be prevented. The barrier layer is made of TiN or TaN, and can be formed by CVD or sputtering.
In addition, when a groove | channel and a through-hole are formed in the board | substrate at the said process, a conductor fills the inside of a groove | channel and a through-hole.

７．支持体取り外し工程
本発明の方法は、基板から支持体を取り外す工程をさらに備えてもよい。接着層を介して支持体を基板に取り付けている場合には、この工程で接着層も一緒に除去する。なお、支持体が邪魔にならない場合には、取り外さなくてもよい。 7). Support removing step The method of the present invention may further include a step of removing the support from the substrate. In the case where the support is attached to the substrate via the adhesive layer, the adhesive layer is also removed together in this step. If the support does not get in the way, it does not have to be removed.

以下、本発明の実施例を具体的に説明する。   Examples of the present invention will be specifically described below.

図１を用いて、実施例１の半導体装置の製造工程について説明する。図１は、本実施例の半導体装置の製造工程を示す断面図である。  The manufacturing process of the semiconductor device of Example 1 will be described with reference to FIG. FIG. 1 is a cross-sectional view showing the manufacturing process of the semiconductor device of this embodiment.

１．支持体取り付け工程
まず、基板１０上に、所定機能を有する回路素子部１１を形成する。次に、接着剤からなる接着層１７を介して、開口部１８ａを有する支持体１８を得られた基板の表面（回路素子部１１が形成された面）側に取り付け、図１（ａ）に示す構造を得る。支持体１８は、直径８インチ、厚さ５００μｍのシリコン板である。開口部１８ａの直径は、後工程で基板１０に形成する貫通孔よりも大きく、１０〜１００μｍ程度である。支持体１８の外観は、図４（ｃ）に示す通りであり、多数の開口部を有している。支持体１８の基板１０への取り付けは、例えばポリイミド樹脂の接着剤を１００μmの厚さで基板１０に塗布し、この接着剤を介して支持体１８を基板１０に押し付け、その状態で３１０℃、３０分の熱処理を行って接着剤を硬化させることによって行うことができる。 1. First, the circuit element portion 11 having a predetermined function is formed on the substrate 10. Next, the support 18 having the opening 18a is attached to the surface of the substrate (the surface on which the circuit element portion 11 is formed) side through the adhesive layer 17 made of an adhesive, and is shown in FIG. Get the structure shown. The support 18 is a silicon plate having a diameter of 8 inches and a thickness of 500 μm. The diameter of the opening 18a is larger than the through hole formed in the substrate 10 in a later step, and is about 10 to 100 μm. The appearance of the support 18 is as shown in FIG. 4C, and has a large number of openings. The support 18 is attached to the substrate 10 by, for example, applying a polyimide resin adhesive to the substrate 10 with a thickness of 100 μm, and pressing the support 18 against the substrate 10 through this adhesive. It can be performed by performing a heat treatment for 30 minutes to cure the adhesive.

２．基板薄化工程
次に、支持体１８を取り付けた状態で、基板１０の裏面側を後退させ、図１（ｂ）に示す構造を得る。ここで基板１０の後退は、例えば機械研削、化学研磨、プラズマエッチング、またはガスエッチングなどの加工技術を用いて行う。処理条件は、例えば機械研削の場合、粗研削として＃３００程度の砥石を使用して研削後、仕上げ研削として＃２０００程度の砥石で研削を行う。後退後の基板１０の厚さは３０〜１００μｍであることが望ましい。 2. Substrate Thinning Step Next, with the support 18 attached, the back side of the substrate 10 is retracted to obtain the structure shown in FIG. Here, the substrate 10 is retracted by using a processing technique such as mechanical grinding, chemical polishing, plasma etching, or gas etching. For example, in the case of mechanical grinding, the grinding is performed using a grinding wheel of about # 300 for rough grinding and then grinding with a grinding wheel of about # 2000 as finish grinding. It is desirable that the thickness of the substrate 10 after the retreat is 30 to 100 μm.

３．第１絶縁膜形成工程
次に、基板１０の裏面に厚さ１００〜５０００ｎｍの第１絶縁膜１９を形成し、図１（ｃ）に示す構造を得る。第１絶縁膜１９は、シリコン酸化膜又は窒化シリコン膜などからなり、例えばプラズマＣＶＤ法で形成する。シリコン酸化膜の場合、ＳｉＨ4／Ｎ2Ｏ系のガスを用い、４００℃の温度で形成する。窒化シリコン膜の場合、ＳｉＨ4／ＮＨ3系のガスを用い３００℃の温度で形成する。また、第１絶縁膜１９は、ポリイミドやエポキシ等の樹脂を例えば１００μｍの厚さで塗布し、３１０℃、３０分で硬化することにより形成しても良い。また、第１絶縁膜１９は、シリコン酸化膜と窒化シリコン膜をこの順に積層した積層型の絶縁膜にしてもよい。積層型の絶縁膜の膜厚は、１００〜５０００ｎｍであり、このうち窒化シリコン膜の膜厚２０〜５００ｎｍ程度である。 3. First Insulating Film Forming Step Next, a first insulating film 19 having a thickness of 100 to 5000 nm is formed on the back surface of the substrate 10 to obtain the structure shown in FIG. The first insulating film 19 is made of a silicon oxide film or a silicon nitride film, and is formed by, for example, a plasma CVD method. In the case of a silicon oxide film, it is formed at a temperature of 400 ° C. using a SiH 4 / N 2 O-based gas. In the case of a silicon nitride film, it is formed using a SiH 4 / NH 3 gas at a temperature of 300 ° C. The first insulating film 19 may be formed by applying a resin such as polyimide or epoxy with a thickness of 100 μm, for example, and curing at 310 ° C. for 30 minutes. The first insulating film 19 may be a laminated insulating film in which a silicon oxide film and a silicon nitride film are stacked in this order. The film thickness of the laminated insulating film is 100 to 5000 nm, of which the silicon nitride film has a film thickness of about 20 to 500 nm.

４．基板貫通孔形成工程
次に、基板１０の裏面側の絶縁膜１９上にフォトレジストを塗布してフォトレジスト層を形成し、この層をパターニングすることにより、基板１０に形成する貫通孔に対応した開口部１２ａを有するマスク層１２を形成する。次に、マスク層１２を用いて、反応性イオンエッチング（ＲＩＥ）等の方法により第１絶縁膜１９、基板１０、素子形成部１１、及び接着層１７を順次エッチングし、基板１０に貫通孔１３を形成し、図１（ｄ）に示す構造を得る。貫通孔１３は、支持体１８の開口部１８ａに繋がっているため（例えば、両者の中心が一致しているため）、貫通孔１３は、支持体１８によって塞がれない。ＲＩＥの条件は、第１絶縁膜１９が窒化シリコン膜の場合ＣＦ4／Ｏ2系ガスで、基板１０のシリコンはＳＦ6／Ｏ2系ガスでエッチングする。素子形成部１１のシリコン酸化膜及び接着層１７はＣＦ4／Ｏ2系ガスでエッチングする。エッチング温度は支持体１８が剥がれない温度、好ましくは１００℃以下で処理する。貫通孔１３のサイズは、正方形の１辺がまたは、円形の直径がまたは長方形の長辺が５００μｍ以下でも、１００μｍ以下でも、できれば５０μｍ以下でも、１μｍ〜１０μｍ程度でも良い。 4). Substrate through-hole forming step Next, a photoresist layer is formed on the insulating film 19 on the back side of the substrate 10 to form a photoresist layer, and this layer is patterned to correspond to the through-hole formed in the substrate 10. A mask layer 12 having an opening 12a is formed. Next, the first insulating film 19, the substrate 10, the element formation portion 11, and the adhesive layer 17 are sequentially etched using the mask layer 12 by a method such as reactive ion etching (RIE), and the through hole 13 is formed in the substrate 10. To obtain the structure shown in FIG. Since the through hole 13 is connected to the opening 18 a of the support 18 (for example, because the centers of both are coincident), the through hole 13 is not blocked by the support 18. The RIE condition is that when the first insulating film 19 is a silicon nitride film, the CF 4 / O 2 gas is etched, and the silicon of the substrate 10 is etched with the SF 6 / O 2 gas. The silicon oxide film and the adhesive layer 17 of the element forming portion 11 are etched with a CF 4 / O 2 gas. The etching temperature is a temperature at which the support 18 is not peeled, preferably 100 ° C. or less. The size of the through-hole 13 may be one side of a square, or the diameter of a circle or the long side of a rectangle may be 500 μm or less, 100 μm or less, preferably 50 μm or less, or about 1 μm to 10 μm.

５．第２絶縁膜形成工程
次に、フォトレジスト１２を除去した後、貫通孔１３内部に（すなわち、貫通孔の側壁に）第２絶縁膜１４を形成し、図１（ｅ）に示す構造を得る。第２絶縁膜１４は、例えば貫通孔１３の１辺が１０μｍの場合、厚さが１００〜２００ｎｍ程度になるように形成する。第２絶縁膜１４は、プラズマＣＶＤ法で形成し、その条件は、第２絶縁膜１４がシリコン酸化膜である場合、ＳｉＨ4／Ｎ2Ｏ系のガスを用い１００℃の温度で形成する。ラズマＣＶＤ法を用いるのは、膜厚が薄くてもカバレッジが良く膜質も良いためである。貫通孔１３の１辺１００μｍであれば、第２絶縁膜１４は、２〜３μｍ程度の厚さで形成する。また、第２絶縁膜１４は、１５０℃程度のポリイミド溶液中でシリコン基板を電極として電圧をかけることによって基板表面にポリイミドを析出させることによって（すなわち、ポリイミドを電着することによって）、形成してもよい。 5. Second Insulating Film Forming Step Next, after removing the photoresist 12, a second insulating film 14 is formed inside the through hole 13 (that is, on the side wall of the through hole) to obtain the structure shown in FIG. . For example, when one side of the through hole 13 is 10 μm, the second insulating film 14 is formed to have a thickness of about 100 to 200 nm. The second insulating film 14 is formed by a plasma CVD method, and the condition is that when the second insulating film 14 is a silicon oxide film, it is formed at a temperature of 100 ° C. using a SiH 4 / N 2 O-based gas. The reason why the plasma CVD method is used is that even if the film thickness is small, the coverage is good and the film quality is good. If the side of the through hole 13 is 100 μm, the second insulating film 14 is formed with a thickness of about 2 to 3 μm. The second insulating film 14 is formed by depositing polyimide on the surface of the substrate by applying a voltage using a silicon substrate as an electrode in a polyimide solution at about 150 ° C. (that is, by electrodepositing polyimide). May be.

６．銅充填工程
６−１．バリア層及び銅シード層形成工程
次に、基板１１の裏面側から、基板１０裏面及び貫通孔内部にバリア層を介して銅シード層１５を形成し、図１（ｆ）に示す構造を得る。バリア層は、ＴｉＮ層又はＴａＮ層などからなり、厚さが５〜１５０ｎｍ、望ましくは１０ｎｍとなるように形成する。銅シード層１５は、厚さが単原子層の厚さから２００ｎｍ、望ましくは１００ｎｍとなるように形成する。両者は、ＣＶＤ又はスパッタ法などで形成する。ＣＶＤ法を用いる場合、ＴｉＮ層はＴｉ（Ｎ（Ｃ2Ｈ5）2）4にＮＨ3やＮ2と反応させて１５０℃の温度で成長させる。銅シード層１５は、Ｃｕ（ｈｆａｃ）（ｔｍｖｓ）を原料として温度１５０℃で形成する。 6). Copper filling step 6-1. Barrier Layer and Copper Seed Layer Formation Step Next, a copper seed layer 15 is formed from the back surface side of the substrate 11 through the barrier layer on the back surface of the substrate 10 and inside the through hole, thereby obtaining the structure shown in FIG. The barrier layer is made of a TiN layer or a TaN layer, and is formed to have a thickness of 5 to 150 nm, preferably 10 nm. The copper seed layer 15 is formed to have a thickness of 200 nm, preferably 100 nm, from the thickness of the monoatomic layer. Both are formed by CVD or sputtering. When the CVD method is used, the TiN layer is grown at a temperature of 150 ° C. by reacting Ti (N (C 2 H 5 ) 2 ) 4 with NH 3 or N 2 . The copper seed layer 15 is formed at a temperature of 150 ° C. using Cu (hfac) (tmvs) as a raw material.

６−２．銅めっき工程
次に、銅シード層１５を利用して、電解めっき法により貫通孔１３内に銅１６を充填し、図１（ｇ）に示す構造を得る。支持体１８が貫通孔１３の部分に開口部１８を有するため、めっき液が貫通孔１３内をスムーズに流れる。このため、電気分解により発生して貫通孔１３内の表面に付着する水素の泡が取り除かれ、かつ、反応種の拡散が効率よく起こるので、ボイドの発生が抑制され、完全充填が可能となる。ここでの銅めっきの条件としては、ＣｕＳＯ4・５Ｈ2ＯとＨ2ＳＯ4とＣｌ-をめっき液として用い、温度２５℃で電解めっき法にて行う。 6-2. Copper Plating Step Next, the copper seed layer 15 is used to fill the through holes 13 with copper 16 by electrolytic plating to obtain the structure shown in FIG. Since the support 18 has the opening 18 in the through hole 13, the plating solution flows smoothly through the through hole 13. For this reason, hydrogen bubbles generated by electrolysis and adhering to the surface in the through hole 13 are removed, and diffusion of the reactive species occurs efficiently, so that generation of voids is suppressed and complete filling is possible. . As the conditions for copper plating here, CuSO 4 .5H 2 O, H 2 SO 4, and Cl − are used as plating solutions, and the temperature is 25 ° C. by electrolytic plating.

６−３．ＣＭＰ工程
次に、ＣＭＰ法により、第１絶縁膜１９上の銅１６を除去し、貫通孔１３内のみに銅１６を残し、図１（ｈ）に示す構造を得る。 6-3. CMP Step Next, the copper 16 on the first insulating film 19 is removed by the CMP method, leaving the copper 16 only in the through holes 13 to obtain the structure shown in FIG.

７．支持体取り外し工程
次に、素子形成部１１表面の支持体１８を取り外し、図１（ｉ）に示す構造を得る。支持体１８の取り外しは、モノエタノールアミンやジメチルフォルムアミドの剥離液に温度約１２０℃基板を浸液させ、接着層１７を取り除くことによって行う。
以上の工程により、貫通電極を有する半導体装置が作成される。 7). Next, the support 18 on the surface of the element forming portion 11 is removed to obtain the structure shown in FIG. The support 18 is removed by immersing the substrate at a temperature of about 120 ° C. in a stripping solution of monoethanolamine or dimethylformamide and removing the adhesive layer 17.
Through the above steps, a semiconductor device having a through electrode is created.

図２を用いて、実施例２の半導体装置の製造工程について説明する。図２は、本実施例の半導体装置の製造工程を示す断面図である。   A manufacturing process of the semiconductor device of Example 2 will be described with reference to FIG. FIG. 2 is a cross-sectional view showing the manufacturing process of the semiconductor device of this embodiment.

１．支持体取り付け、基板薄化、第１絶縁膜形成工程
まず、実施例１と同様の方法で、支持体取り付け、基板薄化、第１絶縁膜形成工程を行い、図２（ａ）に示す構造を得る。 1. Support attachment, substrate thinning, first insulating film formation step First, the support attachment, substrate thinning, and first insulation film formation step are performed in the same manner as in Example 1, and the structure shown in FIG. Get.

２．溝形成工程
次に、基板１０の裏面側の絶縁膜１９上にフォトレジストを塗布してフォトレジスト層を形成し、この層をパターニングすることにより、基板１０に形成する溝２０に対応した開口部１１２ａを有するマスク層１１２を形成する。次に、マスク層１１２を用いて、反応性イオンエッチング（ＲＩＥ）等の方法により第１絶縁膜１９、基板１０を順次エッチングし、基板１０に溝２０を形成し、図２（ｂ）に示す構造を得る。溝２０は、深さが５００ｎｍ〜１０００ｎｍ程度になるように形成する。 2. Groove forming step Next, a photoresist is applied on the insulating film 19 on the back surface side of the substrate 10 to form a photoresist layer, and this layer is patterned, thereby opening corresponding to the groove 20 formed in the substrate 10. A mask layer 112 having 112a is formed. Next, using the mask layer 112, the first insulating film 19 and the substrate 10 are sequentially etched by a method such as reactive ion etching (RIE) to form a groove 20 in the substrate 10, as shown in FIG. Get the structure. The groove 20 is formed to have a depth of about 500 nm to 1000 nm.

ＲＩＥの条件は、第１絶縁膜１９が窒化シリコン膜の場合ＣＦ4／Ｏ2系ガスで、基板１０のシリコンはＳＦ6／Ｏ2系ガスでエッチングする。エッチング温度は支持体１８が剥がれない温度、できれば１００℃以下で処理する。溝２０は、配線として用いるためパターンは自由に設定できるがあまり大きいパターンでは後の銅−ＣＭＰ工程でディッシングによりパターン消失も考えられるため、溝にスロットを入れるのが望ましい。なお、「スロット」とは、ディッシングを防止するために、配線溝内のところどころにストッパーとして設けられる酸化膜などからなる島状のパターンである。 The RIE condition is that when the first insulating film 19 is a silicon nitride film, the CF 4 / O 2 gas is etched, and the silicon of the substrate 10 is etched with the SF 6 / O 2 gas. The etching temperature is a temperature at which the support 18 is not peeled off, preferably at 100 ° C. or lower. Since the groove 20 is used as a wiring, the pattern can be freely set. However, in the case of a very large pattern, the pattern may be lost due to dishing in a later copper-CMP process. The “slot” is an island-shaped pattern made of an oxide film or the like provided as a stopper at various locations in the wiring groove in order to prevent dishing.

３．基板貫通孔形成工程 3. Substrate through hole formation process

次に、実施例１と同様の方法により、基板１０に貫通孔１３を形成し、図２（ｃ）に示す構造を得る。   Next, through-holes 13 are formed in the substrate 10 by the same method as in Example 1 to obtain the structure shown in FIG.

４．第２絶縁膜形成工程
次に、実施例１と同様の方法により、貫通孔１３及び溝２０内部に第２絶縁膜１４を形成し、図２（ｄ）に示す構造を得る。 4). Second Insulating Film Forming Step Next, the second insulating film 14 is formed inside the through hole 13 and the groove 20 by the same method as in Example 1 to obtain the structure shown in FIG.

５．銅充填工程
次に、実施例１と同様の方法により、バリア層を介して銅シード層１５を形成し（図２（ｅ））、電解めっき法により貫通孔１３及び溝２０内部に銅１６を充填し（図２（ｆ））、ＣＭＰ法により不要な銅を取り除く（図２（ｇ））。 5. Copper Filling Step Next, a copper seed layer 15 is formed through the barrier layer by the same method as in Example 1 (FIG. 2E), and copper 16 is placed inside the through hole 13 and the groove 20 by electrolytic plating. Filling (FIG. 2 (f)), unnecessary copper is removed by CMP (FIG. 2 (g)).

６．支持体取り外し工程
次に、実施例１と同様の方法により、支持体１８を取り外し、図２（ｈ）に示す構造を得る。 6). Next, the support 18 is removed by the same method as in Example 1 to obtain the structure shown in FIG.

本構造の半導体装置の製造方法によれば、追加の配線パターンを貫通電極と同時に形成することが可能となる。   According to the manufacturing method of the semiconductor device having this structure, it is possible to form an additional wiring pattern simultaneously with the through electrode.

図３を用いて、実施例３の半導体装置の製造工程について説明する。図３は、本実施例の半導体装置の製造工程を示す断面図である。   A manufacturing process of the semiconductor device of Example 3 will be described with reference to FIG. FIG. 3 is a cross-sectional view showing the manufacturing process of the semiconductor device of this embodiment.

１．支持体取り付け工程
まず、実施例１と同様の方法により、基板１０の表面側に支持体２０を取り付け、図３（ａ）に示す構造を得る。本実施例では、支持体２０は、後工程で基板１０に貫通孔１３を形成するためのマスクとして用いるので、基板１０に形成する貫通孔１３と同じサイズの開口部２０ａを有している。 1. Support Attachment Step First, the support 20 is attached to the surface side of the substrate 10 by the same method as in Example 1 to obtain the structure shown in FIG. In the present embodiment, the support 20 is used as a mask for forming the through hole 13 in the substrate 10 in a later step, and thus has an opening 20 a having the same size as the through hole 13 formed in the substrate 10.

２．基板薄化工程
次に、実施例１と同様の方法により、基板１０の薄化を行い、図３（ｂ）に示す構造を得る。 2. Substrate Thinning Step Next, the substrate 10 is thinned by the same method as in Example 1 to obtain the structure shown in FIG.

３．第１絶縁膜形成工程
次に、実施例１と同様の方法により、基板１０の裏面に第１絶縁膜１９を形成し、図３（ｃ）に示す構造を得る。 3. First Insulating Film Forming Step Next, the first insulating film 19 is formed on the back surface of the substrate 10 by the same method as in Example 1 to obtain the structure shown in FIG.

４．基板貫通孔形成工程 4). Substrate through hole formation process

次に、支持体２０をマスクに、反応性イオンエッチング（ＲＩＥ）等の方法により接着層１７、素子形成部１１、基板１０、及び第１絶縁膜１９を順次エッチングし、基板１０に貫通孔１３を形成し、図３（ｄ）に示す構造を得る。エッチングの条件は、実施例１と同様である。なお、この工程で支持体２０も、基板１０の厚さ（３０〜１００μｍ程度）＋オーバーエッチ分、エッチングされて厚さが減少するが、その後の工程が処理できる程度の厚さが残っていれば、この減少は問題とならない（必要な場合には、減少分を考慮した厚さの支持体を用いる。）。   Next, using the support 20 as a mask, the adhesive layer 17, the element forming portion 11, the substrate 10, and the first insulating film 19 are sequentially etched by a method such as reactive ion etching (RIE), and the through hole 13 is formed in the substrate 10. To obtain the structure shown in FIG. Etching conditions are the same as in Example 1. In this step, the support 20 is also etched by the thickness of the substrate 10 (about 30 to 100 μm) + overetch, but the thickness is reduced so that the subsequent steps can be processed. For example, this reduction is not a problem (if necessary, use a support having a thickness in consideration of the reduction).

５．第２絶縁膜形成工程
次に、実施例１と同様の方法により、貫通孔１３内部に第２絶縁膜１４を形成し、図３（ｅ）に示す構造を得る。 5. Second Insulating Film Forming Step Next, the second insulating film 14 is formed inside the through hole 13 by the same method as in Example 1 to obtain the structure shown in FIG.

６．銅充填工程
次に、実施例１と同様の方法により、バリア層を介して銅シード層１５を形成し（図３（ｆ））、電解めっき法により貫通孔１３及び溝２０内部に銅１６を充填し（図３（ｇ））、ＣＭＰ法により不要な銅を取り除く（図３（ｈ））。 6). Copper Filling Step Next, a copper seed layer 15 is formed through a barrier layer by the same method as in Example 1 (FIG. 3 (f)), and copper 16 is placed inside the through hole 13 and the groove 20 by electrolytic plating. Filling is performed (FIG. 3G), and unnecessary copper is removed by CMP (FIG. 3H).

７．支持体取り外し工程
次に、実施例１と同様の方法により、支持体２０を取り外し、図３（ｉ）に示す構造を得る。 7). Next, the support 20 is removed by the same method as in Example 1 to obtain the structure shown in FIG.

本構造の半導体装置の製造方法によれば、支持体２０をマスクにして、基板に貫通電極パターンを形成することができるため、マスク枚数とフォトを削減でき、ＴＡＴ（Turn Around Time, 受注から納品までの時間）の短縮とコストの削減を図ることが出来る。   According to the manufacturing method of the semiconductor device of this structure, since the through electrode pattern can be formed on the substrate using the support 20 as a mask, the number of masks and the photo can be reduced, and TAT (Turn Around Time, delivered from order receipt) Time) and cost can be reduced.

（実施例１〜３で使用する支持体とこれらの実施例で得られた基板の形状）
図４には、デバイスウェハ（貫通孔を形成した基板）２２と支持体１８，２０の形状を示している。図４（ａ）はデバイスウェハ２２を示しており、図４（ｂ）はそのデバイスの個片を拡大したデバイスチップ２３であり、貫通孔２４のパターンを有している。図４（ｃ）には支持体１８，２０を示しており、図４（ｄ）はデバイスチップ２３に対応した部分２６を拡大したものであるが、貫通孔２４のパターンに対応した開口部２７を有する。開口部２７は実施例３で用いる支持体の場合、基板に貫通孔２４を形成するためのマスクも兼ねるため、寸法は貫通孔２４と同じサイズにする。実施例１又は２の支持体の開口部２７は貫通孔２４より数μｍ大きいサイズが望ましい。また、実施例１又は２で使用される支持体の開口部２７のパターンとしては図４（ｅ）で示すように貫通孔２４を一括で覆うような開口部２８のようなパターンでも良い。また、支持体としてウェハサポート機能を保持しつつ、電解めっき時にめっき液の供給を妨げない形状であれば例示した以外のパターンでも構わない。 (Support used in Examples 1 to 3 and shape of substrate obtained in these Examples)
FIG. 4 shows the shape of the device wafer (substrate with through holes formed) 22 and the supports 18 and 20. FIG. 4A shows a device wafer 22, and FIG. 4B shows a device chip 23 in which an individual piece of the device is enlarged, and has a pattern of through holes 24. FIG. 4C shows the supports 18 and 20, and FIG. 4D is an enlarged view of the portion 26 corresponding to the device chip 23, but the opening 27 corresponding to the pattern of the through hole 24. Have In the case of the support used in Example 3, the opening 27 also serves as a mask for forming the through hole 24 in the substrate. The opening 27 of the support of Example 1 or 2 is desirably a size several μm larger than the through hole 24. Moreover, as a pattern of the opening part 27 of the support body used in Example 1 or 2, the pattern like the opening part 28 which covers the through-hole 24 collectively as shown in FIG.4 (e) may be sufficient. Further, a pattern other than that illustrated may be used as long as it has a shape that does not hinder the supply of the plating solution during electrolytic plating while maintaining the wafer support function as a support.

（実施例１〜３で得られた半導体装置を用いた積層型半導体装置）
図５に、実施例１〜３で得られた貫通電極を有する半導体装置を用いた積層型半導体装置を示す。図５（ｂ）は、この装置の底面図であり、（ａ）は、（ｂ）中のＩ−Ｉ断面図である。この装置は、インターポーザー３１上に、実施例２で得られた貫通電極３２ａ及び溝配線（幅１０〜２００μｍ）３２ｂを有する半導体装置３２と、実施例１又は３で得られた貫通電極３３ａを有する半導体装置３３を備える。半導体装置３３は、４つが積層されている。インターポーザー３１は、裏面にバンプボール（径３０〜２００μｍ）３５を備え、内部にインターポーザー内貫通電極（径１０〜１００μｍ）３１ａを有している。
各半導体装置３２，３３の貫通電極３２ａ，３３ａは、互いに電気的に接続されており、さらに、溝配線３２ｂ，インターポーザー内貫通電極３１ａ及びバンプボール３５も、互いに電気的に接続されている。従って、図５のような構成にすることにより、配線用のワイヤなどを用いることなく、全ての層の半導体装置がインターポーザー３１裏面のバンプボールと電気的に接続した積層型半導体装置を得ることができる。 (Laminated semiconductor device using the semiconductor device obtained in Examples 1 to 3)
FIG. 5 shows a stacked semiconductor device using the semiconductor device having through electrodes obtained in Examples 1 to 3. FIG.5 (b) is a bottom view of this apparatus, (a) is II sectional drawing in (b). In this device, on the interposer 31, the through electrode 32a obtained in Example 2 and the semiconductor device 32 having the trench wiring (width 10 to 200 μm) 32b and the through electrode 33a obtained in Example 1 or 3 are provided. The semiconductor device 33 is provided. Four semiconductor devices 33 are stacked. The interposer 31 includes a bump ball (diameter: 30 to 200 μm) 35 on the back surface, and has an interposer penetration electrode (diameter: 10 to 100 μm) 31 a inside.
The through electrodes 32a and 33a of the semiconductor devices 32 and 33 are electrically connected to each other, and the trench wiring 32b, the interposer through electrode 31a and the bump ball 35 are also electrically connected to each other. Therefore, by using the configuration as shown in FIG. 5, it is possible to obtain a stacked semiconductor device in which all layers of the semiconductor device are electrically connected to the bump ball on the back surface of the interposer 31 without using wiring wires or the like. Can do.

本発明の実施例１の半導体装置の製造工程を示す断面図である。It is sectional drawing which shows the manufacturing process of the semiconductor device of Example 1 of this invention. 本発明の実施例２の半導体装置の製造工程を示す断面図である。It is sectional drawing which shows the manufacturing process of the semiconductor device of Example 2 of this invention. 本発明の実施例３の半導体装置の製造工程を示す断面図である。It is sectional drawing which shows the manufacturing process of the semiconductor device of Example 3 of this invention. （ａ）〜（ｅ）は本発明の実施例であるデバイスウェハと支持体の形状を説明する平面図である。(A)-(e) is a top view explaining the shape of the device wafer which is an Example of this invention, and a support body. 実施例１〜３で得られた半導体装置を用いた積層型半導体装置を示す（ａ）断面図、（ｂ）底面図である。It is (a) sectional drawing and (b) bottom view which show the laminated semiconductor device using the semiconductor device obtained in Examples 1-3. 従来の半導体装置の製造工程を示す断面図である。It is sectional drawing which shows the manufacturing process of the conventional semiconductor device.

符号の説明Explanation of symbols

１０，５０ 基板
１１，５１ 回路素子部
１２，５２ フォトレジスト
１３，５３ 貫通孔
１４ 第２絶縁膜
１５，５５ シード層
１６，５６ 金属、銅
１７，５７ 接着層
１８，２０，５８ 支持体
１８ａ，２０ａ 開口部
１９ 第１絶縁膜
２０ 再配線溝
２１ 金属配線層
２２ デバイスウェハ
２３ デバイスチップ
２４ 貫通孔
２５ 支持体
２６ 支持体のデバイスチップに対応した部分
２７、２８ 開口部
３１ インターポーザー
３１ａ インターポーザー用貫通電極
３２，３３ 半導体装置
３２ａ，３３ａ 貫通電極
３２ｂ 溝配線
３５ バンプボール
５４，５９ 絶縁膜 DESCRIPTION OF SYMBOLS 10,50 Board | substrate 11,51 Circuit element part 12,52 Photoresist 13,53 Through-hole 14 2nd insulating film 15,55 Seed layer 16,56 Metal, copper 17,57 Adhesive layer 18,20,58 Support body 18a, 20a opening 19 first insulating film 20 redistribution groove 21 metal wiring layer 22 device wafer 23 device chip 24 through hole 25 support 26 part corresponding to the device chip 27, 28 opening 31 interposer 31a for interposer Through electrode 32, 33 Semiconductor device 32a, 33a Through electrode 32b Groove wiring 35 Bump ball 54, 59 Insulating film

Claims (15)

（１）開口部を有する支持体を基板表面側に取り付ける工程と、（２）基板をその裏面側から薄化する工程と、（３）基板裏面に第１絶縁膜を形成する工程と、（４）支持体の開口部に繋がる貫通孔を基板に形成する工程と、（５）第２絶縁膜を基板の貫通孔内部に形成する工程と、（６）基板の貫通孔内部に導電体を充填する工程を備えることを特徴とする半導体装置の製造方法。 (1) a step of attaching a support having an opening to the substrate surface side, (2) a step of thinning the substrate from its back surface side, (3) a step of forming a first insulating film on the back surface of the substrate, 4) a step of forming a through hole connected to the opening of the support in the substrate; (5) a step of forming a second insulating film inside the through hole of the substrate; and (6) a conductor inside the through hole of the substrate. A method for manufacturing a semiconductor device, comprising a step of filling. 工程（４）〜（６）は、基板に溝及び貫通孔を形成する工程と、第２絶縁膜を前記溝及び貫通孔内部に形成する工程と、前記溝及び貫通孔内部に導電体を充填する工程であることを特徴とする請求項１に記載の方法。 Steps (4) to (6) include forming a groove and a through hole in the substrate, forming a second insulating film inside the groove and the through hole, and filling the groove and the through hole with a conductor. The method according to claim 1, wherein the method includes: （１）開口部を有する支持体を基板表面側に取り付ける工程と、（２）基板をその裏面側から薄化する工程と、（３）支持体の開口部に繋がる貫通孔を基板に形成する工程と、（４）基板裏面及び貫通孔内部に絶縁膜を形成する工程と、（５）基板の貫通孔内部に導電体を充填する工程を備えることを特徴とする半導体装置の製造方法。 (1) a step of attaching a support having an opening to the substrate surface side, (2) a step of thinning the substrate from its back side, and (3) forming a through-hole connected to the opening of the support in the substrate. A method of manufacturing a semiconductor device, comprising: (4) a step of forming an insulating film on the back surface of the substrate and inside the through hole; and (5) a step of filling a conductor in the through hole of the substrate. 支持体を取り付ける前に、基板表面側に回路素子部を形成する工程をさらに備える請求項１又は３に記載の方法。 The method according to claim 1, further comprising a step of forming a circuit element portion on the substrate surface side before attaching the support. 基板の薄化は、機械研削によって行われることを特徴とする１又は３に記載の方法。 4. The method according to 1 or 3, wherein the thinning of the substrate is performed by mechanical grinding. 基板の薄化は、基板の厚さが３０〜１００μｍとなるように行われることを特徴とする１又は３に記載の方法。 4. The method according to 1 or 3, wherein the thinning of the substrate is performed so that the thickness of the substrate is 30 to 100 μm. 基板の貫通孔は、支持体の開口部よりも小さいことを特徴とする請求項１又は３に記載の方法。 The method according to claim 1, wherein the through hole of the substrate is smaller than the opening of the support. 基板の貫通孔は、基板表面に平行な断面形状が、正方形、長方形又は円であることを特徴とする請求項１又は３に記載の方法。 The method according to claim 1 or 3, wherein the through hole of the substrate has a cross-sectional shape parallel to the surface of the substrate being a square, a rectangle or a circle. 基板の貫通孔は、基板裏面にレジストパターンを形成し、このレジストパターンをエッチングマスクとして基板をエッチングすることにより形成することを特徴とする請求項１又は３に記載の方法。 4. The method according to claim 1, wherein the through hole of the substrate is formed by forming a resist pattern on the back surface of the substrate and etching the substrate using the resist pattern as an etching mask. 基板の貫通孔は、開口部を有する支持体をマスクとして基板をエッチングすることにより形成することを特徴とする請求項１又は３に記載の方法。 The method according to claim 1, wherein the through hole of the substrate is formed by etching the substrate using a support having an opening as a mask. 導電体の充填は、貫通孔内部に導電体シード層を形成し、このシード層を利用して、電解めっき法により導電体を充填することによって行うことを特徴とする請求項１又は３に記載の方法。 4. The conductor filling is performed by forming a conductor seed layer inside the through hole and filling the conductor by an electrolytic plating method using the seed layer. the method of. 導電体は、銅又は銅を含む合金からなる請求項１１に記載の方法。 The method according to claim 11, wherein the conductor is made of copper or an alloy containing copper. 導電体シード層は、厚さが単原子層の厚さ〜２００ｎｍであることを特徴とする請求項１１に記載の方法。 The method of claim 11, wherein the conductor seed layer has a thickness of a monoatomic layer to 200 nm. 導電体シード層は、バリア層を介して貫通孔内部に形成されることを特徴とする請求項１１に記載の方法。 The method according to claim 11, wherein the conductor seed layer is formed in the through hole through the barrier layer. バリア層は、ＴｉＮ又はＴａＮからなる請求項１４に記載の方法。 The method of claim 14, wherein the barrier layer comprises TiN or TaN.
JP2005016019A 2005-01-24 2005-01-24 Manufacturing method of semiconductor device Pending JP2006203139A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2005016019A JP2006203139A (en) 2005-01-24 2005-01-24 Manufacturing method of semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2005016019A JP2006203139A (en) 2005-01-24 2005-01-24 Manufacturing method of semiconductor device

Publications (1)

Publication Number Publication Date
JP2006203139A true JP2006203139A (en) 2006-08-03

Family

ID=36960823

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005016019A Pending JP2006203139A (en) 2005-01-24 2005-01-24 Manufacturing method of semiconductor device

Country Status (1)

Country Link
JP (1) JP2006203139A (en)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8114772B2 (en) 2009-10-26 2012-02-14 Samsung Electronics Co., Ltd. Method of manufacturing the semiconductor device
JP2012119685A (en) * 2010-11-29 2012-06-21 Samsung Electronics Co Ltd Semiconductor device, manufacturing method of the same, and semiconductor package including semiconductor device
CN102867795A (en) * 2011-07-07 2013-01-09 瑞萨电子株式会社 Semiconductor device and method of manufacturing the same
JP2017103458A (en) * 2015-11-30 2017-06-08 台湾積體電路製造股▲ふん▼有限公司Ｔａｉｗａｎ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｍａｎｕｆａｃｔｕｒｉｎｇ Ｃｏｍｐａｎｙ，Ｌｔｄ． Integrated chip and manufacturing method thereof

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8114772B2 (en) 2009-10-26 2012-02-14 Samsung Electronics Co., Ltd. Method of manufacturing the semiconductor device
JP2012119685A (en) * 2010-11-29 2012-06-21 Samsung Electronics Co Ltd Semiconductor device, manufacturing method of the same, and semiconductor package including semiconductor device
CN102867795A (en) * 2011-07-07 2013-01-09 瑞萨电子株式会社 Semiconductor device and method of manufacturing the same
JP2013021001A (en) * 2011-07-07 2013-01-31 Renesas Electronics Corp Semiconductor device and semiconductor device manufacturing method
JP2017103458A (en) * 2015-11-30 2017-06-08 台湾積體電路製造股▲ふん▼有限公司Ｔａｉｗａｎ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｍａｎｕｆａｃｔｕｒｉｎｇ Ｃｏｍｐａｎｙ，Ｌｔｄ． Integrated chip and manufacturing method thereof
US10147682B2 (en) 2015-11-30 2018-12-04 Taiwan Semiconductor Manufacturing Co., Ltd. Structure for stacked logic performance improvement
US10566288B2 (en) 2015-11-30 2020-02-18 Taiwan Semiconductor Manufacturing Co., Ltd. Structure for standard logic performance improvement having a back-side through-substrate-via
US11107767B2 (en) 2015-11-30 2021-08-31 Taiwan Semiconductor Manufacturing Company, Ltd. Structure for standard logic performance improvement having a back-side through-substrate-via

Similar Documents

Publication Publication Date Title
JP3880602B2 (en) Semiconductor device manufacturing method, semiconductor device
US8278738B2 (en) Method of producing semiconductor device and semiconductor device
JP4327644B2 (en) Manufacturing method of semiconductor device
JP4716819B2 (en) Manufacturing method of interposer
TWI320198B (en) Methods of forming through-wafer interconnects and structures resulting therefrom
TWI251314B (en) Manufacturing method of semiconductor device, semiconductor device, circuit substrate and electronic equipment
JP4250154B2 (en) Semiconductor chip and manufacturing method thereof
JP4773307B2 (en) Manufacturing method of semiconductor device
JP2004186187A (en) Semiconductor device and its fabricating process
US8440565B2 (en) Semiconductor apparatus manufacturing method and semiconductor apparatus
JP2005294577A (en) Semiconductor device and its manufacturing method
JP2014236102A (en) Wiring board with through electrode, manufacturing method of the same, and semiconductor device
US9583365B2 (en) Method of forming interconnects for three dimensional integrated circuit
US11784128B2 (en) Die interconnect substrate, an electrical device and a method for forming a die interconnect substrate
US8129835B2 (en) Package substrate having semiconductor component embedded therein and fabrication method thereof
TW201530720A (en) Substrate with protruding copper terminal columns
JP2003273155A (en) Semiconductor device and method of manufacturing the same
US7563703B2 (en) Microelectronic interconnect device comprising localised conductive pins
JP2006203139A (en) Manufacturing method of semiconductor device
US20050179120A1 (en) Process for producing semiconductor device, semiconductor device, circuit board and electronic equipment
JP2008028336A (en) Method of manufacturing electronic component
JP2012033624A (en) Wafer level package structure and manufacturing method of the same
JP2011071175A (en) Semiconductor device and method of manufacturing the same
JP5118614B2 (en) Manufacturing method of semiconductor device
JP2003218151A (en) Method for forming electroless plated bump, semiconductor device, and its manufacturing method