JP2006196899A - ダイの反りが抑制された半導体素子及びその製造方法 - Google Patents

ダイの反りが抑制された半導体素子及びその製造方法 Download PDF

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Abstract

【課題】ダイの反りが抑制して半導体素子の電気的及び工程的信頼性を向上させる半導体素子及びその製造方法を提供する。
【解決手段】チップサイズの基板及びこの基板上に形成されて基板を第１物質で覆う第１物質層を備える半導体素子。この第１物質層には、これを２つまたはそれ以上の部分に分割するように第１物質層を横切る一つまたはそれ以上の第１ストレス緩和パターンが存在する。
【選択図】図８Ｂ

Description

本発明は、半導体素子及びその製造方法に係り、特に、ダイが反る現象が抑制された半導体素子及びその製造方法に関する。
最近、半導体素子は軽薄化されつつある。軽薄化された半導体素子を製造するための方法は色々あるが、例えば、パッケージまたは半導体チップのサイズを減らすことによって製造できる。前者の一例として、最近にはウェーハレベルパッケージ(Ｗａｆｅｒ Ｌｅｖｅｌ Ｐａｃｋａｇｅ、ＷＬＰ)や表面実装パッケージ(Ｓｕｒｆａｃｅ Ｍｏｕｎｔ Ｐａｃｋａｇｅ、ＳＭＰ)のようなパッケージ類型が提案された。後者の一例として、回路のパターンを微細でコンパクトに作ったり、かつ/またはウェーハに対するバックラップの量を増加させる方法がある。
前記した方法のうち、ウェーハに対するバックラップの量を増加させる方法は、半導体チップ(ダイ)の厚さを減らせ、半導体パッケージのサイズを減らせる最も基本的で必須的な方法である。現在ＤＲＡＭ素子の場合にバックラップ後の残留ウェーハの厚さが２５０μｍを越えるが、その厚さは薄くなりつつある。
ところが、残留ウェーハが薄くなるほどダイの反り(ｄｉｅ−ｗａｒｐａｇｅ)現象が激しく発生する。ダイの反り現象は、図１に示されたように、半導体素子の表面が平坦でなく左右及び/または前後に曲がる現象をいう。このようなダイの反り現象は残留ウェーハの厚さが薄くなるほど一層深刻になっている。
ＦＡＢ工程が完了した半導体素子は、複数の導電性及び絶縁性パターンと各種絶縁膜とが積層された構造物である。前記ダイの反り現象は、積層された構造物を構成する物質膜によってその上部及び/または下部構造物に加えられるストレス(究極的には半導体基板に加えられるストレス)により発生する。その中、ＩＬＤまたはＩＭＤのような層間絶縁層、パッシベーション膜及び感光性ポリイミド(Ｐｈｏｔｏ Ｓｅｎｓｉｔｉｖｅ ＰｏｌｙＩｍｉｄｅ、ＰＳＰＩ)層のような半導体基板の全面を覆う物質膜がストレス発生の主要原因である。以下、感光性ポリイミド膜の場合を例えてダイの反り現象に対して更に詳細に説明する。
図２Ａには、従来の技術による感光性ポリイミド膜を含む半導体素子の平面図が示されており、図２Ｂには、図２ＡのＡＡ’ラインの断面図が示されており、図２Ｃには、図２ＡのＹＹ’ラインの断面図が示されている。
図２Ａ、図２Ｂ及び図２Ｃを参照すれば、ＦＡＢ工程が完了した基板１０の最上面には接続パッド１２として使われる電極が形成されており、その下層には複数のヒューズボックス１４が形成されている。そして、基板１０上には、湿気及び/または不純物などから基板１０を保護するためのパッシベーション膜２０が形成されるが、パッシベーション膜２０は、ＨＤＰ酸化膜２２のようなシリコン酸化膜とＰＥ-ＳＩＮ膜２４のようなシリコン窒化膜との複合膜からなりうる。パッシベーション膜２０の上部には感光性ポリイミド膜３０が形成されるが、感光性ポリイミド膜３０は、α-粒子によるソフトエラーを防止し、後続工程(例えば、パッケージ工程)中に基板１０に伝えられる衝撃を緩和させる役割を果たす。
パッシベーション膜２０と感光性ポリイミド膜３０との内部には、互いに対応する位置に複数のスルーホール５０が形成されている。複数のスルーホール５０は、例えば、接続パッド１２を露出させる第１スルーホール５２とヒューズボックス１４を露出させる第２スルーホール５４とで構成される。そして、第２スルーホール５４を通じてはヒューズボックス１４が露出されるように基板１０の一部まで第２スルーホール５４が延びる。第２スルーホール５４は、通常、パッド１２の縁部とオーバーラップされて接続パッド１２の上面を露出させ、ヒューズラインの上面も露出させる。図２Ａに示されている複数のスルーホール５０は、現在のＤＲＡＭ素子を例示的に示したものであって、スルーホール５０の位置は、接続パッド１２及びヒューズボックス１４の位置及び配列によって可変する。
表１には図２Ａ〜図２Ｃに示された半導体素子に対して、バックラップ以後に残留する基板の厚さｔ１とパッシベーション膜２０上に形成される感光性ポリイミド膜３０の厚さｔ３との変化によるダイの反り量を測定して示したグラフが示されている。前記実験ではダイのサイズが４.９９１６mm×１０.０４７mmである長方形の２５６Ｍ ＤＤＲ ＤＲＡＭ素子を使用した。パッシベーション膜２０と感光性ポリイミド膜３０は基板１０の全面に形成されており、それらの内部には複数のスルーホール５０が備わっている。
表１を参照すれば、残留する基板１０の厚さｔ１が薄いほど、そして、基板１０上に形成される感光性ポリイミド膜３０の厚さｔ３が厚いほどダイの反りの大きさが増加するということがわかる。感光性ポリイミド膜３０の厚さｔ３が増加すれば、この膜による引張りストレスが増加するためにダイの反り量も増加する。特に、感光性ポリイミド膜３０は、感光性ポリイミド材料を、例えば、約１０μｍの厚さで蒸着した後に露光及び現像し、イミド化及び不純物除去のためにベーキング工程を実施して約６−７μｍの厚さで圧縮して形成するため、製造工程の特性上、非常に大きな圧縮ストレスを基板１０に加える問題点がある。
感光性ポリイミド膜によって生じるダイの反り現象を抑制するための一方法は特許文献１に開示されている。前記特許文献１によれば、相異なる２種のポリイミド材料、すなわち順次に塗布された非感光性ポリイミド材料と感光性ポリイミド材料とを用いてポリイミド膜を形成する。したがって、相対的に圧縮ストレスが小さな非感光性ポリイミド材料と基板とが接触するので、基板に加えられるストレスを減少させうる。しかし、前記特許文献１は圧縮ストレスが相異なる２種のポリイミド材料を使ってポリイミドパターンを形成するために工程が複雑で、ダイの反りの抑制効果が充分でない短所がある。また、下部に形成されている非感光性ポリイミド膜の除去量及びプロファイルを精密に制御し難い。
さらに表１を参照すれば、残留する基板１０の厚さｔ３が薄い場合(２００μｍ以下)には、感光性ポリイミド膜３０が全く形成されていない場合にもダイの反り現象が生じる。これは、先行工程で形成された基板１０を構成する物質膜によるストレスによったものであると推定されるところ、感光性ポリイミド膜３０の形成前にもダイの反り現象が発生することを意味する。例えば、基板の全面を覆っている層間絶縁層ＩＬＤ、ＩＭＤ及びパッシベーション膜２０２０によるストレスによってダイの反り現象が生じうる。したがって、ダイの反り現象は、基板１０上に塗布されている感光性ポリイミド膜３０のみが原因でなく、複数の物質層が積層して形成された半導体素子では不回避な問題点である。
ところで、このようなダイの反り現象は、それ自体が基板に形成された導電性及び非導電性パターンとそれによる電気素子にストレスを加えることであるゆえに半導体素子の信頼性を落とす。そして、ダイの反り現象が生じた場合には後続工程で不良が生じる可能性が多い。例えば、曲がったダイを使って半導体パッケージ工程を進行する場合に、パッケージ工程の精密度が低下するだけでなく、微細な衝撃でもダイが壊れるか、ダイの移送中に衝突して破損される危険性も増加する。そして、曲がったダイの半導体基板上に所定のパターンを形成する場合、平坦でない物質膜に対して露光及びエッチッグ工程を進行するために精密なフォトリソグラフィ工程を実行し難い。
特開平１１−３０７５２５号公報
本発明が達成しようとする技術的課題は、ダイの反り現象が抑制された半導体素子を提供することである。
本発明が達成しようとする他の技術的課題は、ダイの反り現象が抑制された半導体素子の製造方法を提供することである。
前記技術的課題を達成するための本発明の一実施例による半導体素子は、チップサイズの基板及び前記基板上に形成されて前記基板を第１物質で覆う第１物質層を含む。そして、前記第１物質層には、前記第１物質層を２つまたはそれ以上の部分に分割するように前記第１物質層を横切る一つまたはそれ以上の第１ストレス緩和パターンが存在する。
前記実施例の一側面によれば、前記第１ストレス緩和パターンは、２つまたはそれ以上が存在し、前記第１ストレス緩和パターンのうち少なくとも一つの第１ストレス緩和パターンは、残りの第１ストレス緩和パターンと交差できる。この場合、前記第１ストレス緩和パターンは、十字状でありうる。そして、前記第１ストレス緩和パターンは、１〜１０個でありうる。
前記実施例の他の側面によれば、前記チップは長方形であり、前記第１ストレス緩和パターンのうち一つまたはそれ以上の第１ストレス緩和パターンは、前記長方形の短辺と平行しているパターンでありうる。そして、前記第１ストレス緩和パターンは、１つまたは２つでありうる。また、前記長方形の短辺と平行している一つまたはそれ以上の前記第１ストレス緩和パターンは、前記第１物質層を均等に分割するパターンでありうる。
また、前記実施例の他の側面によれば、前記第１ストレス緩和パターンは、前記第１物質層の分割された部分間の境界面でありうる。
また、前記実施例の他の側面によれば、前記第１ストレス緩和パターンは、前記第１物質と異なる第２物質からなる第１物質膜パターンでありうる。そして、前記第１物質膜パターンの幅は、０．０１〜２０μｍでありうる。また、前記第２物質は、前記第１物質層上に形成されている第２物質層を形成する物質と同じ物質でありうる。この場合、前記第２物質層は、前記第１物質層をカバーし、前記第２物質層には、前記第２物質層を２つまたはそれ以上の部分に分割するように前記第２物質層を横切る一つまたはそれ以上の第２ストレス緩和パターンが存在してもよく、存在しなくても良い。第２ストレス緩和パターンが存在する場合、前記第２ストレス緩和パターンのうち少なくとも一つの第２ストレス緩和パターンの位置は、前記第１ストレス緩和パターンと垂直方向に異なる位置に存在することが望ましく、全ての前記第２ストレス緩和パターンの位置は、前記第１ストレス緩和パターンの位置と垂直方向に異なる位置に存在することがさらに望ましい。
また、前記実施例の他の側面によれば、前記第１物質層は、層間絶縁膜、パッシベーション膜、または感光性ポリイミド膜でありうる。
また、前記実施例の他の側面によれば、前記第１物質層の内部には複数のスルーホールが存在し、前記第１ストレス緩和パターンが前記複数のスルーホールの一部を連結するように前記複数のスルーホールが配列されても良い。
前記技術的課題を達成するための本発明の他の実施例による半導体素子は、チップサイズの基板、前記基板上に形成されて前記基板を第１物質で覆う第１物質層と、前記第１物質層上に形成されて前記第１物質層を第２物質で覆う第２物質層と、を備える。そして、前記第２物質層には、前記第２物質層を２つまたはそれ以上の部分に分割するように前記第２物質層を横切る一つまたはそれ以上の第２ストレス緩和パターンが存在する。
前記実施例の一側面によれば、前記第１物質層には、複数の第１スルーホールが配列され、前記第１スルーホールの位置と対応する位置に複数の第２スルーホールが配列されることもある。この場合、前記第２ストレス緩和パターンが前記複数の第２スルーホールの一部を連結するように前記複数の第２スルーホールが配列されても良い。
前記実施例の他の側面によれば、前記第１物質層はパッシベーション膜であり、前記第２物質層は感光性ポリイミド膜であり、前記第１及び第２スルーホールを通じて前記半導体素子の接続パッド及び/またはヒューズボックスが露出されていることもある。
前記実施例の他の側面によれば、前記第１物質層には、前記第１物質層を２つまたはそれ以上の部分に分割するように前記第１物質層を横切る一つまたはそれ以上の第１ストレス緩和パターンが存在してもよく、存在しなくても良い。
前記技術的課題を達成するための本発明の他の実施例による半導体素子は、上部に複数の接続パッド及び/または複数のヒューズボックスが露出されているチップサイズの基板、前記基板上に形成されて前記基板を覆い、前記複数の接続パッド及び/または複数のヒューズボックスを露出させる複数の第１スルーホールがその内部に形成されているパッシベーション膜と、前記パッシベーション膜上に形成されて前記パッシベーション膜を覆い、前記複数の第１スルーホールの位置と対応する位置に複数の第２スルーホールがその内部に形成されている感光性ポリイミド膜と、を備える。そして、前記感光性ポリイミド膜には、前記感光性ポリイミド膜を２つまたはそれ以上の部分に分割するように前記感光性ポリイミド膜を横切る一つまたはそれ以上の第２ストレス緩和パターンが存在する。
前記実施例の一側面によれば、前記第２ストレス緩和パターンが前記複数の第２スルーホールの一部を連結するように前記複数の第２スルーホールが配列されることもある。この場合、前記第２ストレス緩和パターンは、前記ヒューズボックスを露出させる前記複数の第２スルーホールの一部を連結するように形成されても良い。
前記技術的課題を達成するための本発明の一実施例による半導体素子の製造方法は、チップサイズの半導体基板を提供する段階及び前記半導体基板上に前記半導体基板を第１物質で覆う第１物質層を形成するが、前記第１物質層には、前記第１物質層を２つまたはそれ以上の部分に分割するように前記第１物質層を横切る一つまたはそれ以上の第１ストレス緩和パターンが存在するように前記第１ストレス緩和パターンによる前記第１物質層の分割された部分を別個の工程でそれぞれ形成する段階を含みうる。
前記実施例の一側面によれば、前記第１ストレス緩和パターンは、前記第１物質層の分割された部分間の境界面でありうる。そして、前記第１物質層は、層間絶縁膜、パッシベーション膜または感光性ポリイミド膜でありうる。
そして、前記半導体素子の製造方法は、前記第１物質層の全面上に第２物質層を形成する段階をさらに含みうる。この場合、前記第２物質層には、前記第２物質層を２つまたはそれ以上の部分に分割するように前記第２物質層を横切る一つまたはそれ以上の第２ストレス緩和パターンが存在してもよく、存在しなくても良い。前記第２ストレス緩和パターンが存在する場合、前記第２ストレス緩和パターンのうち一つまたはそれ以上の第２ストレス緩和パターンの位置は、前記第１ストレス緩和パターンの位置に対応しないように前記第２物質層を形成できる。また、前記第２ストレス緩和パターンは、前記第２物質層の分割された部分間の境界面であるか、前記第２物質と異なる第３の物質からなる第３物質膜パターンでありうる。
前記技術的課題を達成するための本発明の他の実施例による半導体素子の製造方法は、チップサイズの半導体基板を提供する段階と、前記半導体基板上に前記半導体基板を第１物質で覆う第１物質層を形成する段階と、前記第１物質層をパターニングして前記第１物質層を２つまたはそれ以上の部分に分割するように前記第１物質層を横切る一つまたはそれ以上の第１ストレス緩和パターン用のトレンチを形成する段階と、第２物質で前記第１ストレス緩和パターン用のトレンチを埋め込んで第１ストレス緩和パターンを形成する段階と、を含む。
前記実施例の一側面によれば、前記第２物質は、前記第１物質と同じ物質であるか異なる物質でありうる。
前記実施例の他の側面によれば、前記半導体素子の製造方法は、前記第１物質層の全面上に第２物質層を形成する段階をさらに含み、前記第２物質層には、前記第２物質層を２つまたはそれ以上の部分に分割するように前記第２物質層を横切る一つまたはそれ以上の第２ストレス緩和パターンが存在できる。この場合、前記第２物質層を形成する段階は、前記第１ストレス緩和パターン用のトレンチを埋め込む段階と同時に実行しても良い。
また、前記技術的課題を達成するための本発明の他の実施例による半導体素子の製造方法は、上部に複数の接続パッドが露出されており、前記接続パッドの下方に複数のヒューズボックスが形成されているチップサイズの基板を提供する段階と、前記基板の全面上にパッシベーション膜の形成用物質層を形成する段階と、前記パッシベーション膜の形成用物質層及び前記基板をパターニングして前記複数の接続パッド及び複数のヒューズボックスを露出させる複数の第１スルーホールが備わっているパッシベーション膜を形成する段階と、前記パッシベーション膜の全面上に前記複数の第１スルーホールの位置と対応する位置に複数の第２スルーホールがその内部に形成されている感光性ポリイミド膜を形成するが、前記感光性ポリイミド膜を２つまたはそれ以上の部分に分割するように前記感光性ポリイミド膜を横切る一つまたはそれ以上の第２ストレス緩和パターンが存在する前記感光性ポリイミド膜を形成する段階と、を含む。
前記実施例の一側面によれば、前記パッシベーション膜を形成する段階は、前記パッシベーション膜の形成用物質層上に前記複数の第２スルーホールを限定するマスクパターンを形成する段階と、前記マスクパターンをエッチッグマスクとして前記パッシベーション膜の形成用物質層をエッチッグして前記複数の接続パッドを露出させ、引続き前記基板をエッチッグして前記複数のヒューズボックスが露出させる前記複数のスルーホールを形成する段階と、を含みうる。
上部に複数の接続パッド及び/または複数のヒューズが露出されているチップサイズの基板を提供する段階と、前記半導体基板の全面上に前記複数の接続パッド及び/または複数のヒューズを露出させる複数の第１スルーホールがその内部に形成されているパッシベーション膜を形成する段階と、前記パッシベーション膜の全面上に前記複数の第１スルーホールの位置と対応する位置に複数の第２スルーホールがその内部に形成されている感光性ポリイミド膜を形成するが、前記感光性ポリイミド膜を２つまたはそれ以上の部分に分割するように前記感光性ポリイミド膜を横切る一つまたはそれ以上の第２ストレス緩和パターンが存在する前記感光性ポリイミド膜を形成する段階と、を含む。
前記実施例の他の側面によれば、前記感光性ポリイミド膜の形成段階は、前記パッシベーション膜の全面上に感光性ポリイミド膜を形成する段階と、前記感光性ポリイミド膜をパターニングして前記複数の第２スルーホールと前記第２ストレス緩和パターン用のトレンチとを形成する段階と、前記複数の第２スルーホールと前記第２ストレス緩和パターン用のトレンチとを第３の物質で埋め込む段階と、を含みうる。
また、前記実施例の他の側面によれば、前記複数の第２スルーホールと前記第２ストレス緩和パターン用のトレンチとの形成段階では、前記第２ストレス緩和パターンが前記複数の第２スルーホールの一部と連結されるように前記感光性ポリイミド膜をパターニングしても良い。
本発明に係る半導体素子は、相対的に広い面積にわたって形成される物質層の内部にそれを横切る一つまたはそれ以上のストレス緩和パターンが備わっている。その結果、前記物質層によってその下部の基板に加えられるストレス、特に、圧縮ストレスを緩和させうる。したがって、本発明によれば、ダイの反り現象を防止することにより半導体素子の信頼性を向上させ、後続工程でダイの反り現象による工程不良及びダイの破損を防止することができる。また、本発明の実施例によれば、既存の製造工程に他の工程を追加せずとも感光性ポリイミド膜にストレス緩和パターンが形成できるので、工程の単純化も可能である。
本発明の利点、特徴及び達成する方法は添付した図面に基づいて説明する実施例を参照すれば明確になる。しかし、本発明は以下に開示される実施例に限定されるものではなく、相異なる多様な形態で具現できる。但し、本実施例は、本発明が完全に開示できるようにし、当業者に発明の範ちゅうを完全に伝えるために提供されるものである。本発明の思想は特許請求の範囲の範ちゅうによりのみ定義される。明細書全体にわたって同じ参照符号は同一構成要素を示す。
本発明に係る半導体素子は、ダイの反り現象を防ぐためにチップサイズの基板上の全面に形成される物質層にストレス緩和パターンが備わっている。前記ストレス緩和パターンは、前記物質層によってその下部の基板及び/またはその上部に形成される物質層に加えられるストレスを緩和させる。これは、物質層の分割された部分によって、例えばその下部の基板に加えられるストレスの和は、単一の物質層によってその下部の基板に加えられるストレスの和より小さいためである。このような役割を果たすストレス緩和パターンは、単一の物質層によるストレスを緩和させるように前記物質層を横切って前記物質層を２部分以上に分割して形成する。
図３Ａ及び図４Ａには、本発明の一実施例によるストレス緩和パターンを含む半導体素子の概略的な平面図が示されている。そして、図３Ｂには、図３ＡのＣＣ’ラインの断面図が示されており、図４Ｂには、図４ＡのＤＤ’ラインの断面図が示されている。
図３Ａ、図３Ｂ、図４Ａ及び図４Ｂを参照すれば、半導体素子は、半導体チップサイズの基板１１０、２１０及びストレス緩和パターン１２５、２２５が備わった物質層１２０、２２０を備える。基板１１０、２１０は、例えば、単結晶シリコン基板、シリコンゲルマニウム基板、またはＳＯＩ基板のような半導体基板であるか、このような半導体基板とその上部に形成されている所定の回路素子及び/または配線パターンとを備えた絶縁層を含みうる。そして、ストレス緩和パターン１２５、２２５が備わった物質層１２０、２２０は、基板１１０、２１０の全面のような相対的に広い範囲にわたって形成される。半導体素子の特性上、このような物質層１２０、２２０は通常的に絶縁物質で形成される。また、ストレス緩和パターン１２５、２２５は、物質層１２０、２２０によって基板１１０、２２０に加えられるストレスを緩和させる役割をするパターンである。
前記ストレスの原因はいろいろあるが、その一つは、物質層１２０、２２０を形成する物質固有の特性である。物質固有の特性によって物質層１２０、２２０は基板１１０、２１０に対して圧縮ストレスとして作用するか、引張りストレスとして作用する。
前記ストレスの原因のうち他の一つは、アニーリング工程である。半導体素子の製造工程では、物質層１２０、２２０の緻密化、物質層１２０、２２０上に熱酸化膜の形成及び/または物質層１２０、２２０内にドーピングプロファイルの調整などのために常温よりはるかに高温でアニーリング工程を実施する。アニーリング工程は、前記物質層１２０、２２０の形成後の工程で実行されることもある。このようなアニーリング工程は、物質層１２０、２２０の収縮をもたらすため、通常的に基板１１０、２１０に対する圧縮ストレスとして作用する。半導体素子の製造工程において数十回のアニーリング工程が行なわれるため、たとえ物質層１２０、２２０を形成する物質が引張りストレス特性を持っていても、物質層１２０、２２０は、基板１１０、２１０に対して圧縮ストレスを加えることが一般的である。
物質層１２０、２２０が基板１１０、２１０に圧縮ストレスを加えると、基板１１０、２１０は凹状に曲がる。すなわち、基板１１０、２１０の縁部は上方に上げられ、中央部は下方に膨らむ。その結果、基板１１０、２１０の縁部と中央部に高差が生じる。同じサイズの基板１１０、２１０に対して物質層１２０、２２０による圧縮ストレスが大きいほどこのような基板１１０、２１０の縁部と中央部の高差も大きいということは自明である。
物質層１２０、２２０によって基板１１０、２１０に加えられる圧縮ストレスは、物質層１２０、２２０を分割するストレス緩和パターン１２５、２２５を物質層１２０、２２０に形成することによって減少させうる。ストレス緩和パターン１２５、２２５は、物質層１２０、２２０を２部分以上に分割することによって、物質層１２０、２２０により基板１１０、２１０の縁部に伝えられるストレスを緩和させる。このために、ストレス緩和パターン１２５、２２５は、物質層１２０、２２０を完全に横切るように形成されることが望ましく、これの実施例は後述する。
物質層を横切るストレス緩和パターンの一例は、図３Ａ及び図３Ｂに示されたように、物質層１２０の分割された領域間の境界面１２５でありうる。すなわち、境界面１２５を備えた物質層１２０は、全面が単一の物質膜で形成されたものではなく、２つまたはそれ以上の部分に分割された物質膜が互いに接して基板１１０上の全面に形成されている。このような境界面１２５は、基板１１０に対するストレスを緩和させ、その結果、基板１１０の中央部と縁部との高差を減少させる。
図３Ａ及び図３Ｂに示されたような境界面１２５をストレス緩和パターンとして備えた物質層１２０は多様な方法で形成できる。例えば、複数のフォトレジストマスクを用いて分割された物質膜を順次に形成することによって物質層１２０を横切る境界面１２５を形成させるか、または基板１１０上の全面に物質膜の形成後に一部分をエッチッグして除去し、さらに除去された部分に同じ物質の物質膜を形成することによって境界面１２５が備わった物質層１２０を形成させうる。
物質層を横切るストレス緩和パターンの他の例は、図４Ａ及び図４Ｂに示されたように、物質層２２０を横切るように前記物質層２２０を形成する物質と異なる物質からなる第２物質膜パターン２２５でありうる。第２物質膜パターン２２５が物質層２２５と同じ物質の場合には前記した実施例である境界面１２５を備えた物質層１２５に該当するので、本実施例は、第２物質膜パターン２２５を形成する物質が物質層２２０を形成する物質と異なる場合のみ該当する。
第２物質膜パターン２２５の幅ｗ１には特別な制限がない。物質層２２０を横切る境界面の存在だけで物質層２２０によるストレスをある程度緩和させることができるので、第２物質膜パターン２２５の幅ｗ１は０μｍを超過すればよい。そして、第２物質膜パターン２２５の上限には特別な制限はないが、その幅ｗ１は最大物質層２２０の全体幅ｗ２の１／２以下でありうる。第２物質膜パターン２２５の幅ｗ１によるストレス緩和効果は対数関数のグラフ(図９参照)のようにその値が増加するにつれて収束するという点を考慮すれば、前記第２物質膜パターン２２５の幅ｗ１は０μｍ超過２０μｍ以下であることがさらに望ましい。
このような所定の幅ｗ１を有する第２物質膜パターン２２５は、通常の半導体製造工程によって製造できるということは当業者には自明である。すなわち、通常のエッチッグ工程によって物質層２２０をパターニングして物質層２２０を横切る一つ以上のトレンチを形成し、通常の蒸着工程によって前記トレンチに所定の物質を埋め込むことによって第２物質膜パターン２２５を形成しうる。または、第２物質膜パターン２２５を先に形成した後に、その周囲に物質膜を形成し、平坦化することによって物質層２２０を形成しうる。
物質層１２０、２２０に形成される境界面１２５または物質膜パターン２２５の形態で形成されるストレス緩和用パターン１２５、２２５の配列及び形状には色々な方法が適用されうる。このようなストレス緩和用パターン１２５、２２５は、物質層１２０、２２０のストレスによる基板１１０、２２０のダイの反り現象を最も効果的に抑制できる配列及び/または形状にすることが望ましい。
図３Ａ及び図４Ａに示されたように、半導体チップは、通常、横方向が長い長方形である。この場合、半導体チップの縦方向より横方向にダイの反り現象がはるかに激しく発生する。すなわち、横方向の縁部と中央部との高差が縦方向の縁部と中央部との高差より大きい。したがって、一つのストレス緩和パターン１２５、２２５を形成する場合(本発明の実施例がこれに限定されるものではない)には、横方向に基板１１０、２１０に加えられる圧縮ストレスを緩和させるようにストレス緩和パターン１２５、２２５は、縦方向に物質層１２０、２２０を横切るように形成することが望ましい。また、ストレス緩和パターン１２５、２２５は、前記物質層１２０、２２０を均等に分割することがさらに望ましい。
図５Ａないし図５Ｃは、本発明の実施例による半導体素子のストレス緩和パターンの配列を示す実施例である。図５Ａないし図５Ｃは、例示的な目的として示されたものであって、ストレス緩和パターン３２５ａ、３２５ｂ、３２５ｃは、半導体チップの形状、物質層３２０の種類、物質層３２０の内部に形成されている任意の回路のパターン(図示せず)の形状及び上部及び下部の隣接した物質層に形成されているストレス緩和パターンや回路のパターンの形状及び配列によって可変する。
図５Ａを参照すれば、基板上に形成されている物質層３２０には、これを３等分するストレス緩和パターン３２５ａが備わっている。そして、図５Ｂを参照すれば、基板上に形成されている物質層３２０には、物質層３２０を４等分する十字状のストレス緩和パターン３２５ｂが示されている。そして、図５Ａ及び図５Ｂには、ストレス緩和パターン３２５ａ、３２５ｂが物質膜パターンである場合が示されているが、これにだけ限定されるものではなく、前記ストレス緩和パターン３２５ａ、３２５ｂは、物質層３２０の分割された部分間の境界面であることもある。
図５Ａに示されたストレス緩和パターン３２５ａは、横方向と縦方向との長さ差が大きな半導体チップに適した場合であり、図５Ｂに示されたストレス緩和パターン３２５ｂは、横方向と縦方向との長さ差が相対的に小さな半導体チップに適した場合であるが、必ずしもこれに限定されるものではない。
例えば、半導体チップの横方向と縦方向との長さ差が大きい場合にもダイの反り現象は、基板の左右方向だけでなく上下方向にも生じる。この点を考慮すれば、２つ以上のストレス緩和パターンは、互いに交差するように配列されていることが望ましい。そして、長方形の半導体チップを考慮すれば、互いに交差するストレス緩和パターンは互いに直交して形成することがさらに望ましい(図５Ｂ及び図５Ｃ参照)。
図５Ｃを参照すれば、基板上に形成されている物質層３２０には、物質層３２０を８等分した窓型ストレス緩和パターン３２５ｃが示されている。このような窓型ストレス緩和パターン３２５ｃは、半導体チップのサイズが相対的に大きい場合、または物質層３２０によるストレスが相対的に大きくてダイの反りが激しい場合に好適であるが、必ずしもこれに限定されるものではない。そして、ストレス緩和パターン３２５ｃの数は、特別な制限はないが、工程の単純化、費用及びパターンの機能などを考慮すれば、１０個以下であることが望ましい。
図６Ａには、本発明のさらに他の実施例によるストレス緩和パターンを備えた半導体素子の平面図が示されており、図６Ｂには、図６ＡのＥＥ’ラインの断面図が示されている。
図６Ａ及び図６Ｂを参照すれば、半導体素子は、基板４１０及び前記基板上の全面に形成されており、その内部にストレス緩和パターン４２５、４３５が備わっている第１物質層４２０及び第２物質層４３０を含む。本実施例は、連続的に積層されている第１物質層４２０と第２物質層４３０とにそれぞれ第１ストレス緩和パターン４２５と第２ストレス緩和パターン４３５とが形成されている場合に関するものである。それぞれのストレス緩和パターン４２５、４３５の配列は、前記した実施例に示された形態であるか、他の形態でありうる。
図７Ａには、本発明のさらに他の実施例によるストレス緩和パターンを備えた半導体素子の平面図が示されており、図７Ｂには、図７ＡのＦＦ’ラインの断面図が示されている。
図７Ａ及び図７Ｂを参照すれば、半導体素子は、基板５１０及び前記基板上の全面に形成されており、その内部にはストレス緩和パターン５２５、５３５、５４５が備わっている第１物質層５２０、第２物質層５３０及び第３物質層５４０を備える。本実施例は、連続的に積層されている第１物質層５２０、第２物質層５３０及び第３物質層５４０にそれぞれ第１ストレス緩和パターン５２５、第２ストレス緩和パターン５３５及び第３ストレス緩和パターン５４５が形成されている場合に関するものである。同様に、それぞれのストレス緩和パターン５２５、５３５、５４５の配列は、前記した実施例に示された形態であるか、他の形態でありうる。
図５Ａ、図５Ｂ、図６Ａ及び図６Ｂを参照すれば、互いに隣接して配列されたストレス緩和パターン４２５と４３５、５２５と５３５及び５３５と５４５の位置は互いに垂直方向に異なる位置に配列されることが望ましい。これは、隣接して配列されたストレス緩和パターンの位置が対応しない場合に、より効果的にその下部の基板４１０、５１０に加えられる全体ストレスを緩和させることができるためである。ところが、互いに隣接して配列されたストレス緩和パターン４２５と４３５、５２５と５３５及び５３５と５４５の位置が必ずしもこの場合にのみ限定されるものではない。
そして、前記した実施例と同様に、ストレス緩和パターン４２５、４３５、５２５、５３５、５４５は、それぞれの物質層４２０、４３０、５２０、５３０、５４０の分割された領域間の境界面の形態であるか、他の物質層パターン形態でありうる。この場合、特に、後者の場合には下部に存在するストレス緩和パターン４２５、５２５、５３５をそれぞれその上部に形成された物質層４３０、５３０、５４０を構成する物質で形成させると、製造工程の単純化が可能なので望ましい。
図８Ａ、図８Ｂ及び図８Ｃには、本発明の一実施例による感光性ポリイミド膜を備える半導体素子の平面図がそれぞれ示されている。ここで、半導体素子の構成及び断面図は、従来の技術による感光性ポリイミド膜を備える半導体素子(図２Ａ〜図２Ｃ参照)のそれと同一なので、これを参照して説明する。但し、本実施例では従来の技術と他の構成要素、例えば、感光性ポリイミド膜及びその内部に備わったストレス緩和パターンだけ異なる参照番号を使用した。
図８Ａ、図８Ｂ及び図８Ｃを参照すれば、感光性ポリイミド膜３０a、３０b、３０ｃには、その下部の基板１０上に露出されている電極パッド１２を露出させる第１スルーホール４０と基板１０に形成されているヒューズボックス１４を露出させる第２スルーホール５０とが備わっている。示された第１及び第２スルーホール４０、５０は例示的なものである。図８Ａ及び図８Ｂを参照すれば、第１スルーホール４０は、基板１０の縁部に位置する一方、第２スルーホール５０は、基板１０の中心部に左右及び上下方向の２列で配列されている。
本実施例によれば、感光性ポリイミド膜３０ａ、３０ｂ、３０ｃには、ストレス緩和パターン３２、３４、３６がさらに備わっている。ストレス緩和パターン３２、３４、３６は、前記した実施例の説明のように感光性ポリイミド膜３０ａ、３０ｂ、３０ｃを横切るように形成される場合にはその形状及び配列に特別な制限がない。但し、本実施例のように、第２スルーホール５０が基板の中心部を横切るように配列されている場合には、ストレス緩和パターン３２、３４、３６は、前記第２スルーホール５０を延長する形態で形成されることが望ましい。例えば、図８Ａに示されているように、ストレス緩和パターン３２は、上下に配列されている第２スルーホール５４を延長する形態で感光性ポリイミド膜３０ａを横切るように形成されうる。そして、図８Ｂに示されたように、ストレス緩和パターン３４は、左右及び上下に配列されている第１スルーホール５２及び第２スルーホール５２を延長する十字状のパターンでありうる。また、図８Ｃに示されたように、ストレス緩和パターン３６は、左右及び上下に配列されている一対の第１スルーホール５２及び第２スルーホール５２を延長する一対の十字状のパターンでありうる。
感光性ポリイミド膜３０ａ、３０ｂ、３０ｃに形成されるストレス緩和パターン３２、３４、３６は、通常の半導体製造工程によって当業者が容易に製造できる。例えば、第１及び第２スルーホール５０を形成する工程で前記ストレス緩和パターン３２、３４、３６の形成用トレンチを形成した後、後続パッケージ工程でエポキシ物質を前記トレンチに埋め込むことによってストレス緩和パターン３２、３４、３６を形成しうる。この場合、既存の製造工程に前記トレンチを形成する工程を別途に追加する必要がない長所がある。また、場合によっては前記トレンチを形成する工程は、第１及び第２スルーホール５０の形成工程と分離して実行することも可能である。
前記のように、感光性ポリイミド膜３０ａ、３０ｂ、３０ｃの下部にはパッシベーション層２０が形成されている。本発明に係る半導体素子は、前記パッシベーション層２０にもストレス緩和パターンが形成されうる。例えば、パッシベーション層２０がＨＤＰ酸化膜２２とシリコン窒化膜２４との複合膜である場合、ストレス緩和パターンは、パッシベーション層２０を構成するＨＤＰ酸化膜２２とシリコン窒化膜２４との全てに形成されているか、パッシベーション層２０を構成する何れか一つの物質層２２または２４にのみ形成されていることもある。そして、パッシベーション層２０に形成されるストレス緩和パターンの位置は、感光性ポリイミド膜３０ａ、３０ｂ、３０ｃに形成されるストレス緩和パターン３２、３４、３６の位置に垂直方向に異なる位置であることが望ましい。
図９には、本発明の実施例にしたがって製造された半導体素子のダイの反り現象の改善率を示すグラフが示されている。図９では、感光性ポリイミド膜に備わるストレス緩和パターンの幅によるダイの反り現象の改善率を示し、実験は図５Ｂに示された十字状のストレス緩和パターンと図５Ｃに示された窓型ストレス緩和パターンとを備えた感光性ポリイミド膜を含む半導体素子に対して行われた。そして、前記グラフでダイの反り現象の改善率は、下記の数式１で示される。
ここで、ａは、従来の技術によるストレス緩和パターンを備えていない場合における基板の中心部と(左右方向の)縁部との高差を表し、ｂは、本発明の実施例によるストレス緩和パターンを備えた場合における基板の中心部と(左右方向の)縁部との高差を表す。
図９を参照すれば、ストレス緩和パターンの形状が十字状でも窓型でもストレス緩和パターンが備わっていない場合(図９において幅が０μｍである場合)より備わった場合(図９において幅が０μｍより大きい場合)にダイの反り現象が改善されることが分かる。そして、ストレス緩和パターンが非常に小さな場合(例えば、ストレス緩和パターンが境界面であるか、０.１μｍ以下の幅を持つ場合)には全くない場合に比べて約５−８％程のダイの反り現象が改善されることが分かる。また、このようなダイの反り現象は、ストレス緩和パターンの幅が増加するほど、また、その数が多いほど効果が大きいが、ある程度以上になればダイの反り現象の改善率の増加率が減少することが分かる。
本発明は、電子部品及び半導体メモリ素子の関連技術分野に好適に用いられ、特に、ＤＲＡＭ、不揮発性メモリ素子及びこれを用いた電子部品の製造産業に有用である。
従来の技術による半導体素子のダイの反り現象を示す図面である。 従来の技術による感光性ポリイミド膜を備えた半導体素子の平面図である。 図２ＡのＡＡ’ラインの断面図である。 図２ＡのＢＢ’ラインの断面図である。 本発明の一実施例によるストレス緩和パターンを備えた半導体素子の平面図である。 図３ＡのＣＣ’ラインの断面図である。 本発明の他の実施例によるストレス緩和パターンを備えた半導体素子の平面図である。 図４ＡのＤＤ’ラインの断面図である。 本発明の実施例による半導体素子のストレス緩和パターンの配列を示す図面である。 本発明の実施例による半導体素子のストレス緩和パターンの配列を示す図面である。 本発明の実施例による半導体素子のストレス緩和パターンの配列を示す図面である。 本発明の他の実施例によるストレス緩和パターンを備えた半導体素子の平面図である。 図６ＡのＥＥ’ラインの断面図である。 本発明のさらに他の実施例によるストレス緩和パターンを備えた半導体素子の平面図である。 図７ＡのＦＦ’ラインの断面図である。 本発明の一実施例による感光性ポリイミド膜を含む半導体素子の平面図である。 本発明の他の実施例による感光性ポリイミド膜を含む半導体素子の平面図である。 本発明のさらに他の実施例による感光性ポリイミド膜を含む半導体素子の平面図である。 本発明の実施例による半導体素子において、ストレス緩和パターンの幅の変化によるダイの反りの改善率を示すグラフである。
符号の説明
１２０、２２０、３２０ 物質層
１２５、２２５、３２５a、３２５b、３２５c 境界層
４２０ 第１物質層
４３０ 第２物質層
４２５ 第１ストレス緩和パターン
４３５ 第２ストレス緩和パターン
４０ 第１スルーホール
５０ 第２スルーホール

Claims (67)

  1. チップサイズの基板と、
    前記基板上に形成されて前記基板を第１物質で覆う第１物質層と、を備え、
    前記第１物質層には、前記第１物質層を２つまたはそれ以上の部分に分割するように前記第１物質層を横切る一つまたはそれ以上の第１ストレス緩和パターンが存在することを特徴とする半導体素子。
  2. 前記第１ストレス緩和パターンは、２つまたはそれ以上が存在し、前記第１ストレス緩和パターンのうち少なくとも一つの第１ストレス緩和パターンは、残りの第１ストレス緩和パターンと交差することを特徴とする請求項１に記載の半導体素子。
  3. 前記第１ストレス緩和パターンは、十字状であることを特徴とする請求項２に記載の半導体素子。
  4. 前記第１ストレス緩和パターンは、１〜１０個であることを特徴とする請求項１に記載の半導体素子。
  5. 前記チップは、長方形であり、前記第１ストレス緩和パターンのうち一つまたはそれ以上の第１ストレス緩和パターンは、前記長方形の短辺と平行していることを特徴とする請求項１に記載の半導体素子。
  6. 前記第１ストレス緩和パターンは、１つであり、前記第１ストレス緩和パターンが前記長方形の短辺と平行していることを特徴とする請求項５に記載の半導体素子。
  7. 前記長方形の短辺と平行している一つまたはそれ以上の前記第１ストレス緩和パターンは、前記第１物質層を均等に分割することを特徴とする請求項５に記載の半導体素子。
  8. 前記第１ストレス緩和パターンは、前記第１物質層の分割された部分間の境界面であることを特徴とする請求項１に記載の半導体素子。
  9. 前記第１ストレス緩和パターンは、前記第１物質と異なる第２物質からなる第２物質膜パターンであることを特徴とする請求項１に記載の半導体素子。
  10. 前記第２物質膜パターンの幅は、０．０１〜２０μｍであることを特徴とする請求項９に記載の半導体素子。
  11. 前記第２物質は、前記第１物質層上に形成されている第２物質層を形成する物質と同じ物質であることを特徴とする請求項９に記載の半導体素子。
  12. 前記第２物質層は、前記第１物質層をカバーし、前記第２物質層には、前記第２物質層を２つまたはそれ以上の部分に分割するように前記第２物質層を横切る一つまたはそれ以上の第２ストレス緩和パターンが存在することを特徴とする請求項１１に記載の半導体素子。
  13. 前記第２ストレス緩和パターンのうち少なくとも一つの第２ストレス緩和パターンの位置は、前記第１ストレス緩和パターンと垂直方向に異なる位置に存在することを特徴とする請求項１２に記載の半導体素子。
  14. 全ての前記第２ストレス緩和パターンの位置は、前記第１ストレス緩和パターンの位置と垂直方向に異なる位置に存在することを特徴とする請求項１３に記載の半導体素子。
  15. 前記第１物質層は、層間絶縁膜、パッシベーション膜、または感光性ポリイミド膜であることを特徴とする請求項１に記載の半導体素子。
  16. 前記第１物質層の内部には複数のスルーホールが存在し、前記第１ストレス緩和パターンが前記複数のスルーホールの一部を連結するように前記複数のスルーホールが配列されていることを特徴とする請求項１に記載の半導体素子。
  17. チップサイズの基板と、
    前記基板上に形成されて前記半導体基板を第１物質で覆う第１物質層と、
    前記第１物質層上に形成されて前記第１物質層を第２物質で覆う第２物質層と、を備え、
    前記第２物質層には、前記第２物質層を２つまたはそれ以上の部分に分割するように前記第２物質層を横切る一つまたはそれ以上の第２ストレス緩和パターンが存在することを特徴とする半導体素子。
  18. 前記第１物質層には、複数の第１スルーホールが配列され、前記第１スルーホールの位置と対応する位置に複数の第２スルーホールが前記第２物質層に配列されていることを特徴とする請求項１７に記載の半導体素子。
  19. 前記第２ストレス緩和パターンが前記複数の第２スルーホールの一部を連結するように前記複数の第２スルーホールが配列されていることを特徴とする請求項１８に記載の半導体素子。
  20. 前記第２ストレス緩和パターンは、２つまたはそれ以上が存在し、前記第２ストレス緩和パターンのうち少なくとも一つの第２ストレス緩和パターンは、残りの第２ストレス緩和パターンと交差することを特徴とする請求項１９に記載の半導体素子。
  21. 前記第２ストレス緩和パターンは、十字状であることを特徴とする請求項２０に記載の半導体素子。
  22. 前記第２ストレス緩和パターンは、１〜１０個であることを特徴とする請求項１９に記載の半導体素子。
  23. 前記チップは長方形であり、前記第２ストレス緩和パターンのうち一つまたはそれ以上の第２ストレス緩和パターンは、前記長方形の短辺と平行していることを特徴とする請求項１９に記載の半導体素子。
  24. 前記第２ストレス緩和パターンは１つであり、前記第２ストレス緩和パターンが前記長方形の短辺と平行していることを特徴とする請求項２３に記載の半導体素子。
  25. 前記第１物質層はパッシベーション膜であり、前記第２物質層は感光性ポリイミド膜であり、前記第１及び第２スルーホールを通じて前記半導体素子の接続パッド及び/またはヒューズボックスが露出されていることを特徴とする請求項１８に記載の半導体素子。
  26. 前記第２ストレス緩和パターンは、前記第２物質層の分割された部分間の境界面であることを特徴とする請求項１７に記載の半導体素子。
  27. 前記第２ストレス緩和パターンは、前記第２物質と異なる第３物質からなる第３物質膜パターンであることを特徴とする請求項１７に記載の半導体素子。
  28. 前記第３物質膜パターンの幅は、０．０１〜２０μｍであることを特徴とする請求項２７に記載の半導体素子。
  29. 前記第１物質層には、前記第１物質層を２つまたはそれ以上の部分に分割するように前記第１物質層を横切る一つまたはそれ以上の第１ストレス緩和パターンが存在することを特徴とする請求項１７に記載の半導体素子。
  30. 前記第１ストレス緩和パターンのうち少なくとも一つの第１ストレス緩和パターンの位置は、前記第２ストレス緩和パターンと垂直方向に異なる位置に存在することを特徴とする請求項２９に記載の半導体素子。
  31. 全ての前記第２ストレス緩和パターンの位置は、前記第２ストレス緩和パターンの位置と垂直方向に異なる位置に存在することを特徴とする請求項３０に記載の半導体素子。
  32. 少なくとも一つの前記第１ストレス緩和パターンの位置は、前記第２ストレス緩和パターンの位置と対応する位置に存在することを特徴とする請求項２９に記載の半導体素子。
  33. 上部に複数の接続パッド及び/または複数のヒューズボックスが露出されているチップサイズの基板と、
    前記基板上に形成されて前記基板を覆い、前記複数の接続パッド及び/または複数のヒューズボックスを露出させる複数の第１スルーホールがその内部に形成されているパッシベーション膜と、
    前記パッシベーション膜上に形成されて前記パッシベーション膜を覆い、前記複数の第１スルーホールの位置と対応する位置に複数の第２スルーホールがその内部に形成されている感光性ポリイミド膜と、を備え、
    前記感光性ポリイミド膜には前記感光性ポリイミド膜を２つまたはそれ以上の部分に分割するように前記感光性ポリイミド膜を横切る一つまたはそれ以上の第２ストレス緩和パターンが存在することを特徴とする半導体素子。
  34. 前記第２ストレス緩和パターンが前記複数の第２スルーホールの一部を連結するように前記複数の第２スルーホールが配列されていることを特徴とする請求項３３に記載の半導体素子。
  35. 前記第２ストレス緩和パターンは、２つまたはそれ以上が存在し、前記第２ストレス緩和パターンのうち少なくとも一つの第２ストレス緩和パターンは、残りの第２ストレス緩和パターンと交差することを特徴とする請求項３４に記載の半導体素子。
  36. 前記第２ストレス緩和パターンは、十字状であることを特徴とする請求項３５に記載の半導体素子。
  37. 前記ヒューズボックスを露出させる前記複数の第２スルーホールの一部を連結するように前記第２ストレス緩和パターンが形成されていることを特徴とする請求項３４に記載の半導体素子。
  38. 前記第２ストレス緩和パターンは、１〜１０個であることを特徴とする請求項３３に記載の半導体素子。
  39. 前記チップは長方形であり、前記第２ストレス緩和パターンのうち一つまたはそれ以上の第２ストレス緩和パターンは、前記長方形の短辺と平行していることを特徴とする請求項３３に記載の半導体素子。
  40. 前記第２ストレス緩和パターンは１つであり、前記第２ストレス緩和パターンが前記長方形の短辺と平行していることを特徴とする請求項３９に記載の半導体素子。
  41. 前記パッシベーション膜は、シリコン窒化膜とシリコン酸化膜との複合膜であることを特徴とする請求項３３に記載の半導体素子。
  42. 前記パッシベーション膜には、前記パッシベーション膜を２つまたはそれ以上の部分に分割するように前記パッシベーション膜を横切る一つまたはそれ以上の第１ストレス緩和パターンが存在することを特徴とする請求項４１に記載の半導体素子。
  43. 前記第１ストレス緩和パターンのうち少なくとも一つの第１ストレス緩和パターンの位置は、前記第２ストレス緩和パターンと垂直方向に異なる位置に存在することを特徴とする請求項４２に記載の半導体素子。
  44. 全ての前記第１ストレス緩和パターンの位置は、前記第２ストレス緩和パターンの位置と垂直方向に異なる位置に存在することを特徴とする請求項４３に記載の半導体素子。
  45. 少なくとも一つの前記第１ストレス緩和パターンの位置は、前記第２ストレス緩和パターンの位置と対応する位置に存在することを特徴とする請求項４２に記載の半導体素子。
  46. 前記第２ストレス緩和パターンは、前記感光性ポリイミド膜の分割された部分間の境界面であることを特徴とする請求項３３に記載の半導体素子。
  47. 前記第２ストレス緩和パターンは、前記感光性ポリイミドと異なる第３物質からなる第３物質膜パターンであることを特徴とする請求項３３に記載の半導体素子。
  48. 前記第３の物質は、後続工程で前記第１及び第２スルーホールを充填する物質であることを特徴とする請求項４７に記載の半導体素子。
  49. 前記第３物質膜パターンの幅は、０．０１〜２０μｍであることを特徴とする請求項４８に記載の半導体素子。
  50. チップサイズの基板を提供する段階と、
    前記基板上に前記基板を第１物質で覆う第１物質層を形成するが、前記第１物質層には、前記第１物質層を２つまたはそれ以上の部分に分割するように前記第１物質層を横切る一つまたはそれ以上の第１ストレス緩和パターンが存在するように前記第１ストレス緩和パターンによる前記第１物質層の分割された部分を別個の工程でそれぞれ形成する段階と、を含むことを特徴とする半導体素子の製造方法。
  51. 前記第１ストレス緩和パターンは、前記第１物質層の分割された部分間の境界面であることを特徴とする請求項５０に記載の半導体素子の製造方法。
  52. 前記第１物質層は、層間絶縁膜、パッシベーション膜、または感光性ポリイミド膜であることを特徴とする請求項５０に記載の半導体素子の製造方法。
  53. 前記第１物質層の全面上に第２物質層を形成する段階をさらに含み、
    前記第２物質層には、前記第２物質層を２つまたはそれ以上の部分に分割するように前記第２物質層を横切る一つまたはそれ以上の第２ストレス緩和パターンが存在することを特徴とする請求項５０に記載の半導体素子の製造方法。
  54. 前記第２ストレス緩和パターンのうち一つまたはそれ以上の第２ストレス緩和パターンの位置は、前記第１ストレス緩和パターンの位置に対応しないように前記第２物質層を形成することを特徴とする請求項５３に記載の半導体素子の製造方法。
  55. 前記第２ストレス緩和パターンは、前記第２物質層の分割された部分間の境界面であるか、前記第２物質と異なる第３の物質からなる第３物質膜パターンであることを特徴とする請求項５３に記載の半導体素子の製造方法。
  56. チップサイズの半導体基板を提供する段階と、
    前記半導体基板上に前記半導体基板を第１物質で覆う第１物質層を形成する段階と、
    前記第１物質層をパターニングして前記第１物質層を２つまたはそれ以上の部分に分割するように前記第１物質層を横切る一つまたはそれ以上の第１ストレス緩和パターン用のトレンチを形成する段階と、
    第２物質で前記第１ストレス緩和パターン用のトレンチを埋め込んで第１ストレス緩和パターンを形成する段階と、を含むことを特徴とする半導体素子の製造方法。
  57. 前記第２物質は、前記第１物質と同じ物質であることを特徴とする請求項５６に記載の半導体素子の製造方法。
  58. 前記第２物質は、前記第１物質と異なる物質からなることを特徴とする請求項５６に記載の半導体素子の製造方法。
  59. 前記第１物質層は、層間絶縁膜、パッシベーション膜、または感光性ポリイミド膜であることを特徴とする請求項５６に記載の半導体素子の製造方法。
  60. 前記第１物質層の全面上に第２物質層を形成する段階をさらに含み、
    前記第２物質層には、前記第２物質層を２つまたはそれ以上の部分に分割するように前記第２物質層を横切る一つまたはそれ以上の第２ストレス緩和パターンが存在することを特徴とする請求項５６に記載の半導体素子の製造方法。
  61. 前記第２物質層を形成する段階は、前記第１ストレス緩和パターン用のトレンチを埋め込む段階と同時に実行することを特徴とする請求項６０に記載の半導体素子の製造方法。
  62. 前記第２ストレス緩和パターンのうち一つまたはそれ以上の第２ストレス緩和パターンの位置は、前記第１ストレス緩和パターンの位置に対応しないように前記第２物質層を形成することを特徴とする請求項６０に記載の半導体素子の製造方法。
  63. 前記第２ストレス緩和パターンは、前記第２物質層の分割された部分間の境界面であるか、前記第２物質と異なる第３の物質からなる第３物質膜パターンであることを特徴とする請求項６０に記載の半導体素子の製造方法。
  64. 上部に複数の接続パッドが露出されており、前記接続パッドの下方に複数のヒューズボックスが形成されているチップサイズの基板を提供する段階と、
    前記基板の全面上にパッシベーション膜の形成用物質層を形成する段階と、
    前記パッシベーション膜の形成用物質層及び前記基板をパターニングして前記複数の接続パッド及び複数のヒューズボックスを露出させる複数の第１スルーホールが備わっているパッシベーション膜を形成する段階と、
    前記パッシベーション膜の全面上に前記複数の第１スルーホールの位置と対応する位置に複数の第２スルーホールがその内部に形成されている感光性ポリイミド膜を形成するが、前記感光性ポリイミド膜を２つまたはそれ以上の部分に分割するように前記感光性ポリイミド膜を横切る一つまたはそれ以上の第２ストレス緩和パターンが存在する前記感光性ポリイミド膜を形成する段階と、を含むことを特徴とする半導体素子の製造方法。
  65. 前記パッシベーション膜を形成する段階は、
    前記パッシベーション膜の形成用物質層上に前記複数の第２スルーホールを限定するマスクパターンを形成する段階と、
    前記マスクパターンをエッチッグマスクとして前記パッシベーション膜の形成用物質層をエッチッグして前記複数の接続パッドを露出させ、次いで、前記基板をエッチッグして 前記複数のヒューズボックスが露出させる前記複数のスルーホールを形成する段階と、を含むことを特徴とする請求項６４に記載の半導体素子の製造方法。
  66. 前記感光性ポリイミド膜の形成段階は、
    前記パッシベーション膜の全面上に感光性ポリイミド膜を形成する段階と、
    前記感光性ポリイミド膜をパターニングして前記複数の第２スルーホールと前記第２ストレス緩和パターン用のトレンチとを形成する段階と、
    前記複数の第２スルーホールと前記第２ストレス緩和パターン用のトレンチとを第３の物質で埋め込む段階と、を含むことを特徴とする請求項６４に記載の半導体素子の製造方法。
  67. 前記複数の第２スルーホールと前記第２ストレス緩和パターン用のトレンチとの形成段階では、
    前記第２ストレス緩和パターンが前記複数の第２スルーホールの一部と連結されるように前記感光性ポリイミド膜をパターニングすることを特徴とする請求項６６に記載の半導体素子の製造方法。
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