JP2006191152A - Semiconductor device and manufacturing method thereof - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a low-cost semiconductor device. <P>SOLUTION: The semiconductor device comprises a metal pad formed on a semiconductor chip; an electrode connection section connected to the metal pad and formed on the semiconductor chip; a second oxide film 10 for covering the side and back sections of the semiconductor chip; and second wiring 12 connected to the metal pad and extended from the side section to the back one in the semiconductor chip while the second wiring 12 is in contact with the second oxide film 10. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明は、半導体基板上に形成された金属パッドに接続され、前記半導体基板の側面部から裏面部に延在する金属配線を有する半導体装置及びその製造方法に関する。   The present invention relates to a semiconductor device having a metal wiring connected to a metal pad formed on a semiconductor substrate and extending from a side surface portion to a back surface portion of the semiconductor substrate, and a manufacturing method thereof.

従来より表面実装型の半導体装置の一種としてＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）型の半導体装置がある。これは、半田等の金属部材から成るボール状の導電端子をパッケージ基板の一主面上に格子状に複数配列し、基板の他の主面上に搭載される半導体チップとボンディングしてパッケージングするものである。そして、電子機器に組み込まれる際には、各導電端子をプリント基板上の配線パターンに熱溶着し、半導体チップとプリント基板上に搭載される外部回路とを電気的に接続する。   Conventionally, there is a BGA (Ball Grid Array) type semiconductor device as one type of surface mount type semiconductor device. This is done by arranging a plurality of ball-shaped conductive terminals made of a metal member such as solder in a grid pattern on one main surface of a package substrate, and bonding it to a semiconductor chip mounted on the other main surface of the substrate. To do. And when incorporating in an electronic device, each conductive terminal is heat-welded to the wiring pattern on a printed circuit board, and a semiconductor chip and the external circuit mounted on a printed circuit board are electrically connected.

このようなＢＧＡ型の半導体装置は、半導体装置の側面に突出したリードピンを有するＳＯＰ（Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｐａｃｋａｇｅ）やＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）等の他の表面実装型の半導体装置に比べ多数の接続端子を設置することができ、小型化が有利なものとして知られている。   Such a BGA type semiconductor device has a larger number of connection terminals than other surface mount type semiconductor devices such as SOP (Small Outline Package) and QFP (Quad Flat Package) having lead pins protruding from the side surface of the semiconductor device. It can be installed, and it is known that downsizing is advantageous.

近年において、このＢＧＡ型の半導体装置がＣＣＤイメージセンサの分野にも取り入れられ、小型化の要望が強い携帯電話機に搭載されるデジタルカメラのイメージセンサチップとして用いられている。   In recent years, this BGA type semiconductor device has been incorporated into the field of CCD image sensors, and is used as an image sensor chip for a digital camera mounted on a mobile phone that is strongly demanded for miniaturization.

また、ウエハレベルのＣＳＰ（Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ）やシリコン（Ｓｉ）貫通技術を用いた３次元実装技術が注目されてきている。これらの技術は、チップを何層にも貼り合わせた後、Ｓｉを貫通させたり、Ｓｉウエハを表面からＳｉ貫通させた後、積み上げる方法等が研究されている。
特表２００２−５１２４３６号公報 Also, three-dimensional mounting technology using wafer level CSP (Chip Size Package) or silicon (Si) penetration technology has been attracting attention. In these techniques, a method of stacking chips after stacking layers and then penetrating Si, or passing Si wafers through Si from the surface and then stacking them has been studied.
Japanese translation of PCT publication No. 2002-512436

しかし、従来の３次元実装技術は表面からＳｉ貫通等の加工を行い、銅（Ｃｕ）でビアホールを充填して形成するため、表面側にＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）処理が必要であること、Ｃｕビア形成後に当該Ｃｕビアとパッドとを繋ぐための再配線が必要であるため、製造工数が多くなってしまうという欠点があった。また、Ｃｕを用いた技術は、微細化に適しているもののＣｕ自体のコストが高いことや特別な装置を別に購入しなければならないため、コスト高は避けられなかった。   However, since the conventional three-dimensional mounting technology performs processing such as Si penetration from the surface and fills the via hole with copper (Cu), it requires CMP (Chemical Mechanical Polishing) treatment on the surface side, Cu Since rewiring for connecting the Cu via and the pad is necessary after the via is formed, there is a disadvantage that the number of manufacturing steps increases. Moreover, although the technique using Cu is suitable for miniaturization, since the cost of Cu itself is high and a special apparatus must be purchased separately, high cost was inevitable.

そこで、本発明の半導体装置は、半導体基板の表面側に形成された金属パッドと、前記金属パッドの一方の主面と電気的に接続され、前記半導体基板の表面側に形成された電極接続部と、前記半導体基板の側面部及び裏面部に形成された第１の絶縁膜と、前記金属パッドの他方の主面に接続され、前記半導体基板の側面部及び裏面部に沿って延在する金属配線とを有することを特徴とする。   Therefore, the semiconductor device of the present invention includes a metal pad formed on the surface side of the semiconductor substrate, and an electrode connection portion formed on the surface side of the semiconductor substrate that is electrically connected to one main surface of the metal pad. A first insulating film formed on the side surface and the back surface of the semiconductor substrate, and a metal connected to the other main surface of the metal pad and extending along the side surface and the back surface of the semiconductor substrate And wiring.

また、前記金属配線を被覆する保護膜を有することを特徴とする。   Moreover, it has a protective film which coat | covers the said metal wiring, It is characterized by the above-mentioned.

更に、前記電極接続部は、Ｎｉ，Ａｕ，Ｃｕから成る積層体もしくはＮｉ，Ａｕ，Ｃｕ，Ａｕから成る積層体であることを特徴とする。   Further, the electrode connecting portion is a laminate made of Ni, Au, Cu or a laminate made of Ni, Au, Cu, Au.

また、前記電極接続部と前記金属パッドとの電気的な接続を介在する第１の配線が、前記半導体基板の表面側に形成されていることを特徴とする。   Moreover, the 1st wiring which interposes the electrical connection of the said electrode connection part and the said metal pad is formed in the surface side of the said semiconductor substrate, It is characterized by the above-mentioned.

更に、前記電極接続部上に開口部を有する第２の絶縁膜が前記第１の配線上に形成されていることを特徴とする。   Furthermore, a second insulating film having an opening on the electrode connection portion is formed on the first wiring.

また、前記第２の絶縁膜は、ポリイミドまたはエポキシ樹脂を含むことを特徴とする。   Further, the second insulating film includes polyimide or epoxy resin.

更に、前記金属配線と電気的に接続された導電端子を有することを特徴とする。   Furthermore, it has a conductive terminal electrically connected to the metal wiring.

また、前記導電端子と重畳する領域において、前記金属配線と前記半導体基板との間に緩衝部材が形成されていることを特徴とする。   Further, a buffer member is formed between the metal wiring and the semiconductor substrate in a region overlapping with the conductive terminal.

更に、前記第１の絶縁膜は単一膜から成ることを特徴とする。   Further, the first insulating film is a single film.

また、上記半導体装置と他の半導体装置が積層された積層型の半導体装置であって、相互間の電気的な接続が前記電極接続部を介して行われていることを特徴とする。   In addition, the semiconductor device is a stacked semiconductor device in which the semiconductor device and another semiconductor device are stacked, and electrical connection between them is performed through the electrode connection portion.

更に、上記半導体装置を少なくとも２個積層させた積層型の半導体装置であって、前記少なくとも２個積層された半導体装置のうち一方の半導体装置の前記電極接続部と、もう一方の半導体装置の前記導電端子とが接続されていることを特徴とする。   Furthermore, it is a stacked type semiconductor device in which at least two of the above semiconductor devices are stacked, and the electrode connecting portion of one semiconductor device of the at least two stacked semiconductor devices and the above-mentioned semiconductor device in the other semiconductor device. The conductive terminal is connected.

また、本発明の半導体装置の製造方法は、金属パッドが形成された半導体基板と当該半導体基板を支持する支持体とを接着体を用いて貼り合わせる工程と、前記半導体基板の裏面をエッチングする工程と、前記エッチングにより露出した半導体基板の側面部及び裏面部上に絶縁膜を形成する工程と、前記金属パッドに接続され、前記絶縁膜に接するように前記半導体基板の側面部から裏面部に延在する金属配線を形成する工程と、前記半導体基板の裏面から所定深さ位置までダイシングする工程と、前記半導体基板と前記支持体とを分離する工程とを有することを特徴とする。   The method for manufacturing a semiconductor device of the present invention includes a step of bonding a semiconductor substrate on which a metal pad is formed and a support that supports the semiconductor substrate using an adhesive, and a step of etching the back surface of the semiconductor substrate. And forming an insulating film on the side surface and the back surface of the semiconductor substrate exposed by the etching, and extending from the side surface of the semiconductor substrate to the back surface so as to be in contact with the insulating film and connected to the metal pad. The method includes a step of forming an existing metal wiring, a step of dicing from the back surface of the semiconductor substrate to a predetermined depth position, and a step of separating the semiconductor substrate and the support.

更に、前記金属配線上に電極を形成する工程を有することを特徴とする。   The method further includes a step of forming an electrode on the metal wiring.

また、前記半導体基板と前記支持体とを分離する工程は、前記接着体を溶液を用いて溶かす工程であることを特徴とする。   Further, the step of separating the semiconductor substrate and the support is a step of dissolving the adhesive using a solution.

更に、前記半導体基板と前記支持体とを分離する工程は、前記接着体としての有機膜をアセトン溶液で溶かす工程であることを特徴とする。   Further, the step of separating the semiconductor substrate and the support is a step of dissolving an organic film as the adhesive with an acetone solution.

また、前記半導体基板と前記支持体とを分離する工程は、前記接着体としての有機膜を熱により軟化させる工程であることを特徴とする。   Further, the step of separating the semiconductor substrate and the support is a step of softening the organic film as the adhesive by heat.

更に、前記半導体基板と前記支持体とを分離する工程は、前記接着体としてＵＶテープを用いる際には、前記支持体として透明ガラスを用いてＵＶ照射する工程であることを特徴とする。   Furthermore, the step of separating the semiconductor substrate and the support is a step of performing UV irradiation using a transparent glass as the support when a UV tape is used as the adhesive.

また、前記半導体基板の裏面から開口を形成する工程の前に、その裏面を研磨することを特徴とする。   Further, the back surface is polished before the step of forming the opening from the back surface of the semiconductor substrate.

更に、前記金属パッド上に電極接続部を形成する工程を有することを特徴とする。   The method further includes the step of forming an electrode connection portion on the metal pad.

また、前記支持体として、Ｓｉ基板、酸化膜、ガラス基板、セラミック基板を用いることを特徴とする。   In addition, a Si substrate, an oxide film, a glass substrate, or a ceramic substrate is used as the support.

更に、前記金属パッド上に電極接続部を形成する工程は、前記パッド上にＮｉ、Ａｕ、Ｃｕから成る積層体もしくはＮｉ、Ａｕ、Ｃｕ、Ａｕから成る積層体を形成する。   Further, in the step of forming the electrode connection portion on the metal pad, a laminated body made of Ni, Au, Cu or a laminated body made of Ni, Au, Cu, Au is formed on the pad.

また、前記金属パッド上に電極接続部を形成する工程は、前記パッドに配線パターンを接続し、前記配線パターン上に前記電極接続部を形成することを特徴とする。   The step of forming an electrode connection portion on the metal pad is characterized in that a wiring pattern is connected to the pad and the electrode connection portion is formed on the wiring pattern.

更に、前記半導体装置と他の半導体装置とを積層する工程を有することを特徴とする。   Further, the semiconductor device includes a step of stacking the semiconductor device and another semiconductor device.

また、前記半導体装置と他の半導体装置とを積層する工程は、一方の半導体装置の前記電極接続部と、もう一方の半導体装置の前記導電端子とを接続することを特徴とする。   The step of stacking the semiconductor device and another semiconductor device is characterized in that the electrode connection portion of one semiconductor device is connected to the conductive terminal of the other semiconductor device.

本発明では、一般的に実装の分野で使われているスパッタ装置やメッキ装置を用いて金属配線が形成しているため、低コストで非常に工程の簡単な半導体装置が実現できる。   In the present invention, since the metal wiring is formed by using a sputtering apparatus or a plating apparatus generally used in the field of mounting, a semiconductor device with a very simple process can be realized at a low cost.

また、従来の３次元実装技術のように表面からＳｉ貫通等の加工を行い、銅（Ｃｕ）でビアホールを形成するものではないため、従来例では当然必要であった表面側にＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）処理を、本実施形態では行う必要はなくなり、工程数の削減が可能である。   Further, since processing such as Si penetration from the surface is not performed and the via hole is not formed with copper (Cu) as in the conventional three-dimensional mounting technology, CMP (Chemical Mechanical) is naturally necessary on the surface side in the conventional example. (Polishing) processing is not necessary in this embodiment, and the number of steps can be reduced.

更に積層構造において、Ｃｕビア形成後に当該Ｃｕビアとパッドとを繋ぐための再配線が不要となり、製造工数が増大することがない。   Furthermore, in the laminated structure, rewiring for connecting the Cu via and the pad becomes unnecessary after forming the Cu via, and the number of manufacturing steps is not increased.

また、支持基板とＳｉ基板とは、貼り合わせ後にＢＧ（バックグラインド）及びその後の処理をしているため、チップの膜厚は可能なだけ薄くできる。   Further, since the support substrate and the Si substrate are subjected to BG (back grinding) and subsequent processing after bonding, the film thickness of the chip can be made as thin as possible.

以下、本発明の半導体装置及びその製造方法に係る第１の実施形態について図面を参照しながら説明する。   Hereinafter, a semiconductor device according to a first embodiment of the present invention and a manufacturing method thereof will be described with reference to the drawings.

先ず、図１に示すようにおよそ６００μｍの膜厚の半導体ウエハ（以下、Ｓｉ基板１）上に酸化膜が形成され、当該酸化膜上に複数の金属（例えば、ＡｌまたはＡｌ合金またはＣｕ等）パッド２ａ、２ｂが形成され、当該パッド２ａ、２ｂを被覆するようにプラズマＣＶＤ法によるＳｉＯ２膜またはＰＳＧ膜を形成し、これと前記酸化膜を併せて所定膜厚の第１の酸化膜３を形成する。尚、前記パッド２ａ、２ｂはＳｉ基板１上に構成された各半導体素子と接続されている。また、特に平坦性を必要とする場合には第１の酸化膜３を例えば物理的に研磨したり、化学的にエッチング処理等しても良い。そして、不図示のフォトレジスト膜をマスクにパッド２ａ、２ｂ上の第１の酸化膜３をエッチングして当該パッド２ａ、２ｂの一部（表面部）を露出させる。その後、パッド２ａ、２ｂの表面にＡｌまたはＡｌ合金またはＣｕ等から成る第１の配線４を施す。尚、本実施形態では、前記第１の酸化膜３の膜厚は、全体でおよそ５μｍ程度としている。 First, as shown in FIG. 1, an oxide film is formed on a semiconductor wafer (hereinafter referred to as Si substrate 1) having a thickness of about 600 μm, and a plurality of metals (for example, Al, Al alloy, Cu, etc.) are formed on the oxide film. Pads 2a and 2b are formed, a SiO 2 film or a PSG film is formed by plasma CVD so as to cover the pads 2a and 2b, and this is combined with the oxide film to form a first oxide film 3 having a predetermined thickness. Form. The pads 2a and 2b are connected to semiconductor elements formed on the Si substrate 1. Further, when flatness is particularly required, the first oxide film 3 may be physically polished, chemically etched, or the like. Then, using the photoresist film (not shown) as a mask, the first oxide film 3 on the pads 2a and 2b is etched to expose parts (surface portions) of the pads 2a and 2b. Thereafter, a first wiring 4 made of Al, Al alloy, Cu or the like is applied to the surfaces of the pads 2a and 2b. In the present embodiment, the thickness of the first oxide film 3 is about 5 μm as a whole.

次に、図２に示すように第１の配線４の表面上にポリイミド膜５を形成し、当該ポリイミド膜５を不図示のフォトレジスト膜をマスクにエッチングして前記パッド２ａ、２ｂに接続された第１の配線４上に開口部を形成する。図２中では、ポリイミド膜５の両端部に当該開口部を形成した様子を示した。   Next, as shown in FIG. 2, a polyimide film 5 is formed on the surface of the first wiring 4, and the polyimide film 5 is etched using a photoresist film (not shown) as a mask to be connected to the pads 2a and 2b. An opening is formed on the first wiring 4. FIG. 2 shows a state in which the openings are formed at both ends of the polyimide film 5.

そして、前記開口部内に不図示なニッケル（Ｎｉ）、金（Ａｕ）を形成した後に、その上に半導体の後工程で用いられる一般的なメッキ装置により、銅（Ｃｕ）メッキしてＣｕポスト６を埋め込む。また、当該Ｃｕポスト６上に当該Ｃｕポスト６の腐食防止用としてＡｕをメッキ形成しても良い。尚、本実施形態では、前記開口部内に埋設された導電部材（Ｎｉ，Ａｕ，Ｃｕ，Ａｕ）の膜厚は、全体でおよそ２５μｍ程度としている。   Then, after nickel (Ni) and gold (Au) (not shown) are formed in the opening, copper (Cu) is plated on the Cu post 6 by a general plating apparatus used in a semiconductor subsequent process. Embed. Further, Au may be plated on the Cu post 6 for preventing corrosion of the Cu post 6. In the present embodiment, the film thickness of the conductive member (Ni, Au, Cu, Au) embedded in the opening is about 25 μm as a whole.

ここで、本プロセスを３次元プロセスに用いないＣＳＰプロセスに適用するものである場合には、開口部を形成し、導電部材を埋設する必要はなく、ポリイミド膜５の全面塗布で構わない。   Here, when the present process is applied to a CSP process that is not used in a three-dimensional process, it is not necessary to form an opening and bury a conductive member, and the entire surface of the polyimide film 5 may be applied.

また、ポリイミド膜５がない状態で、Ｓｉ基板１上方に後述する支持基板８を接着フィルムを用いて貼り合わせるものであっても構わない。   Alternatively, a support substrate 8 described later may be bonded to the upper side of the Si substrate 1 using an adhesive film without the polyimide film 5.

更に、本プロセスが、ＣＣＤイメージセンサに採用される場合には、前記ポリイミド膜５は透明性のポリイミド膜または透明ガラスエポキシ樹脂等をスクリーン印刷法を用いて形成する必要がある。   Furthermore, when this process is employed in a CCD image sensor, the polyimide film 5 needs to be formed by using a screen printing method, such as a transparent polyimide film or a transparent glass epoxy resin.

また、ガラス板材をエポキシ樹脂を用いて貼り合わせるものでも良い。   Alternatively, a glass plate material may be bonded using an epoxy resin.

続いて、図３（ａ）に示すように前記Ｃｕポスト６（またはＣｕポスト６／Ａｕ）上を含むポリイミド膜５上に接着フィルム７を貼り、当該接着フィルム７を介して支持基板８と前記Ｓｉ基板１側を貼り合わせる。   Subsequently, as shown in FIG. 3A, an adhesive film 7 is pasted on the polyimide film 5 including the Cu post 6 (or Cu post 6 / Au), and the support substrate 8 and the above-described film are interposed via the adhesive film 7. The Si substrate 1 side is bonded.

ここで、前記支持基板８は、後述するＳｉ基板１のＢＧ（バックグラインド）時に、Ｓｉ基板１の割れ等を防止するための支持体で、例えばＳｉ基板や酸化膜やガラス基板やセラミック等を利用している。尚、本実施形態では、支持体として必要な膜厚として、およそ４００μｍ程度としている。   Here, the support substrate 8 is a support for preventing the Si substrate 1 from cracking during BG (back grinding) of the Si substrate 1 to be described later. For example, a Si substrate, an oxide film, a glass substrate, a ceramic, or the like is used. We are using. In the present embodiment, the film thickness necessary for the support is about 400 μm.

また、前記接着フィルム７は、後述するＳｉ基板１と支持基板８との分離工程における作業性向上を図る目的で、アセトンに溶ける有機膜を採用している。尚、本実施形態では、接着フィルム７の膜厚をおよそ１００μｍ程度としている。当該接着フィルム７は、後述するエポキシ樹脂９の充填用としてウエハエッジから２ｍｍ程度内側に配置する。   The adhesive film 7 employs an organic film soluble in acetone for the purpose of improving workability in the process of separating the Si substrate 1 and the support substrate 8 described later. In the present embodiment, the thickness of the adhesive film 7 is about 100 μm. The adhesive film 7 is disposed about 2 mm inside from the wafer edge for filling an epoxy resin 9 described later.

ここで、接着フィルム７の代わりに接着力のないフィルムを用いてフィルムの両面に接着剤を付けて前記支持基板８と前記フィルムと前記Ｓｉ基板１側とを貼り合わせても良い。この場合には、接着剤が溶ける溶剤を用いて当該接着剤を溶かして前記支持基板８と前記Ｓｉ基板１とフィルムとを分離させれば良い。   Here, instead of the adhesive film 7, a film having no adhesive force may be used, and an adhesive may be attached to both surfaces of the film to bond the support substrate 8, the film, and the Si substrate 1 side. In this case, the support substrate 8, the Si substrate 1, and the film may be separated by dissolving the adhesive using a solvent that dissolves the adhesive.

図３（ｂ）は図３（ａ）の概略図と平面図（説明の都合上支持基板８を除去したときの平面図）である。   FIG. 3B is a schematic view and a plan view of FIG. 3A (plan view when the support substrate 8 is removed for convenience of explanation).

当該接着フィルム７の外周部には、図３（ｂ）に示すようにエポキシ樹脂９を充填することで、当該接着フィルム７を密封し、固めている。これにより、各種作業中における有機溶媒等の薬液の浸入を防止している。ここでエポキシ樹脂９は、ポリイミド系の樹脂であってもよい。   The adhesive film 7 is sealed and hardened by filling the outer peripheral portion of the adhesive film 7 with an epoxy resin 9 as shown in FIG. This prevents infiltration of chemicals such as organic solvents during various operations. Here, the epoxy resin 9 may be a polyimide resin.

次に、図４（ａ）に示すようにＳｉ基板１側をＢＧ処理して、当該Ｓｉ基板１の膜厚をおよそ１０〜１００μｍ程度まで薄膜化する。このとき、前記支持基板８が、ＢＧ工程時にＳｉ基板１を支持する。そして、ＢＧ処理したＳｉ基板１の裏面側及び第１の酸化膜３をエッチングして、前記パッド２ａ、２ｂが露出するように第１の開口部Ｋ１を形成する。   Next, as shown in FIG. 4A, the Si substrate 1 side is BG-processed to reduce the thickness of the Si substrate 1 to about 10 to 100 μm. At this time, the support substrate 8 supports the Si substrate 1 during the BG process. Then, the back side of the BG-treated Si substrate 1 and the first oxide film 3 are etched to form a first opening K1 so that the pads 2a and 2b are exposed.

更に、図４（ｂ）に示すように第２の酸化膜１０をＳｉ基板１の裏面側に堆積後、不図示のフォトレジスト膜をマスクに当該第２の酸化膜１０をエッチングして、第２の開口部Ｋ２を形成する。ここで、第１の酸化膜３ａはパッド２ａとパッド２ｂ間の第１の酸化膜３のエッチング残部である。尚、前記第２の酸化膜１０の代わりに、シリコン窒化膜やポリイミド膜等を用いてもよい。   Further, as shown in FIG. 4B, after the second oxide film 10 is deposited on the back side of the Si substrate 1, the second oxide film 10 is etched using a photoresist film (not shown) as a mask. Two openings K2 are formed. Here, the first oxide film 3a is an etching remainder of the first oxide film 3 between the pad 2a and the pad 2b. In place of the second oxide film 10, a silicon nitride film, a polyimide film or the like may be used.

更に言えば、本実施形態では図４（ａ）に示すようにＳｉ基板１のエッチング工程に引き続いて第１の酸化膜３をエッチングする工程を有し、開口部Ｋ１を含むＳｉ基板１上に第２の酸化膜１０を形成し、当該第２の酸化膜１０をエッチングして開口部Ｋ２を形成しているが、例えば、図４（ａ）に相当する工程で、Ｓｉ基板１のみエッチングし、パッド２ａ，２ｂの下に第１の酸化膜３を残した状態で、第２の酸化膜１０を形成し、当該第２の酸化膜１０及び第１の酸化膜３をエッチングして開口部Ｋ２を形成するものであっても良い。   Furthermore, in this embodiment, as shown in FIG. 4A, the first oxide film 3 is etched following the etching process of the Si substrate 1, and the Si substrate 1 including the opening K1 is formed on the Si substrate 1. The second oxide film 10 is formed, and the second oxide film 10 is etched to form the opening K2. For example, in the process corresponding to FIG. 4A, only the Si substrate 1 is etched. The second oxide film 10 is formed with the first oxide film 3 left under the pads 2a and 2b, and the second oxide film 10 and the first oxide film 3 are etched to form openings. It may be one that forms K2.

次に、図５に示すように、第２の酸化膜１０の表面の所望位置に緩衝部材１１を形成し、当該緩衝部材１１の表面、第２の酸化膜１０の表面、及び前記第２の開口部Ｋ２を被覆するようにスパッタリングによりＡｌまたはＡｌ合金またはＣｕ等を形成させ、第２の配線１２を形成する。尚、第２の配線１２はＣｕ配線でも良い。   Next, as shown in FIG. 5, the buffer member 11 is formed at a desired position on the surface of the second oxide film 10, and the surface of the buffer member 11, the surface of the second oxide film 10, and the second oxide film 10 are formed. Al, Al alloy, Cu, or the like is formed by sputtering so as to cover the opening K2, and the second wiring 12 is formed. The second wiring 12 may be a Cu wiring.

次に、図６に示すように前記第２の配線１２を、不図示のフォトレジスト膜をマスクにして第１の酸化膜３ａが露出するようにエッチングする。即ち、このエッチングによってパッド２ａ、２ｂの裏面の露出面は第２の配線１２により覆われ、パッド２ａ、２ｂの端部と第２の配線１２とのエッチング断面とが略一致するように形成する。この結果、パッド２ａ、２ｂのそれぞれと第２の配線１２とは、１０〜数１００μｍ程度の面接触を有するように形成される。当該配線形成後、ニッケル（Ｎｉ）及び金（Ａｕ）の無電解メッキを施す。 また、Ａｌスパッタリングの代わりにチタンタングステン（ＴｉＷ）をスパッタリングし、レジスト形成後、銅（Ｃｕ）の電解メッキを行い、当該レジストを除去した後に、チタンタングステン（ＴｉＷ）をエッチングすることで第２の配線１２を形成してもよい。   Next, as shown in FIG. 6, the second wiring 12 is etched using the photoresist film (not shown) as a mask so that the first oxide film 3a is exposed. That is, by this etching, the exposed surfaces of the back surfaces of the pads 2a and 2b are covered with the second wiring 12, and the end portions of the pads 2a and 2b and the etching cross section of the second wiring 12 are formed to substantially coincide. . As a result, each of the pads 2a and 2b and the second wiring 12 are formed so as to have a surface contact of about 10 to several 100 μm. After the wiring is formed, electroless plating of nickel (Ni) and gold (Au) is performed. Further, instead of Al sputtering, titanium tungsten (TiW) is sputtered, and after resist formation, electrolytic plating of copper (Cu) is performed, the resist is removed, and then titanium tungsten (TiW) is etched to form the second. The wiring 12 may be formed.

そして、第２の配線１２の表面にソルダーマスク（以下、保護膜１３と称す）を形成し、当該保護膜１３上に半田ペーストをスクリーン印刷し、当該半田ペーストをリフロー処理することで、前記第２の配線１２上に半田ボール（以下、導電端子１４）を形成する。尚、本実施形態では、保護膜１３として、２００℃でイミド化可能なリカコート（新日本理化社製品）から成るポリイミド膜を用いている。   Then, a solder mask (hereinafter referred to as a protective film 13) is formed on the surface of the second wiring 12, a solder paste is screen-printed on the protective film 13, and the solder paste is subjected to a reflow process. Solder balls (hereinafter referred to as conductive terminals 14) are formed on the second wiring 12. In this embodiment, as the protective film 13, a polyimide film made of Rika Coat (product of Shin Nippon Chemical Co., Ltd.) that can be imidized at 200 ° C. is used.

次に、ダイシングを行い、図７（ａ）に示すように第１の酸化膜３ａにダイシングラインＤを形成する。当該ダイシングラインＤはウエハ上の半導体チップを１個毎に分離するために設けたものである。図７（ｂ）は図７（ａ）の概略図と平面図（説明の都合上支持基板８を除去したときの平面図）である。図７（ｂ）の概略図においては、ダイシングラインＤはウエハ裏面から接着フィルム７に至る位置まで形成され、平面図においては、当該ダイシングラインＤは格子状となるように形成される。   Next, dicing is performed to form a dicing line D in the first oxide film 3a as shown in FIG. The dicing line D is provided to separate the semiconductor chips on the wafer one by one. FIG. 7B is a schematic view and a plan view of FIG. 7A (a plan view when the support substrate 8 is removed for convenience of explanation). In the schematic view of FIG. 7B, the dicing line D is formed from the back surface of the wafer to the position reaching the adhesive film 7, and in the plan view, the dicing line D is formed in a lattice shape.

そして、不図示のアセトン溶液槽内に当該Ｓｉ基板１を浸すことで、図７（ｂ）に示した前記ダイシングライン（Ｄ）からアセトンが浸入し、前記接着フィルム７を溶解する。この結果、前記Ｓｉ基板１（各チップ）と支持基板８とが自動的に分離され、図８に示すような単体のＣＳＰチップが完成する。   Then, by immersing the Si substrate 1 in an acetone solution tank (not shown), acetone enters from the dicing line (D) shown in FIG. 7B and dissolves the adhesive film 7. As a result, the Si substrate 1 (each chip) and the support substrate 8 are automatically separated, and a single CSP chip as shown in FIG. 8 is completed.

このように本実施形態では、アセトンに溶解する有機系の接着フィルム７を用いてＳｉ基板１と支持基板８とを貼り合わせているため、ダイシング後に、Ｓｉ基板１をアセトンに浸すだけで両者を簡単に分離することができ、作業性が良い。   Thus, in this embodiment, since the Si substrate 1 and the support substrate 8 are bonded together using the organic adhesive film 7 which melt | dissolves in acetone, after dicing, both can be made only by immersing the Si substrate 1 in acetone. It can be easily separated and has good workability.

また、前記接着フィルム７の代わりに接着力の弱いフィルムを用いて、ダイシング後に、物理的にチップを剥がすものであっても良い。更に言えば、支持基板８として透明ガラスを用いる場合には、有機系フィルム７としてＵＶテープを貼り、ダイシング後にＵＶ照射をし、チップを剥がせば良い。   Further, instead of the adhesive film 7, a film having a weak adhesive force may be used to physically peel the chip after dicing. Furthermore, if transparent glass is used as the support substrate 8, a UV tape may be applied as the organic film 7, UV irradiation may be performed after dicing, and the chip may be peeled off.

また、接着フィルム７の代わりに接着力のないフィルムにＵＶ系の接着剤を付けて前記Ｓｉ基板１と支持基板８とを接着した場合には、ある工程終了後に、前記ＵＶ系の接着剤をＵＶ照射して硬化させることで当該Ｓｉ基板１と支持基板８とを剥がした後に、Ｓｉ基板１をダイシングしても良い。   In addition, when the Si substrate 1 and the support substrate 8 are bonded to a film having no adhesive force instead of the adhesive film 7 and the Si substrate 1 and the support substrate 8 are bonded, The Si substrate 1 may be diced after the Si substrate 1 and the support substrate 8 are peeled off by UV irradiation and curing.

加えて、ダイシングした後に、例えばウエハの裏面からホットプレートで熱を加えて、ウエハと支持基板８で挟まれた有機膜（接着フィルム７）を溶かして軟化させることで両者を剥がすものであっても良い。このとき、接着フィルム７がアセトンに溶ける有機膜であるときは２００℃程度の加熱で、またポリイミド膜を利用した場合では４００℃程度の加熱で当該接着フィルム７は溶ける。   In addition, after dicing, for example, heat is applied from the back surface of the wafer with a hot plate, and the organic film (adhesive film 7) sandwiched between the wafer and the support substrate 8 is melted and softened to peel off both. Also good. At this time, when the adhesive film 7 is an organic film soluble in acetone, the adhesive film 7 is melted by heating at about 200 ° C., and when a polyimide film is used, the adhesive film 7 is heated by about 400 ° C.

Ｓｉ基板１と支持基板８とを剥がす別形態としては、ダイシング前に、エッジのエポキシ樹脂を、ウエハを縦にして回転させ、外周だけ酸（例えば硫酸）などの薬品に浸して剥がす方法もある。   As another form of peeling the Si substrate 1 and the support substrate 8, there is a method in which the epoxy resin at the edge is rotated with the wafer lengthwise and the outer periphery is immersed in a chemical such as acid (for example, sulfuric acid) before dicing. .

また、直接的にＳｉ基板１と支持基板８とを剥がす方法としては、エッジの外周のエポキシ樹脂の部分をカッターや鋸、ナイフ等の刃物で削る方法、やシリコンウエハごとグラインドして同部分を削ることで両者を剥がす方法、などが挙げられる。   In addition, as a method for directly peeling the Si substrate 1 and the support substrate 8, the epoxy resin portion on the outer periphery of the edge is shaved with a cutter such as a cutter, saw, knife, etc., or the silicon wafer is ground together and the same portion is removed. For example, a method of removing both by shaving.

そして、本発明の第２の実施形態として図９に示すように、前記単体のＣＳＰチップ（図８の切り離した後の半導体装置の１個）をＣｕポスト６と導電端子１４とを金属密着でＣＳＰチップ同士を密着（積層）させることで、３次元実装が（何層でも）可能となり、チップサイズの同じもの（メモリ等）であれば大容量化が図れる。   Then, as shown in FIG. 9 as a second embodiment of the present invention, the single CSP chip (one of the semiconductor devices after separation in FIG. 8) is bonded to the Cu post 6 and the conductive terminal 14 by metal adhesion. By closely contacting (stacking) the CSP chips, three-dimensional mounting (any number of layers) is possible, and the capacity can be increased if the chip size is the same (memory, etc.).

本発明の第１の実施形態の半導体装置の製造方法を示す断面図である。It is sectional drawing which shows the manufacturing method of the semiconductor device of the 1st Embodiment of this invention. 本発明の第１の実施形態の半導体装置の製造方法を示す断面図である。It is sectional drawing which shows the manufacturing method of the semiconductor device of the 1st Embodiment of this invention. 本発明の第１の実施形態の半導体装置の製造方法を示す断面図及び平面図である。It is sectional drawing and the top view which show the manufacturing method of the semiconductor device of the 1st Embodiment of this invention. 本発明の第１の実施形態の半導体装置の製造方法を示す断面図である。It is sectional drawing which shows the manufacturing method of the semiconductor device of the 1st Embodiment of this invention. 本発明の第１の実施形態の半導体装置の製造方法を示す断面図である。It is sectional drawing which shows the manufacturing method of the semiconductor device of the 1st Embodiment of this invention. 本発明の第１の実施形態の半導体装置の製造方法を示す断面図である。It is sectional drawing which shows the manufacturing method of the semiconductor device of the 1st Embodiment of this invention. 本発明の第１の実施形態の半導体装置の製造方法を示す断面図及び平面図である。It is sectional drawing and the top view which show the manufacturing method of the semiconductor device of the 1st Embodiment of this invention. 本発明の第１の実施形態の半導体装置の製造方法を示す断面図である。It is sectional drawing which shows the manufacturing method of the semiconductor device of the 1st Embodiment of this invention. 本発明の第２の実施形態の半導体装置の製造方法を示す断面図である。It is sectional drawing which shows the manufacturing method of the semiconductor device of the 2nd Embodiment of this invention.

Claims (24)

半導体基板の表面側に形成された金属パッドと、
前記金属パッドの一方の主面と電気的に接続され、前記半導体基板の表面側に形成された電極接続部と、
前記半導体基板の側面部及び裏面部に形成された第１の絶縁膜と、
前記金属パッドの他方の主面に接続され、前記半導体基板の側面部及び裏面部に沿って延在する金属配線とを有することを特徴とする半導体装置。 Metal pads formed on the surface side of the semiconductor substrate;
An electrode connection portion electrically connected to one main surface of the metal pad and formed on the surface side of the semiconductor substrate;
A first insulating film formed on a side surface portion and a back surface portion of the semiconductor substrate;
A semiconductor device comprising: a metal wiring connected to the other main surface of the metal pad and extending along a side surface portion and a back surface portion of the semiconductor substrate. 前記金属配線を被覆する保護膜を有することを特徴とする請求項１に記載の半導体装置。 The semiconductor device according to claim 1, further comprising a protective film that covers the metal wiring. 前記電極接続部は、Ｎｉ，Ａｕ，Ｃｕから成る積層体もしくはＮｉ，Ａｕ，Ｃｕ，Ａｕから成る積層体であることを特徴とする請求項１または請求項２のいずれかに記載の半導体装置。 3. The semiconductor device according to claim 1, wherein the electrode connection portion is a laminated body made of Ni, Au, Cu or a laminated body made of Ni, Au, Cu, Au. 前記電極接続部と前記金属パッドとの電気的な接続を介在する第１の配線が、前記半導体基板の表面側に形成されていることを特徴とする請求項１乃至請求項３のいずれかに記載の半導体装置。 The first wiring that interposes the electrical connection between the electrode connection portion and the metal pad is formed on the surface side of the semiconductor substrate. The semiconductor device described. 前記電極接続部上に開口部を有する第２の絶縁膜が前記第１の配線上に形成されていることを特徴とする請求項４に記載の半導体装置。 The semiconductor device according to claim 4, wherein a second insulating film having an opening on the electrode connection portion is formed on the first wiring. 前記第２の絶縁膜は、ポリイミドまたはエポキシ樹脂を含むことを特徴とする請求項５に記載の半導体装置。 The semiconductor device according to claim 5, wherein the second insulating film contains polyimide or epoxy resin. 前記金属配線と電気的に接続された導電端子を有することを特徴とする請求項１乃至請求項６のいずれかに記載の半導体装置。 The semiconductor device according to claim 1, further comprising a conductive terminal electrically connected to the metal wiring. 前記導電端子と重畳する領域において、前記金属配線と前記半導体基板との間に緩衝部材が形成されていることを特徴とする請求項７に記載の半導体装置。 The semiconductor device according to claim 7, wherein a buffer member is formed between the metal wiring and the semiconductor substrate in a region overlapping with the conductive terminal. 前記第１の絶縁膜は単一膜から成ることを特徴とする請求項１乃至請求項８のいずれかに記載の半導体装置。 The semiconductor device according to claim 1, wherein the first insulating film is a single film. 前記請求項１乃至請求項９のいずれか１項に記載の半導体装置と他の半導体装置が積層された積層型の半導体装置であって、相互間の電気的な接続が前記電極接続部を介して行われていることを特徴とする積層型の半導体装置。 A stacked semiconductor device in which the semiconductor device according to any one of claims 1 to 9 and another semiconductor device are stacked, wherein electrical connection between the semiconductor devices is performed via the electrode connection portion. A stacked-type semiconductor device, which is characterized in that 前記請求項１乃至請求項９のいずれか１項に記載された半導体装置を少なくとも２個積層させた積層型の半導体装置であって、前記少なくとも２個積層された半導体装置のうち一方の半導体装置の前記電極接続部と、もう一方の半導体装置の前記導電端子とが接続されていることを特徴とする積層型の半導体装置。 A stacked semiconductor device in which at least two semiconductor devices according to any one of claims 1 to 9 are stacked, wherein one of the at least two semiconductor devices is stacked. A laminated semiconductor device, wherein the electrode connecting portion of the semiconductor device is connected to the conductive terminal of the other semiconductor device. 金属パッドが形成された半導体基板と当該半導体基板を支持する支持体とを接着体を用いて貼り合わせる工程と、
前記半導体基板の裏面をエッチングする工程と、
前記エッチングにより露出した半導体基板の側面部及び裏面部上に絶縁膜を形成する工程と、
前記金属パッドに接続され、前記絶縁膜に接するように前記半導体基板の側面部から裏面部に延在する金属配線を形成する工程と、
前記半導体基板の裏面から所定深さ位置までダイシングする工程と、
前記半導体基板と前記支持体とを分離する工程とを有することを特徴とする半導体装置の製造方法。 Bonding a semiconductor substrate on which a metal pad is formed and a support that supports the semiconductor substrate using an adhesive;
Etching the back surface of the semiconductor substrate;
Forming an insulating film on the side and back surfaces of the semiconductor substrate exposed by the etching;
Forming a metal wiring connected to the metal pad and extending from a side surface portion of the semiconductor substrate to a back surface portion so as to be in contact with the insulating film;
Dicing from the back surface of the semiconductor substrate to a predetermined depth position;
A method for manufacturing a semiconductor device, comprising the step of separating the semiconductor substrate and the support. 前記金属配線上に電極を形成する工程を有することを特徴とする請求項１２に記載の半導体装置の製造方法。 13. The method of manufacturing a semiconductor device according to claim 12, further comprising a step of forming an electrode on the metal wiring. 前記半導体基板と前記支持体とを分離する工程は、前記接着体を溶液を用いて溶かす工程であることを特徴とする請求項１２または請求項１３のいずれかに記載の半導体装置の製造方法。 The method of manufacturing a semiconductor device according to claim 12, wherein the step of separating the semiconductor substrate and the support is a step of dissolving the adhesive using a solution. 前記半導体基板と前記支持体とを分離する工程は、前記接着体としての有機膜をアセトン溶液で溶かす工程であることを特徴とする請求項１２乃至請求項１４のいずれかに記載の半導体装置の製造方法。 15. The semiconductor device according to claim 12, wherein the step of separating the semiconductor substrate and the support is a step of dissolving an organic film as the adhesive body with an acetone solution. Production method. 前記半導体基板と前記支持体とを分離する工程は、前記接着体としての有機膜を熱により軟化させる工程であることを特徴とする請求項１２または請求項１３のいずれかに記載の半導体装置の製造方法。 14. The semiconductor device according to claim 12, wherein the step of separating the semiconductor substrate and the support is a step of softening the organic film as the adhesive by heat. Production method. 前記半導体基板と前記支持体とを分離する工程は、前記接着体としてＵＶテープを用いる際には、前記支持体として透明ガラスを用いてＵＶ照射する工程であることを特徴とする請求項１２または請求項１３のいずれかに記載の半導体装置の製造方法。 The step of separating the semiconductor substrate and the support is a step of performing UV irradiation using transparent glass as the support when using a UV tape as the adhesive. A method for manufacturing a semiconductor device according to claim 13. 前記半導体基板の裏面から開口を形成する工程の前に、その裏面を研磨することを特徴とする請求項１２乃至請求項１７のいずれかに記載の半導体装置の製造方法。 The method for manufacturing a semiconductor device according to claim 12, wherein the back surface is polished before the step of forming the opening from the back surface of the semiconductor substrate. 前記金属パッド上に電極接続部を形成する工程を有することを特徴とする請求項１２乃至請求項１８のいずれかに記載の半導体装置の製造方法。 19. The method of manufacturing a semiconductor device according to claim 12, further comprising a step of forming an electrode connection portion on the metal pad. 前記支持体として、Ｓｉ基板、酸化膜、ガラス基板、セラミック基板を用いることを特徴とする請求項１２乃至請求項１９のいずれかに記載の半導体装置の製造方法。 20. The method for manufacturing a semiconductor device according to claim 12, wherein a Si substrate, an oxide film, a glass substrate, or a ceramic substrate is used as the support. 前記金属パッド上に電極接続部を形成する工程は、前記パッド上にＮｉ、Ａｕ、Ｃｕから成る積層体もしくはＮｉ、Ａｕ、Ｃｕ、Ａｕから成る積層体を形成することを特徴とする請求項１９に記載の半導体装置の製造方法。 20. The step of forming an electrode connection portion on the metal pad includes forming a laminate made of Ni, Au, Cu or a laminate made of Ni, Au, Cu, Au on the pad. The manufacturing method of the semiconductor device as described in any one of Claims 1-3. 前記金属パッド上に電極接続部を形成する工程は、前記パッドに配線パターンを接続し、前記配線パターン上に前記電極接続部を形成することを特徴とする請求項１９乃至請求項２１のいずれかに記載の半導体装置の製造方法。 22. The step of forming an electrode connection portion on the metal pad includes connecting a wiring pattern to the pad and forming the electrode connection portion on the wiring pattern. The manufacturing method of the semiconductor device as described in any one of Claims 1-3. 請求項１２乃至請求項２２のいずれか１項に記載の半導体装置と他の半導体装置とを積層する工程を有することを特徴とする積層型の半導体装置の製造方法。 23. A method for manufacturing a stacked semiconductor device, comprising a step of stacking the semiconductor device according to any one of claims 12 to 22 and another semiconductor device. 請求項１２乃至請求項２２のいずれか１項に記載の半導体装置と他の半導体装置とを積層する工程は、一方の半導体装置の前記電極接続部と、もう一方の半導体装置の前記導電端子とを接続することを特徴とする積層型の半導体装置の製造方法。


23. The step of stacking the semiconductor device according to any one of claims 12 to 22 with another semiconductor device includes the electrode connection portion of one semiconductor device and the conductive terminal of the other semiconductor device. A method for manufacturing a stacked semiconductor device, characterized in that:


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