JP2006191130A - 不揮発性半導体記憶装置、その製造方法、その書き込み方法、その読み出し方法、記録媒体並びに半導体記憶装置 - Google Patents
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Abstract
て所望の多値情報を記憶する。
【解決手段】ソース領域3−ドレイン領域4間のチャネル領域Cとゲート電極6との間
に、ゲート酸化膜11、シリコン窒化膜12、シリコン酸化膜13、シリコン窒化膜14
、シリコン酸化膜15、シリコン窒化膜16及びシリコン酸化膜17が順次積層されてな
る電荷捕獲膜5が配されて半導体記憶装置が構成される。ここで、各窒化膜12,14,
16とその下層の各酸化膜11,13,15,17との間に存するトラップに電荷を蓄積
することで、4値("00","01","10","11")の情報が記憶される。
【選択図】図1
Description
ト(=4値)以上のデータを記憶させるようにした多値レベル方式の不揮発性半導体記憶
装置に関する。
代表されるロジックLSIに、電源との接続を断っても記憶データが保持される不揮発性
半導体記憶装置(メモリ)を集積する技術の重要度が増している。
OM (Electrically Erasable and Programmable Read Only Memory)や電気的に一括消去
が可能なフラッシュメモリ等が知られている。EEPROMもフラッシュメモリも、各々
のメモリセルの構造は基本的には同じMOS型を使用している。すなわち、半導体基板内
に形成された1対の不純物拡散領域(ソース及びドレイン)の間のチャネル領域上に形成
されたゲート絶縁膜(一般には酸化膜)の上に、電気的に絶縁されたフローティングゲー
トを形成し、更にその上に絶縁膜を介してコントロールゲート(ゲート電極)を設けた構
造を有している。かかるMOS型の不揮発性メモリでは、コントロールゲートに所定の電
圧を印加してチャネル領域との間に強い電界をかけ、これによってフローティングゲート
に電荷を捕獲させて特定の導電型に帯電させることで、データを記憶させる。もちろん、
電気的な効果によりフローティングゲートに注入された電荷が取り除かれた場合は、元の
状態に戻り、データは消去される。
リコン膜の代わりにシリコン窒化膜を使用しても同様の効果が得られることは知られてい
る。すなわち、ゲート酸化膜とこのゲート酸化膜上に形成したシリコン窒化膜との界面に
存在する捕獲中心(トラップ)に電荷を捕獲させることで、特定の導電型に帯電させる(
つまり、データを記憶させる)ことができる。このシリコン窒化膜上にコントロールゲー
ト電極を形成したものが、MNOS(Metal-Nitride-Oxide Semiconductor) 型の不揮発性
メモリである。
膜がコントロールゲート電極に接触しているため、シリコン窒化膜内に蓄積されている電
荷がリークし易いという問題がある。これに対処するために考案されたものが、シリコン
窒化膜とコントロールゲート電極の間に絶縁膜(一般には酸化膜)を形成してなるMON
OS(Metal-Oxide-Nitride-Oxide Semiconductor) 型の不揮発性メモリである。
ている。EEPROMにおいても同様にフローティングゲート及びコントロールゲートの
微細化が検討されているが、現状技術では、量産性を考慮すると0.35〜0.5μmが
限界であろう。
メモリセルに記憶する情報量を多くするように構成された多値レベル方式の不揮発性半導
体記憶装置(多値メモリ)が開発されている。かかる多値メモリでは、フローティングゲ
ートに蓄積させる電荷量を調整し、記憶すべき情報の内容に合わせてメモリセルのしきい
値を制御するようにしている。従来から知られている2値メモリ(1つのメモリセルに"
1"又は"0"のデータを記憶させるようにしたメモリ)では、例えばフローティングゲー
トに電荷が蓄積されている場合、メモリセルのしきい値は4V以上となり、コントロール
ゲート電極に3V、ドレイン領域に5V、そしてソース領域に0Vを印加した場合、ドレ
イン電流は流れない。しかし、フローティングゲートに電荷が蓄積されていない場合、メ
モリセルのしきい値は1V以下となり、ドレイン電流が流れる。これに対し多値メモリで
は、例えば4値の場合を例にとると、メモリセルのしきい値を0.5V、1.5V、2.
5V及び3.5Vに制御することで、情報を記憶させる。かかる多値メモリの構造として
は、上述したフローティングゲート型、MNOS型、MONOS型等がある。
ぎると、信頼性が低下するといった問題がある。
電極に印加する電圧を適宜変化させることで、シリコン窒化膜に捕獲されるべき電荷量を
調整し、その電荷捕獲量に応じて多段階の記憶状態を実現するようになっている。
ゲート電極への印加電圧の僅かな変化に起因して、当該電荷捕獲膜に捕獲されるべき電荷
量に大きなばらつきが生じてしまい、そのために電荷捕獲量の調整が極めて困難になると
いった問題があった。また、僅かな電荷捕獲量の差により記憶情報が識別されるため、ト
ラップから電荷が少量リークしただけでも、いわゆる「情報化け」が発生してしまうとい
う問題もあった。
号公報)には、電荷を捕獲するためにシリコン酸化膜とシリコン窒化膜とが交互に複数積
層されてなる多層積層膜を備えたMONOS型の不揮発性メモリが開示されている。この
不揮発性メモリでは、電荷保持性能を向上させて長期間信頼性を維持することを意図とし
ている。しかし、ここに開示された技術は、多値レベルで情報を記憶することを教示する
ものではない。
トロールゲートと半導体基板の間で電荷を蓄積するために2つのシリコン酸化膜の間にシ
リコン窒化膜を挟み込んだMONOS構造の不揮発性メモリが開示されている。この不揮
発性メモリでは、コントロールゲートへの印加電圧を変化させることで、シリコン窒化膜
に蓄積される電荷量を調整してその蓄積電荷量に応じた多値データの記憶を行うようにし
ている。しかし、ここに開示されたメモリセルは、電荷蓄積層として機能するシリコン窒
化膜を1層のみしか備えていないため、コントロールゲートへの印加電圧の僅かな変化に
起因して、そのシリコン窒化膜に蓄積されるべき電荷量に大きなばらつきが生じる可能性
があり、そのために電荷蓄積量の調整が困難になるといった不利が考えられる。
ローティングゲート型又はMNOS型の不揮発性メモリにおいて電荷蓄積層を備えたメモ
リセルに3値以上のデータを記憶させるようにした技術が開示されている。しかし、ここ
に開示された技術においても、電荷蓄積層として機能するフローティングゲート又はシリ
コン窒化膜は1層のみしか設けられていないため、上述したように蓄積電荷量のばらつき
に起因して電荷蓄積量の調整が困難になるといった不利が考えられる。
ントロールゲートとチャネル領域の間に電荷蓄積層として機能するフローティングゲート
を2層設けた構造の不揮発性メモリが開示されている。ここに開示された不揮発性メモリ
では、2層のフローティングゲートに注入すべき電荷の量を調整することで多値データの
記憶を行うようにしており、メモリセルのしきい電圧は、多値が1つ増加する毎に一定値
ずつ変化するように制御がなされている。フローティングゲート型の不揮発性メモリでは
、MNOS型、MONOS型の不揮発性メモリと同様、蓄積した電荷がリークすることに
起因して、設定したしきい電圧が低下し、「情報化け」が発生するという問題がある。特
に、しきい電圧が高いほど、電荷のリークに起因するしきい電圧の低下量は大きくなり、
「情報化け」の可能性もより一層高くなる。ここに開示された技術では、多値が1つ増加
する毎にしきい電圧は一定値ずつ変化しているので、特にしきい電圧が高い場合の記憶情
報については、「情報化け」の可能性が高くなるといった不利が考えられる。
した特許文献4(特開平7−273227号公報)と同様、電荷蓄積層として機能するフ
ローティングゲートを2層備えた不揮発性メモリが開示されている。ここに開示された技
術においても、上述したものと同様の問題が考えられる。
体基板上に設けられた凸状部分又は凹状部分の側面に電荷蓄積層として機能するシリコン
窒化膜を形成し、このシリコン窒化膜を覆ってゲート電極を設けた構造を有するMNOS
型又はMONOS型の半導体メモリが開示されている。この半導体メモリでは、集積度を
高め、作製歩留りを向上させることを意図としている。しかし、ここに開示された技術は
、多値レベルで情報を記憶することを一切教示していない。また、電荷蓄積層として機能
するシリコン窒化膜は1層のみしか設けられていないため、上述したように蓄積電荷量の
ばらつきに起因して電荷蓄積量の調整が困難になるといった不利が考えられる。
述した特許文献6(特開平6−13628号公報)と同様、半導体基板上に設けられた凸
状部分又は凹状部分の側面に電荷蓄積層として機能するフローティングゲートを形成し、
このフローティングゲートを覆ってコントロールゲートを設けた構造を有する不揮発性メ
モリが開示されている。ここに開示された技術においても、上述したものと同様の問題が
考えられる。
の不都合の発生を防止して所望の多値情報を記憶することができる不揮発性半導体記憶装
置を提供することにある。
とができる不揮発性半導体記憶装置を提供することにある。
けるデータの書き込み/読み出し方法を提供することにある。
憶装置であって、前記メモリセルは、一導電型の半導体基板と、前記半導体基板上に形成
された反対導電型の1対のソース/ドレイン領域と、前記1対のソース/ドレイン領域の
間のチャネル領域上に形成された電荷捕獲膜と、前記電荷捕獲膜上に形成されたコントロ
ール電極として機能するゲート電極とを備え、前記電荷捕獲膜は、少なくとも4層の絶縁
膜とそれぞれ3層の電荷蓄積層とが交互に積層された多層構造を有し、前記3層の電荷蓄
積層の内、少なくとも1つの電荷蓄積膜が窒化膜を含み、前記少なくとも4層の絶縁膜の
うち最下層の絶縁膜はゲート絶縁膜として形成されており、前記少なくとも3層の電荷蓄
積膜の各々における電荷の捕獲状態に対応したそれぞれ異なる複数のしきい電圧が設定さ
れ、前記複数のしきい電圧に応じて少なくとも4種類の記憶状態が規定されている。
前記少なくとも4層の絶縁膜のうち最上層の絶縁膜である。
基板上に平坦な形状で形成されている。
れ、前記電荷蓄積層は窒化膜で形成されており、各窒化膜とその下層の酸化膜との界面に
存在するトラップに電荷が捕獲される。
化膜の膜厚がその下層側の酸化膜の膜厚よりも順次厚くなるように形成されている。
化膜の膜厚がその下層側の窒化膜の膜厚よりも順次厚くなるように形成されている。
れ、前記電荷蓄積層はフローティングゲートとして機能するポリシリコン膜で形成されて
おり、各ポリシリコン膜とその下層の酸化膜との界面に存在するトラップに電荷が捕獲さ
れる。
化膜の膜厚がその下層側の酸化膜の膜厚よりも順次厚くなるように形成されている。
荷蓄積層の膜厚がその下層側の電荷蓄積層の膜厚よりも順次厚くなるように形成されてい
る。
きい電圧が高くなればなるほど当該しきい電圧の大きさに幅を持たせるように設定されて
いる。
記半導体基板から所望とする電荷蓄積層までの絶縁膜厚と前記ゲート電極への印加電圧と
の比が一定となるように制御されている。
体基板上の所定の位置に凹部状に形成されたトレンチの1つの側壁と前記側壁に接してい
る底部の一部の領域にまたがるようにL字形状で形成されている。
領域の一方は、前記トレンチの底部の領域のうち前記ゲート電極が形成されている領域以
外の領域において前記ゲート電極との間に前記電荷捕獲膜を介して形成され、前記1対の
ソース/ドレイン領域の他方は、前記半導体基板上で前記トレンチが形成されている領域
以外の領域において前記ゲート電極との間に前記電荷捕獲膜を介して形成されている。
れ、前記電荷蓄積層は窒化膜で形成されており、各窒化膜とその下層の酸化膜との界面に
存在するトラップに電荷が捕獲される。
化膜の膜厚がその下層側の酸化膜の膜厚よりも順次厚くなるように形成されている。
化膜の膜厚がその下層側の窒化膜の膜厚よりも順次厚くなるように形成されている。
れ、前記電荷蓄積層はフローティングゲートとして機能するポリシリコン膜で形成されて
おり、各ポリシリコン膜とその下層の酸化膜との界面に存在するトラップに電荷が捕獲さ
れる。
化膜の膜厚がその下層側の酸化膜の膜厚よりも順次厚くなるように形成されている。
荷蓄積層の膜厚がその下層側の電荷蓄積層の膜厚よりも順次厚くなるように形成されてい
る。
の自然数として、n層の絶縁膜と(n−1)層の誘電体膜とが交互に積層されてなり、n
種類の異なる記憶状態を規定する。
n=2m に設定されている。
法であって、半導体基板上の所定の領域において、第1の絶縁膜、電荷蓄積層として機能
する第1の誘電体膜、第2の絶縁膜、電荷蓄積層として機能する第2の誘電体膜、第3の
絶縁膜、電荷蓄積層として機能する第3の誘電体膜及び第4の絶縁膜を順次堆積させて多
層膜を形成する工程と、前記多層膜上に導電層を形成し、更にその上にゲート電極の形状
に合ったレジストを形成する工程と、前記レジストをマスクとして前記多層膜及び前記導
電層を除去し、前記レジストの形状に合った電荷捕獲膜及びゲート電極を形成する工程と
、前記レジストをマスクとして前記半導体基板の表面領域に前記半導体基板とは反対導電
型の不純物を注入し、ソース領域及びドレイン領域を形成する工程とを含む。
する工程は、前記第1〜第4の絶縁膜として酸化膜を形成する工程と、前記第1〜第3の
誘電体膜として窒化膜を形成する工程を含む。
2〜第4の酸化膜をそれぞれ同じ膜厚で形成すると共に、前記第1〜第3の窒化膜をそれ
ぞれ同じ膜厚で形成する。
各窒化膜の膜厚を前記第2〜第4の各酸化膜の膜厚よりも厚く形成する。
各酸化膜の膜厚をその下層側の酸化膜の膜厚よりも順次厚くなるように形成する。
各窒化膜の膜厚をその下層側の窒化膜の膜厚よりも順次厚くなるように形成する。
る工程は、前記第1〜第4の絶縁膜として酸化膜を形成する工程と、前記第1〜第3の誘
電体膜としてポリシリコン膜を形成する工程を含む。
2〜第4の酸化膜をそれぞれ同じ膜厚で形成すると共に、前記第1〜第3のポリシリコン
膜をそれぞれ同じ膜厚で形成する。
各ポリシリコン膜の膜厚を前記第2〜第4の各酸化膜の膜厚よりも厚く形成する。
各酸化膜の膜厚をその下層側の酸化膜の膜厚よりも順次厚くなるように形成する。
各ポリシリコン膜の膜厚をその下層側のポリシリコン膜の膜厚よりも順次厚くなるように
形成する。
法であって、半導体基板上の所定の位置に凹部状にトレンチを形成する工程と、前記半導
体基板の表面全体を覆うように、第1の絶縁膜、電荷蓄積層として機能する第1の誘電体
膜、第2の絶縁膜、電荷蓄積層として機能する第2の誘電体膜、第3の絶縁膜、電荷蓄積
層として機能する第3の誘電体膜及び第4の絶縁膜を順次堆積させて多層膜を形成する工
程と、前記多層膜を覆うように導電層を形成する工程と、前記導電層を形成した領域全面
に対して異方性のドライエッチングを行い、前記トレンチの1つの側壁と前記側壁に接し
ている底部の一部の領域にまたがるようにL字形状の電荷捕獲膜及びゲート電極を形成す
る工程と、前記ゲート電極の領域のみマスクして前記半導体基板の表面領域に前記半導体
基板とは反対導電型の不純物を注入し、ソース領域及びドレイン領域を形成する工程とを
含む。
、前記トレンチの底部の領域のうち前記ゲート電極が形成されている領域以外の領域にお
いて前記ゲート電極との間に前記電荷捕獲膜を介して形成し、前記ドレイン領域を、前記
半導体基板上で前記トレンチが形成されている領域以外の領域において前記ゲート電極と
の間に前記電荷捕獲膜を介して形成する。
する工程は、前記第1〜第4の絶縁膜として酸化膜を形成する工程と、前記第1〜第3の
誘電体膜として窒化膜を形成する工程を含む。
2〜第4の酸化膜をそれぞれ同じ膜厚で形成すると共に、前記第1〜第3の窒化膜をそれ
ぞれ同じ膜厚で形成する。
各窒化膜の膜厚を前記第2〜第4の各酸化膜の膜厚よりも厚く形成する。
各酸化膜の膜厚をその下層側の酸化膜の膜厚よりも順次厚くなるように形成する。
各窒化膜の膜厚をその下層側の窒化膜の膜厚よりも順次厚くなるように形成する。
する工程は、前記第1〜第4の絶縁膜として酸化膜を形成する工程と、前記第1〜第3の
誘電体膜としてポリシリコン膜を形成する工程を含む。
2〜第4の酸化膜をそれぞれ同じ膜厚で形成すると共に、前記第1〜第3のポリシリコン
膜をそれぞれ同じ膜厚で形成する。
各ポリシリコン膜の膜厚を前記第2〜第4の各酸化膜の膜厚よりも厚く形成する。
各酸化膜の膜厚をその下層側の酸化膜の膜厚よりも順次厚くなるように形成する。
各ポリシリコン膜の膜厚をその下層側のポリシリコン膜の膜厚よりも順次厚くなるように
形成する。
導体基板上に形成された反対導電型のソース領域及びドレイン領域と、前記ソース領域及
びドレイン領域の間のチャネル領域上に形成された電荷捕獲膜と、前記電荷捕獲膜上に形
成されたゲート電極とを備え、前記電荷捕獲膜が、少なくとも4層の絶縁膜とそれぞれ電
荷蓄積層として機能する少なくとも3層の誘電体膜とが交互に積層された多層構造を有し
ている不揮発性のメモリセルを備えた不揮発性半導体記憶装置において前記メモリセルに
データを書き込む方法であって、書き込みデータの値に応じて前記メモリセルの各部位に
印加すべき書き込み電圧を設定するステップを有し、前記ステップは、前記書き込みデー
タの一部のデータに関しては、当該データの値に応じた電荷を捕獲する誘電体膜より下層
側の絶縁膜についてはトンネリング可能で且つそれより上層側の絶縁膜についてはトンネ
リング不可の所定電圧を前記ゲート電極に印加するサブステップを含む。
電圧を設定するステップは、前記書き込みデータの他のデータに関しては、前記少なくと
も3層の誘電体膜のいずれにも電荷が捕獲されていない状態を作り出すように前記メモリ
セルの各部位にそれぞれ電圧を印加するサブステップを含む。
膜における各絶縁膜の膜厚がその下層側の絶縁膜の膜厚よりも順次厚くなるように形成さ
れている場合に、前記書き込み電圧を設定するステップは、前記半導体基板から所望とす
る電荷蓄積層までの絶縁膜厚と前記ゲート電極への印加電圧との比が一定となるように制
御を行うサブステップを含む。
導体基板上に形成された反対導電型のソース領域及びドレイン領域と、前記ソース領域及
びドレイン領域の間のチャネル領域上に形成された電荷捕獲膜と、前記電荷捕獲膜上に形
成されたゲート電極とを備え、前記電荷捕獲膜が、少なくとも4層の絶縁膜とそれぞれ電
荷蓄積層として機能する少なくとも3層の誘電体膜とが交互に積層された多層構造を有し
ている不揮発性のメモリセルを備えた不揮発性半導体記憶装置において前記メモリセルに
記憶されたデータを読み出す方法であって、読み出しデータの値に応じてそれぞれ設定さ
れたしきい電圧の複数の連続する電圧範囲に対して、前記メモリセルの記憶状態が、前記
複数の電圧範囲を2つに分けた電圧範囲のいずれに属するかを判定するために前記ゲート
電極に所定の第1の電圧を印加するステップと、前記ソース領域と前記ドレイン領域の間
に流れる電流を検出し、しきい電圧が前記第1の電圧よりも高いか否かを判定するステッ
プと、前記判定された結果に基づいて、前記メモリセルの記憶状態が属する電圧範囲を特
定するステップと、前記特定された電圧範囲に対して、前記メモリセルの記憶状態が、前
記特定された電圧範囲を2つに分けた電圧範囲のいずれに属するかを判定するために前記
ゲート電極に所定の第2の電圧を印加するステップと、前記ソース領域と前記ドレイン領
域の間に流れる電流を検出し、しきい電圧が前記第2の電圧よりも高いか否かを判定する
ステップと、前記判定された結果に基づいて、前記メモリセルの記憶状態が属する電圧範
囲を特定するステップとを含み、以降、前記メモリセルの記憶状態が属する唯一つの電圧
範囲が特定されるまで上記各ステップを繰り返す。
録し、コンピュータにより読み取り可能とされている。
グラムを記録し、コンピュータにより読み取り可能とされたものである。
基板と、前記半導体基板に形成された第1の不純物拡散層と第2の不純物拡散層からなる
一対の不純物拡散層と、電荷捕獲膜と、この電荷捕獲膜上に形成されたコントロール電極
として機能するゲート電極とを備え、前記電荷捕獲膜が、電荷蓄積膜として機能する第1
の電荷蓄積膜と第2の電荷蓄積膜とを備え、少なくとも前記第1の電荷蓄積膜の上面に形
成された第1の絶縁膜と、前記第1の絶縁膜上に形成された前記第2の電荷蓄積膜とを備
ており、前記ゲート電極と前記第1、第2の不純物拡散層の各々に所定の電圧を印加する
電圧印加手段とを備え、前記電圧印加手段は、前記第1、第2の電荷蓄積膜における電荷
の蓄積状態が段階的に変化させる電荷蓄積可変手段とを備え、前記第1、第2の電荷蓄積
膜の内、少なくとも一方の電荷蓄積膜膜が窒化膜を含む。
前記メモリセルが、半導体基板と、前記半導体基板に形成された第1の不純物拡散層と第
2の不純物拡散層からなる一対の不純物拡散層と、電荷捕獲膜と、この電荷捕獲膜上に形
成されたコントロール電極として機能するゲート電極とを備え、電荷捕獲膜が、電荷蓄積
膜として機能する第1の電荷蓄積膜と第2の電荷蓄積膜と、窒化膜を備え、少なくとも前
記半導体基板上に形成された第1の絶縁膜と前記第1の絶縁膜上に形成された前記第1の
電荷蓄積膜と、前記第1の電荷蓄積膜上に形成された第2の絶縁膜と、前記第2の絶縁膜
上に形成された前記第2の電荷蓄積膜とを備え、前記第1、第2の電荷蓄積膜及び第1、
第2の絶縁膜の内、少なくとも一つの膜が前記窒化膜を含み、前記第1の絶縁膜が、前記
第2の絶縁膜の膜厚と異なる膜厚で形成されている。
前記メモリセルが、半導体基板と、前記半導体基板に形成された第1の不純物拡散層と第
2の不純物拡散層からなる一対の不純物拡散層と、電荷捕獲膜と、この電荷捕獲膜上に形
成されたコントロール電極として機能するゲート電極とを備え、電荷捕獲膜が、電荷蓄積
膜として機能する第1の電荷蓄積膜と第2の電荷蓄積膜と、少なくとも前記半導体基板上
に形成された前記第1の絶縁膜と前記第1の絶縁膜上に形成された前記第1の電荷蓄積膜
と、前記第1の電荷蓄積膜上に形成された前記第2の絶縁膜と、前記第2の絶縁膜上に形
成された前記第2の電荷蓄積膜と、前記第2の電荷蓄積膜上に形成された前記第3の絶縁
膜とを備えており、前記第2の絶縁膜の膜厚が、前記第1の絶縁膜の膜厚より厚く形成さ
れ、前記第3の絶縁膜の膜厚が、前記第2の絶縁膜の膜厚より厚く形成される。
リであって、前記一対の不純物拡散層の間のチャネル領域上に形成された前記電荷捕獲膜
と、前記電荷捕獲膜上に形成された前記ゲート電極とを備える。
であって、前記一対の不純物拡散層の間のチャネル領域上に形成された前記電荷捕獲膜と
、前記電荷捕獲膜上に形成された前記ゲート電極とを備える。
、窒化膜である。
半導体基板上に形成された第2の絶縁膜と、前記第2の絶縁膜上に形成された前記第1の
電荷蓄積膜と、前記第1の電荷蓄積膜に形成された前記第1の絶縁膜と、前記第1の絶縁
膜上に形成された前記第2の電荷蓄積膜と、前記第2の電荷蓄積膜上に形成された第3の
絶縁膜を備える。
半導体基板上に形成された前記第1の絶縁膜と、前記第1の絶縁膜上に形成された前記第
1の電荷蓄積膜と、前記第1の電荷蓄積膜上に形成された前記第2の絶縁膜と、前記第2
の絶縁膜上に形成された前記第2の電荷蓄積膜と、前記第2の電荷蓄積膜上に形成された
前記第3の絶縁膜とを備える。
膜又は導電性珪素膜のどちらか一方の材料からなり、前記第2の電荷蓄積膜の材料が、窒
化膜又は導電性珪素膜のどちらか一方の材料からなる。
少なくとも2つの絶縁膜の膜厚が異なる。
の絶縁膜の膜厚より厚く形成され、前記第3の絶縁膜の膜厚が、前記第2の絶縁膜の膜厚
より厚く形成される。
化膜を含む絶縁膜であり、前記第1、第2の電荷蓄積膜膜が、窒化膜又は珪素のどちらか
一方の薄膜から形成されてなる。
の絶縁膜の膜厚より厚く形成されてなる。
電荷蓄積膜に、少なくとも2つの異なる記憶状態に設定する第1の記憶状態可変手段と、
前記第2の電荷蓄積膜に、少なくとも2つの異なる記憶状態に設定する第2の記憶状態可
変手段とを備える。
純物拡散層の各々に所定の電圧を印加する電圧印加手段と、前記電圧印加手段は、前記第
1、第2の電荷蓄積膜における電荷の蓄積状態が段階的に変化させる電荷蓄積可変手段と
を備える。
形状である。
なくとも1つの電荷蓄積膜表層が、凹凸形状である。
ある。
少なくとも1つの絶縁膜表層が、凹凸形状を備える。
膜又は導電性珪素膜のどちらか一方の材料からなり、前記第2の電荷蓄積膜の材料が、窒
化膜又は導電性珪素膜のどちらか一方の材料からなる。
であって、前記一対の不純物拡散層の間のチャネル領域上に形成された前記電荷捕獲膜と
、前記電荷捕獲膜上に形成された前記ゲート電極とを備える。
なくとも1つの電荷蓄積膜表層が、凹凸形状である。
純物拡散層の各々に所定の電圧を印加する電圧印加手段と、前記電圧印加手段は、前記第
1、第2の電荷蓄積膜における電荷の蓄積状態が段階的に変化させる電荷蓄積可変手段と
を備える。
電荷蓄積膜の記憶状態を、少なくとも2つの異なる記憶状態に設定する第1の記憶状態可
変手段と、前記第2の電荷蓄積膜の記憶状態を、少なくとも2つの異なる記憶状態に設定
する第2の記憶状態可変手段とを備える。
、半導体基板と、前記半導体基板に形成された第1の不純物拡散層と第2の不純物拡散層
からなる一対の不純物拡散層と、電荷捕獲膜と、この電荷捕獲膜上に形成されたコントロ
ール電極として機能するゲート電極とを備え、前記電荷捕獲膜が、電荷蓄積膜として機能
する第1の電荷蓄積膜と第2の電荷蓄積膜とを備えるとともに、少なくとも前記第1の電
荷蓄積膜の上面に形成された第1の絶縁膜と、前記第1の絶縁膜上に形成された前記第2
の電荷蓄積膜とを備えており、前記第1の絶縁膜が、高誘電体膜、強誘電体膜の内、いず
れか一方の誘電体膜で形成され、前記ゲート電極と前記第1、第2の不純物拡散層の各々
に所定の電圧を印加する電圧印加手段と、前記電圧印加手段は、前記第1、第2の電荷蓄
積膜における電荷の蓄積状態が段階的に変化させる電荷蓄積可変手段とを備える。
、半導体基板と、前記半導体基板に形成された第1の不純物拡散層と第2の不純物拡散層
からなる一対の不純物拡散層と、電荷捕獲膜と、この電荷捕獲膜上に形成されたコントロ
ール電極として機能するゲート電極とを備え、前記電荷捕獲膜が、電荷蓄積膜として機能
する第1の電荷蓄積膜と第2の電荷蓄積膜と、誘電体膜を備えるとともに、少なくとも、
前記半導体基板上に形成された第1の絶縁膜と、前記第1の絶縁膜上に形成された前記第
1の電荷蓄積膜と、前記第1の電荷蓄積膜上に形成された第2の絶縁膜と、前記第2の絶
縁膜上に形成された前記第2の電荷蓄積膜とを備えており、第1、第2の電荷蓄積膜及び
第1、第2の絶縁膜の内、少なくとも一つの膜が前記誘電体膜を含む膜から形成されてお
り、前記誘電体膜が、少なくとも高誘電体膜、強誘電体膜の内、いずれかの一方の膜で形
成され、前記第1の絶縁膜が、前記第2の絶縁膜の膜厚と異なる膜厚で形成されている。
少なくとも一つの膜が、高誘電体膜、強誘電体膜の内、いずれか一方の誘電体膜である。
(ジルコン酸チタン酸鉛)、PLZT(ジルコン酸チタン酸鉛ランタン)、チタン酸バリ
ウム、チタン酸パラジウム、チタン酸バリウムストロンチウム薄膜、チタン酸ビスマス、
ジルコン酸チタン酸鉛、タンタル酸化物、Ta2 O5BSTOの内、少なくとも一つの材
料から形成されている。
ルコン酸チタン酸鉛)、PLZT(ジルコン酸チタン酸鉛ランタン)、チタン酸バリウム
、チタン酸パラジウム、チタン酸バリウムストロンチウム薄膜、チタン酸ビスマス、ジル
コン酸チタン酸鉛、タンタル酸化物、Ta2 O5 BSTOの内、少なくとも一つの材料か
ら形成されている。
少なくとも一つの膜が、高誘電体膜、強誘電体膜の内、いずれか一方の誘電体膜で形成さ
れ、前記誘電体膜が、PZT(ジルコン酸チタン酸鉛)、PLZT(ジルコン酸チタン酸
鉛ランタン)、チタン酸バリウム、チタン酸パラジウム、チタン酸バリウムストロンチウ
ム薄膜、チタン酸ビスマス、ジルコン酸チタン酸鉛、タンタル酸化物、Ta2 O5 BST
Oの内、少なくとも一つの材料からなる。
を防止して所望の多値情報を記憶することを可能とし、電荷捕獲膜が積層構造を有するた
めに小さなサイズのチップに極めて高い集積度をもつ不揮発性半導体記憶装置を実現する
ことができる。
要部(ここではメモリセル)の構成を概略的な断面図の形で示したものである。
p型の半導体(例えばシリコン)基板1と、半導体基板1上においてフィールド酸化膜等
の素子分離構造により画定された素子形成領域2の表面部分に形成された1対の高濃度n
型不純物の拡散領域(ソース領域3及びドレイン領域4)と、ソース領域3とドレイン領
域4との間のチャネル領域C上にパターン形成された電荷捕獲用の多層膜(電荷捕獲膜)
5と、この電荷捕獲膜5上にパターン形成されたコントロール電極として機能するゲート
電極6とを備えて構成されている。電荷捕獲膜5は、ゲート絶縁膜として機能するシリコ
ン酸化膜(ゲート酸化膜)11と、このゲート酸化膜11上に順次積層されて形成された
誘電体膜(本実施形態ではシリコン窒化膜)12、シリコン酸化膜13、誘電体膜(シリ
コン窒化膜)14、シリコン酸化膜15、誘電体膜(シリコン窒化膜)16及びシリコン
酸化膜17とを備えて構成されている。すなわち、電荷捕獲膜5は、シリコン酸化膜11
、13、15及び17と、電荷蓄積層として機能するシリコン窒化膜12、14及び16
とが交互に積層された多層構造を有している。つまり本実施形態では、MONOS構造の
メモリセルを使用している。
ながら説明する。
ールドシールド素子分離構造等の図示しない素子分離構造を形成して素子形成領域2を画
定する。次いで、素子形成領域2における半導体基板1の表面を熱酸化して、膜厚が8.
0nm程度のゲート酸化膜11を形成する。
0.0nm程度のシリコン窒化膜12を形成する。次いで、このシリコン窒化膜12の2
0%程度の上層部位を熱酸化し、膜厚5.0nm程度のシリコン酸化膜13を形成する。
次いで、シリコン酸化膜13上にシリコン窒化膜12と同様のシリコン窒化膜14を形成
し、このシリコン窒化膜14の上層部位を熱酸化してシリコン酸化膜13と同様のシリコ
ン酸化膜15を形成する。更に、シリコン酸化膜15上にシリコン窒化膜12、14と同
様のシリコン窒化膜16を形成し、このシリコン窒化膜16の上層部位を熱酸化してシリ
コン酸化膜13、15と同様のシリコン酸化膜17を形成する。
コン層21を形成する。次いで、ポリシリコン層21上にフォトレジストを塗布し、この
フォトレジストをフォトリソグラフィにより加工してゲート電極の形状に合ったレジスト
22を形成する。
シリコン酸化膜17、シリコン窒化膜16、シリコン酸化膜15、シリコン窒化膜14、
シリコン酸化膜13、シリコン窒化膜12及びゲート酸化膜11をドライエッチングし、
素子形成領域2における半導体基板1上にレジスト22の形状に合った電荷捕獲膜5及び
ゲート電極6を形成する。
の表面領域に高濃度のn型不純物、例えばリン(P)又は砒素(As)をイオン注入する
。次いで、レジスト22を灰化処理等により除去する。次いで、半導体基板1をアニール
処理して、1対の不純物拡散領域、すなわちソース領域3及びドレイン領域4を形成する
。これによって、半導体基板1のソース領域3とドレイン領域4との間にチャネル領域C
が形成される。
用いて層間絶縁膜や種々の配線等を形成し、本実施形態の不揮発性半導体記憶装置を完成
させる。
わち"00"、"01"、"10"及び"11"の4値のデータを記憶させることができる。すな
わち、電荷捕獲膜5において、シリコン窒化膜12とその下層のゲート酸化膜11との界
面、シリコン窒化膜14とその下層のシリコン酸化膜13との界面、及びシリコン窒化膜
16とその下層のシリコン酸化膜15との界面にそれぞれ存在するトラップT1、T2及
びT3(図4参照)に、ゲート電極6に印加する電圧の大きさに応じた電荷が捕獲され、
各トラップにおける電荷の捕獲状態に応じて4つの記憶状態が規定される。具体的には、
トラップT1〜T3のいずれにも電荷が捕獲されていない状態がデータ"00"として規定
され、トラップT1のみに電荷が捕獲された状態がデータ"01"として、トラップT1及
びT2のみに電荷が捕獲された状態がデータ"10"として、トラップT1〜T3の全てに
電荷が捕獲された状態がデータ"11"としてそれぞれ規定される。
4及び図5を参照しながら説明する。なお、図4は電荷捕獲膜5における電荷蓄積層(こ
こではシリコン窒化膜12、14及び16)における電荷(ここでは電子)の捕獲状態を
模式的に示したものであり、また、図5はデータの書き込み方法の一例を表したフローチ
ャートである。
(つまり、メモリセルの各部位に印加すべき電圧)を設定する。これは、データ"01"、
"10"又は"11"を書き込む場合と、データ"00"を書き込む場合とで、それぞれ書き込
み電圧の設定が異なる。
に、ゲート電極に、データの値に応じた電荷(ここでは電子)を捕獲する電荷蓄積層(こ
こではシリコン窒化膜)より下層側の酸化膜についてはトンネリング可能で且つそれより
上層側の酸化膜についてはトンネリング不可の所定電圧を印加する。
半導体基板1を接地電位とし、ゲート電極6には、電子がゲート酸化膜11をトンネリン
グすることが可能で且つシリコン酸化膜13をトンネリングすることは不可能な所定電圧
、例えば4V程度を印加する。この時、ゲート電極6とチャネル領域Cとの間に発生する
電界により、チャネル領域Cに存在する電子が高エネルギー状態となり、一部の電子がゲ
ート酸化膜11をトンネリングする。しかし、この電子は、シリコン酸化膜13をもトン
ネリングするほどのエネルギーを有していないため、シリコン窒化膜12内のトラップT
1に捕獲される。これは、メモリセルにデータ"01"が記憶されたことを意味する。
1を接地電位とし、ゲート電極6には、電子がゲート酸化膜11及びシリコン酸化膜13
をトンネリングすることが可能で且つシリコン酸化膜15をトンネリングすることは不可
能な所定電圧、例えば6V程度を印加する。この時、ゲート電極6とチャネル領域Cとの
間に発生する電界により、チャネル領域Cに存在する電子が高エネルギー状態となり、一
部の電子がゲート酸化膜11をトンネリングし、更にその中の一部の電子がシリコン窒化
膜12内のトラップT1に捕獲される。そして、捕獲されなかった電子はシリコン酸化膜
13をトンネリングする。しかし、この電子は、シリコン酸化膜15をもトンネリングす
るほどのエネルギーを有していないため、シリコン窒化膜14内のトラップT2に捕獲さ
れる。結局、シリコン窒化膜12及び14の各トラップT1及びT2に電子が捕獲される
。これは、メモリセルにデータ"10"が記憶されたことを意味する。
1を接地電位とし、ゲート電極6には、電子がゲート酸化膜11及びシリコン酸化膜13
及び15をトンネリングすることが可能で且つシリコン酸化膜17をトンネリングするこ
とは不可能な所定電圧、例えば8V程度を印加する。この時、ゲート電極6とチャネル領
域Cとの間に発生する電界により、チャネル領域Cに存在する電子が高エネルギー状態と
なり、一部の電子がゲート酸化膜11及びシリコン酸化膜13及び15をトンネリングす
る。この時、上記一部の電子は、シリコン窒化膜12内のトラップT1に捕獲されるもの
と、シリコン酸化膜13をトンネリングするがシリコン酸化膜15をもトンネリングする
ほどのエネルギーを有していないためにシリコン窒化膜14内のトラップT2に捕獲され
るものと、更にシリコン酸化膜15をトンネリングするがシリコン酸化膜17をもトンネ
リングするほどのエネルギーを有していないためにシリコン窒化膜16内のトラップT3
に捕獲されるものとに分かれる。つまり、シリコン窒化膜12、14及び16内の各トラ
ップT1、T2及びT3に電子が捕獲される。これは、メモリセルにデータ"11"が記憶
されたことを意味する。
ート電極とチャネル領域の間に、データ"01"、"10"又は"11"の書き込み時と反対方
向に電界が生じるような電圧を印加する。具体的には、ソース領域3、ドレイン領域4及
び半導体基板1に8V程度を印加し、ゲート電極6を接地電位とする。これによって、上
述したデータ"01"、"10"又は"11"の書き込み時とは反対方向に電界が生じ、チャネ
ル領域Cに電子が戻されることになる。これは、シリコン窒化膜12、14又は16のい
ずれにも電子が捕獲されていない状態であり、情報が消去されたこと、言い換えると、メ
モリセルにデータ"00"が記憶されたことを意味する。
る。
6及び図7を参照しながら説明する。なお、図6はしきい電圧の分布特性を示したもので
あり、また、図7はデータの読み出し方法の一例を表したフローチャートである。
V及び約6Vでそれぞれピーク値を持った分布特性を示す。すなわち、R1と表示された
電圧範囲にVT が検出された場合には記憶状態は"00"として判定され、R2と表示され
た電圧範囲にVT が検出された場合には記憶状態は"01"として判定され、R3と表示さ
れた電圧範囲にVT が検出された場合には記憶状態は"10"として判定され、R4と表示
された電圧範囲にVT が検出された場合には記憶状態は"11"として判定される。
モリセルからデータを読み出すのに必要な読み出し電圧(V1,V2,V3)を設定する
。本実施形態では、V1≒1V、V2≒3V、V3≒5Vに設定した。次のステップS1
2では、メモリセルの記憶状態がR1又はR2の電圧範囲とR3又はR4の電圧範囲のい
ずれにあるかを判定するために、ゲート電極6に読み出し電圧としてV2(≒3V)を印
加する。この時、ソース領域3とドレイン領域4との間に約5Vを印加する。
センスアンプ等で検出し、VT がV2よりも高い(YES)か否(NO)かを判定する。
判定結果がYES(VT >V2)の場合、つまりチャネル領域Cに電流が流れない場合に
は、メモリセルの記憶状態はR3又はR4の電圧範囲にあると判定され、ステップS14
に進む。逆に、判定結果がNO(VT ≦V2)の場合、つまりチャネル領域Cに電流が流
れた場合には、メモリセルの記憶状態はR1又はR2の電圧範囲にあると判定され、ステ
ップS18に進む。
かを判定するために、ゲート電極6に読み出し電圧としてV3(≒5V)を印加する。こ
の時、ソース領域3とドレイン領域4との間には、上記と同様約5Vを印加する。次のス
テップS15では、同様にソース領域3とドレイン領域4の間に流れるドレイン電流をセ
ンスアンプ等で検出し、VT がV3よりも高い(YES)か否(NO)かを判定する。判
定結果がYES(VT >V3)の場合、つまりチャネル領域Cに電流が流れない場合には
、メモリセルの記憶状態はR4の電圧範囲にあると判定され、次のステップS16におい
て、データ"11"と判定される。逆に、判定結果がNO(VT ≦V3)の場合、つまりチ
ャネル領域Cに電流が流れた場合には、メモリセルの記憶状態はR3の電圧範囲にあると
判定され、次のステップS17において、データ"10"と判定される。
にあるかを判定するために、ゲート電極6に読み出し電圧としてV1(≒1V)を印加す
る。この時、ソース領域3とドレイン領域4との間には、上記と同様約5Vを印加する。
次のステップS19では、同様にソース領域3とドレイン領域4の間に流れるドレイン電
流をセンスアンプ等で検出し、VT がV1よりも高い(YES)か否(NO)かを判定す
る。判定結果がYES(VT >V1)の場合、つまりチャネル領域Cに電流が流れない場
合には、メモリセルの記憶状態はR2の電圧範囲にあると判定され、次のステップS20
において、データ"01"と判定される。逆に、判定結果がNO(VT ≦V1)の場合、つ
まりチャネル領域Cに電流が流れた場合には、メモリセルの記憶状態はR1の電圧範囲に
あると判定され、次のステップS21において、データ"00"と判定される。
ローは「エンド」となる。
、電荷捕獲膜5をシリコン酸化膜11、13、15及び17とシリコン窒化膜12、14
及び16とを交互に積層した多層構造としているので、各電荷蓄積層(シリコン窒化膜1
2、14及び16)に捕獲される電荷量に応じて4種類の異なる電荷捕獲状態が形成され
、これらの電荷捕獲状態に対応して4値の記憶状態("00"、"01"、"10"及び"11"
)が実現される。
発生を防止して所望の多値情報を記憶することができる。また、電荷捕獲膜5を多層積層
構造としているので、メモリセル面積の更なる縮小化を図ることができる。これは、小さ
なサイズのチップに極めて高い集積度をもつ不揮発性半導体記憶装置の実現に大いに寄与
するものである。
化膜を交互に積層した多層構造にして多値メモリとし、各シリコン酸化膜(但し、ゲート
酸化膜11は除く)を同じ膜厚とした場合について説明したが、この膜厚の設定は、必ず
しもこれに限定されない。
リセルは、図1に示したメモリセルと同じMONOS構造を有している。すなわち、5a
は電荷捕獲膜、11a、13a、15a及び17aはシリコン酸化膜、12a、14a及
び16aは電荷蓄積層として機能するシリコン窒化膜を示す。図8に示すメモリセルでは
、例えば、p型のシリコン基板1上にシリコン酸化膜(ゲート酸化膜)11aを膜厚2.
0nm程度形成した場合、その上層側の各シリコン酸化膜13a、15a及び17aの膜
厚はそれぞれ3.0nm、4.0nm及び5.0nmとなるように形成する。
くして形成することにより、データの書き込み制御を容易に行えるという利点がある。図
4及び図5を参照してデータの書き込み方法について前述したように、所望とする電荷蓄
積層(シリコン窒化膜)に電荷を捕獲させる場合には、それより下層側のシリコン酸化膜
についてはトンネリングし易く且つそれより上層側のシリコン酸化膜についてはトンネリ
ングが不可能な所定電圧をゲート電極に印加する必要がある。この場合、トンネリングし
なければならない下層側のシリコン酸化膜の膜厚に比べて、トンネリングしてはいけない
上層側のシリコン酸化膜の膜厚の方を厚くした方が好ましい。図8の例では、このように
シリコン酸化膜の膜厚を上層側に向かって順次厚くしているので、所望とする電荷蓄積層
(シリコン窒化膜)に必要とする電荷を確実に捕獲させることができる。つまり、データ
の書き込み制御を容易に行うことができる。
したように、ソース領域3、ドレイン領域4及び半導体基板1を接地電位とし、ゲート電
極6に所定の電圧を印加する。また、書き込むべきデータの値に応じて電荷蓄積層(シリ
コン窒化膜)の層数が異なるが、この場合、ゲート電極6への印加電圧を適宜制御するこ
とで所望とする電荷蓄積層に電荷を蓄積させることができる。例えば、半導体基板1から
所望とする電荷蓄積層までの絶縁膜厚(この場合、シリコン酸化膜厚)とゲート電極6へ
の印加電圧との関係を一定にするように、すなわち、印加電圧をV、電荷蓄積層までの膜
厚をToxとすると、V/Toxが一定となるように電圧を制御する。
せるようにしたが、各シリコン窒化膜12a、14a及び16aについても同様に、シリ
コン窒化膜の膜厚がその下層側のシリコン窒化膜の膜厚よりも順次厚くなるように形成し
てもよい。この場合には、データの書き込み制御をより一層容易に行うことができる。
コン窒化膜12a、14a及び16aに代えて、同じく電荷蓄積層として機能するポリシ
リコン膜で形成されたフローティングゲート12b、14b及び16bを備えて構成され
ている。つまり図9の例では、フローティングゲート型のメモリセル構造となっている。
図9に示すメモリセルにおいても同様に、例えば、p型のシリコン基板1上にシリコン酸
化膜(ゲート酸化膜)11bを膜厚6.0nm程度形成した場合、その上層側の各シリコ
ン酸化膜13b、15b及び17bの膜厚はそれぞれ7.0nm、8.0nm及び9.0
nmとなるように形成する。
。もちろん、各シリコン酸化膜13b、15b及び17bの膜厚だけでなく、各フローテ
ィングゲート12b、14b及び16bについても同様に、必要に応じて、フローティン
グゲートの膜厚がその下層側のフローティングゲートの膜厚よりも順次厚くなるように形
成してもよい。
い電圧を0.5V、1.5V、2.5V及び3.5Vに制御することで、情報の記憶を行
うようにしている。例えば、前述した特許文献4(特開平7−273227号公報)に開
示された技術では、しきい電圧は、多値が1つ増加する毎に一定値変化するように制御が
なされている。周知のように、フローティングゲート型やMONOS型等の不揮発性メモ
リでは、蓄積した電荷がリークすることに起因して、設定したしきい電圧が低下し、「情
報化け」が発生する。特に、しきい電圧が高い場合の記憶情報については、しきい電圧の
低下量は大きくなり、それに応じて「情報化け」の可能性も高くなる。
るしきい電圧の設定を等分する(つまり、従来技術のように多値が1つ増加する毎に一定
値(上記の例では1.0V)変化させる)のではなく、しきい電圧が高くなればなるほど
そのしきい電圧に幅を持たせるようにする方法が考えられる。例えば4値の場合を例にと
ると、データ"00"はしきい電圧を0.5Vに、データ"01"はしきい電圧を1.0Vに
、データ"10"はしきい電圧を2.0Vに、データ"11"はしきい電圧を4.0Vに設定
し、データ"00"と"01"のしきい値を0.75V、データ"01"と"10"のしきい値を
1.5V、データ"10"と"11"のしきい値を3.0Vに設定する。
電圧(V)との関係を一定にするように、つまり、V/Toxが一定となるようにしきい
電圧を制御する。
0%ずつ増加させることにより、「情報化け」の発生を効果的に防止することができる。
主要部の構成を概略的に示したもので、図10(a)は平面図、図10(b)は図10(
a)のA−A'線に沿った断面図、図10(c)は図10(b)におけるBの部分の拡大
図である。
例えばシリコン)基板31の表面に所定の深さで直方体形状にトレンチ32が形成されて
いる。このトレンチ32の4つの側壁のうち、対向する2つの側壁(図10(b)の例示
では、紙面に対して左側及び右側の側壁)と該側壁に接している底部の一部の領域にまた
がるように、それぞれ電荷捕獲用の多層膜(電荷捕獲膜)50がL字形状で形成されてお
り、更に電荷捕獲膜50を覆うようにゲート電極33が形成されている。この電荷捕獲膜
50は、ゲート絶縁膜として機能するシリコン酸化膜(ゲート酸化膜)51と、このゲー
ト酸化膜51上に順次積層されて形成された誘電体膜(本実施形態ではシリコン窒化膜)
52、シリコン酸化膜53、誘電体膜(シリコン窒化膜)54、シリコン酸化膜55、誘
電体膜(シリコン窒化膜)56及びシリコン酸化膜57とを備えている。すなわち、電荷
捕獲膜50は、シリコン酸化膜51、53、55及び57と、電荷蓄積層として機能する
シリコン窒化膜52、54及び56とが交互に積層された多層構造を有している。つまり
本実施形態では、図1に示す第1の実施形態と同様、MONOS構造のメモリセルを使用
している。
成されている領域以外の領域において、ゲート電極33との間に電荷捕獲膜50を介して
形成されている。また、35はドレイン領域を示し、半導体基板31上でトレンチ32が
形成されている領域以外の領域において、ゲート電極33との間に電荷捕獲膜50を介し
て形成されている。さらに、ソース領域34に導電性の膜(メタル配線)37を接続する
ためのコンタクトホール36が設けられ、ゲート電極33に導電性の膜(メタル配線)3
9を接続するためのコンタクトホール38が設けられ、ドレイン領域35に導電性の膜(
メタル配線)41を接続するためのコンタクトホール40が設けられている。なお、図1
0(b)において、参照番号42で示される部分は層間絶縁膜を表している。
説明する。
成する。この素子分離領域の形成は、公知のLOCOS法やその他の様々な素子分離技術
を用いて行う。次いで、メモリセルの形成領域以外をレジスト60にてマスクし、公知の
ドライエッチング法により深さ約0.3μmほどエッチングし、トレンチ32を形成する
。この後、レジスト60を灰化処理等により除去する。
61を形成する。この多層積層膜61は、先ずH2 O雰囲気にて半導体基板31の表面を
酸化させて厚さ8nmのゲート酸化膜51(図10(c)参照、以下同様)を形成し、次
にCVD法によりゲート酸化膜51上に厚さ8nmのシリコン窒化膜52を形成し、次に
CVD法によりシリコン窒化膜52上に厚さ5nmのシリコン酸化膜53を形成し、以降
同様にして、シリコン窒化膜52及びシリコン酸化膜53と同様の多層膜を更に2層(シ
リコン窒化膜54及びシリコン酸化膜55、シリコン窒化膜56及びシリコン酸化膜57
)形成することにより、作製される。次いで、この多層積層膜61の上に、CVD法を用
いて厚さ150nmのポリシリコン膜62を形成する。
のドライエッチングによりエッチングする。これによって、トレンチ32の対向する2つ
の側壁と該側壁に接している底部の一部の領域(本実施形態では側壁から0.2μmの領
域)のみに、L字形状の電荷捕獲膜50とゲート電極33が形成される。この後、トレン
チ32の4つの側壁のうち不要な他の対向する2辺を、ウエットエッチング法によりエッ
チングする。
速エネルギー70keV、ドーズ量5. 0×1015/cm2 にてイオン注入し、ソース領
域34及びドレイン領域35を形成する。
ホール40(36、38)、導電性の膜すなわち配線41(37、39)等を形成し、本
実施形態の不揮発性半導体記憶装置を完成させる。
0をシリコン酸化膜51、53、55及び57とシリコン窒化膜52、54及び56とを
交互に積層した多層構造としているので、図1に示す第1の実施形態と同様の効果(つま
り、電荷捕獲量の調整を容易に且つ確実に実現可能とし、情報化け等の不都合の発生を防
止して所望の多値情報を記憶することができ、メモリセル面積の更なる縮小化を図ること
ができるという効果)を奏することができる。
は、トレンチ32の対向する2つの側壁と該2つの側壁に接している底部の一部の領域の
みに形成されており、ドレイン領域35は、半導体基板31上でトレンチ32が形成され
ている領域以外の領域においてゲート電極33との間に電荷捕獲膜50を介して形成され
、また、ソース領域34は、トレンチ32の底部の領域のうちゲート電極33が形成され
ている領域以外の領域においてゲート電極33との間に電荷捕獲膜50を介して形成され
ている。つまり、電荷捕獲膜50はL字形状で構成されている。
下のドレイン領域35とソース領域34の間に形成されるチャネル領域の長さをゲート電
極33の幅よりも長くすることができ、これによって素子の更なる微細化を図ることが可
能となる。
電極33を形成する際に、単に異方性のドライエッチングを行うことでゲート電極33を
形成しているため、従来必要とされている合わせ精度が不要である。
て説明したが、これに限定されないことはもちろんである。本発明は、原理的には、nを
4以上の自然数、mを2以上の自然数として、n(=2m )値のデータを記憶する不揮発
性半導体記憶装置に適用することができる。例えば、n=8(m=3)とした場合、ゲー
ト酸化膜上に8層のシリコン酸化膜と7層のシリコン窒化膜とを交互に積層して電荷捕獲
膜を形成する。この場合、各シリコン窒化膜とその下層のシリコン酸化膜との界面に存在
するトラップに、ゲート電極に印加する電圧の大きさに応じた電荷がそれぞれ捕獲され、
その捕獲される電荷量に応じて8種類の異なる電荷捕獲状態が形成され、これらの電荷捕
獲状態に対応して8値の記憶状態("000"、"001"、"010"、"011"、"100"
、"101"、"110"及び"111")が実現される。
ティングゲートとその下層のシリコン酸化膜との界面を平坦となるように形成したが、界
面の形状は、これに限定されない。例えば、界面の形状を波状又は凹凸形状となるように
形成してもよい。この場合には、電荷を捕獲する有効面積が増大するので、より安定した
データ書き込みが期待される。
説明したが、これは、反対導電型のn型半導体を用いてもよいことはもちろんである。こ
の場合、ゲート電極に印加された電圧によって生じる電界によりチャネル領域からゲート
電極に向かって移動する電荷は、電子ではなく、ホールである。従ってこの場合にも、図
8及び図9に示したメモリセルの構成上の特徴(つまり、シリコン酸化膜の膜厚をその下
層側のシリコン酸化膜の膜厚よりも順次厚くして形成すること)はそのまま適用される。
るように、各種のデバイスを動作させるためのプログラム自体及びそのプログラムをコン
ピュータに供給するための手段、例えば、かかる書き込み/読み出し処理の手順を規定し
たプログラムを記録した記録媒体は本発明の範疇に属する。かかるプログラムを記録する
記録媒体としては、例えばフロッピィディスク、ハードディスク、光ディスク、光磁気デ
ィスク、CD−ROM、磁気テープ、不揮発性のメモリカード、ROM等を用いることが
できる。また、コンピュータが供給されたプログラムに基づいてデータ書き込み/読み出
し処理を実行することにより、前述の各実施形態の機能が実現されるだけでなく、そのプ
ログラムがコンピュータにおいて稼働しているOS(オペレーティングシステム)又は他
のアプリケーションソフト等と共働して前述の各実施形態の機能が実現される場合にも、
かかるプログラムは本発明の範疇に属する。さらに、供給されたプログラムがコンピュー
タの機能拡張ボードやコンピュータに接続された機能拡張ユニットに備わるメモリに格納
された後、そのプログラムの指示に基づいてその機能拡張ボードや機能拡張ユニットに備
わるCPU等が実際の処理の一部又は全部を実行し、その処理によって前述した各実施形
態の機能が実現されるシステムも本発明の範疇に属する。
酸化膜11(11a、11b、51)、13(13a、13b、53)、15(15a、
15b、55)、17(17a、17b、57)を用いて説明したが、そのシリコン酸化
膜の代わりにONO膜(酸化膜、窒化膜、酸化膜)や強誘電体膜を用いてもよい。
性のポリシリコン膜を指す)12(12a、12b、52)、14(14a、14b、5
4)、16(16a、16b、56)、18(18a、18b、58)の代わりに、白金
、チタン化合物、タングステン化合物、ルテニウム化合物などを用いてもよく、白金層の
下面にポリシリコン等の導電体層を設け2層構造としてもよい。
チタン酸鉛ランタン)、チタン酸バリウム、チタン酸パラジウム、チタン酸バリウムスト
ロンチウム薄膜、チタン酸ビスマス、ジルコン酸チタン酸鉛等の強誘電体を示す物質であ
れば、他の物質を用いてもよい。また、強誘電体膜に代えて、例えば、タンタル酸化物、
Ta2 O5 BSTO等の誘電率が50以上の高誘電体膜を使用してもよい。
る絶縁膜を多層に積層してもよい。また、図1(図10(c)も同様)に示すように電荷
捕獲膜5(50)を誘電率の異なる強誘電体膜を多層に積層してもよい。
2 素子形成領域
3,34 ソース領域
4,35 ドレイン領域
5,5a,50 電荷捕獲膜
6,33 ゲート電極
11,11a,51 シリコン酸化膜(ゲート酸化膜)
12,12a,12b,14,14a,14b,16,16b,16c,52,54,5
6 誘電体膜(シリコン窒化膜)
13,13a,13b,15,15a,15b,17,17a,17b,51,53,5
5,57 シリコン酸化膜
21,62 ポリシリコン層
22,60 レジスト
32 トレンチ
36,38,40 コンタクトホール
37,39,41 導電性の膜(メタル配線)
50 多層膜
61 多層積層膜
Claims (31)
- 不揮発性のメモリセルを有する不揮発性半導体記憶装置であって、
前記メモリセルは、一導電型の半導体基板と、前記半導体基板上に形成された反対導電
型の1対のソース/ドレイン領域と、前記1対のソース/ドレイン領域の間のチャネル領
域上に形成された電荷捕獲膜と、前記電荷捕獲膜上に形成されたコントロール電極として
機能するゲート電極とを備え、
前記電荷捕獲膜は、少なくとも4層の絶縁膜とそれぞれ3層の電荷蓄積層とが交互に積
層された多層構造を有し、
前記少なくとも4層の絶縁膜のうち最下層の絶縁膜はゲート絶縁膜として形成されてお
り、
前記少なくとも3層の電荷蓄積層の各々における電荷の捕獲状態に対応したそれぞれ異
なる複数のしきい電圧が設定され、前記複数のしきい電圧に応じて少なくとも4種類の記
憶状態が規定されていることを特徴とする不揮発性半導体記憶装置。 - 前記電荷捕獲膜の最上層は、前記少なくとも4層の絶縁膜のうち最上層の絶縁膜である
ことを特徴とする請求項1に記載の不揮発性半導体記憶装置。 - 前記絶縁膜は酸化膜で形成され、前記電荷蓄積層は窒化膜又は珪素膜で形成されており
、各窒化膜とその下層の酸化膜との界面に存在するトラップに電荷が捕獲されることを特
徴とする請求項1に記載の不揮発性半導体記憶装置。 - 前記電荷捕獲膜における各酸化膜の膜厚がその下層側の酸化膜の膜厚よりも順次厚くな
るように形成されていることを特徴とする請求項3に記載の不揮発性半導体記憶装置。 - 前記電荷捕獲膜における各電荷蓄積層の膜厚がその下層側の電荷蓄積層の膜厚よりも順
次厚くなるように形成されていることを特徴とする請求項1に記載の不揮発性半導体記憶
装置。 - 前記複数のしきい電圧は、しきい電圧が高くなればなるほど当該しきい電圧の大きさに
幅を持たせるように設定されていることを特徴とする請求項1に記載の不揮発性半導体記
憶装置。 - 前記複数のしきい電圧は、前記半導体基板から所望とする電荷蓄積層までの絶縁膜厚と
前記ゲート電極への印加電圧との比が一定となるように制御されていることを特徴とする
請求項6に記載の不揮発性半導体記憶装置。 - 前記電荷捕獲膜は、前記半導体基板上の所定の位置に凹部状に形成されたトレンチの1
つの側壁と前記側壁に接している底部の一部の領域にまたがるようにL字形状で形成され
ていることを特徴とする請求項1に記載の不揮発性半導体記憶装置。 - 前記1対のソース/ドレイン領域の一方は、前記トレンチの底部の領域のうち前記ゲー
ト電極が形成されている領域以外の領域において前記ゲート電極との間に前記電荷捕獲膜
を介して形成され、前記1対のソース/ドレイン領域の他方は、前記半導体基板上で前記
トレンチが形成されている領域以外の領域において前記ゲート電極との間に前記電荷捕獲
膜を介して形成されていることを特徴とする請求項8に記載の不揮発性半導体記憶装置。 - 前記電荷捕獲膜は、nを4以上の自然数として、n層の絶縁膜と(n−1)層の誘電体
膜とが交互に積層されてなり、n種類の異なる記憶状態を規定することを特徴とする請求
項1に記載の不揮発性半導体記憶装置。 - mを2以上の自然数として、n=2m に設定されていることを特徴とする請求項10に
記載の不揮発性半導体記憶装置。 - 半導体基板上の所定の領域において、第1の絶縁膜、電荷蓄積層として機能する第1の
誘電体膜、第2の絶縁膜、電荷蓄積層として機能する第2の誘電体膜、第3の絶縁膜、電
荷蓄積層として機能する第3の誘電体膜及び第4の絶縁膜を順次堆積させて多層膜を形成
する工程と、
前記多層膜上に導電層を形成し、更にその上にゲート電極の形状に合ったレジストを形
成する工程と、
前記レジストをマスクとして前記多層膜及び前記導電層を除去し、前記レジストの形状
に合った電荷捕獲膜及びゲート電極を形成する工程と、
前記レジストをマスクとして前記半導体基板の表面領域に前記半導体基板とは反対導電
型の不純物を注入し、ソース領域及びドレイン領域を形成する工程とを含むことを特徴と
する不揮発性半導体記憶装置の製造方法。 - 前記多層膜を形成する工程は、前記第1〜第4の絶縁膜として酸化膜を形成する工程と
、前記第1〜第3の誘電体膜として窒化膜を形成する工程を含むことを特徴とする請求項
12に記載の不揮発性半導体記憶装置の製造方法。 - 前記第2〜第4の各酸化膜の膜厚をその下層側の酸化膜の膜厚よりも順次厚くなるよう
に形成することを特徴とする請求項13に記載の不揮発性半導体記憶装置の製造方法。 - 前記多層膜を形成する工程は、前記第1〜第4の絶縁膜として酸化膜を形成する工程と
、前記第1〜第3の誘電体膜としてポリシリコン膜を形成する工程を含むことを特徴とす
る請求項12に記載の不揮発性半導体記憶装置の製造方法。 - 半導体基板上の所定の位置に凹部状にトレンチを形成する工程と、
前記半導体基板の表面全体を覆うように、第1の絶縁膜、電荷蓄積層として機能する第
1の誘電体膜、第2の絶縁膜、電荷蓄積層として機能する第2の誘電体膜、第3の絶縁膜
、電荷蓄積層として機能する第3の誘電体膜及び第4の絶縁膜を順次堆積させて多層膜を
形成する工程と、
前記多層膜を覆うように導電層を形成する工程と、
前記導電層を形成した領域全面に対して異方性のドライエッチングを行い、前記トレン
チの1つの側壁と前記側壁に接している底部の一部の領域にまたがるようにL字形状の電
荷捕獲膜及びゲート電極を形成する工程と、
前記ゲート電極の領域のみマスクして前記半導体基板の表面領域に前記半導体基板とは
反対導電型の不純物を注入し、ソース領域及びドレイン領域を形成する工程とを含むこと
を特徴とする不揮発性半導体記憶装置の製造方法。 - 一導電型の半導体基板と、前記半導体基板上に形成された反対導電型のソース領域及び
ドレイン領域と、前記ソース領域及びドレイン領域の間のチャネル領域上に形成された電
荷捕獲膜と、前記電荷捕獲膜上に形成されたゲート電極とを備え、前記電荷捕獲膜が、少
なくとも4層の絶縁膜とそれぞれ電荷蓄積層として機能する少なくとも3層の誘電体膜と
が交互に積層された多層構造を有している不揮発性のメモリセルを備えた不揮発性半導体
記憶装置において前記メモリセルにデータを書き込む方法であって、
書き込みデータの値に応じて前記メモリセルの各部位に印加すべき書き込み電圧を設定
するステップを有し、
前記ステップは、前記書き込みデータの一部のデータに関しては、当該データの値に応
じた電荷を捕獲する誘電体膜より下層側の絶縁膜についてはトンネリング可能で且つそれ
より上層側の絶縁膜についてはトンネリング不可の所定電圧を前記ゲート電極に印加する
サブステップを含むことを特徴とする不揮発性半導体記憶装置の書き込み方法。 - 前記書き込み電圧を設定するステップは、前記書き込みデータの他のデータに関しては
、前記少なくとも3層の誘電体膜のいずれにも電荷が捕獲されていない状態を作り出すよ
うに前記メモリセルの各部位にそれぞれ電圧を印加するサブステップを含むことを特徴と
する請求項17に記載の不揮発性半導体記憶装置の書き込み方法。 - 前記電荷捕獲膜における各絶縁膜の膜厚がその下層側の絶縁膜の膜厚よりも順次厚くな
るように形成されている場合に、前記書き込み電圧を設定するステップは、前記半導体基
板から所望とする電荷蓄積層までの絶縁膜厚と前記ゲート電極への印加電圧との比が一定
となるように制御を行うサブステップを含むことを特徴とする請求項17に記載の不揮発
性半導体記憶装置の書き込み方法。 - 一導電型の半導体基板と、前記半導体基板上に形成された反対導電型のソース領域及び
ドレイン領域と、前記ソース領域及びドレイン領域の間のチャネル領域上に形成された電
荷捕獲膜と、前記電荷捕獲膜上に形成されたゲート電極とを備え、前記電荷捕獲膜が、少
なくとも4層の絶縁膜とそれぞれ電荷蓄積層として機能する少なくとも3層の誘電体膜と
が交互に積層された多層構造を有している不揮発性のメモリセルを備えた不揮発性半導体
記憶装置において前記メモリセルに記憶されたデータを読み出す方法であって、
読み出しデータの値に応じてそれぞれ設定されたしきい電圧の複数の連続する電圧範囲
に対して、前記メモリセルの記憶状態が、前記複数の電圧範囲を2つに分けた電圧範囲の
いずれに属するかを判定するために前記ゲート電極に所定の第1の電圧を印加するステッ
プと、
前記ソース領域と前記ドレイン領域の間に流れる電流を検出し、しきい電圧が前記第1
の電圧よりも高いか否かを判定するステップと、
前記判定された結果に基づいて、前記メモリセルの記憶状態が属する電圧範囲を特定す
るステップと、
前記特定された電圧範囲に対して、前記メモリセルの記憶状態が、前記特定された電圧
範囲を2つに分けた電圧範囲のいずれに属するかを判定するために前記ゲート電極に所定
の第2の電圧を印加するステップと、
前記ソース領域と前記ドレイン領域の間に流れる電流を検出し、しきい電圧が前記第2
の電圧よりも高いか否かを判定するステップと、
前記判定された結果に基づいて、前記メモリセルの記憶状態が属する電圧範囲を特定す
るステップとを含み、
以降、前記メモリセルの記憶状態が属する唯一つの電圧範囲が特定されるまで上記各ス
テップを繰り返すことを特徴とする不揮発性半導体記憶装置の読み出し方法。 - 請求項17〜19のいずれか1項に記載の不揮発性半導体記憶装置の書き込み方法をコンピュータに実行させるためのプログラムを記録したコンピュータ読み取り可能な記録媒体。
- 請求項20に記載の不揮発性半導体記憶装置の読み出し方法をコンピュータに実行させるためのプログラムを記録したコンピュータ読み取り可能な記録媒体。
- 半導体記憶装置において、メモリセルを備え、
少なくとも前記メモリセルが、半導体基板と、前記半導体基板に形成された第1の不純
物拡散層と第2の不純物拡散層からなる一対の不純物拡散層と、電荷捕獲膜と、この電荷
捕獲膜上に形成されたコントロール電極として機能するゲート電極とを備え、
前記電荷捕獲膜が、電荷蓄積膜として機能する第1の電荷蓄積膜と第2の電荷蓄積膜と
を備えるとともに、
少なくとも前記第1の電荷蓄積膜の上面に形成された第1の絶縁膜と、
前記第1の絶縁膜上に形成された前記第2の電荷蓄積膜とを備えており、
前記ゲート電極と前記第1、第2の不純物拡散層の各々に所定の電圧を印加する電圧印
加手段と、
前記電圧印加手段は、前記第1、第2の電荷蓄積膜における電荷の蓄積状態が段階的に
変化させる電荷蓄積可変手段とを備え、
前記第1、第2の電荷蓄積膜の内、少なくとも一方の電荷蓄積膜が窒化膜を含むことを
特徴とする半導体記憶装置。 - 半導体記憶装置において、メモリセルを備え、
少なくとも前記メモリセルが、半導体基板と、前記半導体基板に形成された第1の不純
物拡散層と第2の不純物拡散層からなる一対の不純物拡散層と、電荷捕獲膜と、この電荷
捕獲膜上に形成されたコントロール電極として機能するゲート電極とを備えており、
前記電荷捕獲膜が、電荷蓄積膜として機能する第1の電荷蓄積膜と第2の電荷蓄積膜と
、窒化膜を備えるとともに、
少なくとも前記半導体基板上に形成された第1の絶縁膜と
前記第1の絶縁膜上に形成された前記第1の電荷蓄積膜と、
前記第1の電荷蓄積膜上に形成された第2の絶縁膜と、
前記第2の絶縁膜上に形成された前記第2の電荷蓄積膜とを備え、
前記第1、第2の電荷蓄積膜及び第1、第2の絶縁膜の内、少なくとも一つの膜が前記
窒化膜を含み、
前記第1の絶縁膜が、前記第2の絶縁膜の膜厚と異なる膜厚で形成されていることを特
徴とする半導体記憶装置。 - 半導体記憶装置において、メモリセルを備え、
少なくとも前記メモリセルが、半導体基板と、前記半導体基板に形成された第1の不純
物拡散層と第2の不純物拡散層からなる一対の不純物拡散層と、電荷捕獲膜と、この電荷
捕獲膜上に形成されたコントロール電極として機能するゲート電極とを備え、
前記電荷捕獲膜が、
電荷蓄積膜として機能する第1の電荷蓄積膜と第2の電荷蓄積膜とを備えるとともに、
少なくとも、前記半導体基板上に形成された前記第1の絶縁膜と、前記第1の絶縁膜上
に形成された前記第1の電荷蓄積膜と、前記第1の電荷蓄積膜上に形成された前記第2の
絶縁膜と、前記第2の絶縁膜上に形成された前記第2の電荷蓄積膜と、前記第2の電荷蓄
積膜上に形成された前記第3の絶縁膜とを備えており、
前記第2の絶縁膜の膜厚が、前記第1の絶縁膜の膜厚より厚く形成され、
前記第3の絶縁膜の膜厚が、前記第2の絶縁膜の膜厚より厚く形成されていることを特
徴とする半導体記憶装置。 - 不揮発性半導体記憶装置において、メモリセルを備え、
少なくとも前記メモリセルが、半導体基板と、前記半導体基板に形成された第1の不純
物拡散層と第2の不純物拡散層からなる一対の不純物拡散層と、電荷捕獲膜と、この電荷
捕獲膜上に形成されたコントロール電極として機能するゲート電極とを備え、
前記電荷捕獲膜が、
電荷蓄積膜として機能する第1の電荷蓄積膜と第2の電荷蓄積膜とを備えるとともに、
少なくとも前記第1の電荷蓄積膜の上面に形成された第1の絶縁膜と、
前記第1の絶縁膜上に形成された前記第2の電荷蓄積膜とを備えており、
前記第1の絶縁膜が、高誘電体膜、強誘電体膜の内、いずれか一方の誘電体膜で形成さ
れ、
前記ゲート電極と前記第1、第2の不純物拡散層の各々に所定の電圧を印加する電圧印
加手段とを備え、
前記電圧印加手段は、前記第1、第2の電荷蓄積膜における電荷の蓄積状態が段階的に
変化させる電荷蓄積可変手段とを備えることを特徴とする不揮発性半導体記憶装置。 - 不揮発性半導体記憶装置において、メモリセルを備え、
少なくとも前記メモリセルが、半導体基板と、前記半導体基板に形成された第1の不純
物拡散層と第2の不純物拡散層からなる一対の不純物拡散層と、電荷捕獲膜と、この電荷
捕獲膜上に形成されたコントロール電極として機能するゲート電極とを備え、
前記電荷捕獲膜が、
電荷蓄積膜として機能する第1の電荷蓄積膜と第2の電荷蓄積膜と、誘電体膜を備える
とともに、
少なくとも、前記半導体基板上に形成された第1の絶縁膜と、前記第1の絶縁膜上に形
成された前記第1の電荷蓄積膜と、前記第1の電荷蓄積膜上に形成された第2の絶縁膜と
、前記第2の絶縁膜上に形成された前記第2の電荷蓄積膜とを備えており、
第1、第2の電荷蓄積膜及び第1、第2の絶縁膜の内、少なくとも一つの膜が前記誘電
体膜を含む膜から形成されており、
前記誘電体膜が、少なくとも高誘電体膜、強誘電体膜の内、いずれかの一方の膜で形成
され、
前記第1の絶縁膜が、前記第2の絶縁膜の膜厚と異なる膜厚で形成されていることを特
徴とする不揮発性半導体記憶装置。 - 前記第1、第2、第3の絶縁膜の内、少なくとも一つの膜が、高誘電体膜、強誘電体膜
の内、いずれか一方の誘電体膜であることを特徴とする請求項25に記載の半導体記憶装
置。 - 前記第1の絶縁膜が、PZT(ジルコン酸チタン酸鉛)、PLZT(ジルコン酸チタン
酸鉛ランタン)、チタン酸バリウム、チタン酸パラジウム、チタン酸バリウムストロンチ
ウム薄膜、チタン酸ビスマス、ジルコン酸チタン酸鉛、タンタル酸化物、Ta2 O5 BS
TOの内、少なくとも一つの材料から形成されていることを特徴とする請求項26に記載
の不揮発性半導体記憶装置。 - 前記誘電体膜が、PZT(ジルコン酸チタン酸鉛)、PLZT(ジルコン酸チタン酸鉛
ランタン)、チタン酸バリウム、チタン酸パラジウム、チタン酸バリウムストロンチウム
薄膜、チタン酸ビスマス、ジルコン酸チタン酸鉛、タンタル酸化物、Ta2 O5 BSTO
の内、少なくとも一つの材料から形成されていることを特徴とする請求項27に記載の不
揮発性半導体記憶装置。 - 前記第1、第2、第3の絶縁膜の内、少なくとも一つの膜が、高誘電体膜、強誘電体膜
の内、いずれか一方の誘電体膜で形成され、前記誘電体膜が、PZT(ジルコン酸チタン
酸鉛)、PLZT(ジルコン酸チタン酸鉛ランタン)、チタン酸バリウム、チタン酸パラ
ジウム、チタン酸バリウムストロンチウム薄膜、チタン酸ビスマス、ジルコン酸チタン酸
鉛、タンタル酸化物、Ta2 O5 BSTOの内、少なくとも一つの材料からなることを特
徴とする請求項28に記載の半導体記憶装置。
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