JP2006190953A - メッキによるチップ内蔵型プリント回路基板およびその製造方法 - Google Patents

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Abstract

【課題】チップを中心層形成段階でメッキによって中心層に固定させるので、以後の工程遂行が容易なチップ内蔵型プリント回路基板の製造方法を提供する。
【解決手段】本発明のチップ内蔵型プリント回路基板の製造方法は、銅張積層基板にチップ挿入用空洞およびビアホールを加工する段階と、前記空洞にチップを挿入する段階と、前記基板に全面メッキを施す段階と、前記基板の両面に回路パターンを形成して中心層を形成する段階と、前記基板に追加回路層および絶縁層を積層する段階とを含む。
【選択図】図４ｇ

Description

本発明は、チップ内蔵型プリント回路基板およびその製造方法に係り、より具体的には、チップの内蔵される中心層にチップ挿入用空洞を形成し、チップを挿入し、メッキによってチップを中心層に固定した後、他の中心層の製造工程を行い、その後前記回路層に未硬化樹脂層および別の回路パターンの形成された層を追加積層するプリント回路基板の製造方法およびこれにより製造されたプリント回路基板に関するものである。
最近、電子産業の発達に伴う電子製品の小型化および高機能化の要求に対応するために、電子産業の技術は、抵抗、キャパシタ、ＩＣ(integrated circuit)などを基板に挿入する方向に発展している。現在まで大部分のプリント回路基板ＰＣＢの表面には一般的な個別チップ抵抗(Discrete Chip Resistor)または一般的な個別チップキャパシタ(Discrete Chip Capacitor)を実装しているが、最近、抵抗またはキャパシタなどのチップを内蔵したプリント回路基板が開発されている。
このようなチップ内蔵型プリント回路基板技術とは、新しい材料（物質）と工程を用いて基板の外部あるいは内層に抵抗またはキャパシタなどのチップを挿入して既存のチップ抵抗およびチップキャパシタの役割を代替する技術をいう。言い換えれば、チップ内蔵型プリント回路基板は、基板自体の内層或いは外部のチップ、たとえばキャパシタが埋め込まれている形態であって、基板自体の大きさを問わず、チップがプリント回路基板の一部分に統合してあればこれを「チップ内蔵型」といい、このような基板をチップ内蔵型プリント回路基板(Embedded Chip PCB)という。このようなチップ内蔵型プリント回路基板の最も重要な特徴は、チップがプリント回路基板の一部分として本来備えられているため、基板の表面に実装する必要がないことにある。
一方、現在までのチップ内蔵型プリント回路基板技術は、大きく３種の方法に分類できる。
第一に、重合体キャパシタペーストを塗布し、熱硬化、すなわち乾燥させてキャパシタを実現する重合体厚膜型(Polymer Thick Film Type)キャパシタを実現する方法がある。この方法は、プリント回路基板の内層に重合体キャパシタペーストを塗布し、これを乾燥させた後、電極を形成するように銅ペーストをプリントおよび乾燥させることにより、内蔵型キャパシタを製造する。
第二に、セラミック充填感光性樹脂(Ceramic Filled photo-dielectric resin)をプリント回路基板にコーティングして個別内蔵型キャパシタ(embedded discrete type capacitor)を実現する方法であって、米国Ｍｏｔｏｒｏｌａ社が関連特許技術を保有している。この方法は、セラミック粉末含有の感光性樹脂を基板にコートした後、銅箔(copper foil)層を積層させてそれぞれの上部電極および下部電極を形成し、その後回路パターンを形成し、感光性樹脂をエッチングして個別キャパシタを実現する。
第三に、プリント回路基板の表面に実装されたデカップリングキャパシタ(Decoupling capacitor)を代替することができるよう、プリント回路基板の内層にキャパシタンス特性を有する別途の誘電層を挿入してキャパシタを実現する方法であって、米国Ｓａｎｍｉｎａ社が関連特許技術を保有している。この方法は、プリント回路基板の内層に電源電極および接地電極からなる誘電層を挿入して電源分散型デカップリングキャパシタ(Power distribeted decoupling capacitor)を実現している。
一方、電子製品の様々な機能と優れた性能を満足するために、部品の速度は引き続き増加しており、部品の速度を向上させるために、パッケージのボンディング方式もリードフレーム、ワイヤボンディング、ピン型(Pin Type)のボンディング方式から小さいサイズのボール型ボンディング(Ball Type Bonding)方式、フリップチップボンディング(Flip-Chip Bonding)方式に変化している。
現在、フリップチップボンディング方式を採用する高速製品、例えばＣＰＵ或いはグラフィックチップセット(Graphic Chip Set)の場合、クロックが２ＧＨｚ以上の速度で動作している。このようなＣＰＵまたはチップセットの場合、短い信号立ち上り時間、さらに多くの電流を要求し、高速で動作するために、ＩＣおよびフリップチップパッケージ、メインボードとの信号線間隔が引き続き短くなるように設計されている。
しかし、このように部品の速度が速くなるほど電源供給配線に電圧動揺(Voltage Fluctuation)が発生し、結果としてＳＳＮ(Simultaneous Switching Noise)或いはＤｅｌｔａ−Ｉ（ΔＩ）という高周波雑音が段々大きく発生する。このようなＳＳＮを減らすためには、素子の動作に必要な電流とスイッチング速度が変えられないときには、電源供給配線のインダクタンスを減らすことが最も効果的な方法であり、電源供給配線の電圧動揺を減らすためには、デカップリングキャパシタ(Decoupling Capacitor)を使用する。
電源供給配線にはデカップリングチップキャパシタ(Decoupling Chip Capacitor)を設置して回路のスイッチングに必要な電流を直接供給することにより、電源供給配線の有するインダクタンスを遮蔽させて電圧降下(Voltage Drop)効果を著しく低めるとともにＳＳＮを減らすことができる。
図１ａ〜図１ｆは従来例１に係るチップ内蔵型プリント回路基板の製造方法の流れを示す断面図であって、特許文献１に開示されている。
図１ａに示すように、絶縁層１に空洞３を加工し、導通孔２を形成した後、導通孔２の内部に伝導性インクを充填させる。図１ｂに示すように、保護フィルム６上に、一般的な回路形成段階を経て所定のパターンを含む回路４を形成し、図１ｃに示すように、所定のパターンを含む回路４上に電気素子５を実装させる。その後、図１ｄに示すように、伝導性インクの充填された導通孔２の表面と所定のパターンを含む回路４とを一致するように接合し、図１ｅに示すように、保護フィルム６を除去する。次いで、図１ｆに示すように、所定のパターンを含む回路９、および伝導性インクの充填されたビアホール１１を含む回路層７、８を形成した後、中心絶縁層１の両面に回路層７、８を積層する。
図２ａ〜図２ｄは従来例２に係るチップ内蔵型プリント回路基板の製造方法の流れを示す断面図であって、特許文献１に開示されている。
図２ａに示すように、所定のパターンで形成された回路２２および導通孔２１を含む回路層２０を形成する。図２ｂに示すように、所定のパターンで形成された回路２２上に電気素子２３を実装させる。その後、図２ｃに示すように、中心層２５に空洞を加工した後、所定の回路パターン２６および導通孔２７を形成して回路層２０上に積層し、図２ｄに示すように、中心層２５上に、所定のパターンで形成された回路２９および導通孔３０を含む回路層２８を形成して積層する。
上述した従来例１および従来例２に係る従来の技術では、中心層において電気素子と絶縁層との間に余白が多くて空間を大きく占めるという問題点があった。
また、従来例１および従来例２に係る従来の技術では、チップと銅箔層間の空間が広くて放熱の効果を得ることができないという問題点があった。
次に、図３ａは従来例３に係るチップ内蔵型プリント回路基板の積層時の様子を概略的に示す断面図、図３ｂ〜図３ｆは図３ａのコア形成工程の流れを示す断面図であって、特許文献２に開示されている。
図３ａに示すように、下部回路層は、所定のパターンで形成された回路３および放熱パターン６を含むフィルム８からなっている。ここで、放熱パターン６上に伝導性インク９を充填する。次に、中心層は、フィルム８に空洞を加工した後、所定のパターンで形成された回路３および導通孔８ａを形成して積層する。ここで、フィルム８は電気素子５の厚さに合う層数を準備する。最終的に、上部回路層は、所定のパターンで形成された回路３および導通孔８ａを含むフィルム８を形成した後、電気素子５の挿入された中心層に回路層を一括的に積層する。図３ｂに示すように、各層のコア形成段階は、まずフィルム８上に銅箔層１０を積層する。次いで、図３ｃに示すように、フィルム８上の銅箔層１０は一般的な回路形成段階を経て回路３を形成し、フィルム８の下部には保護フィルム１１を塗布する。その後、図３ｄに示すように、上部の回路３に対応する部分のフィルム８および保護フィルム１１に導通孔８ａを形成し、図３ｅに示すように、形成された導通孔８ａの内部に伝導性インク９を充填させる。最終的に、図３ｆに示すように、保護フィルム１１を除去する。
上述した従来例３に係る従来の技術では、一括的に積層するとき、伝導性インクの充填されたビアホールをチップに接合させるので、各層間の位置合わせを精密に行うことができないという問題点があった。また、放熱パターンを用いて放熱することにより、放熱パターンの放出通路の大きさだけ高密度回路形成の際に制約を受けるという問題点があった。
これと関連し、特許文献３には、チップコンデンサをコア層に内蔵してＩＣチップとチップコンデンサとの距離を短くする方法を開示している。特許文献３の発明は、単純な導電性接着剤によってチップコンデンサをコア層に内蔵する方法であって、その製造工程において従来のチップ内蔵型プリント回路基板の製造方法における問題点を依然として持っている。
特開２００４−７００６号公報 特開２００４−１５３０８４号公報 国際特許ＷＯ０１／１９１４８号パンフレット
そこで、本発明はこのような問題点に鑑みてなされたもので、その目的とするところは、チップを中心層形成段階でメッキによって中心層に固定させるので、以後の工程遂行が容易なチップ内蔵型プリント回路基板の製造方法を提供することにある。
また、本発明の他の目的は、中心層の形成後に追加積層を行う前に、チップの連結状態などに対する電気的検査を行うことにより、誤りの修正が容易なチップ内蔵型プリント回路基板の製造方法を提供することにある。
また、本発明の別の目的は、チップの電気接続に半田を使用しなくてもよいので、半田によるノイズの発生を防止することが可能なチップ内蔵型プリント回路基板およびその製造方法を提供することにある。
また、本発明の別の目的は、プリント回路基板に内蔵されるチップの電気接続特性が向上したチップ内蔵型プリント回路基板およびその製造方法を提供することにある。
上記課題を解決するために、本発明の一実施例に係るチップ内蔵型プリント回路基板の製造方法は、銅張積層基板にチップ挿入用空洞およびビアホールを加工する段階と、前記空洞にチップを挿入する段階と、前記基板に全面メッキを施す段階と、前記基板の両面に回路パターンを形成して中心層を形成する段階と、前記基板に追加回路層および絶縁層を積層する段階とを含むことを特徴とする。
また、本発明の一実施例に係るチップ内蔵型プリント回路基板は、貫通孔および空洞が形成され、前記空洞に挿入されてメッキによって固定されたチップ、および両面に形成された回路パターンからなる中心層と、前記中心層の一面または両面に積層され、前記伝導性インクが充填された貫通孔を含む絶縁層と、前記絶縁層上に積層され、前記貫通孔を介して前記中心層のメッキ層と電気的に接続される回路パターンおよびビアホールが形成され回路層とを含むことを特徴とする。
本発明のチップ内蔵型プリント回路基板の製造方法によれば、チップを中心層形成段階でメッキによって中心層に固定させるので、以後の工程における取り扱いが容易となる。
本発明のチップ内蔵型プリント回路基板の製造方法によれば、中心層の形成後に追加積層を行う前にチップの連結状態などに対する電気的検査を行って誤りを修正することができる。
本発明のチップ内蔵型プリント回路基板の製造方法によれば、チップの電気接続に半田を使用しなくてもよいので、半田によるノイズの発生を防止することができる。
本発明のチップ内蔵型プリント回路基板の製造方法によれば、チップがメッキによって従来の半田による接続方法より広い面積で基板に接続されるので、電気的特性および放熱特性が向上する。
本発明のチップ内蔵型プリント回路基板の製造方法によれば、チップを挿入した後基板にメッキを行う前に、基板全体に対して洗浄工程を行うので、チップを別途に洗浄する工程を省略して洗浄工程を減らすことができる。
本発明のチップ内蔵型プリント回路基板の製造方法は、薄板状に製作可能な全種類のチップをプリント回路基板に挿入することに適用できる。
以下、添付図面を参照して本発明をより詳細に説明する。
図４ａ〜図４ｇは本発明の一実施例に係るチップ内蔵型プリント回路基板の製造方法における中心層の製造工程を示す。
図４ａに示すように、銅張積層基板（ＣＣＬ）４００を準備する。ＣＣＬ４００は絶縁材４０１の両面に銅箔層４０２が積層されたものである。ＣＣＬ４００としてはガラス／エポキシ銅張積層基板が好ましい。ガラス／エポキシ銅張積層基板は、ガラス繊維にエポキシ樹脂（樹脂と硬化剤の配合物）を浸透させた絶縁材と、その上に積層された銅箔層とから構成される。
図４ｂに示すように、ＣＣＬ４００にチップが挿入される空洞４０３およびビアホール４０４を形成する。空洞４０３およびビアホール４０４の形成方法としてはＣＮＣドリリングなどの機械的ドリリングが好ましい。プリント回路基板の製造工程でよく使用されるレーザドリリングも可能であるが、レーザは銅箔層４０２を通過することができないため、レーザドリリングを使用するには、空洞４０３およびビアホール４０４が形成されるべき部分の銅箔層を予めエッチングなどの方法で除去しなければならないので、一つの工程が追加的に必要となる。ドリリング工程後には、ドリリングによって発生したスミア(smear)を除去するためのデスミア(desmear)工程を行うことが好ましい。
図４ｃに示すように、空洞を有するＣＣＬ４００の一面に、樹脂からなる粘着シート４０８を付着させ、空洞４０３にチップ４０５を挿入する。
本発明におけるチップ４０５は、ボディ４０７と電極パッド４０６からなり、インダクタなどの受動素子またはＩＣチップなどの能動素子である。但し、図４ｃに示すように、チップ４０５の電極パッド４０６は、チップ４０５のサイドに位置すべきである。また、チップ４０５はプリント回路基板の１層を構成するので、薄板状のチップが好ましい。
空洞４０３にチップ４０５を挿入すると、チップ４０５は粘着シート４０８に接着される。すなわち、粘着シート４０８はチップ４０５を一時的に固定させる役割を果たす。チップ４０５は、図４ｃに示すように、空洞４０３の内壁と若干の間隔を持つように挿入することが好ましい。
図４ｄに示すように、基板全体に全面メッキを行う。メッキによって、基板中の絶縁体である粘着シート４０８が接着されている面を除いて基板全体をメッキする。メッキされる面の中に絶縁材が含まれているので、無電解メッキ後に電解銅メッキを施す。メッキによって、基板の粘着シート４０８が接着されていなければ、チップ４０５の挿入された空洞４０３とチップ４０５との間、ビアホール４０４の内壁にメッキ層４０９が形成される。メッキの前には、チップ４０５の露出した表面を含んで基板全体に対して不純物または残存物を除去するための洗浄工程を行うことが好ましい。
図４ｅに示すように、粘着シート４０８を取り外す。粘着シート４０８を取り外すと、ＣＣＬ４００に積層されていた銅箔層４０２の一部およびメッキ層４０９の一部が外部に露出される。
図４ｆに示すように、粘着シート４０８を除去した面にも無電解メッキおよび電解メッキを施してメッキ層４０９’を形成する。メッキ層４０９’を形成する理由は、チップ４０５の電極パッド４０６を電気的に導通させる接点を設けるためである。実施例によって、電極パッド４０６に接点が設けられている場合は、このようなメッキ層４０９’を形成しなくてもよい。
図４ｇに示すように、基板の両面にメッキされたメッキ層４０９および銅箔層４０２を選択的にエッチングして回路パターンを形成し、チップ４０５の挿入された中心層４１０を形成する。
エッチング方法は次のとおりである。まず、基板の両面に感光性エッチングレジストを塗布し、回路パターンのデザインされたマスクフィルムを当てて露光させた後、硬化されていない部分のみを露光によって除去してエッチングレジストパターンを形成する。その後、基板をエッチング液に浸漬すると、回路パターンが形成される。
回路パターンの形成の際には、チップ４０５のボディ４０７の上下部は露出され、電極パッド４０６は外部に露出されないようにする。チップ４０５の電極パッド４０６は、残っているメッキ層４０９によって、後で積層される基板の他の層と電気的に接続される。
その後、図４ａ〜図４ｇに示した方法によって形成した中心層４１０の両面に未硬化樹脂層および回路層などを必要な数だけ順次積層し、真空加熱加圧することにより、チップ内蔵型プリント回路基板を形成する。
図５ａ〜図５ｅは本発明の実施例で中心層４１０の両面に未硬化樹脂層および回路層を積層する工程を示す。
図５ａに示すように、図４ａ〜図４ｇに示された方法によって形成した中心層４１０の両面に未硬化樹脂層４１２ａ、４１２ｂ、４１２ｃ、両面に回路パターンが形成された回路層４１３および銅箔層４１１ａ、４１１ｂを積層する。
図５ａに示したものは本発明の一実施例に過ぎず、中心層４１０の両面に必要な数だけの未硬化樹脂層と回路パターンの形成された回路層とを積層し、最外郭層に銅箔層を積層すればよい。
図５ｂに示すように、積層された基板を上下面から真空加熱加圧し、チップ４０５の内蔵された基板を形成する。真空加熱加圧により、未硬化樹脂層４１２ａ、４１２ｂ、４１２ｃは中心層４１０、回路層４１３および銅箔層４１１ａ、４１１ｂをお互い接着させながら硬化する。この際、基板の回路層数は図５ａで積層される回路層数によって異なる。
図５ｃに示すように、ＣＮＣドリリングなどの機械的ドリリングによって基板に貫通孔４１４およびブラインドビアホール４１５を形成する。ドリリング加工後には、スミア除去のためにデスミア工程を行うことが好ましい。
より精密なドリリングのために、ブラインドビアホール４１５にはレーザドリリング方法を使用することができるが、レーザは銅箔層４１１ａ、４１１ｂを穿孔することができないので、ドリリングの前に、ブラインドビアホール４１５を形成すべき部分の銅箔層をまずエッチングによって除去した後、レーザ加工を行うことができる。
図５ｄに示すように、基板全体にメッキを施して基板の外層、ブラインドビアホール４１５および貫通孔４１４の内壁にメッキ層４１６を形成する。メッキの前に、不純物または残存物を除去するための洗浄工程を行うことが好ましい。
図５ｅに示すように、基板の最外郭層４１１ａ、４１１ｂ＋４１６に回路パターンを形成する。回路パターン形成方法は、様々な方法が使用できるが、エッチングによる方法が好ましい。エッチングによる回路パターン形成方法は、図４ｇを参照して説明した回路パターン形成方法と同様に、エッチングレジストパターンを形成した後エッチングを行えばよい。
以上、本発明を実施例によって説明したが、本発明は前記実施例に限定されるものではなく、本発明の範囲内から逸脱することなく様々な変形が可能である。本発明の範囲は特許請求の範囲の解釈によっても限定される。
従来例１に係るチップ内蔵型プリント回路基板の製造方法の流れを示す断面図である。 従来例１に係るチップ内蔵型プリント回路基板の製造方法の流れを示す断面図である。 従来例１に係るチップ内蔵型プリント回路基板の製造方法の流れを示す断面図である。 従来例１に係るチップ内蔵型プリント回路基板の製造方法の流れを示す断面図である。 従来例１に係るチップ内蔵型プリント回路基板の製造方法の流れを示す断面図である。 従来例１に係るチップ内蔵型プリント回路基板の製造方法の流れを示す断面図である。 従来例２に係るチップ内蔵型プリント回路基板の製造方法の流れを示す断面図である。 従来例２に係るチップ内蔵型プリント回路基板の製造方法の流れを示す断面図である。 従来例２に係るチップ内蔵型プリント回路基板の製造方法の流れを示す断面図である。 従来例２に係るチップ内蔵型プリント回路基板の製造方法の流れを示す断面図である。 従来例３に係るチップ内蔵型プリント回路基板の積層時の様子を概略的に示す断面図である。 図３ａのコア形成工程の流れを示す断面図である。 図３ａのコア形成工程の流れを示す断面図である。 図３ａのコア形成工程の流れを示す断面図である。 図３ａのコア形成工程の流れを示す断面図である。 図３ａのコア形成工程の流れを示す断面図である。 本発明の一実施例に係るチップ内蔵型プリント回路基板の製造方法における中心層の製造工程を示す断面図である。 本発明の一実施例に係るチップ内蔵型プリント回路基板の製造方法における中心層の製造工程を示す断面図である。 本発明の一実施例に係るチップ内蔵型プリント回路基板の製造方法における中心層の製造工程を示す断面図である。 本発明の一実施例に係るチップ内蔵型プリント回路基板の製造方法における中心層の製造工程を示す断面図である。 本発明の一実施例に係るチップ内蔵型プリント回路基板の製造方法における中心層の製造工程を示す断面図である。 本発明の一実施例に係るチップ内蔵型プリント回路基板の製造方法における中心層の製造工程を示す断面図である。 本発明の一実施例に係るチップ内蔵型プリント回路基板の製造方法における中心層の製造工程を示す断面図である。 本発明の実施例で中心層の両面に未硬化樹脂層および回路層を積層する工程を示す断面図である。 本発明の実施例で中心層の両面に未硬化樹脂層および回路層を積層する工程を示す断面図である。 本発明の実施例で中心層の両面に未硬化樹脂層および回路層を積層する工程を示す断面図である。 本発明の実施例で中心層の両面に未硬化樹脂層および回路層を積層する工程を示す断面図である。 本発明の実施例で中心層の両面に未硬化樹脂層および回路層を積層する工程を示す断面図である。
符号の説明
４００ ＣＣＬ
４０１ 絶縁層
４０２ 銅箔層
４０３ 空洞
４０４ ビアホール
４０５ チップ
４０６ 接続パッド
４０７ チップ本体
４０８ 粘着シート
４０９ メッキ層
４１０ 中心層
４１１ａ、４１１ｂ 銅箔層
４１２ａ、４１２ｂ、４１２ｃ 未硬化樹脂層
４１３ 回路層
４１４ 貫通孔
４１５ ブラインドビアホー
４１６ メッキ層





Claims (9)

  1. 銅張積層基板にチップ挿入用空洞およびビアホールを加工する段階と、
    前記空洞にチップを挿入する段階と、
    前記基板に全面メッキを施す段階と、
    前記基板の両面に回路パターンを形成して中心層を形成する段階と、
    前記基板に追加回路層および絶縁層を積層する段階とを含むことを特徴とするチップ内蔵型プリント回路基板の製造方法。
  2. 前記の空洞にチップを挿入する段階は、
    前記基板の一面に粘着シートを接着する段階と、
    前記空洞にチップを挿入する段階とを含むことを特徴とする請求項１記載のチップ内蔵型プリント回路基板の製造方法。
  3. 前記の全面メッキを施す段階は、
    前記粘着シートを除去する段階を含むことを特徴とする請求項２記載のチップ内蔵型プリント回路基板の製造方法。
  4. 前記の粘着シートを除去する段階の後、
    メッキを施す段階をさらに含むことを特徴とする請求項３記載のチップ内蔵型プリント回路基板。
  5. 前記の基板の両面に回路パターンを形成して中心層を形成する段階は、
    前記基板の両面にエッチングを行って回路パターンを形成する段階を含むことを特徴とする請求項１記載のチップ内蔵型プリント回路基板の製造方法。
  6. 前記の追加回路層および絶縁層を積層する段階は、
    前記中心層に未硬化樹脂層、回路層を交互に積層する段階と、
    前記基板の最外層に銅箔層を積層する段階と、
    前記の積層された未硬化樹脂層、回路層および銅箔層を加熱加圧する段階と、
    前記基板の銅箔層に回路パターンを形成する段階とを含むことを特徴とする請求項１記載のチップ内蔵型プリント回路基板の製造方法。
  7. 貫通孔および空洞が形成され、前記空洞に挿入されてメッキによって固定されたチップ、および両面に形成された回路パターンからなる中心層と、
    前記中心層の一面または両面に積層され、導電性インクの充填された貫通孔を含む絶縁層と、
    前記絶縁層上に積層され、前記貫通孔を介して前記中心層のメッキ層と電気的に接続される回路パターンおよびビアホールが形成された回路層とを含むことを特徴とするチップ内蔵型プリント回路基板。
  8. 前記絶縁層は硬化樹脂層および未硬化樹脂層を含むことを特徴とする請求項７記載のチップ内蔵型プリント回路基板。
  9. 前記チップは受動素子または能動素子を含むことを特徴とする請求項７記載のチップ内蔵型プリント回路基板。



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