JP2006190384A - Sample-and-hold pulse signal generating circuit, and information recording/reproducing device - Google Patents

Abstract

<P>PROBLEM TO BE SOLVED: To provide a sample-and-hold pulse signal generating circuit which can flexibly change the positions and widths of the sampled pulses. <P>SOLUTION: This is a pulse signal generating circuit to output a plurality of S/H pulse signals from a plurality of output terminals out1-outn. It has unit circuits 1511 corresponding to the plurality of output terminals out1-outn and each unit circuit 1511 includes a 1st edge generating circuit 11A to generate a 1st signal having a 1st edge at the time point a fist period delayed from the beginning of the mark or space recording period, a 2nd edge generating circuit 11B to generate a 2nd signal having a 2nd edge at the time point when a 2nd time is added to the 1st edge or at the time point the 2nd time is subtracted from the end of the mark or space recording period, and a circuit 112 which inputs the 1st and 2nd signals and makes the 1st edge and the 2nd edge the leading and trailing edges, respectively. It outputs a plurality of S/H pulses in this configuration. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明は、サンプルホールドパルス信号を生成する回路に関し、特に、光ディスク等の情報記録／再生装置に適用して好適とされるサンプルホールドパルス信号生成回路、及び該サンプルホールドパルス信号生成回路を備えた情報記録／再生装置に関する。   The present invention relates to a circuit for generating a sample-and-hold pulse signal, and more particularly, to a sample-and-hold pulse signal generating circuit suitable for application to an information recording / reproducing apparatus such as an optical disc, and the sample-and-hold pulse signal generating circuit. The present invention relates to an information recording / reproducing apparatus.

よく知られているように、光ディスクでは、互いに反射率の異なるマーク領域とスペース領域のそれぞれの長さと、それらの組み合わせとによって情報が記録される。すなわち、光ディスクに情報を記録する際には、書き込みデータに対応してマーク領域及びスペース領域がそれぞれ形成されるように記録レーザビームのパワーが制御される。例えばＤＶＤ−ＲＷ、ＤＶＤ＋ＲＷ等の書き換え可能な光ディスク（相変化型の光ディスク）では、急熱・急冷により形成されるアモルファス（非晶質）状態によりマーク領域が形成され、徐熱・徐冷により形成される結晶状態によりスペース領域が形成され、マーク領域は、スペース領域よりも反射率が低くなる。データ再生時には、反射してくる光の量の多少によりデータが読み出される。マーク及びスペースの長さは、基準周期（１チャネルビット期間）をＴとして例えば３Ｔから１１Ｔ及び１４Ｔまで１０通りの離散値をとるように符号化される。一例としてＤＶＤ−ＲＡＭにおいては、ＥＳＭ（Eight-to-Sixteen Modulation）変調が行われ、３Ｔ〜１１Ｔ及び１４Ｔの各マークに対して半導体レーザの発光パルスをマルチパルス化して記録波形を生成している。その際、３Ｔマークは単一パルス（先頭パルス）によって記録され、４Ｔは２つのパルス（先頭パルスと終端パルス）、１４Ｔマークは１２個のマルチパルス（先頭パルスと１０個のパルスよりなるパルストレインと終端パルス）によって記録され、パルスの直後には、消去パワーに相当するバイアスパワーよりも低い値に設定された部分を有し、マルチパルスの先頭パルス、終端パルスの幅は１Ｔ程度とされる。   As is well known, in an optical disc, information is recorded by the lengths of mark areas and space areas having different reflectivities and combinations thereof. That is, when recording information on the optical disc, the power of the recording laser beam is controlled so that a mark area and a space area are formed corresponding to the write data. For example, in a rewritable optical disc (phase change type optical disc) such as DVD-RW or DVD + RW, a mark region is formed by an amorphous state formed by rapid heating / cooling, and formed by slow heating / slow cooling. A space region is formed depending on the crystal state, and the reflectivity of the mark region is lower than that of the space region. At the time of data reproduction, data is read depending on the amount of reflected light. The lengths of the marks and spaces are encoded so as to take 10 discrete values from 3T to 11T and 14T, for example, where T is a reference period (one channel bit period). As an example, in DVD-RAM, ESM (Eight-to-Sixteen Modulation) modulation is performed, and a recording waveform is generated by converting the emission pulse of the semiconductor laser into multi-pulses for each mark of 3T to 11T and 14T. . At that time, the 3T mark is recorded by a single pulse (first pulse), 4T has two pulses (first pulse and last pulse), and 14T mark has 12 multi-pulses (pulse train consisting of the first pulse and 10 pulses). Immediately after the pulse, and has a portion set to a value lower than the bias power corresponding to the erase power, and the width of the first pulse and the last pulse of the multi-pulse is about 1T. .

半導体レーザの発光パワーは、ドライバから供給される駆動電流により制御され、光源では駆動電流の一部が熱に変化するため、駆動電流が一定であっても発光パワーが変動する。そこで、記録時に、発光パワーをモニタし、その変動を制御するAPC（Automatic Power Control）が行われる。具体的には、記録用のレーザビームの光ディスクからの反射光（戻り光）を監視して、反射光のレベルに応じて、発光パワーを制御する。   The light emission power of the semiconductor laser is controlled by the drive current supplied from the driver, and since part of the drive current changes to heat in the light source, the light emission power varies even if the drive current is constant. Therefore, during recording, APC (Automatic Power Control) is performed to monitor the light emission power and control the fluctuation. Specifically, the reflected light (return light) of the recording laser beam from the optical disk is monitored, and the light emission power is controlled according to the level of the reflected light.

記録時の光ビームのパワーを正確に制御するための構成として、例えば特許文献１（特開平１１−２５０４５９号公報）には、図７に示すような光ディスク装置が開示されている。図７を参照すると、色素型の光ディスク２０１は、スピンドルモータ２０２によって回転駆動され、光ピックアップ２０３は、光ディスク２０１の半径方向に駆動制御され、半導体レーザから出力される記録用の光ビームは、光ディスク２０１の記録面に照射され、光ディスク２０１から反射された反射光は、光ピックアップ２０３で受光され、反射信号Ｓ２として光ピックアップ２０３から出力される。なお、色素型の光ディスク２０１においても、マーク領域は半導体レーザの発光パワーを大として形成され、スペース領域は、発光パワーを再生時と同程度に小として形成され、マーク領域の反射率をスペース領域よりも低くしている。反射信号Ｓ２はＨＦアンプ２０４で増幅されたのち、サンプルホールド回路２０５に供給され、サンプルホールド回路２０５は、サンプリングパルス発生回路２０６から出力されるサンプリングパルスに応じて反射信号Ｓ２’をサンプルホールドする。サンプルホールドされた値Ｓ４は、ウインドウコンパレータよりなる比較回路２０７に、その一方の入力として与えられ、他方の入力には、サンプルホールド値Ｓ４を平均化するローパスフィルタ（ＬＰＦ）２０８の出力Ｓ５が基準レベルとして与えられ、比較回路２０７の出力は、ゲイン調整回路２０９を経て、レーザパワー低下防止用のリミッタ２１０を介して自動レーザパワー制御（ＡＬＰＣ）回路２１１に供給される。ＡＬＰＣ回路２１１は、比較回路２０７の出力に基づいて、記録手段２１２から出力される記録信号Ｓ１を記録するためのレーザパワーをコントロールする。そして、光ディスク２０１の種類に応じてサンプリングパルスＳ３の発生タイミング（位置）やパルス幅が最適値に設定され、ディスクＩＤ識別手段２１３は、光ディスク２０１の記録速度倍率や材質等の種類をディスクＩＤから識別し、この識別結果に基づいてサンプリングパルス幅情報ＲＯＭ２１４及びサンプリングパルス位置情報ＲＯＭ２１５からサンプリングパルスＳ３の発生位置及び幅に関する情報を読み出して、サンプリングパルス発生回路２０６に与える。ＲＯＭ２１４、２１５には、各光ディスク種別毎の最適パルス位置及び幅がテーブルとして記憶されている。これにより、サンプリングパルス発生回路２０６は、光ディスク２０１の種類に適したサンプリングパルスＳ３を発生させることができる。なお、ディスクＩＤ識別手段２１３は光ディスク２０１がＣＤ−Ｒの場合、差動アンプ２０７ａの出力を、ＣＤ−ＲＷの場合、差動アンプ２０７ｂの出力を、それぞれスイッチ２０７ｃで選択する。   As a configuration for accurately controlling the power of the light beam during recording, for example, Patent Document 1 (Japanese Patent Laid-Open No. 11-250459) discloses an optical disc apparatus as shown in FIG. Referring to FIG. 7, a dye-type optical disc 201 is rotationally driven by a spindle motor 202, an optical pickup 203 is driven and controlled in the radial direction of the optical disc 201, and a recording light beam output from a semiconductor laser is an optical disc. The reflected light that is irradiated onto the recording surface 201 and reflected from the optical disc 201 is received by the optical pickup 203 and output from the optical pickup 203 as a reflected signal S2. Also in the dye-type optical disc 201, the mark area is formed with a large emission power of the semiconductor laser, and the space area is formed with the emission power as small as that during reproduction, and the reflectance of the mark area is set to the space area. Lower than. The reflected signal S2 is amplified by the HF amplifier 204 and then supplied to the sample and hold circuit 205. The sample and hold circuit 205 samples and holds the reflected signal S2 'in accordance with the sampling pulse output from the sampling pulse generating circuit 206. The sampled and held value S4 is given as one input to a comparison circuit 207 comprising a window comparator, and the output S5 of a low pass filter (LPF) 208 that averages the sample and hold value S4 is used as a reference at the other input. The output of the comparison circuit 207 is supplied to the automatic laser power control (ALPC) circuit 211 via the gain adjustment circuit 209 and the limiter 210 for preventing laser power reduction. The ALPC circuit 211 controls the laser power for recording the recording signal S1 output from the recording unit 212 based on the output of the comparison circuit 207. Then, the generation timing (position) and pulse width of the sampling pulse S3 are set to optimum values according to the type of the optical disc 201, and the disc ID identifying means 213 determines the type of recording speed magnification, material, etc. of the optical disc 201 from the disc ID. Based on the identification result, information on the generation position and width of the sampling pulse S3 is read from the sampling pulse width information ROM 214 and the sampling pulse position information ROM 215 and supplied to the sampling pulse generation circuit 206. The ROMs 214 and 215 store the optimum pulse position and width for each optical disc type as a table. Thereby, the sampling pulse generation circuit 206 can generate the sampling pulse S3 suitable for the type of the optical disc 201. The disc ID identifying means 213 selects the output of the differential amplifier 207a with the switch 207c when the optical disc 201 is a CD-R, and the output of the differential amplifier 207b with the switch 207c when the optical disc 201 is a CD-RW.

近時、光ディスクに記録される記録密度が大幅に高くなってきている（非特許文献１参照）。そして、例えば相変化型光ディスク装置等においては、転送レートの高速化に伴い、マルチパルスの先頭パルス、終端パルスのパルス幅は短くなり（転送レート１００ＭＨｚの場合で、先頭パルス、終端パルスのパルス幅は１０ｎｓ程度）、サンプルホールド回路で記録時の発光値を正確にサンプリングして記録パワーを制御することは難しくなる。   Recently, the recording density recorded on the optical disc has been greatly increased (see Non-Patent Document 1). For example, in a phase change type optical disc apparatus, etc., the pulse width of the first pulse and the last pulse of the multi-pulse is shortened as the transfer rate is increased (when the transfer rate is 100 MHz, the pulse width of the first pulse and the last pulse). It is difficult to control the recording power by accurately sampling the light emission value at the time of recording by the sample hold circuit.

高転送レートにおいても半導体レーザのパワーを正確に制御することのできる相変化型光ディスク記録装置として、例えば特許文献２（特開平１１−２１３４２９号公報）には、パワー制御モードとなると、マルチパルスよりもパルス幅の大きな出力制御パルス（NRZIパルス）を生成し、出力制御パルスにより、半導体レーザに照射パルスを出射させ、サンプルホールド回路は、生成されたパルス幅の大きな出力制御パルス（NRZIパルス）に基づき、半導体レーザの出射光のレーザパワー（ピークパワー）をサンプルホールドし、サンプルホールドされたレーザパワーが所定値となるように制御することで、マルチパルスのパルス幅が例えば１０ｎｓ以下になってもレーザビームのパワーを制御することができるようにした構成が開示されている。   As a phase change optical disk recording apparatus capable of accurately controlling the power of a semiconductor laser even at a high transfer rate, for example, in Patent Document 2 (Japanese Patent Laid-Open No. 11-213429), when a power control mode is entered, a multi-pulse is used. Also generates an output control pulse (NRZI pulse) with a large pulse width, emits an irradiation pulse to the semiconductor laser by the output control pulse, and the sample hold circuit generates an output control pulse (NRZI pulse) with a large pulse width. On the basis of this, the laser power (peak power) of the emitted light of the semiconductor laser is sampled and held, and the sampled and held laser power is controlled to be a predetermined value, so that even if the pulse width of the multipulse becomes 10 ns or less, for example. A configuration that can control the power of the laser beam is disclosed. .

前述したように、光ディスク（媒体）の種類、回転数、製造メーカ毎の製造方法などに応じて、サンプリングパルスを生成する必要がある。前記したように特許文献１では、サンプリングパルスの位置と幅をＲＯＭに格納して対応している。   As described above, it is necessary to generate sampling pulses according to the type of optical disk (medium), the number of rotations, the manufacturing method for each manufacturer, and the like. As described above, in Patent Document 1, the position and width of the sampling pulse are stored in the ROM and dealt with.

光ディスクの駆動装置において、複数のサンプルホールド回路を備え、それぞれに入力されるアナログ信号をサンプリングし該サンプリングされた信号に対して信号処理を施すアナログ信号処理ＬＳＩと、アナログ信号処理ＬＳＩの複数のサンプルホールド回路に対してサンプリングパルスを供給するサンプリングパルス生成回路を備えたサンプリングＬＳＩ（デジタルＬＳＩ）とを、基板上に備える構成とした場合、アナログ信号処理ＬＳＩに供給すべき複数のサンプリングパルスの位置及びパルス幅等に関して、それぞれ、異なる値に設定することが必要とされる等、製品等に応じて、各種要求に対応することが必要とされる。   In an optical disk drive device, an analog signal processing LSI having a plurality of sample and hold circuits, sampling an analog signal inputted to each of them and performing signal processing on the sampled signal, and a plurality of samples of the analog signal processing LSI When a sampling LSI (digital LSI) including a sampling pulse generation circuit for supplying a sampling pulse to the hold circuit is provided on the substrate, the positions of a plurality of sampling pulses to be supplied to the analog signal processing LSI and Regarding the pulse width and the like, it is necessary to respond to various requests depending on the product and the like, such as being required to set different values.

図８は、光ディスクの駆動装置におけるサンプリングパルス生成回路の典型的な構成の一例を示す図である。図８を参照すると、サンプルホールドパルスＳ／Ｈ１〜Ｓ／Ｈ４を生成するサンプルホールドパルス生成回路（「Ｓ／Ｈパルス生成回路」ともいう）５５を備えたサンプリングＬＳＩ１’と、サンプリングＬＳＩ１’から出力されたサンプルホールドパルスＳ／Ｈ１〜Ｓ／Ｈ４をそれぞれ入力する複数のサンプルホールド回路（不図示）を備えた信号処理ＬＳＩ５とが、光ディスクの駆動装置の不図示の印刷配線基板に実装されている。サンプリングＬＳＩ１’のＳ／Ｈパルス生成回路５５は、生成したサンプルホールドパルスＳ／Ｈ１〜Ｓ／Ｈ４を出力端子（出力ピン）５１’〜５４’からそれぞれ出力する。信号処理ＬＳＩ５には、サンプルホールドパルスＳ／Ｈ１〜Ｓ／Ｈ４を入力する入力端子（入力ピン）５１〜５４が設けられており、不図示のサンプルホールド回路は、入力端子５１〜５４よりそれぞれ入力されたサンプルホールドパルスＳ／Ｈ１〜Ｓ／Ｈ４によってオン・オフ制御されるスイッチにより、光ディスク（図７の２０１）からの戻り光を電気信号に変換した信号（図７の反射信号Ｓ２）をサンプルし、サンプルした値をホールドする。   FIG. 8 is a diagram showing an example of a typical configuration of a sampling pulse generation circuit in the optical disk drive device. Referring to FIG. 8, a sampling LSI 1 ′ having a sample hold pulse generation circuit (also referred to as “S / H pulse generation circuit”) 55 for generating sample hold pulses S / H1 to S / H4, and an output from the sampling LSI 1 ′. A signal processing LSI 5 having a plurality of sample-and-hold circuits (not shown) for inputting the sample-and-hold pulses S / H1 to S / H4, respectively, is mounted on a printed wiring board (not shown) of the optical disk driving device. . The S / H pulse generation circuit 55 of the sampling LSI 1 'outputs the generated sample hold pulses S / H1 to S / H4 from output terminals (output pins) 51' to 54 ', respectively. The signal processing LSI 5 is provided with input terminals (input pins) 51 to 54 for inputting sample hold pulses S / H1 to S / H4, and sample hold circuits (not shown) are input from the input terminals 51 to 54, respectively. The signal (reflected signal S2 in FIG. 7) obtained by converting the return light from the optical disk (201 in FIG. 7) into an electrical signal is sampled by a switch that is on / off controlled by the sample hold pulses S / H1 to S / H4. And hold the sampled value.

なお、サンプルホールド回路は、例えば図１０（Ａ）に示すように、入力端子ＩＮに一端が接続され、サンプルホールドパルスＳ／Ｈによってオン・オフされるスイッチＳＷと、スイッチＳＷの他端とグランド間に接続された容量Ｃと、容量Ｃの端子電圧を非反転入力端子（＋）に入力し、反転入力端子（−）に出力端子ＯＵＴが帰還入力されたボルテージフォロワ構成のＯＰアンプ（演算増幅器）から構成される。図１０（Ｂ）に示すように、サンプルホールドパルスＳ／ＨがＨＩＧＨレベルのときスイッチＳＷはオンし入力信号電圧が容量Ｃにサンプルされ、サンプルホールドパルスがＬＯＷレベルのときホールド状態とされ（０次ホールド）、出力端子ＯＵＴより、容量Ｃの端子電圧が出力される。   For example, as shown in FIG. 10A, the sample hold circuit has one end connected to the input terminal IN and is turned on / off by the sample hold pulse S / H, and the other end of the switch SW and the ground. A capacitor C connected between them and a terminal voltage of the capacitor C are input to a non-inverting input terminal (+), and an OP amplifier (operational amplifier) having a voltage follower configuration in which an output terminal OUT is fed back to the inverting input terminal (−). ). As shown in FIG. 10B, when the sample hold pulse S / H is at the HIGH level, the switch SW is turned on and the input signal voltage is sampled into the capacitor C, and when the sample hold pulse is at the LOW level, the hold state is set (0). Next hold), the terminal voltage of the capacitor C is output from the output terminal OUT.

ところで、図８に示した構成例の場合、サンプリングＬＳＩ１’の出力端子（出力ピン）５１’〜５４’は、サンプリングＬＳＩ１’の一辺（信号処理ＬＳＩ５に対向する辺）において５１’〜５４’の順に配設されているが、出力端子５１’〜５４’に対応する信号処理ＬＳＩ５の入力端子（入力ピン）５１〜５４は、この順に配設されていない。すなわち、サンプリングＬＳＩ１’の一辺に対向する一辺に、２本の入力端子５３、５２が配設され、一辺に直交し相対する２辺にそれぞれ入力端子５１、５４が配設されており、出力端子５１’と入力端子５１は配線ｌ５１にて接続され、出力端子５２’と入力端子５２は配線ｌ５２にて接続され、出力端子５３’と入力端子５３は配線ｌ５３にて接続され、出力端子５４’と入力端子５４は配線ｌ５４にて接続されている。   In the case of the configuration example shown in FIG. 8, the output terminals (output pins) 51 ′ to 54 ′ of the sampling LSI 1 ′ are 51 ′ to 54 ′ on one side of the sampling LSI 1 ′ (side facing the signal processing LSI 5). Although arranged in order, the input terminals (input pins) 51 to 54 of the signal processing LSI 5 corresponding to the output terminals 51 ′ to 54 ′ are not arranged in this order. That is, two input terminals 53 and 52 are arranged on one side opposite to one side of the sampling LSI 1 ′, and input terminals 51 and 54 are arranged on two sides orthogonal to and opposite to one side, respectively, and output terminals 51 ′ and the input terminal 51 are connected by a wiring l51, the output terminal 52 ′ and the input terminal 52 are connected by a wiring l52, the output terminal 53 ′ and the input terminal 53 are connected by a wiring l53, and the output terminal 54 ′. And the input terminal 54 are connected by a wiring l54.

配線ｌ５１は、サンプリングＬＳＩ１’の一辺の端子列の上端側に位置する端子５１’から信号処理ＬＳＩ５の下辺の入力端子５１にまで引き回されており、配線ｌ５４は、サンプリングＬＳＩ１’の一辺の端子列の下端側に位置する端子５４’から信号処理ＬＳＩ５の上辺の入力端子５４にまで引き回されており、それぞれの配線長が長くなる。   The wiring l51 is routed from the terminal 51 ′ located on the upper end side of the terminal row on one side of the sampling LSI 1 ′ to the input terminal 51 on the lower side of the signal processing LSI 5, and the wiring l54 is a terminal on one side of the sampling LSI 1 ′. The wiring is extended from the terminal 54 ′ located on the lower end side of the column to the input terminal 54 on the upper side of the signal processing LSI 5.

そして、配線ｌ５１は、配線ｌ５４、ｌ５３、ｌ５２と交差しており、配線ｌ５２は、配線ｌ５ｌのほか、配線ｌ５４、ｌ５３と交差する。また、配線ｌ５３は、配線ｌ５ｌ、ｌ５２のほか、配線ｌ５４と交差する。したがって、配線ｌ５４は、３本の配線ｌ５ｌ、ｌ５２、ｌ５３の全てと交差している。   The wiring l51 intersects with the wirings l54, l53, and l52, and the wiring l52 intersects with the wirings l54 and l53 in addition to the wiring l5l. Further, the wiring l53 intersects with the wiring l54 in addition to the wirings l51 and l52. Therefore, the wiring l54 intersects with all the three wirings l51, l52, and l53.

図８に模式的に示す例では、入力端子５１〜５４は、出力端子５１’〜５４’に対応した順に配置されていないため、交差なく順番に配置することはできない（交差なく配線しようとする場合、迂回配線等が必要となる）。また、配線ｌ５１〜ｌ５４は、いずれも配線長が長くなる。このように、出力端子と対応する入力端子間の配線長が長くなり、配線が相互に交差するという場合、配線容量に起因する配線遅延や、波形なまりを生じるだけでなく、配線間容量に起因するクロストークノイズ等が発生し、誤動作する場合がある。   In the example schematically shown in FIG. 8, the input terminals 51 to 54 are not arranged in the order corresponding to the output terminals 51 ′ to 54 ′, and thus cannot be arranged in order without intersecting (the wiring is attempted without intersecting). In such a case, detour wiring is necessary). In addition, the wirings l51 to l54 all have a long wiring length. As described above, when the wiring length between the output terminal and the corresponding input terminal becomes long and the wirings cross each other, not only does the wiring delay due to the wiring capacity and the waveform rounding occur, but also the wiring length is caused by the wiring capacity. Crosstalk noise or the like may occur, causing malfunction.

特開平１１−２５０４５９号公報（第１図）Japanese Patent Laid-Open No. 11-250459 (FIG. 1) 特開平１１−２１３４２９号公報（第４図〜第６図）Japanese Patent Laid-Open No. 11-213429 (FIGS. 4 to 6) 日経BP 「解体新書・次世代光ディスク」、第１９頁、２００３年Nikkei BP "Dismantling New Book / Next Generation Optical Disc", p. 19, 2003

上記したように、図８に示した構成においては、Ｓ／Ｈパルス生成回路の出力端子と対応する信号処理ＬＳＩのサンプルホールド回路の入力端子間の配線が長くなり、配線同士が交差する場合、配線容量に起因する配線遅延や波形なまりを生じる。このため、サンプルホールド回路において信号のサンプリング位置に誤差を生じ、特性が劣化する。さらに、配線間容量に起因するクロストークが発生し、誤動作するという問題がある。   As described above, in the configuration shown in FIG. 8, when the wiring between the output terminal of the S / H pulse generation circuit and the input terminal of the sample hold circuit of the corresponding signal processing LSI becomes long and the wirings intersect, Wiring delay and waveform rounding caused by wiring capacitance occur. For this reason, an error occurs in the sampling position of the signal in the sample and hold circuit, and the characteristics deteriorate. Furthermore, there is a problem that crosstalk occurs due to the capacitance between the wirings and malfunctions.

図９は、従来のＳ／Ｈパルス生成回路の動作を説明するためのタイミング図である。従来のＳ／Ｈパルス生成回路においては、サンプルホールドパルス（「Ｓ／Ｈパルス」ともいう）のタイミング波形として、例えば図９（Ａ）に示すように、記録データに関するマーク記録期間の開始時点及び終了時点を基準として、Ｓ／Ｈパルスのパルス位置と幅が規定されている。例えば、Ｓ／Ｈパルス１のパルス位置及び幅は、マーク記録期間の開始時点からｔ１、Δｔ１とされ、Ｓ／Ｈパルス２のパルス位置及び幅は、スペース記録期間の開始時点からｔ２、Δｔ２とされている。   FIG. 9 is a timing chart for explaining the operation of the conventional S / H pulse generation circuit. In the conventional S / H pulse generation circuit, as the timing waveform of the sample hold pulse (also referred to as “S / H pulse”), for example, as shown in FIG. The pulse position and width of the S / H pulse are defined based on the end point. For example, the pulse position and width of the S / H pulse 1 are t1 and Δt1 from the start time of the mark recording period, and the pulse position and width of the S / H pulse 2 are t2 and Δt2 from the start time of the space recording period. Has been.

このように、Ｓ／Ｈパルス１、２の位置が，マークまたはスペースの開始時点を基準として固定されていると、例えば図９（Ｂ）に示すように、マーク記録期間の長さまたはマーク記録期間の長さが、例えば８Ｔ〜１１Ｔのように長くなった場合、Ｓ／Ｈパルス１、２の位置は、マーク長またはスペース長に対して、常に、前方に配置されてしまうことになる。このままでは、マーク長、スペース長の終端側の戻り光等をサンプリングすることはできない。   As described above, when the positions of the S / H pulses 1 and 2 are fixed with reference to the start time of the mark or space, for example, as shown in FIG. When the length of the period becomes long, for example, 8T to 11T, the positions of the S / H pulses 1 and 2 are always arranged in front of the mark length or the space length. In this state, it is not possible to sample the return light at the end of the mark length or space length.

したがって、本発明の主たる目的は、複数のサンプリングパルスの位置及び幅を可変自在とするサンプルホールドパルス信号生成回路及び該回路を備えた情報記録／再生装置を提供することにある。   Accordingly, a main object of the present invention is to provide a sample-and-hold pulse signal generation circuit capable of changing the positions and widths of a plurality of sampling pulses, and an information recording / reproducing apparatus including the circuit.

本発明の他の目的は、マーク及びスペース領域にわたって任意の時点で、サンプリングパルスを生成可能とするサンプルホールドパルス信号生成回路及び該回路を備えた情報記録／再生装置を提供することにある。   Another object of the present invention is to provide a sample hold pulse signal generation circuit capable of generating a sampling pulse at an arbitrary time point across a mark and space area, and an information recording / reproducing apparatus including the circuit.

本発明のさらに他の目的は、複数のサンプルホールド回路を含むＬＳＩと間の配線の最適化を可能とするサンプルホールドパルス信号生成回路及び該回路を備えた情報記録／再生装置を提供することにある。   Still another object of the present invention is to provide a sample hold pulse signal generation circuit capable of optimizing wiring between LSIs including a plurality of sample hold circuits and an information recording / reproducing apparatus including the circuit. is there.

本願で開示される発明は、前記目的を達成するため、概略以下のように構成される。 In order to achieve the above object, the invention disclosed in the present application is generally configured as follows.

本発明の１つのアスペクトに係る回路は、複数の出力端子から複数のパルス信号を出力するパルス信号生成回路であって、計時手段と、第１の基準時点から、前記計時手段による計時結果に基づき、第１の時間経過した時点にて、第１のエッジを有する第１の信号を生成する第１のエッジ生成回路と、前記計時手段による計時結果に基づき、前記第１のエッジの時点に第２の時間を加算した時点、又は、前記第１の基準時点に後続する第２の基準時点から第２の時間減算した時点にて、第２のエッジを有する第２の信号を生成する第２のエッジ生成回路と、前記第１及び第２の信号を入力し前記第１のエッジ及び第２のエッジをそれぞれ前縁及び後縁とするパルス信号を生成する回路と、を含む単位回路を、前記複数の出力端子の各々に対応して備えている。   A circuit according to one aspect of the present invention is a pulse signal generation circuit that outputs a plurality of pulse signals from a plurality of output terminals, and is based on a timing unit and a timing result by the timing unit from a first reference time point. The first edge generation circuit for generating the first signal having the first edge at the time when the first time has passed, and the time at the first edge based on the time measurement result by the time measuring means. A second signal for generating a second signal having a second edge at a time when the second time is added or when a second time is subtracted from a second reference time subsequent to the first reference time. A unit circuit including: an edge generation circuit; and a circuit that inputs the first and second signals and generates a pulse signal having the first edge and the second edge as a leading edge and a trailing edge, respectively. Corresponding to each of the plurality of output terminals Te are provided.

本発明において、前記複数の出力端子から出力される複数のパルス信号が、複数のサンプルホールド回路にサンプルホールドパルスとして供給される。   In the present invention, a plurality of pulse signals output from the plurality of output terminals are supplied as a sample hold pulse to a plurality of sample hold circuits.

本発明に係る装置は、前記パルス信号生成回路と、前記パルス信号生成回路からの複数のパルス信号をサンプルホールドパルスとしてそれぞれ入力する複数のサンプルホールド回路を備えた情報記録／再生装置であって、前記第１、第２の基準時点として、マーク記録期間開始時点とマーク記録期間終了時点、及びスペース記録期間開始時点とスペース記録期間終了時点のいずれか一方を選択制御信号に基づき選択する手段を備えている。   An apparatus according to the present invention is an information recording / reproducing apparatus including the pulse signal generation circuit and a plurality of sample hold circuits that respectively input a plurality of pulse signals from the pulse signal generation circuit as sample hold pulses, The first and second reference time points include means for selecting one of a mark recording period start time and a mark recording period end time, and a space recording period start time and a space recording period end time based on a selection control signal. ing.

本発明によれば、サンプルホールドパルス発生回路は、複数の出力端子からパルス開始位置と幅が、可変自在とされる複数のサンプルホールドパルスを生成する構成とされており、サンプルホールドパルス発生回路の複数の出力端子と複数のサンプルホールド回路の入力端子とを最適に配線することを可能としている。本発明によれば、サンプルホールドパルス発生回路の複数の出力端子と複数のサンプルホールド回路の入力端子の配線長の短縮により、配線容量が縮減されるため、Ｓ／Ｈパルスの高速転送を実現可能としており、このため高速転送レートの情報記録／再生装置への対応を容易化している。さらに、本発明によれば、交差配線等を不要とすることで、クロストークノイズ等による誤動作を防止することが出来る。   According to the present invention, the sample hold pulse generation circuit is configured to generate a plurality of sample hold pulses whose pulse start positions and widths are variable from a plurality of output terminals. A plurality of output terminals and input terminals of a plurality of sample hold circuits can be optimally wired. According to the present invention, the wiring capacity is reduced by shortening the wiring length of the plurality of output terminals of the sample and hold pulse generation circuit and the input terminal of the plurality of sample and hold circuits, so that high-speed transfer of the S / H pulse can be realized. For this reason, it is easy to cope with an information recording / reproducing apparatus with a high transfer rate. Furthermore, according to the present invention, it is possible to prevent malfunction due to crosstalk noise or the like by eliminating the need for cross wiring or the like.

また、本発明によれば、マーク長またはスペース長が長くなった場合にも、マークまたはスペースの特定箇所に偏ることなく、任意の位置に、Ｓ／Ｈパルスを配置することが出来る。   Further, according to the present invention, even when the mark length or the space length becomes long, the S / H pulse can be arranged at an arbitrary position without being biased to a specific portion of the mark or space.

上記した本発明についてさらに詳細に説述すべく、添付図面を参照してこれを説明する。図１は、本発明の一実施の形態の構成を示す図であり、図８に示した構成に対応している。図１を参照すると、サンプルホールドパルス生成回路（「Ｓ／Ｈパルス生成回路」ともいう）１５を備えたサンプリングＬＳＩ１と、サンプリングＬＳＩ１の出力端子ｏｕｔ１〜ｏｕｔ４から出力されるサンプルホールドパルス（「Ｓ／Ｈパルス」ともいう）Ｓ／Ｈ１〜Ｓ／Ｈ４を入力端子５１〜５４から入力し、入力されたＳ／ＨパルスＳ／Ｈ１〜Ｓ／Ｈ４を用いて、光ディスク装置の光ピックアップからの戻り光データなどをサンプルホールドするサンプルホールド回路を備えた信号処理ＬＳＩ５とを含む。サンプルホールド回路は、図１０（Ａ）に示した構成等が用いられ、Ｓ／Ｈパルスによってサンプルホールド回路のスイッチがオン・オフ制御され、サンプル及びホールド動作を行う。なお、図１には、単に説明のため、サンプリングＬＳＩ１、信号処理ＬＳＩ５は、それぞれ、４本の出力端子と入力端子を有する構成が示されているが、本発明はかかる構成に限定されるものでないことは勿論である。また、特に制限されないが、本実施の形態では、デジタル信号処理装置を構成するサンプリングＬＳＩ１と、アナログ信号処理装置を構成する信号処理ＬＳＩ５は、光ディスク装置の駆動装置を構成する印刷配線基板上に配設されている。   In order to describe the present invention described above in further detail, this will be described with reference to the accompanying drawings. FIG. 1 is a diagram showing a configuration of an embodiment of the present invention, and corresponds to the configuration shown in FIG. Referring to FIG. 1, a sampling LSI 1 having a sample hold pulse generation circuit (also referred to as “S / H pulse generation circuit”) 15 and sample hold pulses (“S / H” output from output terminals out1 to out4 of the sampling LSI 1). (Also referred to as “H pulse”) S / H1 to S / H4 are input from the input terminals 51 to 54, and using the input S / H pulses S / H1 to S / H4, the return light from the optical pickup of the optical disk apparatus And a signal processing LSI 5 having a sample and hold circuit for sampling and holding data and the like. The sample and hold circuit has the configuration shown in FIG. 10A and the like, and the switch of the sample and hold circuit is on / off controlled by the S / H pulse to perform the sample and hold operation. In FIG. 1, for the sake of illustration, the sampling LSI 1 and the signal processing LSI 5 each have a configuration having four output terminals and input terminals. However, the present invention is limited to such a configuration. Of course not. Although not particularly limited, in the present embodiment, the sampling LSI 1 constituting the digital signal processing device and the signal processing LSI 5 constituting the analog signal processing device are arranged on a printed wiring board constituting the driving device of the optical disk device. It is installed.

サンプリングＬＳＩ１のサンプルホールドパルス生成回路１５は、複数の出力端子ｏｕｔ１〜ｏｕｔ４から、パルスの開始位置と幅が可変とされるＳ／ＨパルスＳ／Ｈ１〜Ｓ／Ｈ４をそれぞれ出力する。   The sample hold pulse generation circuit 15 of the sampling LSI 1 outputs S / H pulses S / H1 to S / H4 whose pulse start positions and widths are variable from a plurality of output terminals out1 to out4, respectively.

複数の入力端子５１〜５４においてそれぞれ要求されるＳ／Ｈパルス信号の要求特性（例えばタイミング特性）を満たすように、出力端子ｏｕｔ１〜ｏｕｔ４からそれぞれ出力されるＳ／Ｈパルス信号のパルス開始位置とパルス幅（または終了位置）を、出力端子毎に、個別に可変制御することにより、例えば、入力端子５１〜５４と、対応する出力端子ｏｕｔ１〜ｏｕｔ４とをそれぞれ接続する配線Ｌ１〜Ｌ４に関して、いずれの配線も、最短の長さで配線することができる（迂回配線や交差を不要としている）。図１に示すように、配線Ｌ１〜Ｌ４は、相互に交差することはなく、このため、配線間の配線容量によるクロストークが生じることもない。   The pulse start positions of the S / H pulse signals respectively output from the output terminals out1 to out4 so as to satisfy the required characteristics (for example, timing characteristics) of the S / H pulse signals respectively required at the plurality of input terminals 51 to 54 By individually variably controlling the pulse width (or end position) for each output terminal, for example, any of the wirings L1 to L4 that connect the input terminals 51 to 54 and the corresponding output terminals out1 to out4, respectively. This wiring can also be wired with the shortest length (no detour wiring or crossing is required). As shown in FIG. 1, the wirings L1 to L4 do not cross each other, and therefore, crosstalk due to wiring capacitance between the wirings does not occur.

なお、信号処理ＬＳＩ５は、サンプリングＬＳＩ１が実装される基板面(表面)に対して反対側の面に実装される場合、端子の並び方は、基板表面に実装された場合と逆順となるが、本実施の形態においては、この場合にも、出力端子ｏｕｔ１〜ｏｕｔ４と、入力端子５１〜５４の並び順は同一であるため、出力端子ｏｕｔ１〜ｏｕｔ４と入力端子５１〜５４は、基板のスルーホール（不図示）を介して接続され、配線Ｌ１〜Ｌ４（基板スルーホールを介する配線）を最小配線長で配線することが出来る。この場合も、配線Ｌ１〜Ｌ４は、相互に交差することがないので、配線間の配線容量によるクロストークを防止することが出来る。   Note that when the signal processing LSI 5 is mounted on the surface opposite to the substrate surface (front surface) on which the sampling LSI 1 is mounted, the terminal arrangement is in the reverse order to that when the sampling LSI 1 is mounted on the substrate surface. In this embodiment, since the output terminals out1 to out4 and the input terminals 51 to 54 are arranged in the same order in this case as well, the output terminals out1 to out4 and the input terminals 51 to 54 are connected to the through holes ( The wirings L1 to L4 (wiring via the substrate through hole) can be wired with a minimum wiring length. Also in this case, since the wirings L1 to L4 do not cross each other, crosstalk due to wiring capacitance between the wirings can be prevented.

本発明の実施の形態において、サンプルホールドパルス生成回路１５は、好ましくは、計時手段（図２の２）を備え、マーク又はスペース記録期間開始時点から第１の時間が経過した時点にて、第１のエッジを有する第１の信号を生成する第１のエッジ生成回路（図２の１１Ａ）と、第１のエッジに第２の時間加算した時点、又は、マーク又はスペース記録期間終了時点から第２の時間減算した時点にて、第２のエッジを有する第２の信号を生成する第２のエッジ生成回路（図２の１１Ｂ）と、第１及び第２の信号を入力し前記第１のエッジ及び第２のエッジを、前縁及び後縁とするパルス信号を生成する回路（１１２）と、を含む単位回路（図２の１５１１）を、複数の出力端子ｏｕｔ１〜ｏｕｔ４に対応して備え、複数の出力端子ｏｕｔ１〜ｏｕｔ４から複数のＳ／Ｈパルス信号を出力する。   In the embodiment of the present invention, the sample-and-hold pulse generation circuit 15 is preferably provided with time measuring means (2 in FIG. 2), and when the first time has elapsed from the start of the mark or space recording period, A first edge generation circuit (11A in FIG. 2) that generates a first signal having one edge, and a time when a second time is added to the first edge, or a mark or space recording period ends. A second edge generation circuit (11B in FIG. 2) for generating a second signal having a second edge at the time of subtracting 2 times, and the first and second signals are input and the first A unit circuit (1511 in FIG. 2) including a circuit (112) that generates a pulse signal having an edge and a second edge as a leading edge and a trailing edge is provided corresponding to the plurality of output terminals out1 to out4. , Multiple output terminals out Outputting a plurality of S / H pulse signal from ～Out4.

以下では、本発明の一実施例として、図１のサンプルホールドパルス生成回路１５の構成を説明する。図２は、本発明の一実施例をなすサンプルホールドパルス生成回路の構成例を示す図であり、出力端子数をｎ個（ただし、ｎは２以上の所定の整数）としている。   Hereinafter, the configuration of the sample and hold pulse generation circuit 15 of FIG. 1 will be described as an embodiment of the present invention. FIG. 2 is a diagram showing a configuration example of a sample and hold pulse generation circuit according to an embodiment of the present invention, where the number of output terminals is n (where n is a predetermined integer of 2 or more).

図２を参照すると、サンプルホールドパルス生成回路１５は、ｎ個の単位サンプルホールドパルス生成回路１５１１〜１１５ｎと、カウンタ２と、を有する。カウンタ２は、基準周期Ｔのクロック信号に基づき、マーク長＋スペース長分、カウント動作してオートクリアして次のマーク記録期間開始時点からカウントアップ動作する。例えばマーク長が６Ｔ（ただし、Ｔは１チャネルビット期間）、スペース長が５Ｔの場合、１１Ｔ分カウントし、次のマーク記録期間開始時点からカウントアップ動作する。   Referring to FIG. 2, the sample and hold pulse generation circuit 15 includes n unit sample and hold pulse generation circuits 1511 to 115 n and a counter 2. Based on the clock signal of the reference period T, the counter 2 performs a count operation for the mark length + space length, auto-clears, and counts up from the start of the next mark recording period. For example, when the mark length is 6T (where T is one channel bit period) and the space length is 5T, the count is performed for 11T, and the count-up operation starts from the start of the next mark recording period.

単位サンプルホールドパルス生成回路１５１１〜１５１ｎの各々は、立ち上がりエッジ生成回路１１Ａ〜１ｎＡと、立ち下がりエッジ生成回路１１Ｂ〜１ｎＢと、Ｄ型フリップフロップ回路１１２と、を備えている。立ち上がりエッジ生成回路１１Ａ〜１ｎＡは、互いに同一構成とされており、図２では、立ち上がりエッジ生成回路１１Ａ、１２Ａの構成が示されている。ただし、入力されるマーク・スペース切替え信号等は個別に入力される。   Each of the unit sample hold pulse generation circuits 1511 to 151n includes rising edge generation circuits 11A to 1nA, falling edge generation circuits 11B to 1nB, and a D-type flip-flop circuit 112. The rising edge generation circuits 11A to 1nA have the same configuration, and FIG. 2 shows the configuration of the rising edge generation circuits 11A and 12A. However, the input mark / space switching signal or the like is input individually.

立ち上がりエッジ生成回路１１Ａは、立ち上がりエッジの位置情報（周期Ｔを単位とする）を格納した立ち上がりエッジレジスタ１０１１と、立ち上がりエッジレジスタ１０１１に格納された立ち上がりエッジの位置情報と、マークデータＳｍａｒｋ（マーク記録期間の長さを示すデータであり、周期Ｔを単位とする）とを入力して加算し加算結果を出力する加算器１０２と、マーク・スペース切り替え信号Ｓ１１を選択制御信号として入力し、立ち上がりエッジレジスタ１０１１からの立ち上がりエッジの位置情報と加算器１０２の加算結果のいずれか一方を選択して出力するセレクタ１０３と、セレクタ１０３の出力とカウンタ２からのカウント値Ｃとを入力し両者が一致したとき活性状態（例えばＨＩＧＨレベル）の出力信号を出力する一致検出回路１１０とを備えている。なお、模式的に排他的否定論理和（EXCLUSIVE NOR）回路として図示される一致検出回路１１０は、カウンタ２のカウント出力（ｍビット；ただし、ｍは２以上の整数）と、セレクタ１０３の出力（ｍビット）とが互いに一致したとき、活性状態（ＨＩＧＨレベル）の出力信号を出力する回路であり、カウンタ２の出力（ｍビット）のうちの１ビットと、セレクタ１０３の出力（ｍビット）の対応する１ビットを入力する２入力排他的否定論理和（EXCLUSIVE NOR）回路をｍ個備え、ｍ個の２入力排他的否定論理和回路の出力を受け、ｍ個の出力が全てＨＩＧＨレベルのときＨＩＧＨレベルを出力するｍ入力ＡＮＤ回路より構成される。   The rising edge generation circuit 11A includes a rising edge register 1011 that stores rising edge position information (in units of the cycle T), rising edge position information stored in the rising edge register 1011 and mark data Mark (mark recording). Data indicating the length of the period, with the period T as a unit), an adder 102 for adding and outputting the addition result, a mark / space switching signal S11 as a selection control signal, and a rising edge The selector 103 that selects and outputs either the position information of the rising edge from the register 1011 or the addition result of the adder 102, the output of the selector 103, and the count value C from the counter 2 are input, and they match. When an output signal in an active state (for example, HIGH level) is output And a coincidence detection circuit 110. Note that the coincidence detection circuit 110 schematically illustrated as an exclusive negative OR circuit includes an output of the counter 2 (m bits; where m is an integer of 2 or more) and an output of the selector 103 ( m bit) is a circuit that outputs an active state (HIGH level) output signal, and one bit of the output of the counter 2 (m bit) and the output of the selector 103 (m bit) When there are m 2-input exclusive negation (EXCLUSIVE NOR) circuits that input the corresponding 1 bit, and the outputs of m 2-input exclusive negation OR circuits are received, and all m outputs are HIGH level It is composed of an m-input AND circuit that outputs a HIGH level.

立ち上がりエッジ生成回路１２Ａ〜１ｎＡは、それぞれに入力されるマーク・スペース切り替え信号が、立ち上がりエッジ生成回路１１Ａに入力されるマーク・スペース切り替え信号Ｓ１１と相違しているだけであり、それぞれの構成は、立ち上がりエッジ生成回路１１Ａと同一である。すなわち、立ち上がりエッジ生成回路１２Ａ〜１ｎＡは、各々のセレクタ１０３が、マーク・スペース切り替え信号Ｓ１２〜Ｓ１ｎを選択制御信号としてそれぞれ入力し、立ち上がりエッジレジスタ１０１２〜１０１ｎからの立ち上がりエッジ情報と加算器１０２の加算結果のいずれか一方を選択して出力する点が立ち上がりエッジ生成回路１１Ａと相違している。   The rising edge generation circuits 12A to 1nA are different from the mark / space switching signal S11 input to the rising edge generation circuit 11A only in the mark / space switching signal input thereto. This is the same as the rising edge generation circuit 11A. That is, in the rising edge generation circuits 12A to 1nA, each selector 103 receives the mark / space switching signals S12 to S1n as selection control signals, and the rising edge information from the rising edge registers 1012 to 101n and the adder 102 It is different from the rising edge generation circuit 11A in that either one of the addition results is selected and output.

立ち下がりエッジ生成回路１１Ｂは、立ち下がりエッジの位置情報（基準周期Ｔを単位とする）を格納した立ち下がりエッジレジスタ１０６１と、立ち下がりエッジレジスタ１０６１に格納された立ち下がりエッジの位置情報と、セレクタ１０３の出力とを入力して加算し加算結果を出力する加算器１０７と、マークデータＳｍａｒｋとスペースデータＳｓｐ（スペース記録期間の長さを示すデータであり、基準周期Ｔを単位とする）とを加算する加算器１０４と、マーク・スペース切り替え信号Ｓ１１により、マークデータＳｍａｒｋと、加算器１０４の加算結果とのいずれか一方を選択して出力するセレクタ１０５と、セレクタ１０５の出力から立ち下がりエッジの位置情報を減算する減算器１０８と、Ｓ／Ｈパルス幅固定・可変切り替え信号Ｓ３１により、加算器１０７の加算結果と減算器１０８の減算結果とのいずれか一方を選択して出力するセレクタ１０９と、セレクタ１０９の出力とカウンタ２からのカウント値Ｃとを入力し、両者が一致したときに、活性状態（ＨＩＧＨレベル）の出力信号を出力する一致検出回路１１１とを備えている。なお、模式的に排他的否定論理和（EXCLUSIVE NOR）回路として図示される一致検出回路１１１は、カウンタ２のカウント出力（ｍビット；ただし、ｍは２以上の整数）と、セレクタ１０９の出力（ｍビット）とが互いに一致したとき、活性状態（ＨＩＧＨレベル）の出力信号を出力する回路であり、カウンタ２の出力（ｍビット）のうちの１ビットと、セレクタ１０９の出力（ｍビット）の対応する１ビットを入力する２入力排他的否定論理和（EXCLUSIVE NOR）回路をｍ個備え、ｍ個の２入力排他的否定論理和回路の出力を受け、ｍ個の出力が全てＨＩＧＨレベルのときＨＩＧＨレベルを出力するｍ入力ＡＮＤ回路より構成される。   The falling edge generation circuit 11B includes a falling edge register 1061 storing falling edge position information (in units of the reference period T), a falling edge position information stored in the falling edge register 1061, An adder 107 that inputs and outputs the output of the selector 103 and outputs the addition result, mark data Mark and space data Ssp (data indicating the length of the space recording period, and the reference period T as a unit), , The selector 105 for selecting and outputting either the mark data Mark or the addition result of the adder 104 by the mark / space switching signal S11, and the falling edge from the output of the selector 105 Subtractor 108 for subtracting the position information, and S / H pulse width fixed / variable switching A selector 109 for selecting and outputting either the addition result of the adder 107 or the subtraction result of the subtractor 108 by the signal S31, the output of the selector 109, and the count value C from the counter 2 are input. And a coincidence detection circuit 111 that outputs an active state (HIGH level) output signal. It should be noted that the coincidence detection circuit 111 schematically shown as an exclusive negative OR (EXCLUSIVE NOR) circuit includes a count output of the counter 2 (m bits; where m is an integer of 2 or more) and an output of the selector 109 ( m bit) is a circuit that outputs an output signal in an active state (HIGH level) when one of the outputs of the counter 2 (m bits) and the output of the selector 109 (m bits) When there are m 2-input exclusive negation (EXCLUSIVE NOR) circuits that input the corresponding 1 bit, and the outputs of m 2-input exclusive negation OR circuits are received, and all m outputs are HIGH level It is composed of an m-input AND circuit that outputs a HIGH level.

立ち下がりエッジ生成回路１２Ｂ〜１ｎＢの回路構成は、立ち下がりエッジ生成回路１１Ｂと基本的に同一であるが、立ち下がりエッジ生成回路１２Ｂ〜１ｎＢを構成する各セレクタ１０５には、立ち下がりエッジ生成回路１１Ｂの加算器１０４の出力（マークデータＳｍａｒｋ＋スペースデータＳｓｐ）が供給されるため、立ち下がりエッジ生成回路１２Ｂ〜１ｎＢにおいて加算器１０４は省かれている。   The circuit configurations of the falling edge generation circuits 12B to 1nB are basically the same as those of the falling edge generation circuit 11B. However, each selector 105 constituting the falling edge generation circuits 12B to 1nB includes a falling edge generation circuit. Since the output (mark data Smark + space data Ssp) of the 11B adder 104 is supplied, the adder 104 is omitted in the falling edge generation circuits 12B to 1nB.

単位サンプルホールドパルス生成回路１５１１〜１５１ｎのそれぞれのフリップフロップ１１２において、データ入力端子ＤはＨＩＧＨレベル（電源電位；論理”１”）に固定されており、クロック入力端子ＣＫには、立ち上がりエッジ生成回路１１Ａ〜１ｎＡの一致検出回路１１０の出力が入力され、リセット端子Ｒには、立ち下がりエッジ生成回路１１Ｂ〜１ｎＢの一致検出回路１１１の出力信号が入力されるエッジトリガー型のレジスタよりなる。フリップフロップ１１２は、立ち上がりエッジ生成回路１１Ａの一致検出回路１１０の出力信号の立ち上がりエッジに応答して、データ入力端子Ｄに与えられた信号（ＨＩＧＨレベル）をサンプルして出力端子Ｑから出力し、立ち下がりエッジ生成回路１１Ｂの一致検出回路１１１の出力信号の立ち上がりエッジに応答してリセットされ、出力端子ＱをＬＯＷレベルとする。すなわち、立ち上がりエッジ生成回路１１Ａ〜１ｎＡの出力信号の立ち上がりエッジに応答してセットされ、立ち下がりエッジ生成回路１１Ｂ〜１ｎＢからの出力信号の立ち上がりエッジに応答してリセットされるフリップフロップとして機能する。なお、フリップフロップ１１２は、Ｄ型フリップフロップに限定されるものでなく、任意のＳＲフリップフロップ等で構成してもよいことは勿論である。また、図２に示したフリップフロップ１１２による構成は、一致検出回路１１０による一致検出時、フリップフロップ１１２のデータ出力端子Ｑから出力されるＳ／ＨパルスをＨＩＧＨレベルとし、一致検出回路１１１による一致検出時、フリップフロップ１１２のデータ出力端子Ｑから出力されるＳ／ＨパルスをＬＯＷレベルとする構成とされているが、Ｓ／ＨパルスがＬＯＷアクティブの場合、フリップフロップ１１２の出力Ｑの反転信号（フリップフロップ１１２の図示されないＱＢ端子）がＳ／Ｈパルスとして用いられる。   In each flip-flop 112 of the unit sample hold pulse generation circuits 1511 to 151n, the data input terminal D is fixed to HIGH level (power supply potential; logic “1”), and the rising edge generation circuit is connected to the clock input terminal CK. The output of the coincidence detection circuit 110 of 11A to 1nA is input, and the reset terminal R includes an edge trigger type register to which the output signal of the coincidence detection circuit 111 of the falling edge generation circuits 11B to 1nB is input. In response to the rising edge of the output signal of the coincidence detection circuit 110 of the rising edge generation circuit 11A, the flip-flop 112 samples the signal (HIGH level) given to the data input terminal D and outputs it from the output terminal Q. In response to the rising edge of the output signal of the coincidence detection circuit 111 of the falling edge generation circuit 11B, the output terminal Q is set to the LOW level. That is, it functions as a flip-flop that is set in response to the rising edge of the output signal of the rising edge generation circuits 11A to 1nA and reset in response to the rising edge of the output signal from the falling edge generation circuits 11B to 1nB. Of course, the flip-flop 112 is not limited to the D-type flip-flop, and may be composed of any SR flip-flop. The flip-flop 112 shown in FIG. 2 is configured so that when the coincidence detection circuit 110 detects coincidence, the S / H pulse output from the data output terminal Q of the flip-flop 112 is set to HIGH level, and the coincidence detection circuit 111 performs coincidence. At the time of detection, the S / H pulse output from the data output terminal Q of the flip-flop 112 is set to the LOW level. However, when the S / H pulse is LOW active, the inverted signal of the output Q of the flip-flop 112 (QB terminal (not shown) of the flip-flop 112) is used as the S / H pulse.

次に、図２に示した単位サンプルホールドパルス生成回路の動作について、図３と図４のブロック図、並びに図５のタイミング図を参照して説明する。ｎ個の単位サンプルホールドパルス生成回路１５１１〜１５１ｎの動作はそれぞれ同様であるため、以下では、単位サンプルホールドパルス生成回路１５１ｍ（ただし、ｍは１〜ｎの整数）の動作について説明する。   Next, the operation of the unit sample hold pulse generation circuit shown in FIG. 2 will be described with reference to the block diagrams of FIGS. 3 and 4 and the timing chart of FIG. Since the operations of the n unit sample hold pulse generation circuits 1511 to 151n are the same, the operation of the unit sample hold pulse generation circuit 151m (where m is an integer of 1 to n) will be described below.

図３（Ａ）は、単位サンプルホールドパルス生成回路１５１ｍにおいて、入力されるマーク・スペース切り替え信号Ｓ１ｍにより、立ち上がりエッジ生成回路１ｍＡのセレクタ１０３が、立ち上がりエッジレジスタ１０１ｍに設定された設定値を選択し、立ち下がりエッジ生成回路１ｍＢのセレクタ１０９が、Ｓ／Ｈパルス幅固定・可変切り替え信号Ｓ３ｍにより、加算器１０７の出力信号を選択した場合の回路構成を、ブロック図として示したものである。   FIG. 3A shows that in the unit sample hold pulse generation circuit 151m, the selector 103 of the rising edge generation circuit 1mA selects the set value set in the rising edge register 101m according to the input mark / space switching signal S1m. The circuit configuration when the selector 109 of the falling edge generation circuit 1mB selects the output signal of the adder 107 by the S / H pulse width fixed / variable switching signal S3m is shown as a block diagram.

カウンタ２のカウント値Ｃと、立ち上がりエッジレジスタ１０１ｍの出力を入力とする一致検出回路１１０は、２つの入力の値が一致したとき、ＨＩＧＨレベルの信号を出力し、一致検出回路１１０の出力をクロック入力端子ＣＫに受けるフリップフロップ１１２は、出力端子ｏｕｔｍから出力するＳ／ＨパルスＡをＬＯＷレベルからＨＩＧＨレベルとする。   The coincidence detection circuit 110, which receives the count value C of the counter 2 and the output of the rising edge register 101m as an input, outputs a HIGH level signal when the two input values coincide with each other, and outputs the output of the coincidence detection circuit 110 as a clock. The flip-flop 112 received at the input terminal CK changes the S / H pulse A output from the output terminal outm from the LOW level to the HIGH level.

カウンタ２のカウント値Ｃと、加算器１０７（立ち上がりエッジレジスタ１０１ｍの出力と立ち下がりエッジレジスタ１０６ｍの出力を加算した値を出力）を入力とする一致検出回路１１１は、２つの入力の値が一致したとき、ＨＩＧＨレベルの信号を出力し、一致検出回路１１１の出力をリセット端子Ｒに受けるフリップフロップ１１２は、リセットされ、Ｓ／ＨパルスＡをＬＯＷレベルとする。   The coincidence detection circuit 111 receiving the count value C of the counter 2 and the adder 107 (outputting a value obtained by adding the output of the rising edge register 101m and the output of the falling edge register 106m) as an input matches the values of the two inputs. Then, the flip-flop 112 that outputs a HIGH level signal and receives the output of the coincidence detection circuit 111 at the reset terminal R is reset, and the S / H pulse A is set to the LOW level.

したがって、単位サンプルホールドパルス生成回路１５１ｍの動作は、図５のＳ／ＨパルスＡに示したように、マーク記録期間開始時点ｔａから、立ち上がりエッジレジスタ１０１ｍに記憶された値（図５では、カウント値換算で３）だけ経過した時点にて、Ｓ／ＨパルスＡがＬＯＷレベルからＨＩＧＨレベルに立ち上がり、該立ち上がり時点から、立ち下がりエッジレジスタ１０６ｍに記憶された設定値（パルス幅に対応）だけ経過した時点（カウント値換算で１）で、Ｓ／ＨパルスＡがＨＩＧＨレベルからＬＯＷレベルに立ち下がる。このように、立ち上がりエッジレジスタ１０１ｍに記憶された設定値（位置情報）にしたがって、Ｓ／ＨパルスＡの立ち上がりエッジのタイミングが設定され、立ち下がりエッジレジスタ１０６ｍに記憶された設定値にしたがって、Ｓ／ＨパルスＡのパルス幅が設定される。立ち上がりエッジレジスタ１０１ｍと立ち下がりエッジレジスタ１０６ｍに記憶された設定値を可変に制御することにより、サンプリングＬＳＩ１および信号処理ＬＳＩ５が動作中においても、マーク内の任意のタイミングで、所望のパルス幅を有するＳ／ＨパルスＡを生成することが出来る。   Therefore, the operation of the unit sample hold pulse generation circuit 151m is the value stored in the rising edge register 101m from the start point ta of the mark recording period as shown by the S / H pulse A in FIG. When 3) elapses in terms of value, the S / H pulse A rises from the LOW level to the HIGH level, and the set value (corresponding to the pulse width) stored in the falling edge register 106m elapses from the rise time. At this point (1 in terms of count value), the S / H pulse A falls from the HIGH level to the LOW level. In this way, the timing of the rising edge of the S / H pulse A is set according to the setting value (position information) stored in the rising edge register 101m, and S according to the setting value stored in the falling edge register 106m. The pulse width of / H pulse A is set. By variably controlling the setting values stored in the rising edge register 101m and the falling edge register 106m, the sampling LSI 1 and the signal processing LSI 5 have a desired pulse width at an arbitrary timing within the mark. An S / H pulse A can be generated.

図３（Ｂ）は、図２の単位サンプルホールドパルス生成回路１５１ｍ（ただし、ｍは１〜ｎの整数）において、入力されるマーク・スペース切り替え信号Ｓ１ｍにより、立ち上がりエッジ生成回路１ｍＡのセレクタ１０３が、立ち上がりエッジレジスタ１０１ｍに設定された設定値を選択し、立ち下がりエッジ生成回路１ｍＢのセレクタ１０５がマークデータ（カウント値換算で６）を選択し、セレクタ１０９がＳ／Ｈパルス幅固定・可変切り替え信号Ｓ３ｍにより、減算器１０８の出力信号を選択した場合の構成をブロック図として示したものである。   FIG. 3B shows that the selector 103 of the rising edge generation circuit 1mA is activated by the mark / space switching signal S1m input in the unit sample / hold pulse generation circuit 151m (where m is an integer of 1 to n) in FIG. Then, the setting value set in the rising edge register 101m is selected, the selector 105 of the falling edge generation circuit 1mB selects the mark data (6 in terms of count value), and the selector 109 switches the S / H pulse width fixed and variable. The configuration when the output signal of the subtractor 108 is selected by the signal S3m is shown as a block diagram.

カウンタ２のカウント値Ｃと、立ち上がりエッジレジスタ１０１ｍの出力を入力する一致検出回路１１０は、２つの入力の値が一致したとき、ＨＩＧＨレベルの信号を出力し、一致検出回路１１０の出力をクロック入力端子ＣＫに受けるフリップフロップ１１２は、出力端子ｏｕｔｍから出力するＳ／ＨパルスＢをＬＯＷレベルからＨＩＧＨレベルとする。   The coincidence detection circuit 110 that inputs the count value C of the counter 2 and the output of the rising edge register 101m outputs a HIGH level signal when the two input values coincide with each other, and the output of the coincidence detection circuit 110 is input to the clock. The flip-flop 112 received at the terminal CK changes the S / H pulse B output from the output terminal outm from the LOW level to the HIGH level.

カウンタ２のカウント値Ｃと、減算器１０８（マークデータ（例えば６）から立ち下がりエッジレジスタ１０６ｍの出力（例えば２）を減算した値を出力）を入力する一致検出回路１１１は、２つの入力の値が一致したとき、ＨＩＧＨレベルの信号を出力し、一致検出回路１１１の出力をリセット端子Ｒに受けるフリップフロップ１１２は、リセットされ、Ｓ／ＨパルスＢをＬＯＷレベルとする。すなわち、単位サンプルホールドパルス生成回路１５１ｍの動作は、図５にＳ／ＨパルスＢとして示したように、マーク記録期間開始時点ｔａから、立ち上がりエッジレジスタ１０１ｍに記憶された設定値（図５では、カウント値換算で３）だけ経過した時点で、Ｓ／ＨパルスＢが立ち上がり、マーク記録期間終了時点ｔｂ（図５では、カウント値換算で６）から、立ち下がりエッジレジスタ１０６ｍに記憶された設定値（図５では、カウント値換算で２）を減算した位置（図５のカウント値４の終了時点）において、Ｓ／ＨパルスＢが立ち下がる。   The coincidence detection circuit 111 that inputs the count value C of the counter 2 and the subtracter 108 (outputs the value obtained by subtracting the output (eg, 2) of the falling edge register 106m from the mark data (eg, 6)) is input to the two inputs. When the values coincide, the flip-flop 112 that outputs a HIGH level signal and receives the output of the coincidence detection circuit 111 at the reset terminal R is reset to set the S / H pulse B to the LOW level. That is, the operation of the unit sample / hold pulse generation circuit 151m is performed as shown in FIG. 5 as the S / H pulse B from the mark recording period start time ta to the set value stored in the rising edge register 101m (in FIG. The S / H pulse B rises when the count value conversion 3) has elapsed, and the set value stored in the falling edge register 106m from the mark recording period end time tb (6 in the count value conversion in FIG. 5). The S / H pulse B falls at a position (at the end of the count value 4 in FIG. 5) where (2 in the count value conversion in FIG. 5) is subtracted.

また、図４（Ａ）は、単位サンプルホールドパルス生成回路１５１ｍにおいて、マーク・スペース切り替え信号Ｓ１ｍにより、立ち上がりエッジ生成回路１ｍＡのセレクタ１０３が加算器１０２の出力信号（マークデータ＋立ち上がりエッジの位置）を選択し、立ち下がりエッジ生成回路１ｍＢのセレクタ１０９が、Ｓ／Ｈパルス幅固定・可変切り替え信号Ｓ３ｍにより、加算器１０７の出力信号を選択した場合の構成を、ブロック図として示したものである。   FIG. 4A shows the output signal of the adder 102 (mark data + rising edge position) in response to the mark / space switching signal S1m in the unit sample / hold pulse generating circuit 151m. Is shown as a block diagram when the selector 109 of the falling edge generation circuit 1mB selects the output signal of the adder 107 by the S / H pulse width fixed / variable switching signal S3m. .

カウンタ２のカウント値Ｃと、加算器１０２の出力（マークデータ＋立ち上がりエッジの位置）を入力とする一致検出回路１１０は、２つの入力の値が一致したとき、ＨＩＧＨレベルの信号を出力し、一致検出回路１１０の出力をクロック入力端子ＣＫに受けるフリップフロップ１１２は、出力端子ｏｕｔｍのＳ／ＨパルスＣをＬＯＷレベルからＨＩＧＨレベルとする。   The coincidence detection circuit 110 that receives the count value C of the counter 2 and the output of the adder 102 (mark data + rising edge position) outputs a HIGH level signal when the values of the two inputs coincide. The flip-flop 112 that receives the output of the coincidence detection circuit 110 at the clock input terminal CK changes the S / H pulse C at the output terminal outm from the LOW level to the HIGH level.

カウンタ２のカウント値Ｃと、加算器１０７（加算器１０２の出力と立ち下がりエッジレジスタ１０６ｍの出力を加算した値を出力）を入力する一致検出回路１１１は、２つの入力の値が一致したとき、ＨＩＧＨレベルの信号を出力し、一致検出回路１１１の出力をリセット端子Ｒに受けるフリップフロップ１１２は、リセットされ、出力端子ｏｕｔｍのＳ／ＨパルスＣをＬＯＷレベルとする。すなわち、単位サンプルホールドパルス生成回路１５１ｍの動作は、図５にＳ／ＨパルスＣとして示したように、マーク記録期間終了時点（スペース記録期間開始時点）ｔｂから、立ち上がりエッジレジスタ１０１ｍに記憶された設定値（図５では、カウント値換算で２）だけ経過した時点（図５のカウント値８）で、Ｓ／ＨパルスＣが立ち上がり、立ち下がりエッジレジスタ１０６ｍに記憶された設定値（図５では、カウント値換算で１）だけ経過した時刻（図５では、カウント値９と１０の境界）でＳ／ＨパルスＣが立ち下がるように動作する。   The coincidence detection circuit 111 that inputs the count value C of the counter 2 and the adder 107 (outputs a value obtained by adding the output of the adder 102 and the output of the falling edge register 106m) is input when the values of the two inputs coincide with each other. The flip-flop 112 that outputs a HIGH level signal and receives the output of the coincidence detection circuit 111 at the reset terminal R is reset to set the S / H pulse C at the output terminal outm to the LOW level. That is, the operation of the unit sample hold pulse generation circuit 151m is stored in the rising edge register 101m from the end of the mark recording period (space recording period start time) tb, as shown as the S / H pulse C in FIG. When the set value (2 in FIG. 5 is converted to the count value) has elapsed (count value 8 in FIG. 5), the S / H pulse C rises and the set value (in FIG. 5) stored in the falling edge register 106m. The operation is performed so that the S / H pulse C falls at the time (1) in the count value conversion (the boundary between the count values 9 and 10 in FIG. 5).

このように、スペース記録期間開始時点（マーク記録期間終了時点）ｔｂから、立ち上がりエッジレジスタ１０１ｍに記憶された設定値分、Ｓ／ＨパルスＣの立ち上がりエッジのタイミングを設定し、立ち下がりエッジレジスタ１０６ｍに記憶された設定値にしたがってＳ／ＨパルスＣのパルス幅を設定している。立ち上がりエッジレジスタ１０１ｍと立ち下がりエッジレジスタ１０６ｍに記憶された設定値を可変制御することにより、スペース内において、任意の開始タイミング、任意のパルス幅を有するＳ／ＨパルスＣを生成することが出来る。なお、サンプリングＬＳＩ１および信号処理ＬＳＩ５が動作中においても、立ち上がりエッジレジスタ１０１ｍと立ち下がりエッジレジスタ１０６ｍに記憶された設定値を可変させるようにしてもよい。   In this manner, the rising edge timing of the S / H pulse C is set by the set value stored in the rising edge register 101m from the start time (mark recording period end time) tb of the space recording period, and the falling edge register 106m is set. The pulse width of the S / H pulse C is set in accordance with the set value stored in. By variably controlling the set values stored in the rising edge register 101m and the falling edge register 106m, an S / H pulse C having an arbitrary start timing and an arbitrary pulse width can be generated in the space. Note that the setting values stored in the rising edge register 101m and the falling edge register 106m may be varied even while the sampling LSI 1 and the signal processing LSI 5 are operating.

図４（Ｂ）は、単位サンプルホールドパルス生成回路１５１ｍにおいてマーク・スペース切り替え信号Ｓ１ｍにより、セレクタ１０３が加算器１０２の出力信号を選択し、セレクタ１０５が加算器１０４の出力信号を選択し、セレクタ１０９がＳ／Ｈパルス幅固定・可変切り替え信号Ｓ３ｍにより、減算器１０８の出力信号を選択した場合の構成をブロック図にて示した図である。   FIG. 4B shows that the selector 103 selects the output signal of the adder 102 and the selector 105 selects the output signal of the adder 104 in accordance with the mark / space switching signal S1m in the unit sample hold pulse generation circuit 151m. FIG. 10 is a block diagram showing a configuration in which 109 is the output signal of the subtractor 108 selected by the S / H pulse width fixed / variable switching signal S3m.

カウンタ２のカウント値Ｃと、加算器１０２の出力（マークデータ＋立ち上がりエッジの位置）を入力とする一致検出回路１１０は、２つの入力の値が一致したとき、ＨＩＧＨレベルの信号を出力し、一致検出回路１１０の出力をクロック入力端子ＣＫに受けるフリップフロップ１１２は、出力端子ｏｕｔｍのＳ／ＨパルスＤを、ＬＯＷレベルからＨＩＧＨレベルとする。   The coincidence detection circuit 110 that receives the count value C of the counter 2 and the output of the adder 102 (mark data + rising edge position) outputs a HIGH level signal when the values of the two inputs coincide. The flip-flop 112 that receives the output of the coincidence detection circuit 110 at the clock input terminal CK changes the S / H pulse D of the output terminal outm from the LOW level to the HIGH level.

カウンタ２のカウント値Ｃと、減算器１０８（加算器１０４の出力から立ち下がりエッジレジスタ１０６ｍの出力を減算した値を出力）を入力する一致検出回路１１１は、２つの入力の値が一致したとき、ＨＩＧＨレベルの信号を出力し、一致検出回路１１１の出力をリセット端子Ｒに受けるフリップフロップ１１２は、リセットされ、出力端子ｏｕｔｍのＳ／ＨパルスＤをＬＯＷレベルとする。   The coincidence detection circuit 111 that inputs the count value C of the counter 2 and the subtracter 108 (outputs the value obtained by subtracting the output of the falling edge register 106m from the output of the adder 104) is when the values of the two inputs match. The flip-flop 112 that outputs a HIGH level signal and receives the output of the coincidence detection circuit 111 at the reset terminal R is reset to set the S / H pulse D at the output terminal outm to the LOW level.

単位サンプルホールドパルス生成回路１５１ｍの動作は、図５にＳ／ＨパルスＤとして示したように、マーク記録期間終了時点（スペース記録期間開始時点）ｔｂから、立ち上がりエッジレジスタ１０１ｍに記憶された設定値（図５では、カウント値換算で２）だけ経過した時刻（図５では、カウント値８）で、Ｓ／ＨパルスＤが立ち上がり、スペース終了時点ｔｃ（カウント値１１）から立ち下がりエッジレジスタ１０６ｍに記憶された設定値（図５では、カウント値換算で２）減算した位置（図５のカウント値＝９）で、Ｓ／ＨパルスＢが立ち下がるように動作する。   The unit sample hold pulse generation circuit 151m operates as shown in FIG. 5 as the S / H pulse D from the end of the mark recording period (start of the space recording period) tb to the set value stored in the rising edge register 101m. The S / H pulse D rises at the time (2 in FIG. 5 in terms of the count value) (count value 8 in FIG. 5) and rises to the falling edge register 106m from the space end time tc (count value 11). It operates so that the S / H pulse B falls at the position (count value = 9 in FIG. 5) obtained by subtracting the stored set value (in FIG. 5, 2 in terms of count value).

上記したように、各単位サンプルホールドパルス生成回路１５１１〜１５１ｎは、立ち上がりエッジレジスタ１０１ｍに記憶された設定値と立ち下がりエッジレジスタ１０６ｍに記憶された設定値により、Ｓ／ＨパルスＡ〜Ｄの立ち上がりタイミングと立ち下がりタイミングとを、独立して任意に制御することが出来る。これにより、出力端子ｏｕｔ１〜ｏｕｔｎから、マーク内、及びスペース内において任意の位置及び幅のＳ／Ｈパルスを出力することが出来る。   As described above, each of the unit sample hold pulse generation circuits 1511 to 151n uses the set value stored in the rising edge register 101m and the set value stored in the falling edge register 106m to rise the S / H pulses A to D. The timing and the falling timing can be arbitrarily controlled independently. As a result, S / H pulses having arbitrary positions and widths can be output from the output terminals out1 to outn in the mark and in the space.

上記の説明において、図２のカウンタ２は、図５に示すように、マーク記録期間開始時点ｔａからカウントアップ動作を行い、次のマーク記録期間開始時点ｔｃでカウント値はオートクリアされ、再度カウントアップ動作を開始する。図５に示した例では、時点ｔａ〜ｔｃ期間のマーク記録期間が６（マークデータＳｍａｒｋ＝６）、スペース記録期間が５（スペースデータＳｓｐ＝５）であり、カウンタ２のカウント最大値は、６＋５＝１１とされる。マーク記録開始時点ｔａから不図示のクロック信号（周期Ｔ）に基づき、カウンタ２は１から順にカウントアップして行き、１１までカウントアップすると、時点ｔｃで再び１にリセットされ、１からカウントアップを実行する。時点ｔｃからは、マーク記録期間（マーク長）が７、スペース記録期間（スペース長）が３であり、カウンタ２のカウント最大値は７＋３＝１０とされ、カウンタ２は１から順に１０までカウントアップすると、１にリセットされる動作を行う。   In the above description, as shown in FIG. 5, the counter 2 in FIG. 2 performs a count-up operation from the mark recording period start time ta, the count value is automatically cleared at the next mark recording period start time tc, and is counted again. Start up operation. In the example shown in FIG. 5, the mark recording period between the time points ta to tc is 6 (mark data Mark = 6), the space recording period is 5 (space data Ssp = 5), and the maximum count value of the counter 2 is 6 + 5 = 11. The counter 2 counts up sequentially from 1 based on a clock signal (period T) (not shown) from the mark recording start time ta, and when it counts up to 11, it is reset to 1 again at time tc and counts up from 1. Execute. From the time tc, the mark recording period (mark length) is 7, the space recording period (space length) is 3, the maximum count value of the counter 2 is 7 + 3 = 10, and the counter 2 counts up from 1 to 10 in order. Then, the operation reset to 1 is performed.

なお、加算器１０４は立ち下がりエッジ生成回路１１Ｂの構成要素として説明したが、加算器１０４を、立ち下がりエッジ生成回路１１Ｂの前段の回路とし、立ち下がりエッジ生成回路１１Ｂを他の立ち下がりエッジ生成回路１２Ｂ〜１ｎＢと同一の加算器１０４を含まない回路構成としても良い。   Although the adder 104 has been described as a component of the falling edge generation circuit 11B, the adder 104 is a circuit preceding the falling edge generation circuit 11B, and the falling edge generation circuit 11B is used to generate other falling edges. A circuit configuration that does not include the same adder 104 as the circuits 12B to 1nB may be employed.

図６を参照して、図１のサンプルホールドパルス生成回路１５において、マーク長またはスペース長が長くなった場合のＳ／ＨパルスＢとＳ／ＨパルスＤについて以下に説明する。図６（Ａ）は、マーク長またはスペース長が比較的短い場合のＳ／ＨパルスＢとＳ／ＨパルスＤのそれぞれの信号波形を示し、図６（Ｂ）は、マーク長またはスペース長が比較的長い場合のＳ／ＨパルスＢ’とＳ／ＨパルスＤ’のそれぞれの信号波形を示している。   With reference to FIG. 6, the S / H pulse B and the S / H pulse D when the mark length or the space length is increased in the sample hold pulse generation circuit 15 of FIG. 1 will be described below. 6A shows signal waveforms of the S / H pulse B and the S / H pulse D when the mark length or the space length is relatively short, and FIG. 6B shows the mark length or the space length. The signal waveforms of the S / H pulse B ′ and S / H pulse D ′ in the case of a relatively long time are shown.

Ｓ／Ｈパルス幅Ｂ、Ｂ’は、マーク記録開始時点からの時間ｔ１１と、マーク終了時点からの時間ｔ１２，ｔ１２’とによりそれぞれ規定されている。   The S / H pulse widths B and B 'are defined by a time t11 from the mark recording start time and a time t12 and t12' from the mark end time, respectively.

Ｓ／Ｈパルス幅Ｄ、Ｄ’は、スペース開始時点（マーク終了時点）からの時間ｔ２１と、スペース終了時点からの時間ｔ２２、ｔ２２’とにより規定されている。   The S / H pulse widths D and D 'are defined by a time t21 from the space start time (mark end time) and times t22 and t22' from the space end time.

従来のＳ／Ｈパルス回路の場合、図９（Ｂ）に示したように、マーク長またはスペース長が長くなると、Ｓ／Ｈパルス１、Ｓ／Ｈパルス２は、マークまたはスペースの前方に固定幅のパルスとして生成される。   In the case of the conventional S / H pulse circuit, as shown in FIG. 9B, when the mark length or the space length becomes longer, the S / H pulse 1 and the S / H pulse 2 are fixed in front of the mark or space. Generated as a pulse of width.

これに対して、本実施例によれば、サンプルホールドパルス生成回路１５において、図６（Ｂ）に示すように、マーク長またはスペース長が長くなった場合でも、Ｓ／ＨパルスＢ’、Ｓ／ＨパルスＤ’は、マーク記録期間、スペース記録期間の全期間に亘って、位置及び幅が可変とされるパルスとして生成される。これにより、サンプルホールド回路はマーク領域、スペース領域の任意のタイミングにおける反射信号をサンプリングすることができる。   On the other hand, according to the present embodiment, in the sample and hold pulse generation circuit 15, as shown in FIG. 6B, even when the mark length or the space length becomes long, the S / H pulses B ′ and S The / H pulse D ′ is generated as a pulse whose position and width are variable throughout the mark recording period and the space recording period. Thereby, the sample hold circuit can sample the reflected signal at an arbitrary timing in the mark area and the space area.

なお、図５に示す例では、Ｓ／Ｈパルスの立ち上がりと立ち下がりのタイミングは、単に、簡単のため、１Ｔ周期のクロック信号（カウンタ２のカウントアップ動作）のエッジに対応して、設定されているが、Ｓ／Ｈパルスの立ち上がりと立ち下がりのタイミングは、遅延同期ループ（ＤＬＬ）回路等により、１Ｔ以内の分解能で、タイミング制御を行ってもよいことは勿論である。   In the example shown in FIG. 5, the rise and fall timings of the S / H pulse are set corresponding to the edge of the 1T cycle clock signal (counter 2 count-up operation) for simplicity. However, as a matter of course, the timing of the rise and fall of the S / H pulse may be controlled with a resolution within 1T by a delay locked loop (DLL) circuit or the like.

以上、本発明を上記実施例に即して説明したが、本発明は上記実施例の構成にのみ限定されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。   Although the present invention has been described with reference to the above-described embodiments, the present invention is not limited to the configurations of the above-described embodiments, and various modifications that can be made by those skilled in the art within the scope of the present invention. Of course, including modifications.

本発明の一実施例の構成を示す図である。It is a figure which shows the structure of one Example of this invention. 本発明の一実施例のサンプルホールドパルス生成回路の構成の一例を示す図である。It is a figure which shows an example of a structure of the sample hold pulse generation circuit of one Example of this invention. （Ａ）、（Ｂ）は、本発明の一実施例のサンプルホールドパルス生成回路の動作モードを説明するための図である。(A), (B) is a figure for demonstrating the operation mode of the sample hold pulse generation circuit of one Example of this invention. （Ａ）、（Ｂ）は、本発明の一実施例のサンプルホールドパルス生成回路の動作モードを説明するための図である。(A), (B) is a figure for demonstrating the operation mode of the sample hold pulse generation circuit of one Example of this invention. 本発明の一実施例の動作を説明するためのタイミング図である。It is a timing diagram for demonstrating operation | movement of one Example of this invention. （Ａ）、（Ｂ）は、本発明の一実施例の動作を説明するためのタイミング図である。(A), (B) is a timing diagram for demonstrating operation | movement of one Example of this invention. 特許文献１の構成を示す図である。It is a figure which shows the structure of patent document 1. FIG. 従来の光ディスク駆動装置の典型的な構成の一例を示す図である。It is a figure which shows an example of the typical structure of the conventional optical disk drive device. （Ａ）、（Ｂ）は、従来のサンプルホールドパルス生成回路の動作を説明するためのタイミング図である。(A), (B) is a timing diagram for demonstrating operation | movement of the conventional sample hold pulse generation circuit. （Ａ）、（Ｂ）は、サンプルホールド回路の構成とＳ／Ｈパルスの波形をそれぞれ示す図である。(A), (B) is a figure which shows the structure of a sample hold circuit, and the waveform of a S / H pulse, respectively.

符号の説明Explanation of symbols

１，１’ サンプリングＬＳＩ
２ カウンタ
５ 信号処理ＬＳＩ
１１Ａ〜１ｎＡ 立ち上がりエッジ生成回路
１１Ｂ〜１ｎＢ 立ち下がりエッジ生成回路
１５ サンプルホールド（Ｓ／Ｈ）パルス生成回路
５１〜５４ 入力端子
５１’〜５４’ 出力端子
５５ Ｓ／Ｈパルス生成回路
１０２、１０４、１０７ 加算器
１０３、１０５、１０９ セレクタ
１０８ 減算器
１１０、１１１ 一致検出回路
１１２ フリップフロップ
２０１ 光ディスク
２０２ スピンドルモータ
２０３ 光ピックアップ
２０４ ＨＦアンプ
２０５ サンプルホールド回路
２０６ サンプリングパルス発生回路
２０７ 比較回路
２０７ａ，２０７ｂ 差動アンプ（コンパレータ）
２０７ｃ スイッチ
２０８ ローパスフィルタ
２０９ ゲイン調整回路
２１０ リミッタ
２１１ ＡＬＰＣ
２１２ 記録手段
２１３ ディスクＩＤ識別手段
２１４ サンプリングパルス幅情報ＲＯＭ
２１５ サンプリングパルス位置情報ＲＯＭ
１０１１〜１０１ｎ 立ち上がりエッジレジスタ
１０６１〜１０６ｎ 立ち下がりエッジレジスタ
１５１１〜１５１ｎ 単位サンプルホールドパルス生成回路
Ｌ１〜Ｌ４、ｌ１〜ｌ４ 配線
ｏｕｔ１〜ｏｕｔ４ 出力端子
Ｓ１１〜Ｓ１ｎ マーク・スペース切替信号
Ｓ３１〜Ｓ３ｎ サンプルホールドパルス幅固定・可変切替信号
Ｓ／Ｈ１〜Ｓ／Ｈ４ サンプルホールドパルス
Ｓｍａｒｋ マークデータ
Ｓｓｐ スペースデータ




1,1 'sampling LSI
2 Counter 5 Signal processing LSI
11A to 1nA Rising edge generation circuit 11B to 1nB Falling edge generation circuit 15 Sample hold (S / H) pulse generation circuit 51 to 54 Input terminal 51 'to 54' Output terminal 55 S / H pulse generation circuit 102, 104, 107 Adder 103, 105, 109 Selector 108 Subtractor 110, 111 Match detection circuit 112 Flip flop 201 Optical disk 202 Spindle motor 203 Optical pickup 204 HF amplifier 205 Sample hold circuit 206 Sampling pulse generation circuit 207 Comparison circuit 207a, 207b Differential amplifier ( comparator)
207c Switch 208 Low-pass filter 209 Gain adjustment circuit 210 Limiter 211 ALPC
212 Recording means 213 Disc ID identification means 214 Sampling pulse width information ROM
215 Sampling pulse position information ROM
1011 to 101n Rising edge register 1061 to 106n Falling edge register 1511 to 151n Unit sample hold pulse generation circuit L1 to L4, l1 to l4 Wiring out1 to out4 Output terminals S11 to S1n Mark / space switching signal S31 to S3n Sample hold pulse width Fixed / variable switching signal S / H1 to S / H4 Sample hold pulse Smark Mark data Ssp Space data

Claims (18)

計時手段と、
前記計時手段による計時結果に基づき、第１の基準時点から、第１の時間経過した時点にて、第１のエッジを有する第１の信号を生成する第１のエッジ生成手段と、
前記計時手段による計時結果に基づき、前記第１のエッジの時点に第２の時間を加算した時点、又は、前記第１の基準時点に後続する第２の基準時点から第２の時間減算した時点にて、第２のエッジを有する第２の信号を生成する第２のエッジ生成手段と、
前記第１及び第２の信号を入力し前記第１のエッジ及び第２のエッジをそれぞれ前縁及び後縁とするパルス信号を生成するパルス生成手段と、
を含む単位回路を、パルス信号を出力する出力端子に対応して備えている、ことを特徴とするパルス信号生成回路。 Timekeeping means,
First edge generation means for generating a first signal having a first edge when a first time elapses from a first reference time point based on a time measurement result by the time measurement means;
A time when a second time is added to the time of the first edge, or a time when a second time is subtracted from a second reference time subsequent to the first reference time based on the time measurement result by the time measuring means. And second edge generating means for generating a second signal having a second edge;
Pulse generating means for inputting the first and second signals and generating a pulse signal having the first edge and the second edge as a leading edge and a trailing edge, respectively;
A pulse signal generation circuit comprising: a unit circuit including an output terminal for outputting a pulse signal. 複数の前記出力端子を備え、前記単位回路を複数の前記出力端子に対応して複数備え、
複数の前記出力端子からそれぞれ出力される複数のパルス信号が、複数のサンプルホールド回路にサンプルホールドパルス信号として供給される、ことを特徴とする請求項１記載のパルス信号生成回路。 A plurality of the output terminals, a plurality of the unit circuits corresponding to the plurality of the output terminals,
The pulse signal generation circuit according to claim 1, wherein a plurality of pulse signals respectively output from the plurality of output terminals are supplied to the plurality of sample hold circuits as sample hold pulse signals. 請求項１記載のパルス信号生成回路を備え、前記パルス信号生成回路は、複数の前記出力端子を有し、前記単位回路を複数の前記出力端子に対応して複数備え、
前記パルス信号生成回路の複数の出力端子から出力されるパルス信号をサンプルホールドパルス信号としてそれぞれ入力する複数のサンプルホールド回路をさらに備えた情報記録／再生装置であって、
前記第１の基準時点と前記第２の基準時点を、選択制御信号に基づき、マーク記録期間開始時点とマーク記録期間終了時点とするか、あるいは、スペース記録期間開始時点とスペース記録期間終了時点とするか切替制御する手段を備えている、ことを特徴とする情報記録／再生装置。 The pulse signal generation circuit according to claim 1, wherein the pulse signal generation circuit includes a plurality of the output terminals, and includes a plurality of the unit circuits corresponding to the plurality of output terminals,
An information recording / reproducing apparatus further comprising a plurality of sample hold circuits that respectively input pulse signals output from a plurality of output terminals of the pulse signal generation circuit as sample hold pulse signals,
Based on the selection control signal, the first reference time and the second reference time are set as a mark recording period start time and a mark recording period end time, or a space recording period start time and a space recording period end time An information recording / reproducing apparatus comprising means for controlling whether to switch. 複数のサンプルホールドパルス信号に関して、
基準時点からのパルス開始位置を規定する情報と、
前記パルス開始位置からのパルス幅を規定する情報、又は、前記サンプルホールドパルス信号に後続する次の基準時点を基準として前記次の基準時点よりも前方に位置するパルス終了位置を規定する情報と、
を、前記複数のサンプルホールドパルス信号のそれぞれについて記憶する記憶部と、
前記記憶部に記憶された情報に基づき、複数のサンプルホールドパルス信号を生成し、生成した複数のサンプルホールドパルス信号を複数の出力端子から複数のサンプルホールド回路の入力端子にそれぞれ供給する回路と、
を備えている、ことを特徴とするサンプルホールドパルス信号生成回路。 For multiple sample and hold pulse signals,
Information defining the pulse start position from the reference time point,
Information defining the pulse width from the pulse start position, or information defining the pulse end position located ahead of the next reference time with reference to the next reference time following the sample hold pulse signal,
A storage unit for storing each of the plurality of sample hold pulse signals;
Based on the information stored in the storage unit, a plurality of sample hold pulse signals are generated, and a plurality of generated sample hold pulse signals are respectively supplied from a plurality of output terminals to a plurality of sample hold circuit input terminals,
A sample-and-hold pulse signal generation circuit comprising: 前記複数のサンプルホールド回路の入力端子群の一端から他端までの複数のサンプルホールドパルス信号の配列の順序と、前記サンプルホールドパルス生成回路の出力端子群の一端から他端までの複数のサンプルホールドパルス信号の配列の順序とが実質的に同一とされる、ことを特徴とする請求項４記載のサンプルホールドパルス信号生成回路。   The sequence of the plurality of sample hold pulse signals from one end to the other end of the input terminal group of the plurality of sample hold circuits, and the plurality of sample hold from one end to the other end of the output terminal group of the sample hold pulse generation circuit 5. The sample and hold pulse signal generation circuit according to claim 4, wherein the order of arrangement of the pulse signals is substantially the same. 複数の出力端子を備え、前記複数の出力端子から複数のサンプルホールドパルス信号を複数のサンプルホールド回路にそれぞれ供給するサンプルホールドパルス生成回路であって、
第１の期間の開始時点からカウント動作し、前記第１の期間と第２の期間を加算した期間分カウントするとカウント値をクリアし次の第１の期間の開始時点からカウント動作するカウンタと、
第１の時間情報と第２の時間情報を記憶した記憶手段と、
前記第１の時間情報と前記第２の時間情報とを加算する加算器と、
前記カウンタのカウント値と、前記第１の時間情報とが一致するか否か検出する第１の一致検出回路と、
前記カウンタのカウント値と、前記加算器の出力とが一致するか否か検出する第２の一致検出回路と、
前記第１の一致検出回路で一致が検出されたことに応答して、パルスの前縁を生成し、前記第２の一致検出回路で一致が検出されたことに応答して、前記パルスの後縁を生成することで、サンプルホールドパルス信号を生成出力するパルス生成回路と、
を有する単位回路を、前記複数の出力端子に対応して複数備えている、ことを特徴とするサンプルホールドパルス信号生成回路。 A sample hold pulse generation circuit comprising a plurality of output terminals and supplying a plurality of sample hold pulse signals to the plurality of sample hold circuits from the plurality of output terminals,
A counter that starts counting from the start of the first period, clears the count value when counting for the period obtained by adding the first period and the second period, and counts from the start of the next first period;
Storage means for storing the first time information and the second time information;
An adder for adding the first time information and the second time information;
A first coincidence detection circuit for detecting whether or not the count value of the counter matches the first time information;
A second coincidence detection circuit for detecting whether or not the count value of the counter matches the output of the adder;
In response to a match detected by the first match detection circuit, a leading edge of the pulse is generated, and in response to a match detected by the second match detection circuit, after the pulse A pulse generation circuit that generates and outputs a sample hold pulse signal by generating an edge; and
A sample-and-hold pulse signal generation circuit, comprising: a plurality of unit circuits corresponding to the plurality of output terminals. 複数の出力端子を備え、前記複数の出力端子から複数のサンプルホールドパルス信号を複数のサンプルホールド回路に供給するサンプルホールドパルス生成回路であって、
第１の期間の開始時点からカウント動作し、前記第１の期間と第２の期間とを加算した期間分カウントするとカウント値をクリアし次の第１の期間の開始時点からカウント動作するカウンタと、
第１の時間情報と第２の時間情報を記憶した記憶手段と、
前記第１の期間の長さ情報と前記第２の時間情報を入力し、前記第１の期間の長さ情報から前記第２の時間情報を差し引く減算器と、
前記カウンタのカウント値と、前記第１の時間情報とが一致するか否か検出する第１の一致検出回路と、
前記カウンタのカウント値と、前記減算器の出力とが一致するか否か検出する第２の一致検出回路と、
前記第１の一致検出回路で一致が検出されたことに応答して、パルスの前縁を生成し、前記第２の一致検出回路で一致が検出されたことに応答して、前記パルスの後縁を生成することで、サンプルホールドパルス信号を生成出力するパルス生成回路と、
を有する単位回路を、前記複数の出力端子に対応して複数備えている、ことを特徴とするサンプルホールドパルス信号生成回路。 A sample hold pulse generation circuit comprising a plurality of output terminals and supplying a plurality of sample hold pulse signals from the plurality of output terminals to a plurality of sample hold circuits;
A counter that counts from the start time of the first period, clears the count value when counting for the period obtained by adding the first period and the second period, and performs a count operation from the start time of the next first period; ,
Storage means for storing the first time information and the second time information;
A subtractor that inputs the length information of the first period and the second time information and subtracts the second time information from the length information of the first period;
A first coincidence detection circuit for detecting whether or not the count value of the counter matches the first time information;
A second coincidence detection circuit that detects whether or not the count value of the counter matches the output of the subtractor;
In response to a match detected by the first match detection circuit, a leading edge of the pulse is generated, and in response to a match detected by the second match detection circuit, after the pulse A pulse generation circuit that generates and outputs a sample hold pulse signal by generating an edge; and
A sample-and-hold pulse signal generation circuit, comprising: a plurality of unit circuits corresponding to the plurality of output terminals. 複数の出力端子を備え、前記複数の出力端子から複数のサンプルホールドパルス信号を複数のサンプルホールド回路に供給するサンプルホールドパルス生成回路であって、
第１の期間の開始時点からカウント動作し、前記第１の期間と第２の期間を加算した期間分カウントするとカウント値をクリアし次の第１の期間の開始時点からカウント動作するカウンタと、
第１の時間情報と第２の時間情報を記憶した記憶手段と、
前記第１の期間の長さ情報を入力し、前記第１の期間の長さ情報と前記第１の時間情報とを加算する第１の加算器と、
前記第１の加算器の出力と前記第２の時間情報とを加算する第２の加算器と、
前記カウンタのカウント値と、前記第１の加算器の出力とが一致するか否か検出する第１の一致検出回路と、
前記カウンタのカウント値と、前記第２の加算器の出力とが一致するか否か検出する第２の一致検出回路と、
前記第１の一致検出回路で一致が検出されたことに応答して、パルスの前縁を生成し、前記第２の一致検出回路で一致が検出されたことに応答して、前記パルスの後縁を生成することで、サンプルホールドパルス信号を生成出力するパルス生成回路と、
を有する単位回路を、前記複数の出力端子に対応して複数備えている、ことを特徴とするサンプルホールドパルス信号生成回路。 A sample hold pulse generation circuit comprising a plurality of output terminals and supplying a plurality of sample hold pulse signals from the plurality of output terminals to a plurality of sample hold circuits;
A counter that starts counting from the start of the first period, clears the count value when counting for the period obtained by adding the first period and the second period, and counts from the start of the next first period;
Storage means for storing the first time information and the second time information;
A first adder that inputs the length information of the first period and adds the length information of the first period and the first time information;
A second adder for adding the output of the first adder and the second time information;
A first coincidence detection circuit that detects whether or not the count value of the counter matches the output of the first adder;
A second coincidence detection circuit for detecting whether or not the count value of the counter coincides with the output of the second adder;
In response to a match detected by the first match detection circuit, a leading edge of the pulse is generated, and in response to a match detected by the second match detection circuit, after the pulse A pulse generation circuit that generates and outputs a sample hold pulse signal by generating an edge; and
A sample-and-hold pulse signal generation circuit, comprising: a plurality of unit circuits corresponding to the plurality of output terminals. 複数の出力端子を備え、前記複数の出力端子から複数のサンプルホールドパルス信号を複数のサンプルホールド回路に供給するサンプルホールドパルス生成回路であって、
第１の期間の開始時点からカウント動作し、前記第１の期間と第２の期間を加算した期間分カウントするとカウント値をクリアし次の第１の期間の開始時点からカウント動作するカウンタと、
第１の時間情報と第２の時間情報を記憶した記憶手段と、
第１の期間の長さ情報を入力し、前記第１の期間の長さ情報と前記第１の時間情報とを加算する第１の加算器と、
前記第１の期間の長さ情報と前記第２の期間の長さ情報とを入力して加算する第２の加算器と、
前記第２の加算器の出力から前記第２の時間情報を減算する減算器と、
前記カウンタのカウント値と、前記第１の加算器の出力とが一致するか否か検出する第１の一致検出回路と、
前記カウンタのカウント値と、前記減算器の出力とが一致するか否か検出する第２の一致検出回路と、
前記第１の一致検出回路で一致が検出されたことに応答して、パルスの前縁を生成し、前記第２の一致検出回路で一致が検出されたことに応答して、前記パルスの後縁を生成することで、サンプルホールドパルス信号を生成出力するパルス生成回路と、
を有する単位回路を、前記複数の出力端子に対応して複数備えている、ことを特徴とするサンプルホールドパルス信号生成回路。 A sample hold pulse generation circuit comprising a plurality of output terminals and supplying a plurality of sample hold pulse signals from the plurality of output terminals to a plurality of sample hold circuits;
A counter that starts counting from the start of the first period, clears the count value when counting for the period obtained by adding the first period and the second period, and counts from the start of the next first period;
Storage means for storing the first time information and the second time information;
A first adder that inputs length information of the first period and adds the length information of the first period and the first time information;
A second adder for inputting and adding the length information of the first period and the length information of the second period;
A subtractor for subtracting the second time information from the output of the second adder;
A first coincidence detection circuit that detects whether or not the count value of the counter matches the output of the first adder;
A second coincidence detection circuit that detects whether or not the count value of the counter matches the output of the subtractor;
In response to a match detected by the first match detection circuit, a leading edge of the pulse is generated, and in response to a match detected by the second match detection circuit, after the pulse A pulse generation circuit that generates and outputs a sample hold pulse signal by generating an edge; and
A sample-and-hold pulse signal generation circuit, comprising: a plurality of unit circuits corresponding to the plurality of output terminals. 前記第１の期間が、マーク記録期間であり、
前記第２の期間が、スペース記録期間である、ことを特徴とする請求項６乃至９のいずれか一に記載のサンプルホールドパルス信号生成回路。 The first period is a mark recording period;
The sample-and-hold pulse signal generation circuit according to any one of claims 6 to 9, wherein the second period is a space recording period. マーク記録期間開始時点からカウント動作し、マーク記録期間にスペース記録期間を加算した期間分カウントするとカウント値をクリアして次のマーク記録期間開始時点からカウント動作するカウンタと、
第１の時間情報と第２の時間情報を記憶した記憶手段と、
入力されたマーク記録期間の長さ情報と前記第１の時間情報とを加算する第１の加算器と、
入力されたマーク・スペース切替信号に基づき、前記第１の時間情報又は前記第１の加算器の出力を選択する第１の選択回路と、
前記マーク記録期間の長さ情報とスペース記録期間の長さ情報とを加算する第２の加算器と、
前記マーク記録期間の長さ情報と、前記第２の加算器での加算結果とを入力し、入力された前記マーク・スペース切替信号に基づき、一方を出力する第２の選択回路と、
前記第１の選択回路の出力と、前記第２の時間情報とを加算する第３の加算器と、
前記第２の選択回路の出力から前記第２の時間情報を減算する減算器と、
前記第３の加算器の出力と前記減算器の出力とを入力し、入力されたサンプルホールドパルス幅固定可変切替信号に基づき、前記第３の加算器の出力と前記減算器の出力との一方を選択して出力する第３の選択回路と、
前記カウンタのカウント値と前記第１の選択回路の出力とが一致するか否か検出する第１の一致検出回路と、
前記カウンタのカウント値と、前記第３の選択回路の出力とが一致するか否か検出する第２の一致検出回路と、
前記第１の一致検出回路で一致が検出されたことに応答して、パルスの前縁を生成し、前記第２の一致検出回路で一致が検出されたことに応答して、前記パルスの後縁を生成し、出力端子から出力するパルス生成回路と、
を有する単位回路を少なくとも１つ備えている、ことを特徴とするサンプルホールドパルス信号生成回路。 A counter that operates from the start of the mark recording period, and counts from the start of the next mark recording period by clearing the count value when counting for the period of the mark recording period plus the space recording period;
Storage means for storing the first time information and the second time information;
A first adder for adding the length information of the input mark recording period and the first time information;
A first selection circuit for selecting the first time information or the output of the first adder based on the input mark / space switching signal;
A second adder for adding the length information of the mark recording period and the length information of the space recording period;
A second selection circuit for inputting the length information of the mark recording period and the addition result of the second adder, and outputting one based on the input mark / space switching signal;
A third adder for adding the output of the first selection circuit and the second time information;
A subtractor for subtracting the second time information from the output of the second selection circuit;
The output of the third adder and the output of the subtracter are input, and one of the output of the third adder and the output of the subtracter is based on the input sample hold pulse width fixed variable switching signal. A third selection circuit for selecting and outputting,
A first coincidence detection circuit for detecting whether or not the count value of the counter coincides with the output of the first selection circuit;
A second coincidence detection circuit for detecting whether or not the count value of the counter coincides with the output of the third selection circuit;
In response to a match detected by the first match detection circuit, a leading edge of the pulse is generated, and in response to a match detected by the second match detection circuit, after the pulse A pulse generation circuit for generating an edge and outputting from an output terminal;
A sample-and-hold pulse signal generation circuit, comprising: at least one unit circuit including: 複数の出力端子を備え、前記単位回路を、前記複数の出力端子に対応して複数備え、
前記複数の出力端子から複数のサンプルホールドパルス信号を複数のサンプルホールド回路に供給し、
前記マーク記録期間の長さ情報とスペース記録期間の長さ情報とを加算する前記第２の加算器を、複数の前記単位回路に対して共通に１つ備えている、ことを特徴とする請求項１１記載のサンプルホールドパルス信号生成回路。 A plurality of output terminals, and a plurality of the unit circuits corresponding to the plurality of output terminals,
Supplying a plurality of sample hold pulse signals from the plurality of output terminals to a plurality of sample hold circuits;
The second adder for adding the length information of the mark recording period and the length information of the space recording period is provided in common for the plurality of unit circuits. Item 12. The sample hold pulse signal generation circuit according to Item 11. 前記マーク・スペース切替信号及びサンプルホールドパルス幅固定可変切替信号は、前記単位回路ごとに、個別に供給される、ことを特徴とする請求項１２記載のサンプルホールドパルス信号生成回路。   13. The sample and hold pulse signal generation circuit according to claim 12, wherein the mark / space switching signal and the sample and hold pulse width fixed variable switching signal are individually supplied for each unit circuit. 光ディスクからの信号がマーク記録期間またはスペース記録期間に対応するものであるかを判別するためのマーク・スペース切替信号を入力し、前記マーク・スペース切替信号がマーク記録期間を示す場合、マーク記録期間内で可変自在にパルスの開始位置と幅が規定されるサンプルホールドパルス信号を生成し、前記マーク・スペース切替信号がスペース記録期間であることを示す場合、スペース記録期間内で可変自在にパルスの開始位置と幅が規定されるサンプルホールドパルス信号を生成する手段を備えている、ことを特徴とするサンプルホールドパルス信号生成回路。   When a mark / space switching signal for determining whether the signal from the optical disc corresponds to a mark recording period or a space recording period is input, and the mark / space switching signal indicates the mark recording period, the mark recording period A sample hold pulse signal whose pulse start position and width are variably defined within the space recording period is generated and the mark / space switching signal indicates that it is a space recording period. A sample-and-hold pulse signal generation circuit comprising means for generating a sample-and-hold pulse signal in which a start position and a width are defined. 前記サンプルホールドパルス信号の後縁を、マーク記録期間又はスペース記録期間の開始時点、あるいは、マーク記録期間又はスペース記録期間の終了時点から規定するかを切替制御する切替制御信号を入力し、
前記切替制御信号が、サンプルホールドパルス信号の後縁をマーク記録期間又はスペース記録期間の終了時点から規定することを指示している場合、サンプルホールドパルス信号の前縁を、マーク記録期間開始時点又はスペース記録期間開始時点から予め定められた第１の時間離間した位置とし、前記サンプルホールドパルス信号の後縁を、マーク記録期間終了時点又はスペース記録期間終了時点から予め定められた第２の時間だけ減じた位置とする手段を備えている、ことを特徴とする請求項１４記載のサンプルホールドパルス信号生成回路。 Input a switching control signal for switching control whether to define the trailing edge of the sample hold pulse signal from the start time of the mark recording period or space recording period, or from the end time of the mark recording period or space recording period,
When the switching control signal indicates that the trailing edge of the sample hold pulse signal is specified from the end of the mark recording period or the space recording period, the leading edge of the sample hold pulse signal is set to the mark recording period start time or The position is set at a predetermined first time interval from the start time of the space recording period, and the trailing edge of the sample hold pulse signal is set to a predetermined second time from the end of the mark recording period or the end of the space recording period. 15. The sample hold pulse signal generation circuit according to claim 14, further comprising means for reducing the position. 前記切替制御信号が、サンプルホールドパルス信号の後縁をマーク記録期間又はスペース記録期間の開始時点から規定することを指示している場合、サンプルホールドパルス信号の前縁を、マーク記録期間開始時点又はスペース記録期間開始時点から予め定められた第１の時間離間した位置とし、前記サンプルホールドパルス信号の後縁を、前記マーク記録期間開始時点又はスペース記録期間開始時点から、前記第１の時間に予め定められた第２の時間を加算した時間だけ離間した位置とする手段をさらに備えている、ことを特徴とする請求項１５記載のサンプルホールドパルス信号生成回路。   When the switching control signal indicates that the trailing edge of the sample hold pulse signal is specified from the start time of the mark recording period or the space recording period, the leading edge of the sample hold pulse signal is set to the mark recording period start time or The position is a predetermined first time interval from the start time of the space recording period, and the trailing edge of the sample hold pulse signal is set in advance at the first time from the start time of the mark recording period or the start time of the space recording period. 16. The sample and hold pulse signal generation circuit according to claim 15, further comprising means for setting the positions separated by a time obtained by adding a predetermined second time. サンプルホールドパルス信号を生成する回路として、請求項２記載のパルス信号生成回路、又は、請求項４乃至１６のいずれか一に記載のサンプルホールドパルス信号生成回路を備え、
請求項２、４乃至１０、１２、１３のいずれか一に記載のサンプルホールド回路を備えている、ことを特徴とする情報記録／再生装置。 As a circuit for generating a sample hold pulse signal, the pulse signal generation circuit according to claim 2 or the sample hold pulse signal generation circuit according to any one of claims 4 to 16,
14. An information recording / reproducing apparatus comprising the sample and hold circuit according to any one of claims 2, 4 to 10, 12, and 13. サンプルホールドパルス信号生成回路として、請求項２記載のパルス信号生成回路、又は、請求項４乃至１６のいずれか一に記載のサンプルホールドパルス信号生成回路を備えた第１の半導体集積回路装置と、
請求項２、４乃至１０、１２、１３のいずれか一に記載のサンプルホールド回路を備えた第２の半導体集積回路装置と、
前記第１の半導体集積回路装置のサンプルホールドパルス信号生成回路の出力端子と、前記第２の半導体集積回路装置のサンプルホールド回路の入力端子とを電気的に接続する配線と、
を含む基板を備えている、ことを特徴とする情報記録／再生装置。 A first semiconductor integrated circuit device comprising the pulse signal generation circuit according to claim 2 or the sample hold pulse signal generation circuit according to any one of claims 4 to 16 as a sample hold pulse signal generation circuit,
A second semiconductor integrated circuit device comprising the sample-and-hold circuit according to any one of claims 2, 4 to 10, 12, and 13,
Wiring for electrically connecting an output terminal of the sample hold pulse signal generation circuit of the first semiconductor integrated circuit device and an input terminal of the sample hold circuit of the second semiconductor integrated circuit device;
An information recording / reproducing apparatus comprising: a substrate including:

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