JP2006186987A - Three-value signal generation circuit - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a three-value signal generation circuit, which uses a two-value input control signal and a two-value reset signal to output a three-value signal, and is reduced in size and cost. <P>SOLUTION: The three-value signal generation circuit has a first or a third transistor, the source of which is connected to a high-potential side power source, and a first and a second low-potential side power sources, the drain of which is connected to an output terminal, and an order circuit to control each of the transistors. The order circuit is set in an initial state if an inputted reset signal is at a first signal level. After the reset signal moves to a second signal level, if the order circuit detects falling of an input control signal, the initial state is released. In the initial state, the order circuit allows the first and the third transistors to be on and off alternately corresponding to the level of the input control signal. After the initial state is released, the order circuit allows the second and the third transistors to be on and off alternately corresponding to the level of the input control signal. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明は、２値の入力コントロール信号及び２値のリセット信号を入力し、出力端子から３値の信号を出力する３値信号発生回路に関する。特に、異なる制御信号によってそれぞれ制御される少なくとも３つのトランジスタを有する３値信号発生回路に関する。   The present invention relates to a ternary signal generation circuit that inputs a binary input control signal and a binary reset signal and outputs a ternary signal from an output terminal. In particular, the present invention relates to a ternary signal generation circuit having at least three transistors each controlled by different control signals.

近年、フラットパネルディスプレイに用いられる多チャンネルドライバに、３段階のレベルを有する出力信号を出力する３値信号発生回路が用いられている。従来例の３値信号発生回路として、２つのレベルシフト回路と、ＰＭＯＳ及びＮＭＯＳの相補型ＭＯＳトランジスタとを有する３値信号発生回路が、特開平７−１１４３６１号公報の図２及び図３に開示されている。   In recent years, a ternary signal generating circuit for outputting an output signal having three levels is used for a multi-channel driver used in a flat panel display. As a conventional ternary signal generating circuit, a ternary signal generating circuit having two level shift circuits and PMOS and NMOS complementary MOS transistors is disclosed in FIG. 2 and FIG. 3 of Japanese Patent Laid-Open No. 7-114361. Has been.

図７は、上記従来例の３値信号発生回路の構成を示す図である。従来例の３値信号発生回路は、レベルシフト回路９５、レベルシフト回路９６、制御回路８７、ハイサイドＰチャネルトランジスタ４（以下、「ＨＴＲ４」と記す。）、ロウサイドＮチャネルトランジスタ５（以下、「ＬＴＲ５」と記す。）、ロウサイドＮチャネルトランジスタ６（以下、「ＬＴＲ６」と記す。）を有する。   FIG. 7 is a diagram showing a configuration of the conventional ternary signal generating circuit. The conventional ternary signal generating circuit includes a level shift circuit 95, a level shift circuit 96, a control circuit 87, a high-side P-channel transistor 4 (hereinafter referred to as “HTR4”), and a low-side N-channel transistor 5 (hereinafter referred to as “ LTR5 ”), and a low-side N-channel transistor 6 (hereinafter referred to as“ LTR6 ”).

従来例の３値信号発生回路は、３つの入力端子Ａ、Ｂ及びＣから、各々Ｈｉｇｈ又はＬｏｗの２値信号である入力信号７１、７２及び７３を入力する。Ｈｉｇｈレベルは所定の電源ＶＣＣの電位レベル（以下、「ＶＣＣレベル」と記す。）、Ｌｏｗレベルは接地電位レベル（以下、「接地レベル」と記す。）である。入力端子Ａ、Ｂ及びＣからの各入力信号７１、７２及び７３は制御回路８７に入力される。   The conventional ternary signal generating circuit inputs input signals 71, 72, and 73, which are high or low binary signals, from three input terminals A, B, and C, respectively. The high level is a potential level of a predetermined power supply VCC (hereinafter referred to as “VCC level”), and the low level is a ground potential level (hereinafter referred to as “ground level”). The input signals 71, 72, and 73 from the input terminals A, B, and C are input to the control circuit 87.

制御回路８７は、ＮＯＲ回路８２、８３及び８４、インバータ８１、８５、及び８６を有する。ＮＯＲ回路８２は、入力信号７１、７２及び７３を入力する。ＮＯＲ回路８３は、入力信号７１及び７２を入力する。インバータ８１は、入力信号７３を入力する。ＮＯＲ回路８４は、入力信号７１、７２及びインバータ８１の出力信号を入力する。インバータ８５は、ＮＯＲ回路８２の出力信号を入力する。インバータ８６は、ＮＯＲ回路８３の出力信号を入力する。制御回路８７は、インバータ８５、インバータ８６及びＮＯＲ回路８４の出力から、それぞれ出力信号７４、７５及び７６を出力する。   The control circuit 87 includes NOR circuits 82, 83 and 84 and inverters 81, 85 and 86. The NOR circuit 82 receives input signals 71, 72 and 73. The NOR circuit 83 receives input signals 71 and 72. The inverter 81 receives the input signal 73. The NOR circuit 84 inputs the input signals 71 and 72 and the output signal of the inverter 81. Inverter 85 receives the output signal of NOR circuit 82. Inverter 86 receives the output signal of NOR circuit 83. The control circuit 87 outputs output signals 74, 75, and 76 from the outputs of the inverter 85, the inverter 86, and the NOR circuit 84, respectively.

レベルシフト回路９６は、出力信号７５を入力し、出力信号７５がＨｉｇｈレベル（ＶＣＣレベル）である場合にＶＣＣレベルのＨｉｇｈとなる出力信号７７を出力する。また、出力信号７５がＬｏｗレベル（接地レベル）である場合に電源ＶＣＣの負電位レベル（以下、「−ＶＣＣレベル」と記す。）のＬｏｗとなる出力信号７７を出力する。出力信号７５と７７は、電圧レベルのみが異なる。   The level shift circuit 96 receives the output signal 75, and outputs an output signal 77 that becomes the VCC level High when the output signal 75 is at the High level (VCC level). Further, when the output signal 75 is at a low level (ground level), an output signal 77 that is low at the negative potential level of the power supply VCC (hereinafter referred to as “−VCC level”) is output. Output signals 75 and 77 differ only in voltage level.

レベルシフト回路９５は、出力信号７６を入力し、出力信号７６がＨｉｇｈレベル（ＶＣＣレベル）である場合にＶＣＣレベルのＨｉｇｈレベルである出力信号７８を出力する。また、出力信号７６がＬｏｗレベル（接地レベル）である場合に−ＶＣＣレベルのＬｏｗレベルである出力信号７８を出力する。出力信号７６と７８は、電圧レベルのみが異なる。   The level shift circuit 95 receives the output signal 76, and outputs an output signal 78 that is a high level of the VCC level when the output signal 76 is a high level (VCC level). Further, when the output signal 76 is at a low level (ground level), an output signal 78 that is a low level of the −VCC level is output. Output signals 76 and 78 differ only in voltage level.

出力信号７４は、ＨＴＲ４のゲート端子に入力され、ＨＴＲ４のオン及びオフを制御する。ＨＴＲ４のソース端子及びバックゲート端子はＶＣＣレベルに接続され、ドレイン端子は出力端子７９（以下、ＣＯＭ７９と記す。）及びＬＴＲ５とＬＴＲ６のドレイン端子に接続される。ＨＴＲ４は、出力信号７４がＬｏｗの時にオンとなり、Ｈｉｇｈの時にオフとなる。   The output signal 74 is input to the gate terminal of the HTR 4 and controls on / off of the HTR 4. The source terminal and back gate terminal of the HTR 4 are connected to the VCC level, and the drain terminal is connected to the output terminal 79 (hereinafter referred to as COM 79) and the drain terminals of the LTR 5 and LTR 6. The HTR 4 is turned on when the output signal 74 is low and turned off when the output signal 74 is high.

出力信号７７は、ＬＴＲ５のゲート端子に入力され、ＬＴＲ５のオン及びオフを制御する。ＬＴＲ５のドレイン端子はＣＯＭ７９に接続され、ソース端子は接地レベルに接続され、バックゲート端子は−ＶＣＣレベルに接続される。ＬＴＲ５は、出力信号７７がＨｉｇｈの時にオンとなり、Ｌｏｗの時にオフとなる。   The output signal 77 is input to the gate terminal of the LTR 5 and controls on / off of the LTR 5. The drain terminal of the LTR 5 is connected to the COM 79, the source terminal is connected to the ground level, and the back gate terminal is connected to the −VCC level. The LTR 5 is turned on when the output signal 77 is High, and turned off when the output signal 77 is Low.

出力信号７８は、ＬＴＲ６のゲート端子に入力され、ＬＴＲ６のオン及びオフを制御する。ＬＴＲ６のドレイン端子はＣＯＭ７９に接続され、ソース端子及びバックゲート端子は−ＶＣＣレベルに接続される。ＬＴＲ６は、出力信号７８がＨｉｇｈの時にオンとなり、Ｌｏｗの時にオフとなる。   The output signal 78 is input to the gate terminal of the LTR 6 and controls on and off of the LTR 6. The drain terminal of the LTR 6 is connected to the COM 79, and the source terminal and the back gate terminal are connected to the −VCC level. The LTR 6 is turned on when the output signal 78 is High and turned off when the output signal 78 is Low.

上記のように構成された従来例の３値信号発生回路について、その動作を説明する。図８は、図７に示した従来例に係る３値信号発生回路の各部の動作波形を示す。なお、以下の説明において、ＬｏｗをＬで示し、ＨｉｇｈをＨで示す。   The operation of the conventional ternary signal generating circuit configured as described above will be described. FIG. 8 shows operation waveforms of respective parts of the ternary signal generating circuit according to the conventional example shown in FIG. In the following description, Low is indicated by L, and High is indicated by H.

制御回路８７において、入力信号７１，入力信号７２，入力信号７３が［Ｌ，Ｌ，Ｌ］の時、出力信号７４，出力信号７５，出力信号７６が［Ｌ，Ｌ，Ｌ］となる。   In the control circuit 87, when the input signal 71, the input signal 72, and the input signal 73 are [L, L, L], the output signal 74, the output signal 75, and the output signal 76 are [L, L, L].

入力信号７１，入力信号７２，入力信号７３が［Ｌ，Ｌ，Ｈ］の時、出力信号７４，出力信号７５，出力信号７６が［Ｈ，Ｌ，Ｈ］となる。   When the input signal 71, the input signal 72, and the input signal 73 are [L, L, H], the output signal 74, the output signal 75, and the output signal 76 are [H, L, H].

それ以外の入力信号７１，入力信号７２，入力信号７３が［Ｈ，Ｈ，Ｈ］、［Ｈ，Ｈ，Ｌ］、［Ｈ，Ｌ，Ｌ］、［Ｌ，Ｈ，Ｈ］、［Ｌ，Ｈ，Ｌ］、［Ｈ，Ｌ，Ｈ］のいずれかの時、出力信号７４，出力信号７５，出力信号７６が［Ｈ，Ｈ，Ｌ］となる。   The other input signal 71, input signal 72, and input signal 73 are [H, H, H], [H, H, L], [H, L, L], [L, H, H], [L, At any one of [H, L] and [H, L, H], the output signal 74, the output signal 75, and the output signal 76 are [H, H, L].

出力信号７５は、レベルシフト回路９６によってレベル変換され、出力信号７７として出力される。出力信号７６は、レベルシフト回路９５によってレベル変換され、出力信号７８として出力される。   The output signal 75 is level-converted by the level shift circuit 96 and output as an output signal 77. The output signal 76 is level-converted by the level shift circuit 95 and output as an output signal 78.

出力信号７４，出力信号７７，出力信号７８が［Ｌ，Ｌ，Ｌ］の時、ＨＴＲ４がオン、ＬＴＲ５及びＬＴＲ６がオフとなる。この場合、ＣＯＭ７９からはＶＣＣレベルの出力信号が出力される。   When the output signal 74, the output signal 77, and the output signal 78 are [L, L, L], the HTR4 is turned on, and the LTR5 and LTR6 are turned off. In this case, a VCC level output signal is output from the COM 79.

出力信号７４，出力信号７７，出力信号７８が［Ｈ，Ｈ，Ｌ］の時、ＨＴＲ４及びＬＴＲ６がオフ、ＬＴＲ５がオンとなる。この場合、ＣＯＭ７９からは接地レベルの出力信号が出力される。   When the output signal 74, output signal 77, and output signal 78 are [H, H, L], HTR4 and LTR6 are off and LTR5 is on. In this case, the COM 79 outputs a ground level output signal.

出力信号７４，出力信号７７，出力信号７８が［Ｈ，Ｌ，Ｈ］の時、ＨＴＲ４及びＬＴＲ５がオフ、ＬＴＲ６がオンとなる。この場合、ＣＯＭ７９からは−ＶＣＣレベルの出力信号が出力される。   When the output signal 74, the output signal 77, and the output signal 78 are [H, L, H], the HTR4 and LTR5 are turned off and the LTR6 is turned on. In this case, an output signal of −VCC level is output from the COM 79.

以上の動作により、従来例の３値信号回路は、ＶＣＣレベル、接地レベル及び−ＶＣＣレベルの３段階のレベルを有する出力信号をＣＯＭ７９から出力するものであった。   With the above operation, the ternary signal circuit of the conventional example outputs from the COM 79 an output signal having three levels of the VCC level, the ground level, and the −VCC level.

特開平０７−１１４３６１号公報。JP-A-07-114361.

上記の従来例の３値信号回路の構成では、入力信号７１、７２及び７３の３つの入力信号が必要である。そのため、例えばＰＤＰ（Plasma Display Panel）ドライバ等のようにＨｉｇｈ又はＬｏｗの２値の入力コントロール信号と２値のリセット信号しか用いないシステムにおいては、３値信号を出力するために、入力端子を増設する等のシステム変更が必要となるという問題があった。特に、従来例の３値信号回路を、ＰＤＰパネル等に使用される多チャンネルドライバに内蔵した場合、システムを変更して入力信号を３つにするために回路が複雑化し、装置全体の小型化及び低コスト化に不利となる。   In the configuration of the ternary signal circuit of the conventional example, three input signals 71, 72, and 73 are necessary. For this reason, in systems that use only high or low binary input control signals and binary reset signals, such as PDP (Plasma Display Panel) drivers, input terminals are added to output ternary signals. There was a problem that the system had to be changed. In particular, when the conventional ternary signal circuit is built in a multi-channel driver used in a PDP panel or the like, the circuit becomes complicated to change the system to three input signals, and the entire device is downsized. And it is disadvantageous for cost reduction.

本発明の主たる目的は、２値の入力コントロール信号と２値のリセット信号とを用いて最適な３値信号を出力し、小型化及び低コスト化に適した３値信号発生回路を提供することである。   A main object of the present invention is to provide an optimum ternary signal using a binary input control signal and a binary reset signal to provide a ternary signal generation circuit suitable for miniaturization and cost reduction. It is.

上記課題を解決するために、本発明は以下の構成を有する。第１の観点による発明の３値信号発生回路は、２値の入力コントロール信号及び２値のリセット信号を入力し、出力端子から３値の信号を出力する３値信号発生回路であって、ソースが高電位側電源に接続されドレインが前記出力端子に接続され、第１の制御信号によってオン及びオフを制御される第１のトランジスタと、ソースが第１の低電位側電源に接続されドレインが前記出力端子に接続され、第２の制御信号によってオン及びオフを制御される第２のトランジスタと、ソースが前記第１の低電位側電源より低い第２の低電位側電源に接続されドレインが前記出力端子に接続され、第３の制御信号によってオン及びオフを制御される第３のトランジスタと、前記入力コントロール信号及び前記リセット信号を入力し、前記リセット信号が第１の信号レベルである場合に初期状態に設定され、前記初期状態では、前記入力コントロール信号のレベルに応じて前記第１のトランジスタ及び前記第３のトランジスタを交互にオン及びオフさせるような前記第１の制御信号及び前記第３の制御信号を出力するとともに、前記リセット信号が前記第１の信号レベルから第２の信号レベルに移行すると前記初期状態が解除され、その後、前記入力コントロール信号の立ち下がりを検出した以降は、前記入力コントロール信号のレベルに応じて前記第２のトランジスタ及び前記第３のトランジスタを交互にオン及びオフさせるような前記第２の制御信号及び前記第３の制御信号を出力する順序回路とを有する。   In order to solve the above problems, the present invention has the following configuration. A ternary signal generation circuit according to a first aspect of the present invention is a ternary signal generation circuit that inputs a binary input control signal and a binary reset signal and outputs a ternary signal from an output terminal, Is connected to the high-potential side power supply, the drain is connected to the output terminal, and the first control signal is turned on and off by the first control signal, and the source is connected to the first low-potential side power supply and the drain is A second transistor connected to the output terminal and controlled to be turned on and off by a second control signal; a source connected to a second low-potential-side power supply lower than the first low-potential-side power supply; and a drain A third transistor connected to the output terminal and controlled to be turned on and off by a third control signal; the input control signal and the reset signal are input; and the reset signal The first signal level is set to an initial state, and in the initial state, the first transistor and the third transistor are alternately turned on and off according to the level of the input control signal. The first control signal and the third control signal are output, and when the reset signal shifts from the first signal level to the second signal level, the initial state is canceled, and then the input control signal After detecting the fall, the second control signal and the third control signal that alternately turn on and off the second transistor and the third transistor according to the level of the input control signal. And a sequential circuit for outputting.

この発明によれば、例えば、Ｈｉｇｈ又はＬｏｗの２値の入力コントロール信号と２値のリセット信号しか用いないシステムにおいても、システムを変更することなく、最適な３値信号を出力することができる。本発明の３値信号発生回路が例えばＰＤＰパネル等に使用される多チャンネルドライバに内蔵された場合、システム変更及び入力信号を３つにするための回路を必要としない。従って、本発明の３値信号発生回路は、小型化及び低コスト化に最適である。   According to the present invention, for example, even in a system that uses only a high or low binary input control signal and a binary reset signal, an optimal ternary signal can be output without changing the system. When the ternary signal generating circuit of the present invention is built in a multi-channel driver used in, for example, a PDP panel or the like, a circuit for changing the system and making three input signals is not required. Therefore, the ternary signal generating circuit of the present invention is optimal for miniaturization and cost reduction.

第２の観点による発明の３値信号発生回路は、請求項１に記載の３値信号発生回路において、前記順序回路は、前記入力コントロール信号を反転し、反転した信号を前記第３の制御信号として出力するインバータ、及び、前記リセット信号がＬｏｗで、かつ前記第３の制御信号の立ち上がりを検出した場合にＨｉｇｈとなり、前記リセット信号がＨｉｇｈである場合にＬｏｗとなる出力コントロール信号を出力するＤ型フリップフロップ回路とを有するエッジ検出回路と、前記出力コントロール信号及び前記入力コントロール信号の入力に応じて前記第１の制御信号及び前記第２の制御信号を出力するスイッチ回路と、を有する。   The ternary signal generating circuit according to a second aspect of the present invention is the ternary signal generating circuit according to claim 1, wherein the sequential circuit inverts the input control signal and uses the inverted signal as the third control signal. And an output control signal that is High when the reset signal is Low and the rising edge of the third control signal is detected, and that is Low when the reset signal is High. An edge detection circuit having a flip-flop circuit, and a switch circuit that outputs the first control signal and the second control signal in response to the input of the output control signal and the input control signal.

この発明によれば、例えば、Ｈｉｇｈ又はＬｏｗの２値の入力コントロール信号と２値のリセット信号しか用いないシステムにおいて、簡易な構成で最適な３値信号を出力することができる。従って、本発明の３値信号発生回路は、小型化及び低コスト化に最適である。   According to the present invention, for example, in a system that uses only a binary input control signal of High or Low and a binary reset signal, an optimal ternary signal can be output with a simple configuration. Therefore, the ternary signal generating circuit of the present invention is optimal for miniaturization and cost reduction.

第３の観点による発明の３値信号発生回路は、本発明の第２の観点による前記３値信号発生回路において、前記スイッチ回路は、前記出力コントロール信号の反転信号と前記入力コントロール信号との論理和を反転し、反転した信号を前記第１の制御信号として出力するＮＡＮＤ回路と、前記出力コントロール信号と前記入力コントロール信号との論理和を前記第２の制御信号として出力するＡＮＤ回路と、を有し、前記第１のトランジスタがＰチャネルＭＯＳトランジスタ、前記第２のトランジスタが第１のＮチャネルＭＯＳトランジスタ、前記第３のトランジスタが第２のＮチャネルＭＯＳトランジスタ、前記高電位側電源が正電位、前記第１の低電位側電源がゼロ電位、前記第２の低電位電源が負電位、である。   A ternary signal generation circuit according to a third aspect of the present invention is the ternary signal generation circuit according to the second aspect of the present invention, wherein the switch circuit is configured to generate a logic between an inverted signal of the output control signal and the input control signal. A NAND circuit that inverts the sum and outputs the inverted signal as the first control signal; and an AND circuit that outputs a logical sum of the output control signal and the input control signal as the second control signal. The first transistor is a P-channel MOS transistor, the second transistor is a first N-channel MOS transistor, the third transistor is a second N-channel MOS transistor, and the high-potential side power supply is a positive potential. The first low-potential power supply is a zero potential, and the second low-potential power supply is a negative potential.

この発明によれば、プラスマイナス電源によって、高電位側電源に正電位、第１の低電位側電源にゼロ電位、及び第２の低電位電源に負電位を入力する場合において、最適な３値信号を出力する３値信号発生回路を実現できる。   According to the present invention, when a positive potential is inputted to the high potential side power source, a zero potential is inputted to the first low potential side power source, and a negative potential is inputted to the second low potential power source by the plus / minus power source, the optimum three values are obtained. A ternary signal generation circuit that outputs a signal can be realized.

第４の観点による発明の３値信号発生回路は、本発明の第３の観点による３値信号発生回路において、さらに、前記インバータの出力端と前記第３のトラジスタのゲートとの間に設けられ、入力した信号に応じてその電圧レベルをシフトする第１のレベルシフト回路を有する。   A ternary signal generation circuit according to a fourth aspect of the present invention is the ternary signal generation circuit according to the third aspect of the present invention, further provided between the output terminal of the inverter and the gate of the third transistor. The first level shift circuit shifts the voltage level according to the input signal.

この発明によれば、プラスマイナス電源によって、高電位側電源に正電位、第１の低電位側電源にゼロ電位、及び第２の低電位電源に負電位を入力する場合において、インバータの出力をレベルシフトすることによって第３の制御信号を得る。これにより、最適な３値信号を出力する３値信号発生回路を実現できる。   According to the present invention, when a positive potential is input to the high potential power source, a zero potential is input to the first low potential power source, and a negative potential is input to the second low potential power source by the plus / minus power source, the output of the inverter is A third control signal is obtained by level shifting. Thus, a ternary signal generation circuit that outputs an optimal ternary signal can be realized.

第５の観点による発明の３値信号発生回路は、本発明の第３の観点による３値信号発生回路において、さらに、前記インバータの出力端と前記第３のトラジスタのゲートとの間に設けられ、入力した信号に応じてその電圧レベルをシフトする第１のレベルシフト回路と、前記ＮＡＮＤ回路の出力端と前記第１のトランジスタのゲートとの間に設けられ、入力した信号に応じてその電圧レベルをシフトする第２のレベルシフト回路と、を有する。   A ternary signal generation circuit according to a fifth aspect of the present invention is the ternary signal generation circuit according to the third aspect of the present invention, further provided between the output terminal of the inverter and the gate of the third transistor. The first level shift circuit that shifts the voltage level according to the input signal, and is provided between the output terminal of the NAND circuit and the gate of the first transistor, and the voltage according to the input signal. And a second level shift circuit for shifting the level.

この発明によれば、プラスマイナス電源によって、高電位側電源に正電位、第１の低電位側電源にゼロ電位、及び第２の低電位電源に負電位を入力する場合において、インバータの出力をレベルシフトすることによって第３の制御信号を得、また、ＮＡＮＤ回路の出力をレベルシフトすることによって第１の制御信号を得る。これにより、正電位及び負電位をさらに高く設定することを可能とし、高電圧を入力するドライバ等にも使用可能な３値信号発生回路を実現できる。   According to the present invention, when a positive potential is input to the high potential power source, a zero potential is input to the first low potential power source, and a negative potential is input to the second low potential power source by the plus / minus power source, the output of the inverter is A third control signal is obtained by level shifting, and a first control signal is obtained by level shifting the output of the NAND circuit. As a result, it is possible to realize a ternary signal generating circuit that can set the positive potential and the negative potential to be higher and can be used for a driver that inputs a high voltage.

第６の観点による発明の３値信号発生回路は、本発明の第２の観点による前記３値信号発生回路において、前記スイッチ回路は、前記出力コントロール信号の反転信号と前記入力コントロール信号との論理和を反転し、反転した信号を前記第１の制御信号として出力する第１のＮＡＮＤ回路と、前記出力コントロール信号と前記入力コントロール信号との論理和を反転し、反転した信号を前記第２の制御信号として出力する第２のＮＡＮＤ回路と、を有し、前記第１のトランジスタが第１のＰチャネルＭＯＳトランジスタ、前記第２のトランジスタが第２のＰチャネルＭＯＳトランジスタ、前記第３のトランジスタがＮチャネルＭＯＳトランジスタ、前記高電位側電源が第１の正電位、前記第１の低電位側電源が第２の正電位、前記第２の低電位側電源がゼロ電位、である。   A ternary signal generating circuit according to a sixth aspect of the present invention is the ternary signal generating circuit according to the second aspect of the present invention, wherein the switch circuit is configured to generate a logic between an inverted signal of the output control signal and the input control signal. A first NAND circuit that inverts the sum and outputs the inverted signal as the first control signal; inverts the logical sum of the output control signal and the input control signal; A second NAND circuit that outputs a control signal, wherein the first transistor is a first P-channel MOS transistor, the second transistor is a second P-channel MOS transistor, and the third transistor is N-channel MOS transistor, the high-potential-side power supply is a first positive potential, the first low-potential-side power supply is a second positive potential, and the second low potential Position side power is zero potential.

この発明によれば、プラス電源によって、高電位側電源に第１の正電位、第１の低電位側電源に第２の正電位、及び第２の低電位電源にゼロ電位を入力する場合において、最適な３値信号を出力する３値信号発生回路を実現できる。   According to the present invention, when a positive power supply inputs a first positive potential to the high potential power source, a second positive potential to the first low potential power source, and a zero potential to the second low potential power source. A ternary signal generation circuit that outputs an optimal ternary signal can be realized.

第７の観点による発明の３値信号発生回路は、本発明の第６の観点による前記３値信号発生回路において、さらに、前記第１の低電位側電源と前記第２のトランジスタのソースとの間に接続された整流手段を有する。   A ternary signal generating circuit according to a seventh aspect of the present invention is the ternary signal generating circuit according to the sixth aspect of the present invention, wherein the ternary signal generating circuit further includes a first low-potential-side power source and a source of the second transistor. Rectification means connected in between.

この発明によれば、プラス電源によって、高電位側電源に第１の正電位、第１の低電位側電源に第２の正電位、及び第２の低電位電源にゼロ電位を入力する場合において、第１の正電位から第２の正電位に電流が逆流することを防止できる、信頼性の高い３値信号発生回路を実現できる。   According to the present invention, when a positive power supply inputs a first positive potential to the high potential power source, a second positive potential to the first low potential power source, and a zero potential to the second low potential power source. Thus, it is possible to realize a highly reliable ternary signal generating circuit capable of preventing a current from flowing backward from the first positive potential to the second positive potential.

第８の観点による発明の３値信号発生回路は、本発明の第６又は第７の観点による３値信号発生回路において、さらに、前記第１のＮＡＮＤ回路の出力端と前記第１のトランジスタのゲートとの間に設けられ、入力した信号に応じてその電圧レベルをシフトする第１のレベルシフト回路、前記第２のＮＡＮＤ回路の出力端と前記第２のトラジスタのゲートとの間に設けられ、入力した信号に応じてその電圧レベルをシフトする第２のレベルシフト回路と、を有する。   A ternary signal generating circuit according to an eighth aspect of the present invention is the ternary signal generating circuit according to the sixth or seventh aspect of the present invention, further comprising an output terminal of the first NAND circuit and the first transistor. A first level shift circuit that is provided between the gate and the voltage level of the first NAND circuit, and is provided between an output terminal of the second NAND circuit and a gate of the second transistor. And a second level shift circuit for shifting the voltage level in accordance with the input signal.

この発明によれば、プラス電源によって、高電位側電源に第１の正電位、第１の低電位側電源に第２の正電位、及び第２の低電位電源にゼロ電位を入力する場合において、第１のＮＡＮＤ回路の出力をレベルシフトすることによって第１の制御信号を得、また、第２のＮＡＮＤ回路の出力をレベルシフトすることによって第２の制御信号を得る。これにより、最適な３値信号を出力する３値信号発生回路を実現できる。   According to the present invention, when a positive power supply inputs a first positive potential to the high potential power source, a second positive potential to the first low potential power source, and a zero potential to the second low potential power source. The first control signal is obtained by level shifting the output of the first NAND circuit, and the second control signal is obtained by level shifting the output of the second NAND circuit. Thus, a ternary signal generation circuit that outputs an optimal ternary signal can be realized.

本発明の３値信号発生回路は、Ｈｉｇｈ又はＬｏｗの２値の入力コントロール信号と２値のリセット信号しか用いないシステムにおいても、システムを変更することなく、最適な３値信号を出力することができ、小型化及び低コスト化に最適であるという効果を有する。   The ternary signal generation circuit of the present invention can output an optimum ternary signal without changing the system even in a system that uses only a high or low binary input control signal and a binary reset signal. And has the effect of being optimal for miniaturization and cost reduction.

以下本発明の実施をするための最良の形態を具体的に示した実施形態について、図面とともに記載する。     DESCRIPTION OF THE PREFERRED EMBODIMENTS Embodiments that specifically show the best mode for carrying out the present invention will be described below with reference to the drawings.

実施形態１．
図１及び図２を参照して、本発明の実施形態１に係る３値信号発生回路について説明する。図１は、本発明の実施形態１に係る３値信号発生回路の構成を示す図である。図１において、本実施形態における３値信号発生回路は、順序回路１、レベルシフト回路２、３値出力発生回路３を有する。 Embodiment 1. FIG.
A ternary signal generation circuit according to the first embodiment of the present invention will be described with reference to FIGS. FIG. 1 is a diagram showing a configuration of a ternary signal generating circuit according to Embodiment 1 of the present invention. In FIG. 1, the ternary signal generation circuit in this embodiment includes a sequential circuit 1, a level shift circuit 2, and a ternary output generation circuit 3.

順序回路１は、エッジ検出回路７及びスイッチ回路８を有する。３値出力発生回路３は、ハイサイドＰチャネルトランジスタ４（以下、「ＨＴＲ４」と記す。）、ロウサイドＮチャネルトランジスタ５（以下、「ＬＴＲ５」と記す。）及びロウサイドＮチャネルトランジスタ６（以下、「ＬＴＲ６」と記す。）を有する。   The sequential circuit 1 includes an edge detection circuit 7 and a switch circuit 8. The ternary output generation circuit 3 includes a high-side P-channel transistor 4 (hereinafter referred to as “HTR4”), a low-side N-channel transistor 5 (hereinafter referred to as “LTR5”), and a low-side N-channel transistor 6 (hereinafter referred to as “HTR4”). LTR6 ").

順序回路１のエッジ検出回路７は、Ｄフリップフロップ回路１０及びインバータ９によって構成される。   The edge detection circuit 7 of the sequential circuit 1 includes a D flip-flop circuit 10 and an inverter 9.

インバータ９の入力端はトリガ端子に接続され、出力端はＤフリップフロップ回路１０のＣＬＫ端子及びレベルシフト回路２に接続される。インバータ９は、トリガ端子から入力コントロール信号９０を入力し、入力した信号を反転し、反転した信号を出力信号１６として出力する。   The input terminal of the inverter 9 is connected to the trigger terminal, and the output terminal is connected to the CLK terminal of the D flip-flop circuit 10 and the level shift circuit 2. The inverter 9 receives the input control signal 90 from the trigger terminal, inverts the input signal, and outputs the inverted signal as the output signal 16.

Ｄフリップフロップ回路１０のＤ端子は所定のＶＣＣ電源の電位レベル（以下、「ＶＣＣレベル」と記す。）に接続され、Ｒ端子はリセット端子に接続され、ＣＬＫ端子はインバータ９の出力端に接続され、非反転出力端子（Ｑ）はスイッチ回路８のＡＮＤ回路１３の一方の入力端及びスイッチ回路８のインバータ１１の入力端に接続される。Ｄフリップフロップ回路１０は、Ｒ端子からリセット信号９１（以下、「ＣＬＲ信号９１」と記す。）を入力し、ＣＬＫ端子からインバータ９が出力する出力信号１６をクロックとして入力し、非反転出力端子（Ｑ）から出力コントロール信号１８（以下、「ＯＣ信号１８」と記す。）を出力する。   The D terminal of the D flip-flop circuit 10 is connected to a potential level of a predetermined VCC power supply (hereinafter referred to as “VCC level”), the R terminal is connected to the reset terminal, and the CLK terminal is connected to the output terminal of the inverter 9. The non-inverting output terminal (Q) is connected to one input terminal of the AND circuit 13 of the switch circuit 8 and the input terminal of the inverter 11 of the switch circuit 8. The D flip-flop circuit 10 receives a reset signal 91 (hereinafter referred to as “CLR signal 91”) from the R terminal, receives an output signal 16 output from the inverter 9 as a clock from the CLK terminal, and outputs a non-inverting output terminal. The output control signal 18 (hereinafter referred to as “OC signal 18”) is output from (Q).

Ｄフリップフロップ回路１０は、Ｒ端子に入力されるＣＬＲ信号９１のＨｉｇｈレベル（Ｄ端子電位）を検出すると（Ｈｉｇｈレベル検出型）初期状態に設定される。Ｄフリップフロップ回路１０は、初期状態において、ＬｏｗレベルのＯＣ信号１８を出力する。また、Ｄフリップフロップ回路１０は、ＣＬＲ信号９１がＨｉｇｈレベルからＬｏｗレベル（接地レベル）に移行して初期状態が解除された後、インバータ９の出力信号１６の立ち上がりエッジを検出すると（立ち上がりエッジ検出型）トリガされ、ＨｉｇｈレベルのＯＣ信号１８を出力する。一旦ＨｉｇｈレベルとなったＯＣ信号１８は、次にＤフリップフロップ回路１０にＨｉｇｈレベルのＣＬＲ信号９１が入力されて再び初期状態に設定されるまで、Ｈｉｇｈレベルのまま保持される。   When the D flip-flop circuit 10 detects the High level (D terminal potential) of the CLR signal 91 input to the R terminal (High level detection type), it is set to the initial state. The D flip-flop circuit 10 outputs a low-level OC signal 18 in the initial state. When the D flip-flop circuit 10 detects the rising edge of the output signal 16 of the inverter 9 after the CLR signal 91 shifts from the High level to the Low level (ground level) and the initial state is released, the D flip-flop circuit 10 detects the rising edge (rising edge detection). Type) is triggered and outputs a high-level OC signal 18. The OC signal 18 once set to the high level is held at the high level until the high-level CLR signal 91 is next inputted to the D flip-flop circuit 10 and is again set to the initial state.

順序回路１のスイッチ回路８は、ＡＮＤ回路１３、インバータ１１、ＮＡＮＤ回路１２によって構成される。   The switch circuit 8 of the sequential circuit 1 includes an AND circuit 13, an inverter 11, and a NAND circuit 12.

ＡＮＤ回路１３の一方の入力端はＤフリップフロップ回路１０の非反転出力端子（Ｑ）に接続され、他方の入力端はトリガ端子に接続される。ＡＮＤ回路１３は、トリガ端子からの入力コントロール信号９０及びＤフリップフロップ回路１０からのＯＣ信号１８を入力し、両者の論理和を出力信号１５として出力する。   One input terminal of the AND circuit 13 is connected to the non-inverting output terminal (Q) of the D flip-flop circuit 10, and the other input terminal is connected to the trigger terminal. The AND circuit 13 inputs the input control signal 90 from the trigger terminal and the OC signal 18 from the D flip-flop circuit 10, and outputs a logical sum of the two as an output signal 15.

インバータ１１の入力端はＤフリップフロップ回路１０の非反転出力端子（Ｑ）に接続され、出力端はＮＡＮＤ回路１２の一方の入力端に接続される。インバータ１１は、Ｄフリップフロップ回路１０からのＯＣ信号１８を入力し、入力した信号を反転し、反転した信号を出力する。   The input terminal of the inverter 11 is connected to the non-inverting output terminal (Q) of the D flip-flop circuit 10, and the output terminal is connected to one input terminal of the NAND circuit 12. The inverter 11 receives the OC signal 18 from the D flip-flop circuit 10, inverts the input signal, and outputs the inverted signal.

ＮＡＮＤ回路１２の一方の入力端はインバータ１１の出力端に接続され、他方の入力端はトリガ端子に接続され、出力端はＨＴＲ４のゲート端子に接続される。ＮＡＮＤ回路１２は、インバータ１１の出力及びトリガ端子からの入力コントロール信号９０を入力し、両者の論理和を反転し、反転した信号を出力信号１４として出力する。   One input terminal of the NAND circuit 12 is connected to the output terminal of the inverter 11, the other input terminal is connected to the trigger terminal, and the output terminal is connected to the gate terminal of the HTR 4. The NAND circuit 12 receives the output of the inverter 11 and the input control signal 90 from the trigger terminal, inverts the logical sum of the two, and outputs the inverted signal as the output signal 14.

レベルシフト回路２は、ＶＣＣレベル、ＶＣＣ電源の負電位レベル（以下、「−ＶＣＣレベル」と記す。）、インバータ９の出力端、及び、ＬＴＲ６のゲート端子に接続される。レベルシフト回路２は、インバータ９から出力信号１６を入力し、出力信号１６がＨｉｇｈレベル（ＶＣＣレベル）の時は、ＶＣＣレベルのＨｉｇｈレベルの出力信号１７を出力し、出力信号１６がＬｏｗレベル（接地レベル）の時は、−ＶＣＣレベルとなるＬｏｗレベルの出力信号１７を出力する。出力信号１６と出力信号１７とは、電圧レベルのみが異なる。   The level shift circuit 2 is connected to the VCC level, the negative potential level of the VCC power supply (hereinafter referred to as “−VCC level”), the output terminal of the inverter 9, and the gate terminal of the LTR 6. The level shift circuit 2 receives the output signal 16 from the inverter 9. When the output signal 16 is at a high level (VCC level), the level shift circuit 2 outputs a high level output signal 17 at the VCC level, and the output signal 16 is at a low level ( In the case of the ground level), the Low level output signal 17 which is the -VCC level is output. The output signal 16 and the output signal 17 differ only in voltage level.

３値出力発生回路３のＨＴＲ４のゲート端子はＮＡＮＤ回路１２の出力端に接続され、ソース端子及びバックゲート端子はＶＣＣレベルに接続され、ドレイン端子はドライバ接続端子及びＬＴＲ５とＬＴＲ６のドレイン端子に接続される。ＨＴＲ４は、ＮＡＮＤ回路１２からの出力信号１４によってオン（導通状態、閉）及びオフ（遮断状態、開）を制御され、出力信号１４がＬｏｗの時にオン、Ｈｉｇｈの時にオフとなる。   The gate terminal of the HTR 4 of the ternary output generation circuit 3 is connected to the output terminal of the NAND circuit 12, the source terminal and the back gate terminal are connected to the VCC level, the drain terminal is connected to the driver connection terminal, and the drain terminals of the LTR 5 and LTR 6. Is done. The HTR 4 is controlled to be on (conductive state, closed) and off (blocked state, open) by the output signal 14 from the NAND circuit 12, and is turned on when the output signal 14 is low and turned off when the output signal 14 is high.

３値出力発生回路３のＬＴＲ５のゲート端子はＡＮＤ回路１３の出力端に接続され、ドレイン端子はドライバ接続端子に接続され、ソース端子は接地レベルに接続され、バックゲート端子は−ＶＣＣレベルに接続される。ＬＴＲ５は、出力信号１５によってオン（導通状態、閉）及びオフ（遮断状態、開）を制御され、出力信号１５がＨｉｇｈの時にオン、Ｌｏｗの時にオフとなる。   The gate terminal of the LTR 5 of the ternary output generating circuit 3 is connected to the output terminal of the AND circuit 13, the drain terminal is connected to the driver connection terminal, the source terminal is connected to the ground level, and the back gate terminal is connected to the -VCC level. Is done. The LTR 5 is controlled to be on (conductive state, closed) and off (blocked state, open) by the output signal 15, and is on when the output signal 15 is high and off when the output signal 15 is low.

３値出力発生回路３のＬＴＲ６のゲート端子はレベルシフト回路２に接続され、ドレイン端子はドライバ接続端子に接続され、ソース端子及びバックゲート端子は−ＶＣＣレベルに接続される。ＬＴＲ６は、レベルシフト回路２からの出力信号１７によってオン（導通状態、閉）及びオフ（遮断状態、開）を制御され、出力信号１７がＨｉｇｈの時にオン、Ｌｏｗの時にオフとなる。   The gate terminal of the LTR 6 of the ternary output generation circuit 3 is connected to the level shift circuit 2, the drain terminal is connected to the driver connection terminal, and the source terminal and the back gate terminal are connected to the −VCC level. The LTR 6 is controlled to be turned on (conductive state, closed) and off (blocked state, open) by the output signal 17 from the level shift circuit 2, and is turned on when the output signal 17 is High and turned off when the output signal 17 is Low.

上記のように構成された本実施形態における３値信号発生回路について、その動作を説明する。図２は、図１に示した本発明の実施形態１に係る３値信号発生回路の各部の動作波形を示す。図２において、トリガ端子から入力される信号（入力コントロール信号９０）、リセット端子から入力される信号（ＣＬＲ信号９１）、エッジ検出回路７のＤフリップフロップ回路１０の非反転出力端子（Ｑ）から出力される信号（ＯＣ信号１８）、スイッチ回路８のＮＡＮＤ回路１２から出力される信号（出力信号１４）、スイッチ回路８のＡＮＤ回路１３から出力される信号（出力信号１５）、エッジ検出回路７のインバータ９から出力される信号（出力信号１６）、及びドライバ接続端子から出力される信号（ＯＵＴ信号９２）のそれぞれの動作波形が示されている。   The operation of the ternary signal generating circuit according to this embodiment configured as described above will be described. FIG. 2 shows operation waveforms of each part of the ternary signal generating circuit according to Embodiment 1 of the present invention shown in FIG. In FIG. 2, a signal input from the trigger terminal (input control signal 90), a signal input from the reset terminal (CLR signal 91), and a non-inverted output terminal (Q) of the D flip-flop circuit 10 of the edge detection circuit 7 The output signal (OC signal 18), the signal output from the NAND circuit 12 of the switch circuit 8 (output signal 14), the signal output from the AND circuit 13 of the switch circuit 8 (output signal 15), the edge detection circuit 7 The operation waveforms of the signal (output signal 16) output from the inverter 9 and the signal (OUT signal 92) output from the driver connection terminal are shown.

本実施形態の３値信号発生回路は、例えば、図２に示すような、Ｈｉｇｈ又はＬｏｗの２値信号である入力コントロール信号９０及びＣＬＲ信号９１を入力する。本実施形態において、入力コントロール信号９０及びＣＬＲ信号９１のＨｉｇｈレベルにはＶＣＣレベル、Ｌｏｗレベルには接地レベルを用いる。   The ternary signal generation circuit of this embodiment receives, for example, an input control signal 90 and a CLR signal 91 that are high or low binary signals as shown in FIG. In the present embodiment, the VCC level and the ground level are used for the high level of the input control signal 90 and the CLR signal 91, respectively.

入力コントロール信号９０及びＣＬＲ信号９１は順序回路１に入力される。順序回路１は、入力コントロール信号９０をＣＬＲ信号９１に応じてエッジ検出回路７及びスイッチ回路８で処理し、出力信号１４、１５及び１６を出力する。   The input control signal 90 and the CLR signal 91 are input to the sequential circuit 1. The sequential circuit 1 processes the input control signal 90 by the edge detection circuit 7 and the switch circuit 8 according to the CLR signal 91 and outputs output signals 14, 15 and 16.

エッジ検出回路７のインバータ９は、入力した入力コントロール信号９０を反転し、反転した信号を出力信号１６として出力する。図２において、入力コントロール信号９０が時刻Ｔ２〜Ｔ３の期間、時刻Ｔ４〜Ｔ５の期間及び時刻Ｔ７〜Ｔ８の期間においてＬｏｗレベルであるので、出力信号１６は、時刻Ｔ２〜Ｔ３の期間、時刻Ｔ４〜Ｔ５の期間及び時刻Ｔ７〜Ｔ８の期間においてＨｉｇｈレベルである。   The inverter 9 of the edge detection circuit 7 inverts the input control signal 90 and outputs the inverted signal as an output signal 16. In FIG. 2, since the input control signal 90 is at the low level in the period from time T2 to T3, in the period from time T4 to T5, and in the period from time T7 to T8, the output signal 16 is output from time T4 to time T4. It is at the high level in the period from T5 to time T7 to T8.

エッジ検出回路７のＤフリップフロップ回路１０の非反転出力端子（Ｑ）から出力されるＯＣ信号１８の初期状態はＬｏｗレベルである。リセット端子から入力されたＣＬＲ信号９１がＨｉｇｈレベルである場合、Ｄフリップフロップ回路１０が初期状態に設定され、ＯＣ信号１８はＬｏｗレベルとなる（図２の時刻Ｔ０〜Ｔ１の期間）。ＣＬＲ信号９１がＨｉｇｈレベルからＬｏｗレベルに移行するとＤフリップフロップ回路１０の初期状態が解除される（図２の時刻Ｔ１）。その後、インバータ９の出力信号１６の立ち上がりが検出されると、Ｄフリップフロップ回路１０がトリガされ、ＯＣ信号１８はＨｉｇｈレベルとなる（図２の時刻Ｔ２）。ＯＣ信号１８は、次にＨｉｇｈレベルのＣＬＲ信号９１が検出されるまでＨｉｇｈレベルを維持する（図２の時刻Ｔ２〜Ｔ６の期間）。   The initial state of the OC signal 18 output from the non-inverting output terminal (Q) of the D flip-flop circuit 10 of the edge detection circuit 7 is at a low level. When the CLR signal 91 input from the reset terminal is at a high level, the D flip-flop circuit 10 is set to an initial state, and the OC signal 18 is at a low level (period T0 to T1 in FIG. 2). When the CLR signal 91 shifts from the high level to the low level, the initial state of the D flip-flop circuit 10 is released (time T1 in FIG. 2). Thereafter, when the rising edge of the output signal 16 of the inverter 9 is detected, the D flip-flop circuit 10 is triggered, and the OC signal 18 becomes High level (time T2 in FIG. 2). The OC signal 18 maintains the high level until the next high-level CLR signal 91 is detected (period T2 to T6 in FIG. 2).

順序回路１のスイッチ回路８のＡＮＤ回路１３は、入力コントロール信号９０及びＯＣ信号１８を入力し、出力信号１５を出力する。出力信号１５は、入力コントロール信号９０及びＯＣ信号１８のうち、いずれか１つがＬｏｗレベルである場合、Ｌｏｗとなる（図２の時刻Ｔ３以前の期間、時刻Ｔ４〜Ｔ５の期間及び時刻Ｔ６以降の期間）。また、入力コントロール信号９０及びＯＣ信号１８のうち両方がＨｉｇｈレベルであるので、Ｈｉｇｈとなる（時刻Ｔ３〜Ｔ４の期間及び時刻Ｔ５〜Ｔ６の期間）。   The AND circuit 13 of the switch circuit 8 of the sequential circuit 1 inputs the input control signal 90 and the OC signal 18 and outputs an output signal 15. The output signal 15 becomes Low when any one of the input control signal 90 and the OC signal 18 is at the Low level (period before time T3, period T4 to T5 in FIG. 2, and time T6 and after. period). Further, since both of the input control signal 90 and the OC signal 18 are at a high level, they become high (a period from time T3 to T4 and a period from time T5 to T6).

ＮＡＮＤ回路１２は、ＯＣ信号１８の反転信号及び入力コントロール信号９０を入力し、出力信号１４を出力する。出力信号１４は、ＯＣ信号１８の反転信号及び入力コントロール信号９０のうち、いずれか１つがＬｏｗレベルであ場合、Ｈｉｇｈとなる（時刻Ｔ２〜Ｔ６の期間及び時刻Ｔ７〜Ｔ８の期間）。また、ＯＣ信号１８の反転信号及び入力コントロール信号９０の両方がＨｉｇｈレベルの場合、Ｌｏｗとなる（図２の時刻Ｔ２以前の期間、時刻Ｔ６〜Ｔ７の期間及び時刻Ｔ８以降の期間）。   The NAND circuit 12 receives the inverted signal of the OC signal 18 and the input control signal 90 and outputs an output signal 14. The output signal 14 becomes High when any one of the inverted signal of the OC signal 18 and the input control signal 90 is at a low level (period T2 to T6 and period T7 to T8). Further, when both the inverted signal of the OC signal 18 and the input control signal 90 are at a high level, the signal becomes Low (a period before time T2, a period from time T6 to T7, and a period after time T8 in FIG. 2).

順序回路１の出力信号１６は、レベルシフト回路２に入力され、レベル変換された後、出力信号１７として出力される。出力信号１６と出力信号１７とは、電圧レベルのみが異なり、ほぼ同じ波形となる。   The output signal 16 of the sequential circuit 1 is input to the level shift circuit 2, subjected to level conversion, and then output as an output signal 17. The output signal 16 and the output signal 17 differ only in voltage level and have substantially the same waveform.

順序回路１の出力信号１４、出力信号１５及びレベルシフト回路２の出力信号１７は、３値出力発生回路３にそれぞれ入力される。出力信号１４は３値出力発生回路３のＨＴＲ４を制御し、出力信号１５は３値出力発生回路３のＬＴＲ５を制御し、出力信号１７は３値出力発生回路３のＬＴＲ６を制御する。   The output signal 14 and output signal 15 of the sequential circuit 1 and the output signal 17 of the level shift circuit 2 are input to the ternary output generation circuit 3, respectively. The output signal 14 controls the HTR 4 of the ternary output generation circuit 3, the output signal 15 controls the LTR 5 of the ternary output generation circuit 3, and the output signal 17 controls the LTR 6 of the ternary output generation circuit 3.

上記の動作から、順序回路１及びレベルシフト回路２からの各出力信号１４、１５及び１７と、入力コントロール信号９０及びＯＣ信号１８との関係は以下のようになる。なお、以下の説明において、ＬｏｗをＬで示し、ＨｉｇｈをＨで示す。   From the above operation, the relationship between the output signals 14, 15 and 17 from the sequential circuit 1 and the level shift circuit 2, the input control signal 90 and the OC signal 18 is as follows. In the following description, Low is indicated by L, and High is indicated by H.

入力コントロール信号９０，ＯＣ信号１８が［Ｈ，Ｈ］の時、出力信号１４，出力信号１５，出力信号１７が［Ｈ，Ｈ，Ｌ］となる。   When the input control signal 90 and the OC signal 18 are [H, H], the output signal 14, the output signal 15, and the output signal 17 are [H, H, L].

入力コントロール信号９０，ＯＣ信号１８が［Ｈ，Ｌ］の時、出力信号１４，出力信号１５，出力信号１７が［Ｌ，Ｌ，Ｌ］となる。   When the input control signal 90 and the OC signal 18 are [H, L], the output signal 14, the output signal 15, and the output signal 17 are [L, L, L].

入力コントロール信号９０，ＯＣ信号１８が［Ｌ，Ｈ］又は［Ｌ，Ｌ］の時、出力信号１４，出力信号１５，出力信号１７が［Ｈ，Ｌ，Ｈ］となる。   When the input control signal 90 and the OC signal 18 are [L, H] or [L, L], the output signal 14, the output signal 15, and the output signal 17 are [H, L, H].

また、各出力信号１４、１５及び１７と、ドライバ接続端子から出力されるＯＵＴ信号９２との関係は以下のようになる。   The relationship between the output signals 14, 15 and 17 and the OUT signal 92 output from the driver connection terminal is as follows.

出力信号１４，出力信号１５，出力信号１７が［Ｌ，Ｌ，Ｌ］の時、ＨＴＲ４がオンとなり、ＬＴＲ５及びＬＴＲ６がオフとなる。この場合、ＨＴＲ４のソース端子のＶＣＣレベルの信号がドライバ接続端子に印加されるため、ドライバ接続端子からはＶＣＣレベルのＯＵＴ信号９２が出力される。   When the output signal 14, the output signal 15, and the output signal 17 are [L, L, L], the HTR4 is turned on, and the LTR5 and LTR6 are turned off. In this case, since the VCC level signal at the source terminal of the HTR 4 is applied to the driver connection terminal, the VCC level OUT signal 92 is output from the driver connection terminal.

出力信号１４，出力信号１５，出力信号１７が［Ｈ，Ｈ，Ｌ］の時、ＬＴＲ５がオンとなり、ＨＴＲ４及びＬＴＲ６がオフとなる。この場合、ＬＴＲ５のソース端子の接地レベルの信号がドライバ接続端子に印加されるため、ドライバ接続端子からは接地レベルのＯＵＴ信号９２が出力される。   When the output signal 14, the output signal 15, and the output signal 17 are [H, H, L], the LTR 5 is turned on and the HTR 4 and the LTR 6 are turned off. In this case, since the ground level signal of the source terminal of the LTR 5 is applied to the driver connection terminal, the ground signal OUT signal 92 is output from the driver connection terminal.

出力信号１４，出力信号１５，出力信号１７が［Ｈ，Ｌ，Ｈ］の時、ＬＴＲ６がオンとなり、ＨＴＲ４及びＬＴＲ５がオフとなる。この場合、ＬＴＲ６のソース端子の−ＶＣＣレベルの信号がドライバ接続端子に印加されるため、ドライバ接続端子からは−ＶＣＣレベルのＯＵＴ信号９２が出力される。   When the output signal 14, the output signal 15, and the output signal 17 are [H, L, H], the LTR 6 is turned on, and the HTR 4 and LTR 5 are turned off. In this case, since the -VCC level signal of the source terminal of the LTR 6 is applied to the driver connection terminal, the -VCC level OUT signal 92 is output from the driver connection terminal.

したがって、ＯＣ信号１８がＬｏｗレベルである場合、入力コントロール信号９０に応じてＨＴＲ４及びＬＴＲ６が交互にオン及びオフされるように制御され、ＯＣ信号１８がＨｉｇｈレベルである場合、入力コントロール信号９０に応じてＬＴＲ５及びＬＴＲ６が交互にオン及びオフされるように制御される。これによって、ドライバ接続端子から３値の信号を出力することができる。   Therefore, when the OC signal 18 is at the low level, the HTR 4 and the LTR 6 are controlled to be alternately turned on and off according to the input control signal 90, and when the OC signal 18 is at the high level, the input control signal 90 is Accordingly, the LTR 5 and the LTR 6 are controlled to be alternately turned on and off. As a result, a ternary signal can be output from the driver connection terminal.

以上に述べたように、本実施形態の３値信号発生回路は、Ｈｉｇｈ又はＬｏｗの２値の入力コントロール信号と２値のリセット信号を入力した場合に、ＶＣＣレベル、接地レベル及び−ＶＣＣレベルの３値の信号を出力することができる。本実施形態の３値信号発生回路によれば、Ｈｉｇｈ又はＬｏｗの２値の入力コントロール信号と２値のリセット信号しか用いないシステムにおいても、システムを変更することなく、最適な３値信号を出力することにより、小型化及び低コスト化に適した３値信号発生回路を実現できる。   As described above, the ternary signal generation circuit according to the present embodiment has a VCC level, a ground level, and a −VCC level when a binary input control signal of High or Low and a binary reset signal are input. A ternary signal can be output. According to the ternary signal generating circuit of this embodiment, even in a system that uses only a high or low binary input control signal and a binary reset signal, an optimal ternary signal is output without changing the system. Thus, a ternary signal generation circuit suitable for downsizing and cost reduction can be realized.

なお、本実施形態においては、インバータ９の出力端とＬＴＲ６のゲート端子との間にレベルシフト回路２を設けてある。しかし、これに限らず、順序回路１を接地レベルではなく−ＶＣＣレベルに接続した場合、レベルシフト回路２を設けなくとも、ＶＣＣレベル、接地レベル及び−ＶＣＣレベルの３値の信号を出力する、という本実施形態の効果が得られる。   In the present embodiment, the level shift circuit 2 is provided between the output terminal of the inverter 9 and the gate terminal of the LTR 6. However, not limited to this, when the sequential circuit 1 is connected to the −VCC level instead of the ground level, a ternary signal of the VCC level, the ground level, and the −VCC level is output without providing the level shift circuit 2. The effect of this embodiment is obtained.

実施形態２．
図３及び図４を参照して、本発明の実施形態２に係る３値信号発生回路について説明する。図３は、本発明の実施形態２に係る３値信号発生回路の構成を示す図である。図３において、レベルシフト回路２に代えてレベルシフト回路２５を有する点、３値出力発生回路３に代えて３値出力発生回路２７を有する点、及びレベルシフト回路２６を有する点において、図１に示した実施形態１とは異なる。 Embodiment 2. FIG.
A ternary signal generation circuit according to the second embodiment of the present invention will be described with reference to FIGS. FIG. 3 is a diagram showing a configuration of the ternary signal generating circuit according to the second embodiment of the present invention. 3, in that a level shift circuit 25 is provided instead of the level shift circuit 2, a ternary output generation circuit 27 is provided instead of the ternary output generation circuit 3, and a level shift circuit 26 is provided. Different from the first embodiment shown in FIG.

また、図７に示した従来例の３値信号発生回路及び図１に示した実施形態１の３値信号発生回路は、比較的低いＶＣＣレベル（例えば、１０Ｖ程度）を電源電圧とするＣＭＯＳ回路等を動作させるのに対して、本実施形態における３値信号発生回路は、ＶＣＣレベルよりも高いレベルの電圧（例えば、１００Ｖ以上）を電源電圧とする回路を動作させることができる。それ以外の点においては実施形態１と同様であり、同一符号を付した要素についての詳細な説明は省略する。   The conventional ternary signal generating circuit shown in FIG. 7 and the ternary signal generating circuit of the first embodiment shown in FIG. 1 are CMOS circuits that use a relatively low VCC level (for example, about 10 V) as a power supply voltage. In contrast, the ternary signal generation circuit according to the present embodiment can operate a circuit using a voltage higher than the VCC level (for example, 100 V or more) as a power supply voltage. The other points are the same as those in the first embodiment, and detailed description of elements having the same reference numerals is omitted.

３値出力発生回路２７は、ハイサイドＰチャネルトランジスタ２８（以下、「ＨＴＲ２８」と記す。）、ロウサイドＮチャネルトランジスタ２９（以下、「ＬＴＲ２９」と記す。）及びロウサイドＮチャネルトランジスタ３０（以下、「ＬＴＲ３０」と記す。）を有する。   The ternary output generation circuit 27 includes a high-side P-channel transistor 28 (hereinafter referred to as “HTR 28”), a low-side N-channel transistor 29 (hereinafter referred to as “LTR 29”), and a low-side N-channel transistor 30 (hereinafter referred to as “ LTR30 ").

レベルシフト回路２６は、接地レベル、正側高電圧電源入力端子（以下、「ＶＤＤＨ端子」）、ＮＡＮＤ回路１２の出力端、及びＨＴＲ２８のゲート端子に接続される。レベルシフト回路２６は、ＮＡＮＤ回路１２の出力信号１４を入力し、出力信号１４がＨｉｇｈレベル（ＶＣＣレベル）の時は、ＶＤＤＨ端子の電位レベル（以下、「ＶＤＤＨレベル」と記す。）のＨｉｇｈレベルの出力信号３３を出力し、出力信号１４がＬｏｗレベル（接地レベル）の時は、接地レベルのＬｏｗレベルの出力信号３３を出力する。出力信号１４と出力信号３３とは、電圧レベルのみが異なる。また、ＶＤＤＨレベルは、図７に示した従来例の３値信号発生回路及び図１に示した実施形態１の３値信号発生回路におけるＶＣＣレベルの電圧レベル（ＶＣＣレベル）よりも高い電圧に設定されている。   The level shift circuit 26 is connected to the ground level, the positive high-voltage power supply input terminal (hereinafter referred to as “VDDH terminal”), the output terminal of the NAND circuit 12, and the gate terminal of the HTR 28. The level shift circuit 26 receives the output signal 14 of the NAND circuit 12, and when the output signal 14 is at a high level (VCC level), the potential level at the VDDH terminal (hereinafter referred to as "VDDH level") is at a high level. When the output signal 14 is at the low level (ground level), the output signal 33 at the low level of the ground level is output. The output signal 14 and the output signal 33 differ only in voltage level. The VDDH level is set to a voltage higher than the VCC level voltage level (VCC level) in the conventional ternary signal generating circuit shown in FIG. 7 and the ternary signal generating circuit of the first embodiment shown in FIG. Has been.

レベルシフト回路２５は、接地レベル、負側高電圧電源入力端子（以下、「−ＶＤＤＨ端子」）、インバータ９の出力端、及びＬＴＲ３０のゲート端子に接続される。レベルシフト回路２５は、インバータ９から出力信号１６を入力し、出力信号１６がＨｉｇｈレベル（ＶＣＣレベル）の時は、接地レベルのＨｉｇｈレベルの出力信号３４を出力し、出力信号１６がＬｏｗレベル（接地レベル）の時は、−ＶＤＤＨ端子の電位レベル（以下、「−ＶＤＤＨレベル」と記す。）のＬｏｗレベルの出力信号３４を出力する。出力信号１６と出力信号３４とは、電圧レベルのみが異なる。なお、−ＶＤＤＨレベルは、ＶＤＤＨ端子の負電位に等しい。   The level shift circuit 25 is connected to the ground level, the negative high-voltage power supply input terminal (hereinafter, “−VDDH terminal”), the output terminal of the inverter 9, and the gate terminal of the LTR 30. The level shift circuit 25 receives the output signal 16 from the inverter 9. When the output signal 16 is at the high level (VCC level), the level shift circuit 25 outputs the output signal 34 at the ground level, and the output signal 16 is at the low level ( In the case of the ground level), a low level output signal 34 of the potential level of the -VDDH terminal (hereinafter referred to as "-VDDH level") is output. The output signal 16 and the output signal 34 differ only in voltage level. Note that the −VDDH level is equal to the negative potential of the VDDH terminal.

３値出力発生回路２７のＨＴＲ２８は、ゲート端子がレベルシフト回路２６に接続され、ソース端子及びバックゲート端子がＶＤＤＨレベルに接続され、ドレイン端子がドライバ接続端子及びＬＴＲ２９とＬＴＲ３０のドレイン端子に接続される。ＨＴＲ２８は、レベルシフト回路２６からの出力信号３３によってオン（導通状態、閉）及びオフ（遮断状態、開）を制御され、出力信号３３がＬｏｗの時にオン、Ｈｉｇｈの時にオフとなる。   The HTR 28 of the ternary output generation circuit 27 has a gate terminal connected to the level shift circuit 26, a source terminal and a back gate terminal connected to the VDDH level, a drain terminal connected to a driver connection terminal, and drain terminals of the LTR 29 and the LTR 30. The The HTR 28 is controlled to be turned on (conductive state, closed) and off (blocked state, open) by the output signal 33 from the level shift circuit 26, and is turned on when the output signal 33 is Low and turned off when it is High.

３値出力発生回路２７のＬＴＲ２９は、ゲート端子がＡＮＤ回路１３の出力端に接続され、ドレイン端子がドライバ接続端子に接続され、ソース端子が接地レベルに接続され、バックゲート端子が−ＶＤＤＨレベルに接続される。ＬＴＲ２９は、出力信号１５によってオン（導通状態、閉）及びオフ（遮断状態、開）を制御され、出力信号１５がＨｉｇｈの時にオン、Ｌｏｗの時にオフとなる。   The LTR 29 of the ternary output generation circuit 27 has a gate terminal connected to the output terminal of the AND circuit 13, a drain terminal connected to the driver connection terminal, a source terminal connected to the ground level, and a back gate terminal set to the −VDDH level. Connected. The LTR 29 is controlled to be on (conductive state, closed) and off (blocked state, open) by the output signal 15, and is on when the output signal 15 is high and off when the output signal 15 is low.

３値出力発生回路２７のＬＴＲ３０は、ゲート端子がレベルシフト回路２５に接続され、ドレイン端子がドライバ接続端子に接続され、ソース端子及びバックゲート端子が−ＶＤＤＨレベルに接続される。ＬＴＲ３０はレベルシフト回路２５からの出力信号３４によってオン（導通状態、閉）及びオフ（遮断状態、開）を制御され、出力信号３４がＨｉｇｈの時にオン、Ｌｏｗの時にオフとなる。   The LTR 30 of the ternary output generation circuit 27 has a gate terminal connected to the level shift circuit 25, a drain terminal connected to the driver connection terminal, and a source terminal and a back gate terminal connected to the −VDDH level. The LTR 30 is controlled to be turned on (conductive state, closed) and off (blocked state, open) by the output signal 34 from the level shift circuit 25, and is turned on when the output signal 34 is high and turned off when the output signal 34 is low.

上記のように構成された本実施形態における３値信号発生回路について、その動作を説明する。図４は、図３に示した本発明の実施形態２に係る３値信号発生回路の各部の動作波形を示す。図４において、トリガ端子から入力される信号（入力コントロール信号９０）、リセット端子から入力される信号（ＣＬＲ信号９１）、エッジ検出回路７のＤフリップフロップ回路１０の非反転出力端子（Ｑ）から出力される信号（ＯＣ信号１８）、スイッチ回路８のＮＡＮＤ回路１２から出力される信号（出力信号１４）、スイッチ回路８のＡＮＤ回路１３から出力される信号（出力信号１５）、エッジ検出回路７のインバータ９から出力される信号（出力信号１６）、及びドライバ接続端子から出力される信号（ＯＵＴ信号９３）のそれぞれの動作波形が示されている。   The operation of the ternary signal generating circuit according to this embodiment configured as described above will be described. FIG. 4 shows operation waveforms of each part of the ternary signal generating circuit according to Embodiment 2 of the present invention shown in FIG. In FIG. 4, a signal input from the trigger terminal (input control signal 90), a signal input from the reset terminal (CLR signal 91), and a non-inverted output terminal (Q) of the D flip-flop circuit 10 of the edge detection circuit 7 The output signal (OC signal 18), the signal output from the NAND circuit 12 of the switch circuit 8 (output signal 14), the signal output from the AND circuit 13 of the switch circuit 8 (output signal 15), the edge detection circuit 7 Operation waveforms of a signal (output signal 16) output from the inverter 9 and a signal (OUT signal 93) output from the driver connection terminal are shown.

本実施形態の３値信号発生回路は、例えば、図４に示すような、Ｈｉｇｈ又はＬｏｗの２値信号である入力コントロール信号９０及びＣＬＲ信号９１を入力する。本実施形態において、入力コントロール信号９０及びＣＬＲ信号９１のＨｉｇｈレベルにはＶＣＣレベル、Ｌｏｗレベルには接地レベルを用いる。   The ternary signal generation circuit according to the present embodiment inputs, for example, an input control signal 90 and a CLR signal 91 which are high or low binary signals as shown in FIG. In the present embodiment, the VCC level and the ground level are used for the high level of the input control signal 90 and the CLR signal 91, respectively.

入力コントロール信号９０及びＣＬＲ信号９１は順序回路１に入力される。順序回路１は、入力コントロール信号９０をＣＬＲ信号９１に応じてエッジ検出回路７及びスイッチ回路８で処理し、出力信号１４、１５及び１６を出力する。出力信号１４、１５及び１６の動作については、図２に示した実施形態１に係る３値信号発生回路での動作と同様であるので、重複した説明は省略する。   The input control signal 90 and the CLR signal 91 are input to the sequential circuit 1. The sequential circuit 1 processes the input control signal 90 by the edge detection circuit 7 and the switch circuit 8 according to the CLR signal 91 and outputs output signals 14, 15 and 16. Since the operations of the output signals 14, 15 and 16 are the same as the operations in the ternary signal generating circuit according to the first embodiment shown in FIG.

順序回路１の出力信号１６は、レベルシフト回路２５に入力され、レベル変換された後、出力信号３４として出力される。出力信号１６と出力信号３４とは、電圧レベルのみが異なり、ほぼ同じ波形となる。また、順序回路１の出力信号１４は、レベルシフト回路２６に入力され、レベル変換された後、出力信号３３として出力される。出力信号１４と出力信号３３とは、電圧レベルのみが異なり、ほぼ同じ波形となる。   The output signal 16 of the sequential circuit 1 is input to the level shift circuit 25, subjected to level conversion, and then output as an output signal 34. The output signal 16 and the output signal 34 differ only in voltage level and have substantially the same waveform. Further, the output signal 14 of the sequential circuit 1 is input to the level shift circuit 26, subjected to level conversion, and then output as an output signal 33. The output signal 14 and the output signal 33 differ only in voltage level and have substantially the same waveform.

レベルシフト回路２の出力信号３３、順序回路１の出力信号１５、レベルシフト回路２５の出力信号３４は、３値出力発生回路２７にそれぞれ入力される。出力信号３３は３値出力発生回路２７のＨＴＲ２８を制御し、出力信号１５は３値出力発生回路２７のＬＴＲ２９を制御し、出力信号３４は３値出力発生回路３のＬＴＲ３０を制御する。   The output signal 33 of the level shift circuit 2, the output signal 15 of the sequential circuit 1, and the output signal 34 of the level shift circuit 25 are input to the ternary output generation circuit 27, respectively. The output signal 33 controls the HTR 28 of the ternary output generation circuit 27, the output signal 15 controls the LTR 29 of the ternary output generation circuit 27, and the output signal 34 controls the LTR 30 of the ternary output generation circuit 3.

上記の動作から、レベルシフト回路２６、順序回路１及びレベルシフト回路２５からの各出力信号３３、１５及び３４と、入力コントロール信号９０及びＯＣ信号１８との関係は以下のようになる。   From the above operation, the relationship between the output signals 33, 15 and 34 from the level shift circuit 26, the sequential circuit 1 and the level shift circuit 25 and the input control signal 90 and the OC signal 18 is as follows.

入力コントロール信号９０，ＯＣ信号１８が［Ｈ，Ｈ］の時、出力信号３３，出力信号１５，出力信号３４が［Ｈ，Ｈ，Ｌ］となる。   When the input control signal 90 and the OC signal 18 are [H, H], the output signal 33, the output signal 15, and the output signal 34 are [H, H, L].

入力コントロール信号９０，ＯＣ信号１８が［Ｈ，Ｌ］の時、出力信号３３，出力信号１５，出力信号３４が［Ｌ，Ｌ，Ｌ］となる。   When the input control signal 90 and the OC signal 18 are [H, L], the output signal 33, the output signal 15, and the output signal 34 are [L, L, L].

入力コントロール信号９０，ＯＣ信号１８が［Ｌ，Ｈ］及び［Ｌ，Ｌ］の時、出力信号３３，出力信号１５，出力信号３４が［Ｈ，Ｌ，Ｈ］となる。   When the input control signal 90 and the OC signal 18 are [L, H] and [L, L], the output signal 33, the output signal 15, and the output signal 34 are [H, L, H].

また、各出力信号３３、１５及び３４と、ドライバ接続端子から出力されるＯＵＴ信号９３との関係は以下のようになる。   The relationship between the output signals 33, 15 and 34 and the OUT signal 93 output from the driver connection terminal is as follows.

出力信号３３，出力信号１５，出力信号３４が［Ｌ，Ｌ，Ｌ］の時、ＨＴＲ２８がオンとなり、ＬＴＲ２９及びＬＴＲ３０がオフとなる。この場合、ＨＴＲ２８のソース端子のＶＤＤＨレベルの信号がドライバ接続端子に印加されるため、ドライバ接続端子からはＶＤＤＨレベルのＯＵＴ信号９３が出力される。   When the output signal 33, the output signal 15, and the output signal 34 are [L, L, L], the HTR 28 is turned on, and the LTR 29 and the LTR 30 are turned off. In this case, since the VDDH level signal of the source terminal of the HTR 28 is applied to the driver connection terminal, the VDDH level OUT signal 93 is output from the driver connection terminal.

出力信号３３，出力信号１５，出力信号３４が［Ｈ，Ｈ，Ｌ］の時、ＬＴＲ２９がオンとなり、ＨＴＲ２８及びＬＴＲ３０がオフとなる。この場合、ＬＴＲ２９のソース端子の接地レベルの信号がドライバ接続端子に印加されるため、ドライバ接続端子からは接地レベルのＯＵＴ信号９３が出力される。   When the output signal 33, the output signal 15, and the output signal 34 are [H, H, L], the LTR 29 is turned on, and the HTR 28 and the LTR 30 are turned off. In this case, since the ground level signal of the source terminal of the LTR 29 is applied to the driver connection terminal, the ground signal OUT signal 93 is output from the driver connection terminal.

出力信号３３，出力信号１５，出力信号３４が［Ｈ，Ｌ，Ｈ］の時、ＬＴＲ３０がオンとなり、ＨＴＲ２８及びＬＴＲ２９がオフとなる。この場合、ＬＴＲ２９のソース端子の−ＶＤＤＨレベルの信号がドライバ接続端子に印加されるため、ドライバ接続端子からは−ＶＤＤＨレベルのＯＵＴ信号９３が出力される。   When the output signal 33, the output signal 15, and the output signal 34 are [H, L, H], the LTR 30 is turned on, and the HTR 28 and the LTR 29 are turned off. In this case, since the -VDDH level signal at the source terminal of the LTR 29 is applied to the driver connection terminal, the -VDDH level OUT signal 93 is output from the driver connection terminal.

したがって、ＯＣ信号１８がＬｏｗレベルである場合、入力コントロール信号９０に応じてＨＴＲ２８及びＬＴＲ３０が交互にオン及びオフされるように制御され、ＯＣ信号１８がＨｉｇｈレベルである場合、入力コントロール信号９０に応じてＬＴＲ２９及びＬＴＲ３０が交互にオン及びオフされるように制御される。これによって、ドライバ接続端子から３値の信号を出力することができる。   Therefore, when the OC signal 18 is at the low level, the HTR 28 and the LTR 30 are controlled to be alternately turned on and off according to the input control signal 90, and when the OC signal 18 is at the high level, the input control signal 90 is Accordingly, the LTR 29 and the LTR 30 are controlled to be turned on and off alternately. As a result, a ternary signal can be output from the driver connection terminal.

以上に述べたように、本実施形態の３値信号発生回路は、Ｈｉｇｈ又はＬｏｗの２値の入力コントロール信号と２値のリセット信号を入力した場合に、ＶＤＤＨレベル、接地レベル及び−ＶＤＤＨレベルの３値の信号を出力することができる。本実施形態の３値信号発生回路によれば、図７に示した従来例の３値信号発生回路及び図１に示した実施形態１の３値信号発生回路におけるＶＣＣレベルよりも高いレベルの電圧を電源電圧とする回路を動作させることができる。   As described above, the ternary signal generation circuit according to the present embodiment has a VDDH level, a ground level, and a −VDDH level when a binary input control signal of High or Low and a binary reset signal are input. A ternary signal can be output. According to the ternary signal generating circuit of the present embodiment, a voltage higher than the VCC level in the conventional ternary signal generating circuit shown in FIG. 7 and the ternary signal generating circuit of the first embodiment shown in FIG. Can be operated.

実施形態３．
図５及び図６を参照して、本発明の実施形態３に係る３値信号発生回路について説明する。図５は、本発明の実施形態３に係る３値信号発生回路の構成を示す図である。図５において、順序回路１に代えて順序回路３５を有する点、レベルシフト回路２を除する点、レベルシフト回路４０及びレベルシフト回路４１を有する点、及び３値出力発生回路３に代えて３値出力発生回路４２を有する点において、図１に示した実施形態１とは異なる。 Embodiment 3. FIG.
A ternary signal generating circuit according to Embodiment 3 of the present invention will be described with reference to FIGS. FIG. 5 is a diagram showing a configuration of a ternary signal generating circuit according to Embodiment 3 of the present invention. In FIG. 5, a point having a sequential circuit 35 instead of the sequential circuit 1, a point excluding the level shift circuit 2, a point having a level shift circuit 40 and a level shift circuit 41, and 3 instead of the ternary output generation circuit 3. The second embodiment is different from the first embodiment shown in FIG. 1 in that the value output generation circuit 42 is provided.

また、図７に示した従来例の３値信号発生回路及び図１に示した実施形態１の３値信号発生回路は、プラスマイナス電源を用いた形式であるが、本実施形態における３値信号発生回路は、接地レベルを最も低い電位に設定し、プラス電源のみを用いる形式である。それ以外の点においては実施形態１と同様であり、同一符号を付した要素についての詳細な説明は省略する。   The ternary signal generating circuit of the conventional example shown in FIG. 7 and the ternary signal generating circuit of the first embodiment shown in FIG. 1 are in the form of using plus and minus power supplies, but the ternary signal in this embodiment is used. The generation circuit is of a type in which the ground level is set to the lowest potential and only a positive power supply is used. The other points are the same as those in the first embodiment, and detailed description of elements having the same reference numerals is omitted.

順序回路３５は、スイッチ回路８に代えてスイッチ回路３６を有する点において、実施形態１に係る順序回路１とは異なる。実施形態１と同様の構成であるエッジ回路７についての説明は省略する。   The sequential circuit 35 is different from the sequential circuit 1 according to the first embodiment in that the sequential circuit 35 includes a switch circuit 36 instead of the switch circuit 8. The description of the edge circuit 7 having the same configuration as that of the first embodiment is omitted.

３値出力発生回路４２は、ハイサイドＰチャネルトランジスタ４３（以下、「ＨＴＲ４３」と記す。）、ハイサイドＰチャネルトランジスタ４４（以下、「ＨＴＲ４４」と記す。）、ロウサイドＮチャネルトランジスタ４５（以下、「ＬＴＲ４５」と記す。）及び逆流防止ダイオード４６を有する。   The ternary output generation circuit 42 includes a high-side P-channel transistor 43 (hereinafter referred to as “HTR 43”), a high-side P-channel transistor 44 (hereinafter referred to as “HTR 44”), and a low-side N-channel transistor 45 (hereinafter referred to as “HTR 44”). "LTR45") and a backflow prevention diode 46.

順序回路３５のスイッチ回路３６は、インバータ１１、ＮＡＮＤ回路１２及び３７によって構成される。   The switch circuit 36 of the sequential circuit 35 includes an inverter 11 and NAND circuits 12 and 37.

ＮＡＮＤ回路３７は、一方の入力端がＤフリップフロップ回路１０の非反転出力端子（Ｑ）に接続され、他方の入力端がトリガ端子に接続され、出力端がレベルシフト回路４０に接続される。ＮＡＮＤ回路３７は、トリガ端子からの入力コントロール信号９０及びＤフリップフロップ回路１０からのＯＣ信号１８を入力し、両者の論理和を反転し、反転した信号を出力信号３８として出力する。インバータ１１及びＮＡＮＤ回路１２については、実施形態１と同様であるので説明を省略する。   The NAND circuit 37 has one input terminal connected to the non-inverting output terminal (Q) of the D flip-flop circuit 10, the other input terminal connected to the trigger terminal, and the output terminal connected to the level shift circuit 40. The NAND circuit 37 receives the input control signal 90 from the trigger terminal and the OC signal 18 from the D flip-flop circuit 10, inverts the logical sum of the two, and outputs the inverted signal as the output signal 38. Since the inverter 11 and the NAND circuit 12 are the same as those in the first embodiment, description thereof is omitted.

レベルシフト回路４１は、第２の高電圧電源入力端子（以下、「ＶＤＤＨ２端子」）、接地レベル、ＮＡＮＤ回路１２の出力端、及びＨＴＲ４３のゲート端子に接続される。レベルシフト回路４１は、ＮＡＮＤ回路１２から出力信号１４を入力し、出力信号１４がＨｉｇｈレベル（ＶＣＣレベル）の時は、ＶＤＤＨ２端子の電位レベル（以下、「ＶＤＤＨ２レベル」と記す。）のＨｉｇｈレベルの出力信号４８を出力し、出力信号１４がＬｏｗレベル（接地レベル）の時は、接地レベルのＬｏｗレベルの出力信号４８を出力する。出力信号１４と出力信号４８とは、電圧レベルのみが異なる。   The level shift circuit 41 is connected to a second high voltage power input terminal (hereinafter referred to as “VDDH2 terminal”), a ground level, an output terminal of the NAND circuit 12, and a gate terminal of the HTR 43. The level shift circuit 41 receives the output signal 14 from the NAND circuit 12, and when the output signal 14 is at a high level (VCC level), the potential level at the VDDH2 terminal (hereinafter referred to as "VDDH2 level") is at a high level. When the output signal 14 is at the low level (ground level), the output signal 48 at the low level of the ground level is output. The output signal 14 and the output signal 48 differ only in voltage level.

レベルシフト回路４０は、第３の高電圧電源入力端子（以下、「ＶＤＤＨ３端子」）、接地レベル、ＮＡＮＤ回路３７の出力端、及びＨＴＲ４４のゲート端子に接続される。レベルシフト回路４０は、ＮＡＮＤ回路３７の出力信号３８を入力し、出力信号３８がＨｉｇｈレベル（ＶＣＣレベル）の時は、ＶＤＤＨ３端子の電位レベル（以下、「ＶＤＤＨ３レベル」と記す。）のＨｉｇｈレベルの出力信号４７を出力し、出力信号３８がＬｏｗレベル（接地レベル）の時は、接地レベルのＬｏｗレベルの出力信号４７を出力する。出力信号３８と出力信号４７とは、電圧レベルのみが異なる。   The level shift circuit 40 is connected to a third high voltage power input terminal (hereinafter referred to as “VDDH3 terminal”), a ground level, an output terminal of the NAND circuit 37, and a gate terminal of the HTR 44. The level shift circuit 40 receives the output signal 38 of the NAND circuit 37, and when the output signal 38 is at a high level (VCC level), the potential level of the VDDH3 terminal (hereinafter referred to as "VDDH3 level") is at a high level. When the output signal 38 is at the low level (ground level), the output signal 47 at the low level of the ground level is output. The output signal 38 and the output signal 47 differ only in voltage level.

３値出力発生回路４２のＨＴＲ４３のゲート端子はレベルシフト回路４１に接続され、ソース端子及びバックゲート端子はＶＤＤＨ２レベルに接続され、ドレイン端子はドライバ接続端子に接続される。ＨＴＲ４３は、レベルシフト回路４１からの出力信号４８によってオン（導通状態、閉）及びオフ（遮断状態、開）を制御され、出力信号４８がＬｏｗの時にオン、Ｈｉｇｈの時にオフとなる。   The gate terminal of the HTR 43 of the ternary output generation circuit 42 is connected to the level shift circuit 41, the source terminal and the back gate terminal are connected to the VDDH2 level, and the drain terminal is connected to the driver connection terminal. The HTR 43 is controlled to be turned on (conductive state, closed) and off (blocked state, open) by the output signal 48 from the level shift circuit 41, and is turned on when the output signal 48 is Low and turned off when it is High.

３値出力発生回路４２のＨＴＲ４４のゲート端子はレベルシフト回路４０に接続され、ドレイン端子はドライバ接続端子に接続され、逆流防止ダイオード４６を介してソース端子及びバックゲート端子はＶＤＤＨ３レベルに接続される。ＨＴＲ４４は、レベルシフト回路４０からの出力信号４７によってオン（導通状態、閉）及びオフ（遮断状態、開）を制御され、出力信号４７がＬｏｗの時にオン、Ｈｉｇｈの時にオフとなる。   The gate terminal of the HTR 44 of the ternary output generation circuit 42 is connected to the level shift circuit 40, the drain terminal is connected to the driver connection terminal, and the source terminal and the back gate terminal are connected to the VDDH3 level via the backflow prevention diode 46. . The HTR 44 is controlled to be turned on (conductive state, closed) and off (blocked state, open) by the output signal 47 from the level shift circuit 40, and is turned on when the output signal 47 is low and turned off when the output signal 47 is high.

３値出力発生回路４２のＬＴＲ４５のゲート端子は順序回路３５のインバータ９の出力端に接続され、ドレイン端子はドライバ接続端子に接続され、ソース端子及びバックゲート端子は接地レベルに接続される。ＬＴＲ４５は、インバータ９からの出力信号１６によってオン（導通状態、閉）及びオフ（遮断状態、開）を制御され、出力信号１６がＨｉｇｈの時にオン、Ｌｏｗの時にオフとなる。   The gate terminal of the LTR 45 of the ternary output generation circuit 42 is connected to the output terminal of the inverter 9 of the sequential circuit 35, the drain terminal is connected to the driver connection terminal, and the source terminal and the back gate terminal are connected to the ground level. The LTR 45 is controlled to be on (conductive state, closed) and off (blocked state, open) by the output signal 16 from the inverter 9, and is turned on when the output signal 16 is High and turned off when the output signal 16 is Low.

なお、本実施形態における３値信号発生回路の電源であるＶＤＤＨ２レベル、ＶＤＤＨ３レベル及びＶＣＣレベルの大小関係は、ＶＤＤＨ２＞ＶＤＤＨ３＞ＶＣＣである。   Note that the relationship between the VDDH2 level, the VDDH3 level, and the VCC level, which are the power sources of the ternary signal generating circuit in this embodiment, is VDDH2> VDDH3> VCC.

逆流防止ダイオード４６のアノード端子はＶＤＤＨ３レベルに接続され、カソード端子はＨＴＲ４４のソース端子及びバックゲート端子に接続される。逆流防止ダイオード４６は、アノード端子からカソード端子への電流を流すが、カソード端子からアノード端子への電流を流さない。これにより、ＨＴＲ４４からＶＤＤＨ３レベルへの電流の逆流を防止する。   The anode terminal of the backflow prevention diode 46 is connected to the VDDH3 level, and the cathode terminal is connected to the source terminal and the back gate terminal of the HTR 44. The backflow prevention diode 46 flows current from the anode terminal to the cathode terminal, but does not flow current from the cathode terminal to the anode terminal. This prevents a reverse current flow from the HTR 44 to the VDDH3 level.

上記のように構成された本実施形態における３値信号発生回路について、その動作を説明する。図６は、図５に示した本発明の実施形態３に係る３値信号発生回路の各部の動作波形を示す。図６において、トリガ端子から入力される信号（入力コントロール信号９０）、リセット端子から入力される信号（ＣＬＲ信号９１）、エッジ検出回路７のＤフリップフロップ回路１０の非反転出力端子（Ｑ）から出力される信号（ＯＣ信号１８）、スイッチ回路３６のＮＡＮＤ回路１２から出力される信号（出力信号１４）、スイッチ回路３６のＮＡＮＤ回路３７から出力される信号（出力信号３８）、エッジ検出回路７のインバータ９から出力される信号（出力信号１６）、及びドライバ接続端子から出力される信号（ＯＵＴ信号９４）のそれぞれの動作波形が示されている。   The operation of the ternary signal generating circuit according to this embodiment configured as described above will be described. FIG. 6 shows operation waveforms of each part of the ternary signal generating circuit according to Embodiment 3 of the present invention shown in FIG. In FIG. 6, a signal input from the trigger terminal (input control signal 90), a signal input from the reset terminal (CLR signal 91), and a non-inverted output terminal (Q) of the D flip-flop circuit 10 of the edge detection circuit 7. The output signal (OC signal 18), the signal output from the NAND circuit 12 of the switch circuit 36 (output signal 14), the signal output from the NAND circuit 37 of the switch circuit 36 (output signal 38), the edge detection circuit 7 The operation waveforms of the signal (output signal 16) output from the inverter 9 and the signal (OUT signal 94) output from the driver connection terminal are shown.

本実施形態の３値信号発生回路は、例えば、図６に示すような、Ｈｉｇｈ又はＬｏｗの２値信号である入力コントロール信号９０及びＣＬＲ信号９１を入力する。入力コントロール信号９０及びＣＬＲ信号９１のＨｉｇｈレベルにはＶＣＣレベル、Ｌｏｗレベルには接地レベルを用いる。   The ternary signal generation circuit according to the present embodiment inputs, for example, an input control signal 90 and a CLR signal 91 that are high or low binary signals as shown in FIG. The VCC level is used as the high level of the input control signal 90 and the CLR signal 91, and the ground level is used as the low level.

入力コントロール信号９０及びＣＬＲ信号９１は順序回路３５に入力される。順序回路３５は、入力コントロール信号９０をＣＬＲ信号９１に応じてエッジ検出回路７及びスイッチ回路３６で処理し、出力信号１４、３８及び１６を出力する。   The input control signal 90 and the CLR signal 91 are input to the sequential circuit 35. The sequential circuit 35 processes the input control signal 90 by the edge detection circuit 7 and the switch circuit 36 according to the CLR signal 91 and outputs output signals 14, 38 and 16.

エッジ検出回路７のインバータ９は、入力した入力コントロール信号９０を反転し、反転した信号を出力信号１６として出力する。図６において、入力コントロール信号９０が時刻Ｔ２〜Ｔ３の期間、時刻Ｔ４〜Ｔ５の期間及び時刻Ｔ７〜Ｔ８の期間においてＬｏｗレベルであるので、出力信号１６は、時刻Ｔ２〜Ｔ３の期間、時刻Ｔ４〜Ｔ５の期間及び時刻Ｔ７〜Ｔ８の期間においてＨｉｇｈレベルである。   The inverter 9 of the edge detection circuit 7 inverts the input control signal 90 and outputs the inverted signal as an output signal 16. In FIG. 6, since the input control signal 90 is at the low level in the period from time T2 to T3, the period from time T4 to T5, and the period from time T7 to T8, the output signal 16 is the period from time T2 to T3, time T4. It is at the high level in the period from T5 to time T7 to T8.

エッジ検出回路７のＤフリップフロップ回路１０の非反転出力端子（Ｑ）から出力されるＯＣ信号１８は、初期状態はＬｏｗレベルである。リセット端子から入力されたＣＬＲ信号９１がＨｉｇｈレベルの場合、Ｄフリップフロップ回路１０が初期状態に設定され、ＯＣ信号１８はＬｏｗレベルとなる（時刻Ｔ０〜Ｔ１の期間）。ＣＬＲ信号９１がＨｉｇｈレベルからＬｏｗレベルに移行するとＤフリップフロップ回路１０の初期状態が解除される（時刻Ｔ１）。その後、出力信号１６の立ち上がりを検出すると、Ｄフリップフロップ回路１０がトリガされ、ＯＣ信号１８はＨｉｇｈレベルとなる（時刻Ｔ２）。ＯＣ信号１８は、次にＨｉｇｈレベルのＣＬＲ信号９１を検出するまでＨｉｇｈレベルを維持する（時刻Ｔ２〜Ｔ６の期間）。   The OC signal 18 output from the non-inverting output terminal (Q) of the D flip-flop circuit 10 of the edge detection circuit 7 is initially at the low level. When the CLR signal 91 input from the reset terminal is at a high level, the D flip-flop circuit 10 is set to an initial state, and the OC signal 18 is at a low level (period T0 to T1). When the CLR signal 91 shifts from the high level to the low level, the initial state of the D flip-flop circuit 10 is released (time T1). Thereafter, when the rising edge of the output signal 16 is detected, the D flip-flop circuit 10 is triggered, and the OC signal 18 becomes High level (time T2). The OC signal 18 is maintained at the high level until the next high-level CLR signal 91 is detected (period T2 to T6).

順序回路３５のスイッチ回路３６のＮＡＮＤ回路３７は、入力コントロール信号９０及びＯＣ信号１８を入力し、出力信号３８を出力する。出力信号３８は、入力コントロール信号９０及びＯＣ信号１８のうち、いずれか１つがＬｏｗレベルである場合、Ｈｉｇｈとなる（時刻Ｔ３以前の期間、時刻Ｔ４〜Ｔ５の期間及び時刻Ｔ６以降の期間）。また、入力コントロール信号９０及びＯＣ信号１８のうち両方がＨｉｇｈレベルである場合、Ｌｏｗとなる（時刻Ｔ３〜Ｔ４の期間及び時刻Ｔ５〜Ｔ６の期間）。   The NAND circuit 37 of the switch circuit 36 of the sequential circuit 35 inputs the input control signal 90 and the OC signal 18 and outputs an output signal 38. The output signal 38 becomes High when any one of the input control signal 90 and the OC signal 18 is at a low level (a period before time T3, a period from time T4 to T5, and a period after time T6). Further, when both of the input control signal 90 and the OC signal 18 are at a high level, the input control signal 90 and the OC signal 18 are Low (periods from time T3 to T4 and periods from time T5 to T6).

ＮＡＮＤ回路１２は、ＯＣ信号１８の反転信号及び入力コントロール信号９０を入力し、出力信号１４を出力する。出力信号１４は、ＯＣ信号１８の反転信号及び入力コントロール信号９０のうち、いずれか１つがＬｏｗレベルの場合、Ｈｉｇｈとなる（時刻Ｔ２〜Ｔ６の期間及び時刻Ｔ７〜Ｔ８の期間）。また、ＯＣ信号１８の反転信号及び入力コントロール信号９０の両方がＨｉｇｈレベルの場合、Ｌｏｗとなる（時刻Ｔ２以前の期間、時刻Ｔ６〜Ｔ７の期間及び時刻Ｔ８以降の期間）。   The NAND circuit 12 receives the inverted signal of the OC signal 18 and the input control signal 90 and outputs an output signal 14. The output signal 14 becomes High when any one of the inverted signal of the OC signal 18 and the input control signal 90 is at a low level (period T2 to T6 and period T7 to T8). Further, when both the inverted signal of the OC signal 18 and the input control signal 90 are at a high level, the signal becomes Low (a period before time T2, a period from time T6 to T7, and a period after time T8).

順序回路３５の出力信号１４は、レベルシフト回路４１に入力され、レベル変換された後、出力信号４８として出力される。出力信号１４及び出力信号４８は、電圧レベルのみが異なり、ほぼ同じ波形となる。   The output signal 14 of the sequential circuit 35 is input to the level shift circuit 41, subjected to level conversion, and then output as an output signal 48. The output signal 14 and the output signal 48 differ only in voltage level and have substantially the same waveform.

順序回路３５の出力信号３８は、レベルシフト回路４０に入力され、レベル変換された後、出力信号４７として出力される。出力信号３８及び出力信号４７は、電圧レベルが異なり、ほぼ同じ波形となる。   The output signal 38 of the sequential circuit 35 is input to the level shift circuit 40, subjected to level conversion, and then output as an output signal 47. The output signal 38 and the output signal 47 have different voltage levels and have substantially the same waveform.

レベルシフト回路４１の出力信号４８、レベルシフト回路４０の出力信号４７及び順序回路３５の出力信号１６は、３値出力発生回路４２にそれぞれ入力される。出力信号４８は３値出力発生回路４２のＨＴＲ４３を制御し、出力信号４７は３値出力発生回路４２のＨＴＲ４４を制御し、出力信号１６は３値出力発生回路４２のＬＴＲ４５を制御する。   The output signal 48 of the level shift circuit 41, the output signal 47 of the level shift circuit 40, and the output signal 16 of the sequential circuit 35 are input to the ternary output generation circuit 42, respectively. The output signal 48 controls the HTR 43 of the ternary output generation circuit 42, the output signal 47 controls the HTR 44 of the ternary output generation circuit 42, and the output signal 16 controls the LTR 45 of the ternary output generation circuit 42.

上記の動作から、レベルシフト回路４１、レベルシフト回路４０及び順序回路３５からの各出力信号４８、４７及び１６と、入力コントロール信号９０及びＯＣ信号１８との関係は以下のようになる。   From the above operation, the relationship between the output signals 48, 47 and 16 from the level shift circuit 41, the level shift circuit 40 and the sequential circuit 35, and the input control signal 90 and the OC signal 18 is as follows.

入力コントロール信号９０，ＯＣ信号１８が［Ｈ，Ｈ］の時、出力信号４８，出力信号４７，出力信号１６が［Ｈ，Ｌ，Ｌ］となる。   When the input control signal 90 and the OC signal 18 are [H, H], the output signal 48, the output signal 47, and the output signal 16 are [H, L, L].

入力コントロール信号９０，ＯＣ信号１８が［Ｈ，Ｌ］の時、出力信号４８，出力信号４７，出力信号１６が［Ｌ，Ｈ，Ｌ］となる。   When the input control signal 90 and the OC signal 18 are [H, L], the output signal 48, the output signal 47, and the output signal 16 are [L, H, L].

入力コントロール信号９０，ＯＣ信号１８が［Ｌ，Ｈ］及び［Ｌ，Ｌ］の時、出力信号４８，出力信号４７，出力信号１６が［Ｈ，Ｈ，Ｈ］となる。   When the input control signal 90 and the OC signal 18 are [L, H] and [L, L], the output signal 48, the output signal 47, and the output signal 16 are [H, H, H].

また、各出力信号４８、４７及び１６と、ドライバ接続端子から出力されるＯＵＴ信号９４との関係は以下のようになる。   The relationship between the output signals 48, 47 and 16 and the OUT signal 94 output from the driver connection terminal is as follows.

出力信号４８，出力信号４７，出力信号１６が［Ｌ，Ｈ，Ｌ］の時、ＨＴＲ４３がオンとなり、ＨＴＲ４４及びＬＴＲ４５がオフとなる。この場合、ＨＴＲ４３のソース端子のＶＤＤＨ２レベルの信号がドライバ接続端子に印加されるため、ドライバ接続端子からはＶＤＤＨ２レベルのＯＵＴ信号９４が出力される。   When the output signal 48, the output signal 47, and the output signal 16 are [L, H, L], the HTR 43 is turned on, and the HTR 44 and the LTR 45 are turned off. In this case, since the VDDH2 level signal at the source terminal of the HTR 43 is applied to the driver connection terminal, the VDDH2 level OUT signal 94 is output from the driver connection terminal.

この時、逆流防止ダイオード４６がＶＤＤＨ３端子とＨＴＲ４４のソース端子及びバックゲート端子間に設けられている故に、ＨＴＲ４３がオンであっても、ＨＴＲ４４のドレイン端子−バックゲート端子間に一般的に構成される寄生の順方向ダイオードを通じてＶＤＤＨ２レベルからＶＤＤＨ３レベルへ電流が流れ込むことはない。   At this time, since the backflow prevention diode 46 is provided between the VDDH3 terminal and the source terminal and back gate terminal of the HTR 44, it is generally configured between the drain terminal and the back gate terminal of the HTR 44 even when the HTR 43 is on. No current flows from the VDDH2 level to the VDDH3 level through the parasitic forward diode.

出力信号４８，出力信号４７，出力信号１６が［Ｈ，Ｌ，Ｌ］の時、ＨＴＲ４４がオンとなり、ＨＴＲ４３及びＬＴＲ４５がオフとなる。この場合、ＨＴＲ４４のソース端子のＶＤＤＨ３レベルの信号がドライバ接続端子に印加されるため、ドライバ接続端子からはＶＤＤＨ３レベルのＯＵＴ信号９４が出力される。   When the output signal 48, the output signal 47, and the output signal 16 are [H, L, L], the HTR 44 is turned on and the HTR 43 and the LTR 45 are turned off. In this case, since the VDDH3 level signal at the source terminal of the HTR 44 is applied to the driver connection terminal, the VDDH3 level OUT signal 94 is output from the driver connection terminal.

出力信号４８，出力信号４７，出力信号１６が［Ｈ，Ｈ，Ｈ］の時、ＬＴＲ４５がオンとなり、ＨＴＲ４３及びＨＴＲ４４がオフとなる。この場合、ＬＴＲ４５のソース端子の接地レベルの信号がドライバ接続端子に印加されるため、ドライバ接続端子からは接地レベルのＯＵＴ信号９４が出力される。   When the output signal 48, the output signal 47, and the output signal 16 are [H, H, H], the LTR 45 is turned on and the HTR 43 and the HTR 44 are turned off. In this case, since the ground level signal of the source terminal of the LTR 45 is applied to the driver connection terminal, the ground signal OUT signal 94 is output from the driver connection terminal.

したがって、ＯＣ信号１８がＬｏｗレベルである場合、入力コントロール信号９０に応じてＨＴＲ４３及びＬＴＲ４５が交互にオン及びオフされるように制御され、ＯＣ信号１８がＨｉｇｈレベルである場合、入力コントロール信号９０に応じてＨＴＲ４４及びＬＴＲ４５が交互にオン及びオフされるように制御される。これによって、ドライバ接続端子から３値の信号を出力することができる。   Therefore, when the OC signal 18 is at the low level, the HTR 43 and the LTR 45 are controlled to be alternately turned on and off according to the input control signal 90. When the OC signal 18 is at the high level, the input control signal 90 is In response, the HTR 44 and the LTR 45 are controlled to be turned on and off alternately. As a result, a ternary signal can be output from the driver connection terminal.

以上に述べたように、本実施形態の３値信号発生回路は、Ｈｉｇｈ又はＬｏｗの２値の入力コントロール信号と２値のリセット信号を入力した場合に、ＶＤＤＨ２レベル、ＶＤＤＨ３レベル及び接地レベルの３値の信号を出力することができる。本実施形態の３値信号発生回路によれば、逆流防止ダイオードを設けることによって、プラス電源を用いた場合でも信頼性の高い３値信号発生回路を実現できる。   As described above, the ternary signal generation circuit according to the present embodiment has three levels of VDDH2, VDDH3, and ground when a high or low binary input control signal and a binary reset signal are input. A value signal can be output. According to the ternary signal generating circuit of this embodiment, by providing the backflow prevention diode, a highly reliable ternary signal generating circuit can be realized even when a positive power supply is used.

なお、本実施形態においては、ＮＡＮＤ回路１２の出力端とＨＴＲ４３のゲート端子との間にレベルシフト回路４１、ＮＡＮＤ回路３７の出力端とＨＴＲ４４のゲート端子との間にレベルシフト回路４０を設けてある。しかし、これに限らず、ＶＤＤＨ２端子電位又はＶＤＤＨ３端子電位を順序回路３５の電源電圧であるＶＣＣレベルに近似した値に設定することで、レベルシフト回路４１又はレベルシフト回路４０を設けなくとも、ＶＤＤＨ２レベル、ＶＤＤＨ３レベル及び接地レベルの３値の信号を出力する、という本実施形態の効果が得られる。   In this embodiment, a level shift circuit 41 is provided between the output terminal of the NAND circuit 12 and the gate terminal of the HTR 43, and a level shift circuit 40 is provided between the output terminal of the NAND circuit 37 and the gate terminal of the HTR 44. is there. However, the present invention is not limited to this, and the VDDH2 terminal potential or the VDDH3 terminal potential is set to a value approximating the VCC level that is the power supply voltage of the sequential circuit 35, so that the VDDH2 does not have to be provided. The effect of this embodiment of outputting a ternary signal of level, VDDH3 level and ground level is obtained.

本発明の３値信号発生回路は、例えば、２値の入力コントロール信号と２値のリセット信号を用いるＰＤＰパネル等に使用される多チャンネルドライバに利用することができる。   The ternary signal generating circuit of the present invention can be used for a multi-channel driver used in a PDP panel using a binary input control signal and a binary reset signal, for example.

本発明の実施形態１に係る３値信号発生回路の構成を示す回路図である。1 is a circuit diagram showing a configuration of a ternary signal generating circuit according to Embodiment 1 of the present invention. 本発明の実施形態１に係る３値信号発生回路の各部の動作波形を示す図である。It is a figure which shows the operation | movement waveform of each part of the ternary signal generation circuit which concerns on Embodiment 1 of this invention. 本発明の実施形態２に係る３値信号発生回路の構成を示す回路図である。It is a circuit diagram which shows the structure of the ternary signal generation circuit which concerns on Embodiment 2 of this invention. 本発明の実施形態２に係る３値信号発生回路の各部の動作波形を示す図である。It is a figure which shows the operation | movement waveform of each part of the ternary signal generation circuit which concerns on Embodiment 2 of this invention. 本発明の実施形態３に係る３値信号発生回路の構成を示す回路図である。It is a circuit diagram which shows the structure of the ternary signal generation circuit which concerns on Embodiment 3 of this invention. 本発明の実施形態３に係る３値信号発生回路の各部の動作波形を示す図である。It is a figure which shows the operation | movement waveform of each part of the ternary signal generation circuit which concerns on Embodiment 3 of this invention. 従来例に係る３値信号発生回路の構成を示す回路図である。It is a circuit diagram which shows the structure of the ternary signal generation circuit which concerns on a prior art example. 従来例に係る３値信号発生回路の各部の動作波形を示す図である。It is a figure which shows the operation | movement waveform of each part of the ternary signal generation circuit which concerns on a prior art example.

符号の説明Explanation of symbols

１，３５…順序回路、
２，２５，２６，４０，４１，９５，９６…レベルシフト回路、
３，２７，４２…３値出力発生回路、
４，２８，４３，４４…ハイサイドＰチャネルトランジスタ（ＨＴＲ）、
５，６，２９，３０，４５…ロウサイドＮチャネルトランジスタ（ＬＴＲ）、
７…エッジ検出回路、
８，３６…スイッチ回路、
９，１１…インバータ、
１０…Ｄフリップフロップ回路、
１２，３７…ＮＡＮＤ回路、
１３…ＡＮＤ回路、
４６…逆流防止ダイオード。
1,35 ... sequential circuit,
2, 25, 26, 40, 41, 95, 96 ... level shift circuit,
3, 27, 42 ... ternary output generation circuit,
4, 28, 43, 44... High side P-channel transistor (HTR),
5, 6, 29, 30, 45... Low-side N-channel transistor (LTR),
7: Edge detection circuit,
8, 36 ... switch circuit,
9, 11 ... inverter,
10 ... D flip-flop circuit,
12, 37 ... NAND circuit,
13: AND circuit,
46: Backflow prevention diode.

Claims (8)

２値の入力コントロール信号及び２値のリセット信号を入力し、出力端子から３値の信号を出力する３値信号発生回路であって、
ソースが高電位側電源に接続されドレインが前記出力端子に接続され、第１の制御信号によってオン及びオフを制御される第１のトランジスタと、
ソースが第１の低電位側電源に接続されドレインが前記出力端子に接続され、第２の制御信号によってオン及びオフを制御される第２のトランジスタと、
ソースが前記第１の低電位側電源より低い第２の低電位側電源に接続されドレインが前記出力端子に接続され、第３の制御信号によってオン及びオフを制御される第３のトランジスタと、
前記入力コントロール信号及び前記リセット信号を入力し、前記リセット信号が第１の信号レベルである場合に初期状態に設定され、前記初期状態では、前記入力コントロール信号のレベルに応じて前記第１のトランジスタ及び前記第３のトランジスタを交互にオン及びオフさせるような前記第１の制御信号及び前記第３の制御信号を出力するとともに、前記リセット信号が前記第１の信号レベルから第２の信号レベルに移行すると前記初期状態が解除され、その後、前記入力コントロール信号の立ち下がりを検出した以降は、前記入力コントロール信号のレベルに応じて前記第２のトランジスタ及び前記第３のトランジスタを交互にオン及びオフさせるような前記第２の制御信号及び前記第３の制御信号を出力する順序回路と
を有することを特徴とする３値信号発生回路。 A ternary signal generation circuit for inputting a binary input control signal and a binary reset signal and outputting a ternary signal from an output terminal;
A first transistor having a source connected to a high-potential-side power supply, a drain connected to the output terminal, and being controlled to be turned on and off by a first control signal;
A second transistor having a source connected to a first low-potential-side power supply, a drain connected to the output terminal, and being controlled to be turned on and off by a second control signal;
A third transistor having a source connected to a second low-potential-side power supply lower than the first low-potential-side power supply, a drain connected to the output terminal, and being controlled to be turned on and off by a third control signal;
The input control signal and the reset signal are input, and the initial state is set when the reset signal is at a first signal level. In the initial state, the first transistor is set according to the level of the input control signal. And outputting the first control signal and the third control signal for alternately turning on and off the third transistor, and the reset signal from the first signal level to the second signal level. When the transition is made, the initial state is released, and thereafter, after detecting the falling edge of the input control signal, the second transistor and the third transistor are alternately turned on and off according to the level of the input control signal. And a sequential circuit for outputting the second control signal and the third control signal. A ternary signal generating circuit. 前記順序回路は、
前記入力コントロール信号を反転し、反転した信号を前記第３の制御信号として出力するインバータ、及び、前記リセット信号がＬｏｗの状態であるときに前記第３の制御信号の立ち上がりを検出した場合にＨｉｇｈとなり、前記リセット信号がＨｉｇｈである場合にＬｏｗとなる出力コントロール信号を出力するＤ型フリップフロップ回路とを有するエッジ検出回路と、
前記出力コントロール信号及び前記入力コントロール信号の入力に応じて前記第１の制御信号及び前記第２の制御信号を出力するスイッチ回路と、
を有することを特徴とする請求項１に記載の３値信号発生回路。 The sequential circuit is:
An inverter that inverts the input control signal and outputs the inverted signal as the third control signal, and High when the rising edge of the third control signal is detected when the reset signal is in a low state An edge detection circuit having a D-type flip-flop circuit that outputs an output control signal that is Low when the reset signal is High;
A switch circuit for outputting the first control signal and the second control signal in response to the input of the output control signal and the input control signal;
The ternary signal generation circuit according to claim 1, comprising: 前記スイッチ回路は、前記出力コントロール信号の反転信号と前記入力コントロール信号との論理和を反転し、反転した信号を前記第１の制御信号として出力するＮＡＮＤ回路と、
前記出力コントロール信号と前記入力コントロール信号との論理和を前記第２の制御信号として出力するＡＮＤ回路と、を有し、
前記第１のトランジスタがＰチャネルＭＯＳトランジスタ、
前記第２のトランジスタが第１のＮチャネルＭＯＳトランジスタ、
前記第３のトランジスタが第２のＮチャネルＭＯＳトランジスタ、
前記高電位側電源が正電位、
前記第１の低電位側電源がゼロ電位、
前記第２の低電位側電源が負電位、
であることを特徴とする請求項２に記載の３値信号発生回路。 The switch circuit inverts the logical sum of the inverted signal of the output control signal and the input control signal, and outputs the inverted signal as the first control signal;
An AND circuit that outputs a logical sum of the output control signal and the input control signal as the second control signal;
The first transistor is a P-channel MOS transistor;
The second transistor is a first N-channel MOS transistor;
The third transistor is a second N-channel MOS transistor;
The high potential side power source is positive potential,
The first low potential side power supply is at zero potential;
The second low-potential-side power source is a negative potential;
The ternary signal generating circuit according to claim 2, wherein: さらに、前記インバータの出力端と前記第３のトラジスタのゲートとの間に設けられ、入力した信号に応じてその電圧レベルをシフトする第１のレベルシフト回路
を有することを特徴とする請求項３に記載の３値信号発生回路。 4. A first level shift circuit provided between the output terminal of the inverter and the gate of the third transistor for shifting the voltage level according to the input signal. The ternary signal generating circuit described in 1. さらに、前記インバータの出力端と前記第３のトラジスタのゲートとの間に設けられ、入力した信号に応じてその電圧レベルをシフトする第１のレベルシフト回路と、
前記ＮＡＮＤ回路の出力端と前記第１のトランジスタのゲートとの間に設けられ、入力した信号に応じてその電圧レベルをシフトする第２のレベルシフト回路と、
を有することを特徴とする請求項３に記載の３値信号発生回路。 A first level shift circuit provided between the output terminal of the inverter and the gate of the third transistor for shifting the voltage level according to the input signal;
A second level shift circuit provided between the output terminal of the NAND circuit and the gate of the first transistor, which shifts the voltage level according to the input signal;
The ternary signal generating circuit according to claim 3, wherein: 前記スイッチ回路は、前記出力コントロール信号の反転信号と前記入力コントロール信号との論理和を反転し、反転した信号を前記第１の制御信号として出力する第１のＮＡＮＤ回路と、
前記出力コントロール信号と前記入力コントロール信号との論理和を反転し、反転した信号を前記第２の制御信号として出力する第２のＮＡＮＤ回路と、を有し、
前記第１のトランジスタが第１のＰチャネルＭＯＳトランジスタ、
前記第２のトランジスタが第２のＰチャネルＭＯＳトランジスタ、
前記第３のトランジスタがＮチャネルＭＯＳトランジスタ、
前記高電位側電源が第１の正電位、
前記第１の低電位側電源が第２の正電位、
前記第２の低電位側電源がゼロ電位、
であることを特徴とする請求項２に記載の３値信号発生回路 The switch circuit inverts the logical sum of the inverted signal of the output control signal and the input control signal, and outputs the inverted signal as the first control signal;
A second NAND circuit that inverts a logical sum of the output control signal and the input control signal, and outputs the inverted signal as the second control signal;
The first transistor is a first P-channel MOS transistor;
The second transistor is a second P-channel MOS transistor;
The third transistor is an N-channel MOS transistor;
The high potential side power source is a first positive potential;
The first low potential side power source is a second positive potential;
The second low potential side power supply is at zero potential,
The ternary signal generating circuit according to claim 2, wherein さらに、前記第１の低電位側電源と前記第２のトランジスタのソースとの間に接続された整流手段
を有することを特徴とする請求項６に記載の３値信号発生回路。 The ternary signal generating circuit according to claim 6, further comprising a rectifier connected between the first low-potential-side power source and the source of the second transistor. さらに、前記第１のＮＡＮＤ回路の出力端と前記第１のトランジスタのゲートとの間に設けられ、入力した信号に応じてその電圧レベルをシフトする第１のレベルシフト回路、
前記第２のＮＡＮＤ回路の出力端と前記第２のトラジスタのゲートとの間に設けられ、入力した信号に応じてその電圧レベルをシフトする第２のレベルシフト回路と、
を有することを特徴とする請求項６又は７に記載の３値信号発生回路。
A first level shift circuit provided between the output terminal of the first NAND circuit and the gate of the first transistor, the first level shift circuit shifting the voltage level according to the input signal;
A second level shift circuit provided between the output terminal of the second NAND circuit and the gate of the second transistor for shifting the voltage level according to the input signal;
The ternary signal generating circuit according to claim 6, wherein the ternary signal generating circuit is provided.
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