JP4702261B2

JP4702261B2 - Level shift circuit

Info

Publication number: JP4702261B2
Application number: JP2006297222A
Authority: JP
Inventors: 耕平山田; 敬人菅原
Original assignee: Fuji Electric Systems Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 2005-11-24
Filing date: 2006-11-01
Publication date: 2011-06-15
Anticipated expiration: 2026-11-01
Also published as: JP2007174627A

Description

本発明は、入力１次側の動作電位とは異なる動作電位で出力２次側が動作し所定の系に信号を伝達するレベルシフト回路に関するものである。 The present invention relates to a level shift circuit in which an output secondary side operates at an operation potential different from an input primary side operation potential and transmits a signal to a predetermined system.

図１１は特許文献１に開示された従来のレベルシフト回路の構成を示す図である。図１１において従来のレベルシフト回路は、１次側すなわち低圧側の系に電源電位V1H(102)、V1L(103)を有し、２次側すなわち高圧側の系に電源電位V2H(106)、V2L(107)を有する場合に、１次側に入力されるV1H−V1L振幅の信号を、２次側のV2H−V2L振幅の信号に変換する機能を有するものである。いま入力(IN)101がＨ(ハイ)レベル(V1H)である時は、MOSトランジスタ110、121はOFF、MOSトランジスタ120、111はONとなり、出力(OUT)105はＨ(ハイ)レベル(V2H)となる。一方、入力(IN)101がＬ(ロー)レベル(V1L)である時は、MOSトランジスタ110、121はON、MOSトランジスタ120、111はOFFとなり、出力(OUT)105はＬ(ロー)レベル(V2L)となる。そしてMOSトランジスタ121、111のゲートとインバータ108の入力に、大きな負電圧（基準はV2H）が掛かることを防止するためにクランプ素子112、122が設けられている。またMOSトランジスタ110、120のソース側に、抵抗113、キャパシタ114および抵抗123、キャパシタ124を電流制御手段としてソース抵抗115および125に並列にそれぞれ設けている。電流制御手段として設けられたキャパシタ114、124は、信号変化の瞬間にのみ大きな電流を流すことで、応答速度を確保しつつ、定常時消費電流を削減する役目を担っている。 FIG. 11 is a diagram showing a configuration of a conventional level shift circuit disclosed in Patent Document 1. In FIG. In FIG. 11, the conventional level shift circuit has power supply potentials V1H (102) and V1L (103) on the primary side, that is, the low voltage side system, and power supply potential V2H (106) on the secondary side, that is, the high voltage side system. In the case of having V2L (107), it has a function of converting a V1H-V1L amplitude signal input to the primary side into a V2H-V2L amplitude signal on the secondary side. When the input (IN) 101 is at the H (high) level (V1H), the MOS transistors 110 and 121 are turned off, the MOS transistors 120 and 111 are turned on, and the output (OUT) 105 is at the H (high) level (V2H). ). On the other hand, when the input (IN) 101 is at the L (low) level (V1L), the MOS transistors 110 and 121 are ON, the MOS transistors 120 and 111 are OFF, and the output (OUT) 105 is at the L (low) level ( V2L). Clamp elements 112 and 122 are provided to prevent a large negative voltage (reference is V2H) from being applied to the gates of the MOS transistors 121 and 111 and the input of the inverter 108. On the source side of the MOS transistors 110 and 120, a resistor 113, a capacitor 114 and a resistor 123, and a capacitor 124 are provided in parallel with the source resistors 115 and 125 as current control means, respectively. Capacitors 114 and 124 provided as current control means play a role of reducing current consumption during steady state while ensuring a response speed by flowing a large current only at the moment of signal change.

また図示していないが特許文献２に開示された従来のレベルシフト回路は、信号の立ち上がりエッジ及び立ち下りエッジに対応するパルスによりＲＳラッチをセット／リセットし、これにより操作対象にオン／オフ信号を伝達するレベルシフト回路において、ＲＳラッチのセット及びリセットの各入力にロジック回路を配置し、ノイズが発生してＲＳラッチのセット入力及びリセット入力に誤ったパルスが入力されないようにロジック回路によるマスク制御を行ってノイズに基づく誤パルスによりＲＳラッチが誤動作するのを防ぐようにしている。
特開平９−２０００２０号公報特開２０００−２５２８０９号公報 Although not shown, the conventional level shift circuit disclosed in Patent Document 2 sets / resets the RS latch with a pulse corresponding to a rising edge and a falling edge of the signal, thereby turning an ON / OFF signal on the operation target. In the level shift circuit for transmitting the signal, a logic circuit is arranged at each of the set and reset inputs of the RS latch, and a mask is formed by the logic circuit so that an erroneous pulse is not input to the set and reset inputs of the RS latch due to noise. Control is performed to prevent the RS latch from malfunctioning due to an erroneous pulse based on noise.
Japanese Patent Laid-Open No. 9-200020 JP 2000-252809 A

上記特許文献１に開示された従来のレベルシフト回路にあっては、大きな負電圧が掛かることを防止するために設けたクランプ素子112、122に定常的に電流が流れしまって電流を消費し、低消費電力化が不十分であるという課題があった。すなわち、MOSトランジスタ110がオンしているときはクランプ素子112，MOSトランジスタ110およびソース抵抗115という経路で定常的に電流が流れ、MOSトランジスタ120がオンしているときはクランプ素子122，MOSトランジスタ120およびソース抵抗125という経路で定常的に電流が流れてしまう。 In the conventional level shift circuit disclosed in Patent Document 1, a current constantly flows in the clamp elements 112 and 122 provided to prevent a large negative voltage from being applied, and the current is consumed. There was a problem that low power consumption was insufficient. That is, when the MOS transistor 110 is on, current constantly flows through the path of the clamp element 112, the MOS transistor 110, and the source resistor 115, and when the MOS transistor 120 is on, the clamp element 122, the MOS transistor 120 In addition, a current constantly flows through the path of the source resistance 125.

また上記特許文献２に開示された従来のレベルシフト回路にあっては、機能の実現に多数の素子を要する構成である上に、マスク制御を行わせるためにロジック回路にしきい値の異なるNOR回路を用意しなければならないという設計上の精緻さが要求され、構成の精緻さが回路設計の隘路となっているという課題があった。 In addition, the conventional level shift circuit disclosed in Patent Document 2 has a configuration that requires a large number of elements to realize the function, and in addition, NOR circuits having different threshold values for the logic circuit to perform mask control. However, there is a problem that the design elaboration that must be prepared is required, and the elaboration of the configuration is a bottleneck in circuit design.

そこで本発明は、上記した課題を解決するため、低消費電力で応答性が良く、かつ、機
能を実現するために回路設計に精緻さを必要としないレベルシフト回路を提供することを目的とする。 Accordingly, an object of the present invention is to provide a level shift circuit that solves the above-described problems, has low power consumption and good responsiveness, and does not require elaboration in circuit design to realize the function. .

本発明は、入力１次側の動作電位とは異なる動作電位で出力２次側が動作し所定の系に信号を伝達するレベルシフト回路において、入力信号のローからハイへの電位変化時に微小時間だけオンする第１のスイッチと、入力信号のハイからローへの電位変化時に微小時間だけオンする第２のスイッチと、前記第１のスイッチ及び前記第２のスイッチを微小時間だけオンさせるためのトリガを発生するトリガ発生手段を１次側に設け、前記トリガ発生手段により前記第１のスイッチ及び前記第２のスイッチが各別にオンになるとき、２次側の電源電位間で動作する２つのインバータの入出力を相互に接続したラッチ回路の各インバータ入力を駆動して所定の系にレベルシフトした信号を伝達するとともに前記ラッチ回路を構成する前記インバータの各入力に大きな負電圧が掛かるのを防止するクランプ素子を前記２次側の電源と前記インバータの各入力との間に接続したことを特徴とする。 In the level shift circuit in which the output secondary side operates at an operating potential different from the operating potential on the input primary side and transmits a signal to a predetermined system, only a minute time is required when the potential of the input signal changes from low to high. A first switch to be turned on, a second switch to be turned on for a minute time when the potential of the input signal changes from high to low, and a trigger for turning on the first switch and the second switch for a minute time And two inverters that operate between the power supply potentials on the secondary side when the first switch and the second switch are turned on separately by the trigger generating means. the inverter constituting the latch circuit with the input and output drives the respective inverter input of the latch circuit connected to each other transmit the signal level-shifted to a given system Characterized in that connected between the clamp elements to prevent the large negative voltage is applied to each input power supply of the secondary side and the input of the inverter.

本発明によれば、入力に電位変化がない時には定常的に電流を消費しない構成となっている上に、２次側の電源とインバータの各入力との間にクランプ素子を接続したことにより、低消費電力化と応答性を良くするラッチ回路を構成するインバータの各入力に大きな負電圧が掛かるのを防止することができる。また２つのスイッチ、トリガ発生手段、インバータの各入力に大きな負電圧が掛かるのを防止するクランプ素子を有するラッチ回路でもって回路を構成するので回路設計に精緻さを必要とせず且つ回路の破壊を防ぐことができる。 According to the present invention, the current is not constantly consumed when there is no potential change at the input, and the clamp element is connected between the secondary power supply and each input of the inverter. It is possible to prevent a large negative voltage from being applied to each input of the inverter that constitutes the latch circuit that reduces power consumption and improves responsiveness. In addition, since the circuit is configured by a latch circuit having a clamp element that prevents a large negative voltage from being applied to each input of the two switches, the trigger generation means, and the inverter, the circuit design does not require elaboration and the circuit is destroyed. Can be prevented.

以下、本発明の実施の形態を、図面を参照しながら説明する。
図１は、本発明の実施の形態に係るレベルシフト回路の基本構成を示す図である。図１において本発明の実施の形態に係るレベルシフト回路は、インバータ４１、４２、および、抵抗４３、４４を有し、インバータ４１、４２の入出力を相互に抵抗４３、４４を介して接続して成るラッチ回路４０を備え、インバータ４１、４２は２次側すなわち高圧側の電源電位であるV2H５とV2L６の間で動作するようにされている。またインバータ４１の入力は、１次側すなわち低圧側からラッチ回路４０を駆動するためのMOSFET２０のドレインに接続され、またインバータ４２の入力は、１次側からラッチ回路４０を駆動するためのMOSFET３０のドレインに接続されている。またMOSFET２０、３０をスイッチ動作させるためにそのゲートにパルス生成回路１０の出力OUT1、OUT2が接続されている。パルス生成回路１０は、入力(IN)１の立ち上がり時及び立ち下り時に、それぞれ、微小パルスを生成する回路であり、MOSFET２０、３０をスイッチ動作させるトリガの役目を担い、図２Ａ及び図２Ｂにおいて詳細に説明する。 Hereinafter, embodiments of the present invention will be described with reference to the drawings.
FIG. 1 is a diagram showing a basic configuration of a level shift circuit according to an embodiment of the present invention. 1, the level shift circuit according to the embodiment of the present invention includes inverters 41 and 42 and resistors 43 and 44, and the input and output of the inverters 41 and 42 are connected to each other via the resistors 43 and 44. The inverters 41 and 42 are configured to operate between V2H5 and V2L6 which are power supply potentials on the secondary side, that is, the high voltage side. The input of the inverter 41 is connected to the drain of the MOSFET 20 for driving the latch circuit 40 from the primary side, that is, the low voltage side, and the input of the inverter 42 is the input of the MOSFET 30 for driving the latch circuit 40 from the primary side. Connected to the drain. Further, in order to switch the MOSFETs 20 and 30, the outputs OUT1 and OUT2 of the pulse generation circuit 10 are connected to their gates. The pulse generation circuit 10 is a circuit that generates a minute pulse at the time of rising and falling of the input (IN) 1, and serves as a trigger for switching the MOSFETs 20 and 30. Details are shown in FIGS. 2A and 2B. Explained.

図２Ａ及び図２Ｂは、本発明の実施の形態に係るレベルシフト回路におけるパルス生成回路の構成および動作を説明する図である。図２Ａに示すように本発明の実施の形態に係るレベルシフト回路におけるパルス生成回路は、遅延回路１３と、NOR回路１１、１６及びインバータ１４、１５とから構成され、NOR回路１１、遅延回路１３、インバータ１５の各入力は信号入力(IN)１に接続され、インバータ１５の出力と遅延回路１３の出力はNOR回路１６の入力に接続され、また遅延回路１３の出力はインバータ１４の入力に接続され、インバータ１４の出力はNOR回路１１の入力に接続されている。NOR回路１１の出力は出力(OUT1)１２となって図１に示したMOSFET２０のゲートに与えられる。ドモルガンの定理により論理和を論理積に変換すると、信号入力(IN)１の反転信号と信号入力(IN)１の遅延信号との論理積信号がMOSFET２０のゲートに与えられていることになる。またNOR回路１６の出力は出力(OUT2)１７となって図１に示したMOSFET３０のゲートに与えられる。上記と同様にドモルガンの定理を適用すると、信号入力(IN)１とその遅延信号の反転信号との論理積信号がMOSFET３０のゲートに与えられていることになる。図２Ｂの波形図に示されるようにパルス生成回路は、入力(IN)１の立ち上がり時に、入力(IN)１の信号（参照符号ａ）のレベル変化がインバータ１５に加えられ、インバータ１５による反転出力（参照符号ｅ）および遅延回路１３の遅延出力（参照符号ｂ）がNOR回路１６に加えられ、NOR回
路１６の出力（参照符号ｆ）から微小パルスの出力OUT2（１７）が生成され、また入力(IN)１の立ち下がり時に、入力(IN)１の信号（参照符号ａ）のレベル変化がNOR回路１１の入力に加えられるとともに、遅延回路１３による遅延出力（参照符号ｂ）によるインバータ１４の反転出力（参照符号ｃ）がNOR回路１１の入力に加えられ、NOR回路１１の出力（参照符号ｄ）から微小パルスの出力OUT1（１２）が生成される。ここで微小パルスのパルス幅は、遅延回路１３の遅延時間によって決まる。 2A and 2B are diagrams illustrating the configuration and operation of the pulse generation circuit in the level shift circuit according to the embodiment of the present invention. As shown in FIG. 2A, the pulse generation circuit in the level shift circuit according to the embodiment of the present invention includes a delay circuit 13, NOR circuits 11 and 16, and inverters 14 and 15. The NOR circuit 11 and the delay circuit 13 Each input of the inverter 15 is connected to the signal input (IN) 1, the output of the inverter 15 and the output of the delay circuit 13 are connected to the input of the NOR circuit 16, and the output of the delay circuit 13 is connected to the input of the inverter 14. The output of the inverter 14 is connected to the input of the NOR circuit 11. The output of the NOR circuit 11 becomes an output (OUT1) 12 and is given to the gate of the MOSFET 20 shown in FIG. When logical sum is converted into logical product by Domorgan's theorem, a logical product signal of the inverted signal of signal input (IN) 1 and the delayed signal of signal input (IN) 1 is given to the gate of MOSFET 20. The output of the NOR circuit 16 becomes an output (OUT2) 17 and is given to the gate of the MOSFET 30 shown in FIG. When Domorgan's theorem is applied in the same manner as described above, a logical product signal of the signal input (IN) 1 and the inverted signal of the delayed signal is given to the gate of the MOSFET 30. As shown in the waveform diagram of FIG. 2B, when the input (IN) 1 rises, the pulse generation circuit applies a level change of the signal (reference symbol a) of the input (IN) 1 to the inverter 15 and inverts it by the inverter 15. The output (reference symbol e) and the delay output of the delay circuit 13 (reference symbol b) are added to the NOR circuit 16, and the minute pulse output OUT2 (17) is generated from the output of the NOR circuit 16 (reference symbol f). When the input (IN) 1 falls, the level change of the signal (reference symbol a) of the input (IN) 1 is applied to the input of the NOR circuit 11 and the inverter 14 by the delay output (reference symbol b) by the delay circuit 13. Output (reference symbol c) is added to the input of the NOR circuit 11, and an output OUT1 (12) of a minute pulse is generated from the output (reference symbol d) of the NOR circuit 11. Here, the pulse width of the minute pulse is determined by the delay time of the delay circuit 13.

図３は、本発明の実施の形態に係るパルス生成回路における遅延回路の構成を示す図であり、図２Ａに示した遅延回路の詳細構成を示す図である。図３では、４段のインバータ６１〜６４をもって遅延回路が構成されている。各インバータ６１〜６４は、PチャネルMOSトランジスタとNチャネルMOSトランジスタの直列回路により構成されるものである。そして最終段インバータ６４から遅延回路出力OUT６７を得るようにしている。遅延回路の出力OUT６７は図２Ａの参照符号ｂに対応し、図２Ａに示すよう遅延回路出力OUT６７はインバータ１４およびNOR回路１６にそれぞれ入力される。 FIG. 3 is a diagram showing a configuration of the delay circuit in the pulse generation circuit according to the embodiment of the present invention, and is a diagram showing a detailed configuration of the delay circuit shown in FIG. 2A. In FIG. 3, a delay circuit is configured with four stages of inverters 61 to 64. Each of the inverters 61 to 64 is configured by a series circuit of a P channel MOS transistor and an N channel MOS transistor. The delay circuit output OUT67 is obtained from the final stage inverter 64. The output OUT67 of the delay circuit corresponds to the reference symbol b in FIG. 2A, and the delay circuit output OUT67 is input to the inverter 14 and the NOR circuit 16 as shown in FIG. 2A.

図１、図２Ａ及び図２Ｂを用いて本発明の実施の形態に係るレベルシフト回路の基本的動作をさらに説明すると、図２Ｂの波形図に示すように入力(IN)１がＬ(ロー)からＨ(ハイ)にレベル変化すると、図２Ａに示したパルス生成回路１０により生成された微小パルスの出力OUT2（１７）がMOSFET３０のゲートに入力され、その結果MOSFET３０が導通状態となり、それによってラッチ回路４０のインバータ４２の入力が引き下げられて、ラッチ回路４０の出力(OUT)４はＨ(ハイ)(V2H)となる。また図２Ｂの波形図に示すように入力(IN)１がＨ(ハイ)からＬ(ロー)にレベル変化すると、図２Ａに示したパルス生成回路１０により生成された微小パルスの出力OUT1（１２）がMOSFET２０のゲートに入力され、その結果MOSFET２０が導通状態となり、ラッチ回路４０のインバータ４１の入力が引き下げられて、ラッチ回路４０の出力(OUT)４がＬ(ロー)(V2L)になる。したがって、本発明の実施の形態に係るレベルシフト回路は、入力INに電位変化がない時にはMOSFET２０、３０が遮断されていて定常的に電流を消費しない構成となっている上に、少ない素子で回路を構成することが可能なのでより低消費電力化を図ることができ、且つ応答性を良くすることができる。またMOSFETから成る２つのスイッチ、パルス生成回路、ラッチ回路でもってレベルシフト回路を構成するので回路設計に精緻さを必要としない。 The basic operation of the level shift circuit according to the embodiment of the present invention will be further described with reference to FIGS. 1, 2A and 2B. As shown in the waveform diagram of FIG. 2B, the input (IN) 1 is L (low). When the level changes from high to low (H), the output OUT2 (17) of the minute pulse generated by the pulse generation circuit 10 shown in FIG. 2A is input to the gate of the MOSFET 30, so that the MOSFET 30 becomes conductive, thereby latching The input of the inverter 42 of the circuit 40 is pulled down, and the output (OUT) 4 of the latch circuit 40 becomes H (high) (V2H). As shown in the waveform diagram of FIG. 2B, when the level of the input (IN) 1 changes from H (high) to L (low), the output OUT1 (12) of the minute pulse generated by the pulse generation circuit 10 shown in FIG. 2A. ) Is input to the gate of the MOSFET 20, and as a result, the MOSFET 20 becomes conductive, the input of the inverter 41 of the latch circuit 40 is pulled down, and the output (OUT) 4 of the latch circuit 40 becomes L (low) (V2L). Therefore, the level shift circuit according to the embodiment of the present invention has a configuration in which the MOSFETs 20 and 30 are cut off and no current is consumed steadily when there is no potential change at the input IN, and a circuit with few elements. The power consumption can be further reduced and the responsiveness can be improved. Further, since the level shift circuit is composed of two switches composed of MOSFETs, a pulse generation circuit, and a latch circuit, elaborate circuit design is not required.

図４は本発明の第１の実施形態に係るレベルシフト回路の構成を示す図である。図４において本発明の第１の実施形態に係るレベルシフト回路は、基本的な構成は図１、図２Ａ及び図２Ｂに示したのと同様であるので重複部分についてはその説明を省く。図１、図２Ａ及び図２Ｂと異なるところは、インバータ４１、４２の入力に大きな負電圧が掛かるのを防止するために、クランプ素子４５、４６、４７、４８を設けた点である。なお、２次側すなわち高圧側の電源電位V2H５が高い場合には、MOSFET２０、３０に高耐圧のMOSFETもしくは高耐圧素子を使用する。 FIG. 4 is a diagram showing the configuration of the level shift circuit according to the first embodiment of the present invention. In FIG. 4, the basic structure of the level shift circuit according to the first embodiment of the present invention is the same as that shown in FIGS. 1, 2A, and 2B. The difference from FIGS. 1, 2A and 2B is that clamp elements 45, 46, 47 and 48 are provided in order to prevent a large negative voltage from being applied to the inputs of the inverters 41 and 42. When the power supply potential V2H5 on the secondary side, that is, the high voltage side is high, a high breakdown voltage MOSFET or a high breakdown voltage element is used for the MOSFETs 20 and 30.

図４に示した本発明の第１の実施形態に係るレベルシフト回路において、入力(IN)１がＬ(ロー)からＨ(ハイ)にレベル変化すると、パルス生成回路１０により生成された微小パルスの出力OUT2（１７）がMOSFET３０のゲートに入力され、その結果MOSFET３０が導通状態となり、それによってラッチ回路４０のインバータ４２の入力が引き下げられて、ラッチ回路４０の出力(OUT)４はＨ(ハイ)(V2H)となる。この状態では、クランプ素子４８を通じてMOSFET３０へと流れる電流が生じるが、微小時間経過後すなわち遅延回路１３の遅延時間によって決定されるパルス幅のパルス出力の経過後、MOSFET３０は遮断状態に戻るため、この電流は停止する。この時、ラッチ回路４０では、直前の状態が保持されるため、出力(OUT)４はＨ(ハイ)(V2H)のままである。また入力(IN)１がＨ(ハイ)からＬ(ロー)にレベル変化する場合には、MOSFET２０側が同様の動作をすることで、出力(OUT)４がＬ(ロー
)(V2L)になる。この場合にはクランプ素子４６を通じてMOSFET２０へと流れる電流が生じるが、微小時間経過後すなわち遅延回路１３の遅延時間によって決定されるパルス幅のパルス出力の経過後、MOSFET２０は遮断状態に戻るため、この電流は停止する。この時、ラッチ回路４０では、直前の状態が保持されるため、出力(OUT)４はＬ(ロー)(V2L)のままである。このように本発明の第１の実施形態に係るレベルシフト回路は入力(IN)のレベル変化時にクランプ素子を通じてMOSFETに微小時間だけ電流が流れて電流を消費してしまうが、クランプ素子によってラッチ回路のインバータの入力に大きな負電圧が掛かるのを防止し回路の破壊を防ぐことができる。 In the level shift circuit according to the first embodiment of the present invention shown in FIG. 4, when the level of the input (IN) 1 changes from L (low) to H (high), the minute pulse generated by the pulse generation circuit 10 The output OUT2 (17) of the latch circuit 40 is input to the gate of the MOSFET 30. As a result, the MOSFET 30 becomes conductive, thereby pulling down the input of the inverter 42 of the latch circuit 40, and the output (OUT) 4 of the latch circuit 40 is H (high). ) (V2H). In this state, a current flowing to the MOSFET 30 through the clamp element 48 is generated. However, since the MOSFET 30 returns to the cut-off state after a lapse of a minute time, that is, after a pulse output having a pulse width determined by the delay time of the delay circuit 13 has elapsed. The current stops. At this time, since the previous state is held in the latch circuit 40, the output (OUT) 4 remains H (high) (V2H). Further, when the input (IN) 1 changes in level from H (high) to L (low), the MOSFET 20 performs the same operation, so that the output (OUT) 4 becomes L (low).
) (V2L). In this case, a current flows to the MOSFET 20 through the clamp element 46. However, since the MOSFET 20 returns to the cut-off state after a lapse of a minute time, that is, after a pulse output having a pulse width determined by the delay time of the delay circuit 13, the MOSFET 20 returns to the cutoff state. The current stops. At this time, since the previous state is held in the latch circuit 40, the output (OUT) 4 remains L (low) (V2L). As described above, in the level shift circuit according to the first embodiment of the present invention, when the input (IN) level changes, the current flows through the MOSFET through the clamp element for a very short time and consumes the current. It is possible to prevent a large negative voltage from being applied to the input of the inverter and to prevent the circuit from being destroyed.

図５は本発明の第２の実施形態に係るレベルシフト回路の構成を示す図である。図４に示した本発明の第１の実施形態に係るレベルシフト回路構成では、２次側すなわち高圧側の電源電位V2L６が１次側すなわち低圧側の電源電位V1L３から見て変化する場合がある（例えば、Ｈ(high)サイドがNMOS構成のDC-DCコンバータにおけるＨサイドMOSFETの駆動回路などにおいてしばしば見受けられる）。このようなケースでは、MOSFET２０とMOSFET３０の各ドレイン−基板間寄生容量を介してインバータ４１，４２の入力端がMOSFET２０，３０の基板と接続されているため、電源電位V2L６の変化に伴いインバータ４１，４２の入力に信号（ノイズ）が混入することがある。この場合、ある状態を保持しているラッチ回路４０の２つの入力に等しく信号が加わるため、ラッチ状態変化は起きにくい構成ではあるものの、一時的に、ラッチ回路出力(OUT)４に微小パルスが現れることがあるので、本発明の第２の実施形態に係るレベルシフト回路はこの微小パルスがラッチ回路出力段に現れたとしてもレベルシフト回路出力には影響しないようにしたものである。 FIG. 5 is a diagram showing a configuration of a level shift circuit according to the second embodiment of the present invention. In the level shift circuit configuration according to the first embodiment of the present invention shown in FIG. 4, the power supply potential V2L6 on the secondary side, that is, the high voltage side, may change as viewed from the power supply potential V1L3 on the primary side, that is, the low voltage side. (For example, the H (high) side is often found in the drive circuit of the H-side MOSFET in a DC-DC converter having an NMOS configuration). In such a case, since the input terminals of the inverters 41 and 42 are connected to the substrates of the MOSFETs 20 and 30 through the drain-substrate parasitic capacitances of the MOSFETs 20 and 30, the inverters 41 and 42 are connected to the power supply potential V2L6. A signal (noise) may be mixed into the input 42. In this case, since a signal is equally applied to the two inputs of the latch circuit 40 holding a certain state, the latch state change is unlikely to occur, but a small pulse is temporarily generated in the latch circuit output (OUT) 4. Since the level shift circuit according to the second embodiment of the present invention may appear, even if this minute pulse appears in the latch circuit output stage, the level shift circuit output is not affected.

そのため本発明の第２の実施形態に係るレベルシフト回路は、図４に示したラッチ回路出力(OUT)４に出現した微小パルスを濾過するフィルタ回路５０を付加している。すなわち図５においてフィルタ回路５０は、インバータ５１とインバータ５２が直列に接続され、インバータ５１の入力端及びインバータ５２の出力端との間に抵抗５４、キャパシタ５５が並列に接続され、インバータ５１の入力端に抵抗５３の一端が接続され、抵抗５３の他端に図４に示したラッチ回路出力(OUT)４が接続され、インバータ５２の出力端から出力(OUT)５６を取り出す構成にしている。そしてインバータ５１、５２には２次側の電源電位すなわちV2H５、V2L６が印加されるように構成している。 Therefore, the level shift circuit according to the second embodiment of the present invention is provided with a filter circuit 50 for filtering a minute pulse appearing at the latch circuit output (OUT) 4 shown in FIG. That is, in FIG. 5, the filter circuit 50 includes an inverter 51 and an inverter 52 connected in series, a resistor 54 and a capacitor 55 connected in parallel between the input terminal of the inverter 51 and the output terminal of the inverter 52, and the input of the inverter 51. One end of a resistor 53 is connected to the end, the latch circuit output (OUT) 4 shown in FIG. 4 is connected to the other end of the resistor 53, and an output (OUT) 56 is taken out from the output end of the inverter 52. The inverters 51 and 52 are configured to be applied with the secondary power supply potential, that is, V2H5 and V2L6.

いま図４に示すレベルシフト回路において２次側の電源電位V2L６が１次側の電源電位V1L３から見て変化した場合であって、MOSFET２０とMOSFET３０の各ドレイン−基板間寄生容量を介して信号が混入（インバータ４１，４２の入力端電位が寄生容量を介してMOSFET２０，３０の基板電位に引っ張られて変動）したとき、図４に示したラッチ回路出力(OUT)４に微小パルスが現れることがある。この微小パルスは、フィルタ回路５０の抵抗５３からキャパシタ５５に導かれ、キャパシタ５５に充電されて吸収されるため、フィルタ回路５０の出力(OUT)５６には微小パルスが現れるのを防ぐことができる。図４に示したラッチ回路出力(OUT)４から微小パルスが消失した後にキャパシタ５５に充電された電荷は抵抗５４を介して放電される。一方、図４に示したラッチ回路出力(OUT)４から正常出力が出力された場合には、抵抗５３を経由して直列接続されたインバータ５１、インバータ５２を介してフィルタ回路５０の出力(OUT)５６からレベルシフトされた出力が出力される。このように本発明の第２の実施形態に係るレベルシフト回路は、フィルタ回路を図４に示したラッチ回路出力段に付加することによりレベルシフト回路の２次側の電源電位V2Lが１次側の電源電位V1Lから見て変化することに伴って招来する微小パルスが図４のラッチ回路出力段に生じた場合であってもレベルシフトされた回路出力には影響を与えないようにするため、誤信号の伝達を防止することができる。 Now, in the level shift circuit shown in FIG. 4, when the secondary power supply potential V2L6 changes as seen from the primary power supply potential V1L3, a signal is transmitted via each drain-substrate parasitic capacitance of the MOSFET 20 and the MOSFET 30. When mixed (the input terminal potential of the inverters 41 and 42 is pulled and fluctuated by the substrate potential of the MOSFETs 20 and 30 through the parasitic capacitance), a minute pulse may appear at the latch circuit output (OUT) 4 shown in FIG. is there. Since this minute pulse is guided from the resistor 53 of the filter circuit 50 to the capacitor 55 and charged and absorbed by the capacitor 55, the minute pulse can be prevented from appearing at the output (OUT) 56 of the filter circuit 50. . After the minute pulse disappears from the latch circuit output (OUT) 4 shown in FIG. 4, the charge charged in the capacitor 55 is discharged through the resistor 54. On the other hand, when a normal output is output from the latch circuit output (OUT) 4 shown in FIG. 4, the output (OUT) of the filter circuit 50 via the inverter 51 and the inverter 52 connected in series via the resistor 53. ) 56, the level-shifted output is output. Thus, in the level shift circuit according to the second embodiment of the present invention, the power supply potential V2L on the secondary side of the level shift circuit is changed to the primary side by adding the filter circuit to the latch circuit output stage shown in FIG. In order to prevent the level-shifted circuit output from being affected even if a minute pulse caused by the change from the power supply potential V1L occurs in the latch circuit output stage of FIG. Transmission of erroneous signals can be prevented.

図６Ａ及び図６Ｂは、図２Ａ及び図２Ｂに示した本発明の実施の形態に係るレベルシフト回路におけるパルス生成回路とは異なるパルス生成回路の構成および動作を説明する図である。図６Ａに示すパルス生成回路は、入力信号を所定時間遅延させた反転信号を出力する遅延回路１３’と、NAND253回路及びインバータ251、252、254から成る第１のロジック回路２５と、NAND回路261及びインバータ262から成る第２のロジック回路２６と、から構成されている。また、遅延回路１３’は縦続接続された奇数段のインバータから構成されている。そして遅延回路１３’、第１のロジック回路２５に係るインバータ252の各入力は信号入力(IN)１に接続され、遅延回路１３’の出力と信号入力(IN)１とが第２のロジック回路２６に係るNAND回路261の入力に接続され、遅延回路１３’の出力が第１のロジック回路２５に係るインバータ251の入力に接続され、第１のロジック回路２５に係るインバータ251とインバータ252の各出力が第１のロジック回路２５に係るNAND回路253の入力に接続され、第１のロジック回路２５に係るNAND回路253の出力は第１のロジック回路２５に係るインバータ254に接続され、第２のロジック回路２６に係るNAND回路261の出力は第２のロジック回路２６に係るインバータ262に接続されている。第１のロジック回路２５に係るインバータ254の出力は出力(OUT1)１２となって図１に示したMOSFET２０のゲートに与えられる。また第２のロジック回路２６に係るインバータ262の出力は出力(OUT2)１７となって図１に示したMOSFET３０のゲートに与えられる。 6A and 6B are diagrams for explaining the configuration and operation of a pulse generation circuit different from the pulse generation circuit in the level shift circuit according to the embodiment of the present invention shown in FIGS. 2A and 2B. The pulse generation circuit shown in FIG. 6A includes a delay circuit 13 ′ that outputs an inverted signal obtained by delaying an input signal for a predetermined time, a first logic circuit 25 including a NAND253 circuit and inverters 251, 252, and 254, and a NAND circuit 261. And a second logic circuit 26 composed of an inverter 262. The delay circuit 13 'is composed of an odd number of inverters connected in cascade. The inputs of the delay circuit 13 ′ and the inverter 252 of the first logic circuit 25 are connected to the signal input (IN) 1, and the output of the delay circuit 13 ′ and the signal input (IN) 1 are connected to the second logic circuit. 26, the output of the delay circuit 13 ′ is connected to the input of the inverter 251 of the first logic circuit 25, and each of the inverter 251 and the inverter 252 of the first logic circuit 25 is connected. The output is connected to the input of the NAND circuit 253 related to the first logic circuit 25, the output of the NAND circuit 253 related to the first logic circuit 25 is connected to the inverter 254 related to the first logic circuit 25, and the second The output of the NAND circuit 261 related to the logic circuit 26 is connected to the inverter 262 related to the second logic circuit 26. The output of the inverter 254 related to the first logic circuit 25 becomes the output (OUT1) 12 and is given to the gate of the MOSFET 20 shown in FIG. Further, the output of the inverter 262 related to the second logic circuit 26 becomes an output (OUT2) 17 and is given to the gate of the MOSFET 30 shown in FIG.

図６Ｂの波形図に示されるように図６Ａに示すパルス生成回路は、入力(IN)１の立ち上がり時に、入力(IN)１の信号（参照符号ｇ）のレベル変化がNAND回路261の一方の入力に加えられるとともに、遅延回路１３’による反転遅延出力（参照符号ｈ）がNAND回路261の他方の入力に加えられ、NAND回路261の出力はインバータ262に加えられ、インバータ262の出力（参照符号ｊ）から微小パルスの出力OUT２（１７）が生成され、また入力(IN)１の立ち下がり時に、入力(IN)１の信号（参照符号ｇ）のレベル変化がインバータ252に加えられてその反転出力（参照符号ｍ）がNAND回路253の一方の入力に加えられ、遅延回路１３’の反転遅延出力（参照符号ｈ）がインバータ251に加えられるともにインバータ251の出力（参照符号ｋ）がNAND回路253の他方の入力に加えられ、NAND回路253の出力はインバータ254に加えられて、インバータ254の出力（参照符号ｎ）から微小パルスの出力OUT１（１２）が生成される。ここで微小パルスのパルス幅は、遅延回路１３’の遅延時間によって決まる。 As shown in the waveform diagram of FIG. 6B, in the pulse generation circuit shown in FIG. 6A, when the input (IN) 1 rises, the level change of the signal (reference symbol g) of the input (IN) 1 changes. In addition to the input, an inverted delay output (reference symbol h) from the delay circuit 13 ′ is added to the other input of the NAND circuit 261. The output of the NAND circuit 261 is applied to the inverter 262, and the output of the inverter 262 (reference symbol) j), the output OUT2 (17) of a minute pulse is generated, and when the input (IN) 1 falls, the level change of the signal (reference symbol g) of the input (IN) 1 is applied to the inverter 252 and inverted. The output (reference symbol m) is applied to one input of the NAND circuit 253, the inverted delay output (reference symbol h) of the delay circuit 13 'is applied to the inverter 251, and the output (reference symbol k) of the inverter 251 is the NAND circuit. Added to the other input of 253 The output of the NAND circuit 253 is added to the inverter 254, the output OUT1 (12) of the minute pulse from the output of the inverter 254 (see numeral n) is generated. Here, the pulse width of the minute pulse is determined by the delay time of the delay circuit 13 '.

このように本実施例では、図２Ａ及び図２Ｂに示した本発明の実施の形態に係るレベルシフト回路におけるパルス生成回路とは異なる遅延回路およびロジック素子によりパルス生成回路を構成したものであり、上述したと同様に、本発明の実施の形態に係るレベルシフト回路は、入力INに電位変化がない時にはMOSFET２０、３０が遮断されていて定常的に電流を消費しない構成となっている上に、少ない素子で回路を構成することが可能なのでより低消費電力化を図ることができ且つ応答性を良くすることができる。またMOSFETから成る２つのスイッチ、パルス生成回路、ラッチ回路でもってレベルシフト回路を構成するので回路設計に精緻さを必要としない。 As described above, in this example, the pulse generation circuit is configured by a delay circuit and a logic element different from the pulse generation circuit in the level shift circuit according to the embodiment of the present invention shown in FIGS. 2A and 2B. Similarly to the above, the level shift circuit according to the embodiment of the present invention has a configuration in which the MOSFETs 20 and 30 are cut off and no current is constantly consumed when there is no potential change at the input IN. Since a circuit can be configured with a small number of elements, power consumption can be further reduced and responsiveness can be improved. Further, since the level shift circuit is composed of two switches composed of MOSFETs, a pulse generation circuit, and a latch circuit, elaborate circuit design is not required.

図２Ａ及び図２Ｂや図６Ａ及び図６Ｂに示した本発明の実施の形態に係るレベルシフト回路におけるパルス生成回路では、信号入力（IN）がパルス状であってその幅が細い場合には、遅延回路１３もしくは１３’を構成する各段のインバータで信号が徐々に鈍って信号が消えてしまうという事態が起こり、ロジック回路において信号入力（IN）と遅延信号との論理積を取ることが出来ないことがあるため、図７及び図８に示す本実施例のパルス生成回路では信号入力（IN）の幅が細い場合でも、ロジック回路において信号入力（IN）と遅延信号との論理積が確実に取れるようにして正しくレベルシフトした信号を後段の回路に伝達できるようにしたものである。 In the pulse generation circuit in the level shift circuit according to the embodiment of the present invention shown in FIG. 2A and FIG. 2B and FIG. 6A and FIG. 6B, when the signal input (IN) is pulsed and its width is narrow, In the inverter of each stage constituting the delay circuit 13 or 13 ', the signal gradually dulls and the signal disappears, and the logic circuit can take the logical product of the signal input (IN) and the delay signal. 7 and 8, the pulse generation circuit of this embodiment shown in FIGS. 7 and 8 ensures the logical product of the signal input (IN) and the delay signal in the logic circuit even when the signal input (IN) width is narrow. Thus, a signal that has been correctly level-shifted so that it can be removed can be transmitted to a subsequent circuit.

図７及び図８に示す本発明の第４の実施例に係るパルス生成回路は、遅延回路２３の出力を二系統に分けて出力する。すなわち第１の系統は、入力信号の反転信号との論理積を取るための遅延信号を生成する系統で、図８に示す遅延回路の構成において、第１の系統は、PチャネルMOSトランジスタ611,621,631とNチャネルMOSトランジスタ612,622,632から成る３段のインバータの直列回路によって構成され、第１の系統の出力６５を出力する。その場合、初段のインバータを構成するPチャネルMOSトランジスタ611のゲート長Lと次段のインバータを構成するNチャネルMOSトランジスタ622のゲート長Lを標準のゲート長よりも長くしている、すなわちオン抵抗を大きくしている。こうすることで、入力信号の立ち下がりへの応答が初段、次段のインバータで遅くなり、一方、立ち上がりへの応答は速いため、第１の系統の出力６５から出力される信号は、ロー（Low）の幅が広くなる。以上のことから、入力信号にハイ（High）の幅の狭い信号が入ってきたときでも、ロー（Low）の幅の広い遅延信号を生成できるため、図７の第１のロジック回路２５において信号入力（IN）の反転信号と遅延信号との論理積を取ることができ、したがって、正しくレベルシフトした信号を後段の回路に伝達することができる。なお最終段インバータは標準のゲート長を持つトランジスタ631,632で構成している。 The pulse generation circuit according to the fourth embodiment of the present invention shown in FIGS. 7 and 8 outputs the output of the delay circuit 23 in two systems. In other words, the first system is a system that generates a delay signal for taking the logical product with the inverted signal of the input signal. In the configuration of the delay circuit shown in FIG. 8, the first system includes P-channel MOS transistors 611, 621, and 631. It is constituted by a series circuit of three-stage inverters composed of N-channel MOS transistors 612, 622, and 632, and outputs an output 65 of the first system. In that case, the gate length L of the P-channel MOS transistor 611 constituting the first-stage inverter and the gate length L of the N-channel MOS transistor 622 constituting the next-stage inverter are longer than the standard gate length, that is, the on-resistance Has increased. By doing so, the response to the falling edge of the input signal is delayed by the first and next inverters, while the response to the rising edge is fast, so that the signal output from the output 65 of the first system is low ( Low) becomes wider. From the above, even when a high-level narrow signal is input to the input signal, a low-level wide delayed signal can be generated. Therefore, the first logic circuit 25 in FIG. The logical product of the inverted signal of the input (IN) and the delayed signal can be obtained, and therefore, a correctly level-shifted signal can be transmitted to the subsequent circuit. The final stage inverter is composed of transistors 631 and 632 having standard gate lengths.

一方、第２の系統は、入力信号との論理積を取るための遅延信号を生成する系統で、図８に示す遅延回路の構成において、第２の系統は、PチャネルMOSトランジスタ613,623,633とNチャネルMOSトランジスタ614,624,634から成る３段のインバータの直列回路によって構成され、第２の系統の出力６６を出力する。その場合、初段のインバータを構成するNチャネルMOSトランジスタ614のゲート長Lと次段のインバータを構成するPチャネルMOSトランジスタ623のゲート長Lを標準のゲート長よりも長くしている、すなわちオン抵抗を大きくしている。こうすることで、入力信号の立ち上がりへの応答が初段、次段のインバータで遅くなり、一方、立ち下がりへの応答は速いため、第２の系統の出力６６から出力される信号は、ハイ（High）の幅が広くなる。以上のことから、入力信号にロー（Low）の幅の狭い信号が入ってきた場合でも、ハイ（High）の幅の広い遅延信号を生成できるため、図７の第２のロジック回路２６において信号入力（IN）と遅延信号との論理積を取ることができ、したがって、正しくレベルシフトした信号を後段の回路に伝達することができる。なお最終段インバータは標準のゲート長を持つトランジスタ633,634で構成している。 On the other hand, the second system is a system for generating a delay signal for taking the logical product with the input signal. In the configuration of the delay circuit shown in FIG. 8, the second system is composed of P channel MOS transistors 613, 623, 633 and N channel. It is constituted by a series circuit of three-stage inverters composed of MOS transistors 614, 624, and 634, and outputs the output 66 of the second system. In that case, the gate length L of the N-channel MOS transistor 614 constituting the first-stage inverter and the gate length L of the P-channel MOS transistor 623 constituting the next-stage inverter are longer than the standard gate length, that is, the on-resistance Has increased. By doing so, the response to the rising edge of the input signal is delayed by the first and second inverters, while the response to the falling edge is fast, so that the signal output from the output 66 of the second system is high ( High) becomes wider. From the above, even when a low-width narrow signal is input to the input signal, a high-width wide delayed signal can be generated. Therefore, the second logic circuit 26 in FIG. The logical product of the input (IN) and the delayed signal can be obtained, and therefore, a correctly level-shifted signal can be transmitted to the subsequent circuit. The final stage inverter is composed of transistors 633 and 634 having standard gate lengths.

さらに、上記においてゲート長Lが長いMOSトランジスタとペアになっているMOSトランジスタ（上記した第１の系統では、MOSトランジスタ612,621、第２の系統では、MOSトランジスタ613,624）のゲート幅Wを標準のものより広くすれば、すなわちオン抵抗を小さくすれば、最初のエッジに対する応答を速くできるので、遅延回路の出力パルス幅をさらに拡げられるためより効果的となる。 In addition, the gate width W of the MOS transistor paired with the MOS transistor having a long gate length L in the above (MOS transistors 612 and 621 in the first system and MOS transistors 613 and 624 in the second system) is standard. If it is made wider, that is, if the on-resistance is made smaller, the response to the first edge can be made faster, so that the output pulse width of the delay circuit can be further expanded, which is more effective.

また、上記の説明ではトランジスタゲート長Lやゲート幅Wを標準のものより大きくするインバータを初段と２段目の２段としたが、初段のみの１段、もしくは３段以上としてもよい。 Further, in the above description, the inverter that makes the transistor gate length L and the gate width W larger than the standard one is the first stage and the second stage, but it may be the first stage alone or three stages or more.

以上説明したように本実施例によれば、信号入力（IN）の幅が細い場合でも、ロジック回路において信号入力（IN）と遅延信号との論理積が取れるようにして、ロジック回路から微小パルス信号を出力してMOSFET２０、３０で構成されるスイッチをオンすることにより、信号入力（IN）をレベルシフトし、後段の回路へ伝達することができる。 As described above, according to this embodiment, even when the signal input (IN) width is narrow, the logic circuit can obtain a logical product of the signal input (IN) and the delay signal, so that a small pulse is output from the logic circuit. By outputting a signal and turning on a switch composed of the MOSFETs 20 and 30, the signal input (IN) can be level-shifted and transmitted to a subsequent circuit.

図９は、本発明の第５の実施例に係る遅延回路の構成を示す図であり、図８に示した第４の実施例に係る遅延回路の二系統に分けた各系統の出力段インバータにさらにインバータを１段付加したものである。図８で説明したと同様に、図９に示した遅延回路は、図１
０のパルス生成回路に示すように遅延回路２３’の出力を二系統に分けて出力する。そして図１０に示すパルス生成回路において、図９に示した遅延回路を用いることによって、信号入力（IN）がパルス状であってその幅が細い場合でも、NOR回路において信号入力（IN）と遅延信号との論理積（NOR回路は論理和の反転信号を出力するものであるが、ドモルガンの定理により論理積とみなせる）が取れるようにして正しくレベルシフトした信号を後段の回路に伝達できるようにしたものである。 FIG. 9 is a diagram showing the configuration of the delay circuit according to the fifth embodiment of the present invention. The output stage inverter of each system divided into two systems of the delay circuit according to the fourth embodiment shown in FIG. Further, one stage of inverter is added. As described with reference to FIG. 8, the delay circuit shown in FIG.
As shown in the 0 pulse generation circuit, the output of the delay circuit 23 'is divided into two systems and output. In the pulse generation circuit shown in FIG. 10, by using the delay circuit shown in FIG. 9, even if the signal input (IN) has a pulse shape and its width is narrow, the NOR circuit does not delay the signal input (IN). A signal that has been correctly level-shifted so that it can be logically ANDed with the signal (NOR circuit outputs an inverted signal of logical sum but can be regarded as logical product by Domorgan's theorem) so that it can be transmitted to the subsequent circuit. It is a thing.

図９に示す遅延回路において、第１の系統は、入力信号との論理積を取るための遅延信号を生成する系統で、図９に示す遅延回路の構成において、第１の系統は、PチャネルMOSトランジスタ611,621,631,641とNチャネルMOSトランジスタ612,622,632,640から成る４段のインバータの直列回路によって構成され、第１の系統の出力６５’を出力する。その場合、初段のインバータを構成するPチャネルMOSトランジスタ611のゲート長Lと次段のインバータを構成するNチャネルMOSトランジスタ622のゲート長Lを標準のゲート長よりも長くしている、すなわちオン抵抗を大きくしている。こうすることで、入力信号の立ち下がりへの応答が初段、次段のインバータで遅くなり、一方、立ち上がりは速いため、第１の系統の出力６５’から出力される信号は、ハイ（High）の幅が広くなる。以上のことから、入力信号にハイ（High）の幅の狭い信号が入ってきたときでも、ハイ（High）の幅の広い遅延信号を生成できるため、図１０のNOR回路１１において信号入力（IN）と遅延信号との論理積を取ることができ、したがって、レベルシフトした信号を後段の回路に伝達することができる。なお３段目および最終段のインバータは標準のゲート長を持つトランジスタ631,632、641,642で構成している。 In the delay circuit shown in FIG. 9, the first system is a system that generates a delay signal for taking the logical product with the input signal. In the configuration of the delay circuit shown in FIG. 9, the first system is a P channel. It is constituted by a series circuit of four-stage inverters comprising MOS transistors 611, 621, 631, 641 and N-channel MOS transistors 612, 622, 632, 640, and outputs a first system output 65 ′. In that case, the gate length L of the P-channel MOS transistor 611 constituting the first-stage inverter and the gate length L of the N-channel MOS transistor 622 constituting the next-stage inverter are longer than the standard gate length, that is, the on-resistance Has increased. By doing so, the response to the falling edge of the input signal is delayed by the first and second inverters, while the rising edge is fast, so that the signal output from the output 65 ′ of the first system is high. The width of becomes wide. From the above, even when a high-width narrow signal is included in the input signal, a high-width wide delayed signal can be generated. Therefore, the NOR circuit 11 in FIG. ) And the delayed signal, and thus the level-shifted signal can be transmitted to the subsequent circuit. The third and final stage inverters are composed of transistors 631,632, 641,642 having standard gate lengths.

一方、第２の系統は、入力信号の反転信号との論理積（上記と同様にドモルガンの定理によりNOR回路の出力を論理積にみなしている）を取るための遅延信号を生成する系統で、図９に示す遅延回路の構成において、第２の系統は、PチャネルMOSトランジスタ613,623,633,643とNチャネルMOSトランジスタ614,624,634,644から成る、４段のインバータの直列回路によって構成され、第２の系統の出力６６’を出力する。その場合、初段のインバータを構成するNチャネルMOSトランジスタ614のゲート長Lと次段のインバータを構成するPチャネルMOSトランジスタ623のゲート長Lを標準のゲート長よりも長くしている、すなわちオン抵抗を大きくしている。こうすることで、入力信号の立ち上がりへの応答が初段、次段のインバータで遅くなり、一方、立ち下がりへの応答は速いため、第２の系統の出力６６’から出力される信号は、ロー（Low）の幅が広くなる。以上のことから、入力信号にロー（Low）の幅の狭い信号が入ってきた場合でも、ロー（Low）の幅の広い遅延信号を生成できるため、図１０のNOR回路１６において信号入力（IN）の反転信号と遅延信号との論理積を取ることができ、したがって、レベルシフトした信号を後段の回路に伝達することができる。なお３段目および最終段のインバータは標準のゲート長を持つトランジスタ633,634、643,644で構成している。 On the other hand, the second system is a system for generating a delay signal for taking a logical product with the inverted signal of the input signal (the output of the NOR circuit is regarded as a logical product by Domorgan's theorem as described above). In the configuration of the delay circuit shown in FIG. 9, the second system is configured by a series circuit of four-stage inverters composed of P-channel MOS transistors 613, 623, 633, and 643 and N-channel MOS transistors 614, 624, 634, and 644, and outputs the second system output 66 ′. Output. In that case, the gate length L of the N-channel MOS transistor 614 constituting the first-stage inverter and the gate length L of the P-channel MOS transistor 623 constituting the next-stage inverter are longer than the standard gate length, that is, the on-resistance Has increased. In this way, the response to the rising edge of the input signal is delayed by the first and next inverters, while the response to the falling edge is fast, so that the signal output from the output 66 ′ of the second system is low. The width of (Low) becomes wider. From the above, even when a signal having a low width is input to the input signal, a delay signal having a low width can be generated. Therefore, the NOR circuit 16 in FIG. ) And the delayed signal can be obtained, and therefore the level-shifted signal can be transmitted to the subsequent circuit. The third and final stage inverters are composed of transistors 633, 634, 643, and 644 having standard gate lengths.

さらに、上記においてゲート長Lが長いMOSトランジスタとペアになっているMOSトランジスタ（上記した第１の系統では、MOSトランジスタ612,621、第２の系統では、MOSトランジスタ613,624）のゲート幅Wを標準のものより広くすれば、すなわちオン抵抗を小さくすれば、最初のエッジに対する応答を速くできるので、遅延回路の出力パルス幅をさらに拡げられためより効果的となる。 In addition, the gate width W of the MOS transistor paired with the MOS transistor having a long gate length L in the above (MOS transistors 612 and 621 in the first system and MOS transistors 613 and 624 in the second system) is standard. If it is made wider, that is, if the on-resistance is made smaller, the response to the first edge can be made faster, so that the output pulse width of the delay circuit can be further expanded, which is more effective.

図１０は、図９に示す遅延回路を用いたパルス生成回路の他の構成例を示す図である。図１０に示したパルス生成回路は、図９に示した遅延回路２３’と、NOR回路１１、１６
及びインバータ１４、１５とから構成され、NOR回路１１、遅延回路２３’、インバータ１５の各入力は信号入力(IN)１に接続され、遅延回路２３’の第１の系統に係る出力（６５’）はインバータ１４の入力に接続され、またインバータ１５の出力と遅延回路２３’の第２の系統に係る出力（６６’）はNOR回路１６の入力に接続され、インバータ１４の出力はNOR回路１１の入力に接続されている。NOR回路１６の出力は出力(OUT2)１７となって図１に示したMOSFET３０のゲートに与えられる。ドモルガンの定理により論理和を論理積に変換すると、信号入力(IN)１と遅延回路２３’の第２の系統に係る遅延信号（出力６６’）の反転信号との論理積信号がMOSFET３０のゲートに与えられていることになる。またNOR回路１１の出力は出力(OUT1)１２となって図１に示したMOSFET２０のゲートに与えられる。上記と同様にドモルガンの定理を適用すると、信号入力(IN)１の反転信号と信号入力(IN)１の第１の系統に係る遅延信号（出力６５’）との論理積信号がMOSFET２０のゲートに与えられていることになる。 FIG. 10 is a diagram illustrating another configuration example of the pulse generation circuit using the delay circuit illustrated in FIG. The pulse generating circuit shown in FIG. 10 includes the delay circuit 23 ′ shown in FIG.
And each of the inputs of the NOR circuit 11, the delay circuit 23 ′, and the inverter 15 is connected to the signal input (IN) 1 and outputs (65 ′) related to the first system of the delay circuit 23 ′. ) Is connected to the input of the inverter 14, the output of the inverter 15 and the output (66 ′) related to the second system of the delay circuit 23 ′ are connected to the input of the NOR circuit 16, and the output of the inverter 14 is the NOR circuit 11. Connected to the input. The output of the NOR circuit 16 becomes an output (OUT2) 17 and is given to the gate of the MOSFET 30 shown in FIG. When a logical sum is converted into a logical product by Domorgan's theorem, a logical product signal of the signal input (IN) 1 and the inverted signal of the delayed signal (output 66 ′) related to the second system of the delay circuit 23 ′ is converted into the gate of the MOSFET 30. Will be given. The output of the NOR circuit 11 becomes an output (OUT1) 12 and is given to the gate of the MOSFET 20 shown in FIG. When Domorgan's theorem is applied in the same manner as described above, the logical product signal of the inverted signal of the signal input (IN) 1 and the delayed signal (output 65 ′) related to the first system of the signal input (IN) 1 becomes the gate of the MOSFET 20. Will be given.

図１０に示されるパルス生成回路は、図２Ａ及び図２Ｂに示したパルス生成回路と同様に、入力(IN)１の立ち上がり時に、入力(IN)１の信号レベル変化がインバータ１５に加えられ、インバータ１５による反転出力および遅延回路２３’の遅延出力６６’（図９に示す第２の系統の出力６６’）がNOR回路１６に加えられ、NOR回路１６の出力から微小パルスの出力OUT2（１７）が生成され、また入力(IN)１の立ち下がり時に、入力(IN)１の信号レベル変化がNOR回路１１の入力に加えられるとともに、遅延回路２３’の遅延出力６５’（図９に示す第１の系統の出力６５’）によるインバータ１４の反転出力がNOR回路１１の入力に加えられ、NOR回路１１の出力から微小パルスの出力OUT1（１２）が生成される。微小パルスのパルス幅は、遅延回路２３’の遅延時間によって決まることは上述したとおりである。 In the pulse generation circuit shown in FIG. 10, the signal level change of the input (IN) 1 is applied to the inverter 15 when the input (IN) 1 rises, similarly to the pulse generation circuit shown in FIGS. 2A and 2B. The inverted output by the inverter 15 and the delay output 66 ′ of the delay circuit 23 ′ (the second system output 66 ′ shown in FIG. 9) are added to the NOR circuit 16, and the output of the minute pulse OUT2 (17 ) Is generated, and when the input (IN) 1 falls, the signal level change of the input (IN) 1 is applied to the input of the NOR circuit 11 and the delay output 65 ′ of the delay circuit 23 ′ (shown in FIG. 9). The inverted output of the inverter 14 by the output 65 ′) of the first system is added to the input of the NOR circuit 11, and the output OUT1 (12) of a minute pulse is generated from the output of the NOR circuit 11. As described above, the pulse width of the minute pulse is determined by the delay time of the delay circuit 23 '.

本発明の実施の形態に係るレベルシフト回路の原理構成を示す図である。It is a figure which shows the principle structure of the level shift circuit which concerns on embodiment of this invention. 本発明の実施の形態に係るレベルシフト回路におけるパルス生成回路の構成を示す図である。It is a figure which shows the structure of the pulse generation circuit in the level shift circuit which concerns on embodiment of this invention. 本発明の実施の形態に係るレベルシフト回路におけるパルス生成回路の動作を説明するための波形図である。It is a wave form diagram for demonstrating operation | movement of the pulse generation circuit in the level shift circuit which concerns on embodiment of this invention. 本発明の実施の形態に係るパルス生成回路における遅延回路の構成を示す図である。It is a figure which shows the structure of the delay circuit in the pulse generation circuit which concerns on embodiment of this invention. 本発明の第１の実施形態に係るレベルシフト回路の構成を示す図である。It is a figure which shows the structure of the level shift circuit which concerns on the 1st Embodiment of this invention. 本発明の第２の実施形態に係るレベルシフト回路の構成を示す図である。It is a figure which shows the structure of the level shift circuit which concerns on the 2nd Embodiment of this invention. 本発明の実施の形態に係るレベルシフト回路におけるパルス生成回路の別構成例を示す図である。It is a figure which shows another structural example of the pulse generation circuit in the level shift circuit which concerns on embodiment of this invention. 図６Ａに示したパルス生成回路の動作を説明するための波形図である。FIG. 6B is a waveform diagram for explaining the operation of the pulse generation circuit shown in FIG. 6A. 本発明の実施の形態に係るレベルシフト回路におけるパルス生成回路の更に別の構成例を示す図である。It is a figure which shows another structural example of the pulse generation circuit in the level shift circuit which concerns on embodiment of this invention. 図７に示したパルス生成回路における遅延回路の構成を示す図である。It is a figure which shows the structure of the delay circuit in the pulse generation circuit shown in FIG. 本発明の実施の形態に係るパルス生成回路に用いる他の遅延回路の構成を示す図である。It is a figure which shows the structure of the other delay circuit used for the pulse generation circuit which concerns on embodiment of this invention. 図９に示す遅延回路を用いたパルス生成回路の他の構成例を示す図である。FIG. 10 is a diagram illustrating another configuration example of a pulse generation circuit using the delay circuit illustrated in FIG. 9. 従来のレベルシフト回路の構成を示す図である。It is a figure which shows the structure of the conventional level shift circuit.

符号の説明Explanation of symbols

１０パルス生成回路(トリガ発生手段)
１１ NOR回路
１３、１３’、２３、２３’ 遅延回路
１４、１５インバータ
１６ NOR回路
２０ MOSFET(第２のスイッチ)
３０ MOSFET(第１のスイッチ)
４０ラッチ回路
４１、４２インバータ
４３、４４抵抗
４５〜４８クランプ素子
５０フィルタ回路
５１、５２インバータ
５３、５４抵抗
５５キャパシタ 10 Pulse generation circuit (trigger generation means)
11 NOR circuit 13, 13 ', 23, 23' Delay circuit 14, 15 Inverter 16 NOR circuit 20 MOSFET (second switch)
30 MOSFET (first switch)
40 Latch circuit 41, 42 Inverter 43, 44 Resistor 45-48 Clamp element 50 Filter circuit 51, 52 Inverter 53, 54 Resistor 55 Capacitor

Claims

入力１次側の動作電位とは異なる動作電位で出力２次側が動作し所定の系に信号を伝達するレベルシフト回路において、入力信号のローからハイへの電位変化時に微小時間だけオンする第１のスイッチと、入力信号のハイからローへの電位変化時に微小時間だけオンする第２のスイッチと、前記第１のスイッチ及び前記第２のスイッチを微小時間だけオンさせるためのトリガを発生するトリガ発生手段を１次側に設け、前記トリガ発生手段により前記第１のスイッチ及び前記第２のスイッチが各別にオンになるとき、２次側の電源電位間で動作する２つのインバータの入出力を相互に接続したラッチ回路の各インバータ入力を駆動して所定の系に信号を伝達するとともに前記ラッチ回路を構成する前記インバータの各入力に大きな負電圧が掛かるのを防止するクランプ素子を前記２次側の電源と前記インバータの各入力との間に接続したことを特徴とするレベルシフト回路。 In a level shift circuit in which the output secondary side operates at an operating potential different from the operating potential on the input primary side and transmits a signal to a predetermined system, the first that turns on only for a minute time when the potential of the input signal changes from low to high. , A second switch that is turned on for a minute time when the potential of the input signal changes from high to low, and a trigger that generates a trigger for turning on the first switch and the second switch for a minute time When generating means is provided on the primary side and the first switch and the second switch are turned on separately by the trigger generating means, input / output of two inverters operating between the power supply potentials on the secondary side large negative voltage to the input of the inverter constituting the latch circuit with by driving the inverter input to transmit a signal to a given system of latch circuits connected to each other multiplied A level shift circuit, characterized in that connected between the power supply of the clamping elements the secondary side and the respective input of the inverter to prevent that.

前記ラッチ回路を構成する前記第１のインバータの入力端と前記２次側電源のハイサイドとの間に第１のクランプ素子および前記第１のインバータの入力端と前記２次側電源のローサイドとの間に第２のクランプ素子が接続され、且つ、前記ラッチ回路を構成する前記第２のインバータの入力端と前記２次側電源のハイサイドとの間に第３のクランプ素子および前記第２のインバータの入力端と前記２次側電源のローサイドとの間に第４のクランプ素子が接続され、さらに前記第１のインバータの入力端及び前記第２のインバータの出力端との間に第１の抵抗が接続され、また前記第１のインバータの出力端に第２の抵抗の一端が接続され、前記第２の抵抗の他端に前記第２のインバータの入力端が接続され、前記第２のインバータの出力端から出力を取り出すことを特徴とする請求項１記載のレベルシフト回路。 A first clamp element and an input terminal of the first inverter and a low side of the secondary power supply between an input terminal of the first inverter and the high side of the secondary power supply constituting the latch circuit And a second clamp element is connected between the input terminal of the second inverter constituting the latch circuit and the high side of the secondary power supply. A fourth clamp element is connected between the input terminal of the first inverter and the low side of the secondary power supply, and the first clamp is connected between the input terminal of the first inverter and the output terminal of the second inverter. Is connected to one end of a second resistor connected to the output end of the first inverter, and the other end of the second resistor is connected to the input end of the second inverter. Inverter output terminal The level shift circuit according to claim 1, wherein the taking out the al output.

前記トリガ発生手段は、前記入力信号を所定時間遅延させた信号を出力する遅延回路を有し、前記入力信号および前記遅延回路の出力の反転信号の論理積信号を生成して前記第１のスイッチのゲートに与え、前記入力信号の反転信号および前記遅延回路の出力の論理積信号を生成して前記第２のスイッチのゲートに与えることを特徴とする請求項１または２に記載のレベルシフト回路。 The trigger generation means includes a delay circuit that outputs a signal obtained by delaying the input signal for a predetermined time, and generates a logical product signal of the input signal and an inverted signal of the output of the delay circuit to generate the first switch 3. The level shift circuit according to claim 1, wherein a logical product signal of the inverted signal of the input signal and the output of the delay circuit is generated and applied to the gate of the second switch. .

前記トリガ発生手段は、遅延回路、第１及び第２のNOR回路、第１及び第２のインバータを有し、前記第１のNOR回路、前記遅延回路、前記第１のインバータの各入力は信号入力に接続され、前記第１のインバータの出力と前記遅延回路の出力は前記第２のNOR回路の入力に接続され、また前記遅延回路の出力は前記第２のインバータの入力に接続され、前記第２のインバータの出力は前記第１のNOR回路の入力に接続され、前記第１のNOR回路の出力は前記第２のスイッチのゲートに与えられ、また第２のNOR回路の出力は前記第１のスイッチのゲートに与えられることを特徴とする請求項１または２に記載のレベルシフト回路。 The trigger generating means includes a delay circuit, first and second NOR circuits, and first and second inverters, and each input of the first NOR circuit, the delay circuit, and the first inverter is a signal. An output of the first inverter and an output of the delay circuit are connected to an input of the second NOR circuit, and an output of the delay circuit is connected to an input of the second inverter; The output of the second inverter is connected to the input of the first NOR circuit, the output of the first NOR circuit is applied to the gate of the second switch, and the output of the second NOR circuit is the first NOR circuit. 3. The level shift circuit according to claim 1 , wherein the level shift circuit is provided to a gate of one switch.

前記トリガ発生手段は、前記入力信号を所定時間遅延させた反転信号を出力する遅延回路を有し、前記入力信号の反転信号および前記遅延回路の出力の反転信号の論理積信号を生成して前記第１のスイッチのゲートに与え、前記入力信号および前記遅延回路の出力の論理積信号を生成して前記第２のスイッチのゲートに与えることを特徴とする請求項１または２に記載のレベルシフト回路。 The trigger generating means includes a delay circuit that outputs an inverted signal obtained by delaying the input signal for a predetermined time, and generates a logical product signal of the inverted signal of the input signal and the inverted signal of the output of the delay circuit. 3. The level shift according to claim 1 , wherein the level shift is applied to a gate of the first switch, and a logical product signal of the input signal and an output of the delay circuit is generated and applied to the gate of the second switch. circuit.

前記トリガ発生手段は、入力信号を所定時間遅延させた反転信号を出力する遅延回路、NAND回路並びに第１，第２及び第３のインバータから成る第１のロジック回路、NAND回路及びインバータから成る第２のロジック回路を有し、前記遅延回路、前記第１のロジック回路に係る前記第２のインバータの各入力は信号入力に接続され、前記遅延回路の出力と信号入力とが前記第２のロジック回路に係るNAND回路の入力に接続され、前記遅延回路の出力が前記第１のロジック回路に係る前記第１のインバータの入力に接続され、前記第１インバータと前記第２のインバータの各出力が前記第１のロジック回路に係る前記NAND回路の入力に接続され、前記第１のロジック回路に係る前記NAND回路の出力は前記第１のロジック回路に係る前記第３のインバータに接続され、前記第２のロジック回路に係る前記NAND回路の出力は前記第２のロジック回路に係る前記インバータに接続され、前記第１のロジック回路に係る前記第３のインバータの出力は前記第１のスイッチのゲートに与えられ、また前記第２のロジック回路に係る前記インバータの出力は前記第２のスイッチのゲートに与えられることを特徴とする請求項１または２に記載のレベルシフト回路。 The trigger generating means includes a delay circuit that outputs an inverted signal obtained by delaying an input signal for a predetermined time, a NAND circuit, a first logic circuit including first, second, and third inverters, a first circuit including a NAND circuit, and an inverter. Each of the delay circuit and each input of the second inverter related to the first logic circuit is connected to a signal input, and the output and the signal input of the delay circuit are connected to the second logic circuit. Connected to an input of a NAND circuit related to the circuit, an output of the delay circuit is connected to an input of the first inverter related to the first logic circuit, and outputs of the first inverter and the second inverter are The NAND circuit is connected to an input of the NAND circuit related to the first logic circuit, and an output of the NAND circuit related to the first logic circuit is the third inverter related to the first logic circuit. And the output of the NAND circuit related to the second logic circuit is connected to the inverter related to the second logic circuit, and the output of the third inverter related to the first logic circuit is connected to the first logic circuit. 3. The level shift circuit according to claim 1 , wherein the level shift circuit is supplied to a gate of one switch and an output of the inverter related to the second logic circuit is supplied to a gate of the second switch.

前記トリガ発生手段は、入力信号を所定時間遅延させた反転信号を複数出力する遅延回路、NAND回路及び第１ないし第３のインバータから成る第１のロジック回路、NAND回路及びインバータから成る第２のロジック回路を備え、また前記遅延回路は、入力の立ち上がりに対する応答より立ち下がりに対する応答が遅くなるようにされた第１の遅延回路と、入力の立ち下がりに対する応答より立ち上がりに対する応答が遅くなるようにされた第２の遅延回路を有し、前記第１及び第２の遅延回路、前記第１のロジック回路に係る前記第２のインバータの各入力は信号入力に接続され、前記第１の遅延回路の出力が前記第１のロジック回路に係る前記第１のインバータの入力に接続され、前記第２の遅延回路の出力と信号入力とが前記第２のロジック回路に係るNAND回路の入力に接続され、前記第１のロジック回路に係る前記第１インバータと前記第２のインバータの各出力が前記第１のロジック回路に係る前記NAND回路の入力に接続され、前記第１のロジック回路に係る前記NAND回路の出力は前記第１のロジック回路に係る前記第３のインバータに接続され、前記第２のロジック回路に係る前記NAND回路の出力は前記第２のロジック回路に係る前記インバータに接続され、前記第１のロジック回路に係る前記第３のインバータの出力は前記第１のスイッチのゲートに与えられ、また前記第２のロジック回路に係る前記インバータの出力は前記第２のスイッチのゲートに与えられることを特徴とする請求項１または２に記載のレベルシフト回路。 The trigger generation means includes a delay circuit that outputs a plurality of inverted signals obtained by delaying an input signal for a predetermined time, a first logic circuit including a NAND circuit and first to third inverters, a second circuit including a NAND circuit and an inverter. A first delay circuit configured to be slower in response to the falling than the response to the rising of the input; and so that the response to the rising is delayed from the response to the falling of the input. Each of the first and second delay circuits and the second inverter associated with the first logic circuit is connected to a signal input, and the first delay circuit is provided. Is connected to an input of the first inverter of the first logic circuit, and an output and a signal input of the second delay circuit are connected to the second logic circuit. Connected to an input of a NAND circuit related to the circuit, and outputs of the first inverter and the second inverter related to the first logic circuit are connected to an input of the NAND circuit related to the first logic circuit, The output of the NAND circuit related to the first logic circuit is connected to the third inverter related to the first logic circuit, and the output of the NAND circuit related to the second logic circuit is connected to the second logic circuit. Connected to the inverter of the circuit, the output of the third inverter of the first logic circuit is applied to the gate of the first switch, and the output of the inverter of the second logic circuit is The level shift circuit according to claim 1 , wherein the level shift circuit is provided to a gate of the second switch.

前記トリガ発生手段は、入力信号を所定時間遅延させた信号を複数出力する遅延回路、第１及び第２のNOR回路、第１及び第２のインバータを備え、また前記遅延回路は、入力の立ち上がりに対する応答より立ち下がりに対する応答が遅くなるようにされた第１の遅延回路と、入力の立ち下がりに対する応答より立ち上がりに対する応答が遅くなるようにされた第２の遅延回路を有し、前記第１のNOR回路、前記第１及び第２の遅延回路、前記第１のインバータの各入力は信号入力に接続され、前記第１のインバータの出力と前記第２の遅延回路の出力は前記第２のNOR回路の入力に接続され、また前記第１の遅延回路の出力は前記第２のインバータの入力に接続され、前記第２のインバータの出力は前記第１のNOR回路の入力に接続され、前記第１のNOR回路の出力は前記第２のスイッチのゲートに与えられ、また第２のNOR回路の出力は前記第１のスイッチのゲートに与えられることを特徴とする請求項１または２に記載のレベルシフト回路。 The trigger generating means includes a delay circuit that outputs a plurality of signals obtained by delaying an input signal for a predetermined time, first and second NOR circuits, and first and second inverters, and the delay circuit includes a rising edge of an input. A first delay circuit whose response to the falling edge is slower than a response to the first delay circuit, and a second delay circuit whose response to the rising edge is slower than the response to the falling edge of the input. The NOR circuit, the first and second delay circuits, and the input of the first inverter are connected to a signal input, and the output of the first inverter and the output of the second delay circuit are the second The output of the first delay circuit is connected to the input of the second inverter, the output of the second inverter is connected to the input of the first NOR circuit, and First The output of the NOR circuit is supplied to the gate of the second switch, also the level shift according to claim 1 or 2 output of the second NOR circuit is characterized in that it is applied to the gate of the first switch circuit.

前記第１の遅延回路は、PチャネルMOSトランジスタとNチャネルMOSトランジスタの直列回路から成る複数段のインバータで構成され、且つ初段のインバータを構成するPチャネルMOSトランジスタのゲート長が標準のゲート長よりも長く設定され、また前記第２の遅延回路は、PチャネルMOSトランジスタとNチャネルMOSトランジスタの直列回路から成る複数段のインバータで構成され、且つ初段のインバータを構成するNチャネルMOSトランジスタのゲート長が標準のゲート長よりも長く設定されていることを特徴とする請求項７または８に記載のレベルシフト回路。 The first delay circuit is composed of a plurality of inverters composed of a series circuit of a P-channel MOS transistor and an N-channel MOS transistor, and the gate length of the P-channel MOS transistor constituting the first-stage inverter is larger than the standard gate length. The second delay circuit is composed of a plurality of inverters composed of a series circuit of a P-channel MOS transistor and an N-channel MOS transistor, and the gate length of the N-channel MOS transistor constituting the first-stage inverter. There the level shift circuit according to claim 7 or 8, characterized in that it is set to be longer than the gate length of the standard.

前記第１の遅延回路の２段目のインバータを構成するNチャネルMOSトランジスタのゲート長が標準のゲート長よりも長く設定され、前記第２の遅延回路の２段目のインバータを構成するPチャネルMOSトランジスタのゲート長が標準のゲート長よりも長く設定されていることを特徴とする請求項９に記載のレベルシフト回路。 The gate length of the N channel MOS transistor constituting the second stage inverter of the first delay circuit is set longer than the standard gate length, and the P channel constituting the second stage inverter of the second delay circuit 10. The level shift circuit according to claim 9 , wherein a gate length of the MOS transistor is set longer than a standard gate length.

前記第１および第２の遅延回路において、前記ゲート長が標準のものより長く設定されたMOSトランジスタとペアになるMOSトランジスタのゲート幅が標準のものより広く設定されていることを特徴とする請求項９または１０に記載のレベルシフト回路。 In the first and second delay circuits, a gate width of a MOS transistor paired with a MOS transistor whose gate length is set longer than a standard one is set wider than a standard one. Item 11. The level shift circuit according to Item 9 or 10 .

前記トリガ発生手段により発生されるトリガパルスの幅は、前記遅延回路の遅延時間により決定されることを特徴とする請求項４ないし１０のいずれかに記載のレベルシフト回路。 Width of the trigger pulse generated by said trigger generation unit, the level shift circuit according to any one of claims 4 to 10, characterized in that it is determined by the delay time of the delay circuit.

前記ラッチ回路出力段に微小パルスを除去するフィルタ回路を接続して成る請求項１または２に記載のレベルシフト回路。 3. The level shift circuit according to claim 1, wherein a filter circuit for removing a minute pulse is connected to the latch circuit output stage.

前記フィルタ回路は、第１のインバータおよび該第１のインバータの出力が入力される第２のインバータを有し、前記第１のインバータの入力端及び前記第２のインバータの出力端との間に第１の抵抗、キャパシタが並列に接続され、前記第１のインバータの入力端に第２の抵抗の一端が接続され、前記第２の抵抗の他端に前記ラッチ回路の出力段が接続され、前記第２のインバータの出力端から出力を取り出すことを特徴とする請求項１３記載のレベルシフト回路。 The filter circuit includes a first inverter and a second inverter to which an output of the first inverter is input, and is provided between an input terminal of the first inverter and an output terminal of the second inverter. A first resistor and a capacitor are connected in parallel; one end of a second resistor is connected to an input end of the first inverter; an output stage of the latch circuit is connected to the other end of the second resistor; 14. The level shift circuit according to claim 13 , wherein an output is taken out from an output terminal of the second inverter.