本発明は、レーザ光を被照射物に照射するためのレーザ照射装置を用いた半導体装置の作製方法に関するものである。具体的には、本発明は極浅接合を有する薄膜トランジスタ(以下、TFTと称す)で構成された半導体装置に関するものである。例えば、超大規模集積回路(LSI)、液晶表示パネルに代表される電気光学装置、発光素子を有する発光表示装置、CCD(電荷結合素子)を有する受光装置、SRAMやDRAMなどのメモリ装置、およびこれらの装置を部品として搭載した電子機器に関するものである。
なお、本明細書中で半導体装置とは、半導体特性を利用して機能することができる装置全般を指し、電気光学装置、半導体回路、およびこれらを有する電子機器は全て半導体装置である。
半導体素子の微細化、高集積化に関して、多くの研究開発が進められている。特に、MOSFET(MOS Field Effect Transistor)と呼ばれる絶縁ゲート電界効果型半導体素子の微細化技術の進歩はめざましい。MOSとは、Metal−Oxide−Semiconductor、すなわち、「金属−酸化物−半導体」の3種類の材料(物質)を組み合わせた構造である。
ここで金属とは、純粋な金属だけを意味するのではなく、十分に導電率の大きな半導体材料や、半導体と金属の合金なども含めた広い意味で使用される。また、酸化物とは、純粋な酸化物だけではなく、窒化物等の十分に抵抗の大きな絶縁性材料が用いられることもある。これらの場合でも慣用的にMOSと呼ばれている。以下、本明細書では窒化物その他の絶縁物をも含めて、このような構造を有する電界効果型素子をMOSFETと称することとする。
MOSFETはnチャネル型導電型およびpチャネル型導電型を問わず、一般的にチャネル形成領域、ゲート絶縁膜、ゲート電極、ソース領域、ドレイン領域を有している。このMOSFETは、高集積化しやすい特徴を持つため、集積回路を有するトランジスタ素子として広く用いられている。
MOSFETの微細化は、ゲート電極の幅を小さくすることによって行われる。MOSFETの微細化に伴って、短チャネル効果やホットエレクトロンの発生を防止するために、ドレイン領域のチャネル形成領域側の不純物を低濃度化したLDD(Lightly Doped Drain)構造(図2(F))が用いられている。
LDD構造を用いることによって、ドレイン領域のチャネル形成領域側への不純物の拡散量を低減し、チャネル長の長さを確保することができる。また、チャネル形成領域と不純物領域(ドレイン領域)の境界に形成されるpn接合部の不純物濃度分布の勾配が緩和されるため、この領域の電界集中を緩和させることができる。これによって素子の動作を安定化させることが可能になった。
LDD構造を有するMOSFETは、通常、図2で示すように形成される。なお、ここではN型のMOSFETの作製例を示すが、P型のMOSFETであっても同様に作製される。
最初に、図2(A)に示すように、p型の半導体基板200の主面上に酸化膜201と導電性膜202を形成する。これらをエッチングすることによって、図2(B)に示すように、それぞれゲート絶縁膜203とゲート電極204を形成する。そして、このゲート電極204をマスクとし、イオン打ち込み法等によって半導体基板の主面に不純物を導入し、自己整合的に比較的不純物濃度の低い不純物領域(以下、エクステンション領域と呼ぶ)205を形成する(図2(C))。なお、この場合、エクステンション領域205は記号ではn−と表される。
次いで、図2(D)に示すように、エクステンション領域205上に絶縁膜206を形成する。そして、この絶縁膜206に対してバイアスプラズマエッチ等の異方性エッチングを用いて処理を行うことによって、サイドウォールスペーサ207を形成する(図2(E))。そして、このサイドウォールスペーサ207をマスクとして、自己整合的に不純物濃度の高い(記号ではn+と表される)不純物領域を形成する。その後、それぞれの不純物領域に加熱処理を行って添加した不純物を活性化させることによって、ソース領域208、ドレイン領域209が形成される(図2(F))。
MOSFETにおいてもさらなる微細化が要求されている。問題になるのはドレイン電流の減少である。これを解決するためには、エクステンション領域の低抵抗化が有効である。エクステンション領域の低抵抗を図るためには、半導体基板の主面の極浅い領域に、高濃度の不純物をイオン注入し、注入した不純物の活性化を行う必要がある。
従来では、不純物を活性化するための加熱処理として、RTA(Rapid Thermal Annealing)法が用いられてきたが、このRTAには以下の問題がある。
RTA法では加熱時間が数秒と長く、この間にエクステンション領域内の不純物が深く拡散してしまう。不純物が深く拡散すると、接合が深くなり、ゲート電極とソース領域およびドレイン領域の重なりが増大する。このため、実効的なチャネル長が短くなり、電界集中や短チャネル効果が起きてしまう。従って、RTAによる加熱時間よりも短い時間で加熱処理ができる新規なアニール方法が必要とされている。
そこで本発明は、短時間で局所的に高温の熱を加えることができるアニール方法、及びこのアニール方法によって作製された半導体装置を提供することを目的とする。
具体的には、後にエクステンション領域になる部分に、n型またはp型の不純物を導入するとともに単結晶格子を崩してアモルファス化させる。そして、パルス幅が1fs〜10ps、波長が370nm以上640nm以下のレーザビームをアモルファス化したエクステンション領域を含む半導体基板に照射し、エクステンション領域を活性化する。
また、具体的には、後にエクステンション領域になる部分に、n型またはp型の不純物を導入した後、Geや0族の元素(Ar、Kr、Xe、Rnなど)のような重い元素を打ち込むことによって、単結晶格子を崩してアモルファス化させる。そして、パルス幅が1fs〜10ps、波長が370nm以上640nm以下のレーザビームをアモルファス化したエクステンション領域を含む半導体基板に照射し、エクステンション領域を活性化する。
上記構成において、370nm以上640nm以下の波長域のレーザを選ぶ理由は、その波長域が単結晶半導体よりもアモルファス化した半導体によく吸収されるからである。図3はアモルファスシリコン膜および多結晶シリコン膜における、波長と吸収係数との関係を示すグラフである。このグラフより、アモルファスシリコンと多結晶シリコンとでは、370nm以上640nm以下、特に400nm以上540nm以下において吸収係数に差が見られる。つまり、この波長領域のレーザビームを照射すると、エクステンション領域には吸収されやすいが、単結晶シリコン膜には吸収されにくい。本発明では、この波長域内のレーザビームを用いてアニールをすることにより、レーザビームによるエネルギーをエクステンション領域のみに選択的に与えるものである。
また本発明ではパルス幅が1fs以上10ps以下と超短パルスのレーザを用いるため、エクステンション領域が熱を受ける時間を非常に短くできる。したがって、RTA法に比べて不純物の拡散を大幅に抑えることができる。結果的に、電界集中の緩和や短チャネル効果の抑制といった効果を得ることができる。
さらに、本発明では、発振周波数が10MHz以上のレーザを用いて照射を行うことにより、処理時間を短縮し、スループットよく半導体装置を作製することが可能になる。
上記構成において、エクステンション領域になる部分に上記の重い元素を打ち込んで単結晶格子を崩してアモルファス化させてから、n型またはp型を与える原子を導入してエクステンション領域を形成するようにしても良いし、逆にn型またはp型を与える原子を導入してから上記の重い原子を打ち込んでも良いし、またはn型またはp型を与える原子とともに上記の重い元素を打ち込んでも良い。ここで、n型を与える不純物元素としてリン、ヒ素、アンチモンを挙げることができる。また、p型を与える不純物元素として、ホウ素、アルミニウムを挙げることができる。
また、上記構成において、不純物や重い元素を半導体基板に導入する際、半導体基板を連続して回しながら導入することや、不純物や質量数が大きい元素を半導体基板に対して相対的に斜めにして導入することによって、導入された不純物が結晶の隙間を通り、奥深くまで到達してしまう現象(チャネリング現象)や、表面の凹凸部分が存在することによって不純物や質量が重い元素が導入されない領域が生じやすくなる現象(シャドー効果という)を防止することができるため、エクステンション領域を良好に形成することができる。
また、上記の構成を用いることによって、エクステンション領域の深さを0.1nm以上20nm以下にすることができる。
また、上記構成において、半導体基板とは、(1)単結晶シリコン基板または化合物半導体基板、(2)SOI(Silicon on Insulator)基板を指す。(1)、(2)はそれぞれ代表的には、(1)N型またはP型の単結晶シリコン基板、GaAs基板、InP基板、GaN基板、SiC基板、サファイア基板、ZnSe基板、(2)貼り合わせ法またはSIMOX(Separation by IMplanted OXygen)法を用いて作製された基板、を挙げることができる。なお、ガラス、石英、合成樹脂などの絶縁性物質に単結晶半導体膜を形成した基板を用いることも可能である。
また、半導体基板を用いて集積回路を形成した半導体素子としては、代表的には、CPU、メモリ、ICを挙げることができる。
以上の構成を用いることにより、短チャネル効果より生じるソース領域とドレイン領域との間のリーク電流を低減する半導体装置を作製することが可能となる。
本発明を用いることによって、短時間で局所的に高温加熱することが可能になるため、エクステンション領域の形成を浅く保つことができる。エクステンション領域が浅く形成できると、短チャネル効果の抑制や電界集中の緩和などの効果が得られる。
以下に本発明の実施の様態を、図面を用いて説明する但し、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。従って、本実施の形態の記載内容に限定して解釈されるものではない。
本発明の一例を、図1を用いて説明する。
まず、図1(A)に示すように、単結晶半導体基板100上に、ゲート絶縁膜101、半導体膜102、さらに被膜103を形成する。
本実施の形態では、ゲート絶縁膜101は単結晶半導体基板100を熱酸化して形成した酸化膜を用いる。なお、ゲート絶縁膜101は、熱酸化法に限らず、CVD法を用いて形成してもよい。ゲート絶縁膜101の材質は、酸化窒化珪素膜、窒化珪素膜、またはこれらの積層膜、またはタンタル酸化物などの高誘電率物質を用いることができる。さらには、ゲート絶縁膜101の形成方法は1つに限定されない。例えば、熱酸化により得られる膜厚5nmの酸化珪素膜とCVD法で得られる膜厚10nm〜15nmの酸化窒化珪素膜の積層膜によって形成することができる。
次に、半導体膜102と被膜103を全面に形成する。なお、被膜103はイオン注入の際のマスクとして機能させてゲート電極を保護する必要があるので、十分な厚みが必要である。従って、被膜103は十分に厚い窒化珪素膜、窒化珪素膜と酸化珪素膜との積層膜、薄い窒化珪素膜の上部にフォトレジスト等の有機材料膜や炭素膜等を積層した被膜などを用いることができる。本実施の形態では、被膜103は窒化珪素膜を用いる。
次に、図1(B)に示すように、リソグラフィ技術およびドライエッチング技術に基づき、窒化珪素膜103を所定の形状に整形する。さらに、常圧CVD法、減圧CVD法、プラズマCVD法、光CVD法等の方法を用いて酸化珪素膜104を一様に形成する。この際、窒化珪素膜103が有機材料を含む場合、成膜時の温度が高いと有機材料が変質したり、有機材料が蒸発したりする。そこで、窒化珪素膜103を成膜する際には、含まれる材料を考慮する必要がある。
その後、図1(C)に示すように、公知の異方性エッチング技術を用いることによって、酸化珪素によるサイドウォール105を形成する。この状態でイオン注入法等によって不純物を導入し、ソース領域106、ドレイン領域107を形成する。なお、本実施の形態はn型FETを形成する場合であるので、n型不純物であるヒ素(As)、リン(P)またはアンチモン(Sb)を導入する。また、p型FETを作製する場合は、p型不純物のホウ素(B)を導入する。
さらに、選択的にサイドウォール106を除去し、レーザアニール法やRTA法などによってソース領域106、ドレイン領域107に導入された不純物の活性化を行うと同時に、不純物の導入によって崩されたソース領域106およびドレイン領域107の結晶性を改善する。
次に、図1(D)に示すように、プラズマドーピング法やイオン注入法などにより極浅の不純物導入を行い、エクステンション領域108を形成する。本実施の形態はn型FETを形成する場合であるので、n型不純物であるヒ素(As)、リン(P)またはアンチモン(Sb)を導入する。p型FETを作製する場合は、p型不純物のホウ素(B)を導入する。ここでエクステンション領域108に注入される不純物の濃度は、ソース領域106およびドレイン領域107の不純物濃度よりも低い場合もあるし、同等の場合もあるし、高い場合もある。即ち、エクステンション領域108の不純物濃度は、半導体装置に要求される特性に基づいて決定すればよい。
さらに、ゲルマニウム(Ge)や0族の元素(Ar、Kr、Xe、Rnなど)などの質量が重い原子を打ち込み、エクステンション領域108の部分の単結晶の格子を崩す。この際、打ち込む速度を下げ、20nm程度までアモルファス化する。不純物の導入と重い原子の打ち込みの順番は限定されるものではない。どちらを先にしても良いし、同時に行っても良い。
なお、単結晶半導体基板100は原子が整然と配列している。特に珪素の<100>面や<111>面の場合では、導入された不純物が結晶の隙間を通り、奥深くまで到達してしまう現象(チャネリング現象)が起きる。そこで、単結晶半導体基板100の結晶方位に対して不純物の導入方向を傾斜させて注入すると、原子間の隙間を少なくすることができるため、導入された不純物が結晶の表面近傍でとどまり、奥深くに到達することを予防する。
また、エクステンション領域108になる部分の周囲には、窒化珪素膜103などの凹凸部分が存在するため、不純物や質量が重い元素が導入されない領域が生じやすくなる(シャドー効果という)。その防止策として、(1)単結晶半導体基板100を回転させながら不純物や質量が重い元素の導入を行う、(2)所定の時間や角度毎に回転を中断し、そのときに不純物や質量の重い元素の導入を行う、などの方法をとることができる。単結晶半導体基板100を回転させながら不純物や質量の重い元素の導入を行うと、チャネリング現象とシャドー効果の予防が同時にできるため、より好ましい。
不純物および質量が重い元素を導入した後、導入した不純物元素を極浅かつ高濃度のプロファイルのまま活性化するために、本発明によるレーザアニールを行う。この後、エッチングにより窒化珪素膜103を選択的に除去する(図1(E))。
本発明のレーザアニールでは、パルス幅は1fs〜10psとし、波長は370〜640nmの範囲内から選択する。その理由は、図3にも示すように、この波長域が単結晶半導体よりもアモルファス化した半導体によく吸収されるからである。
レーザ発振器は安定形共振器とし、TEM00(シングル横モード)の発振モードであることが望ましい。TEM00モードの場合、レーザビームはガウス型の強度分布を持ち、集光性に優れているため、ビームスポットの加工が容易となる。レーザ発振器から発振されたレーザビームの基本波長が赤外領域にある場合は、非線形光学素子により第2高調波(532nm程度)に変換し用いることができる。本実施の形態では、エネルギー10W、TEM00の発振モード、第2高調波(532nm)、発振周波数160MHz、パルス幅10psecのYVO4レーザを用いる。なお、被照射物上に形成されるビームスポットは、光学系を用いることによって所望の形状にすることが可能である。なお本発明は、本実施例で示した照射条件に限定されない。
以上のようにレーザアニールを行い、添加した不純物元素を活性化させると同時に、不純物添加によって形成された結晶欠陥を低減する。本実施の形態では532nmの波長を選択することでアモルファス化したエクステンション領域にのみレーザビームのエネルギーが吸収され、選択的に加熱することができる。また、パルス幅が1fs〜10psの超短パルスであるため、不純物の拡散を抑えることができる。さらに、発振周波数が10MHzを超えるレーザを用いているため、処理時間を短縮することが可能である。
以上より、エクステンション領域108を浅く保つことができ、本発明を用いて作製した半導体装置は、短チャネル効果の抑制及び電界集中の緩和などの効果が得られる。
さらに、この後に適宜工程を行うことで半導体装置を作製することができる。本発明を用いて作製された半導体装置は、その電気的特性が良好なものとなり、動作特性も大幅に向上する。
本実施の形態は、他の実施例と組み合わせることが可能である。また、ガラス基板、石英基板、有機樹脂製基板などの絶縁基板上に形成された半導体膜を用いた薄膜トランジスタにも同様に用いることが可能である。
本実施例では、本発明に用いるレーザ照射装置の例を示し、図を用いて説明する。
図4に示すレーザ発振器401は、パルス幅がフェムト秒(10−15秒)台で発振するレーザ(フェムト秒レーザともいう)のレーザ発振器を用いる。また、レーザ発振器401は、370〜640nm、好ましくは400〜540nmの波長のいずれかで射出するように、必要に応じて非線形光学素子を用いて高調波に変換する。
本発明で用いるレーザとしては、例えば、Sapphire、YAG、セラミックスYAG、セラミックスY2O3、KGW、KYW、Mg2SiO4、YLF、YVO4、GdVO4などの結晶に、Nd、Yb、Cr、Ti、Ho、Erなどのドーパントを添加したレーザを挙げることができるが、これに限らない。上記のパルス幅と波長の条件を満たすことができるレーザであれば、どのようなレーザを用いてもよい。なお、上記の条件に加えて、発振周波数が10MHzを超えるレーザを用いることにより、処理時間を短縮することが可能となるため、より好ましい。
まず、レーザ発振器401から射出したレーザビームは、スリット402を通る。スリット402は、レーザビームにおけるエネルギーの弱い部分を遮断することができ、照射面におけるレーザビームの長軸方向の長さを調節することができる。本発明においてスリット402については特に制限されることはなく、スリットを通過した際に強度の弱い部分を遮断することができる構造あるいは形状のものを使用することができる。
本実施例ではスリット402を用いているが、スリット402の代わりにシリンドリカルレンズやシリンドリカルレンズアレイ、フライアイレンズ、ライトパイプ、ディフラクティブオプティクスなどを用いたビームホモジナイザによってビームのエネルギー密度を均一化すると、照射面に均一にエネルギーを与えることができる。また、ビームホモジナイザとスリットの両方を用いてもよい。
次に、スリット402を通ったレーザビームはミラー403で方向を変えられて、半導体基板406の方向に偏向される。なお、方向を変えた後のレーザビームの方向は、半導体基板に対して垂直方向でも構わない。
続いて、ミラー403で方向を変えられたレーザビームは、一方向にのみ作用する第1のシリンドリカルレンズ404によって集光される。さらに、レーザビームは、第1のシリンドリカルレンズ404と90度回転した一方向にのみ作用する第2のシリンドリカルレンズ405によって集光され、半導体基板406に照射される。第1のシリンドリカルレンズ404および第2のシリンドリカルレンズ405によって、照射面にて線状、楕円状、または矩形状のビーム照射領域が得られる。
シリンドリカルレンズ404、405を用いる利点は、ビームの長軸方向と短軸方向の集光をそれぞれ独立して行うことができる点である。なお、元のビームのビーム径、出力、ビームの形状をそのまま用いることができる場合は、シリンドリカルレンズを必ずしも2つ用いなくても良い。また、元のビームの長軸と短軸の長さの比を保ったまま集光を行う場合は、シリンドリカルレンズ404、405の代わりに球面レンズを用いても良い。
そして、半導体基板406を適度な速度で移動させてレーザ照射を行う。半導体基板406は、レーザ照射の際に基板が落ちないように、吸着手段または機械的に固定する手段によって基板固定ステージ407に固定されている。また、基板固定ステージ407は、Xステージ408、Yステージ409を用いて、半導体基板の表面と平行な面上をX方向またはY方向に移動させることができるようになっている。Xステージ408、およびYステージ409は、基板固定ステージ407に固定された半導体基板を100〜1000mm/secの速度で移動させることが可能である。ここでは、固定されたレーザビームの照射領域に対して、半導体基板が設置されたステージをX方向(またはY方向)に移動させてレーザビームを照射する方式としている。なお、本発明人らの経験から予想される最適な走査の速度は、400mm/sec前後である。
また、レーザビームの走査は、被処理物である基板を固定してレーザビームの照射位置を移動させる照射系移動型、レーザビームの照射位置を固定して基板を移動させる被処理物移動型、または上記2つの方法を組み合わせた方法を用いることができる。例えば、Xステージ408やYステージ409を動かす代わりに、ガルバノミラーやポリゴンミラーによってレーザビームを照射させてもよい。
また、レーザのパルス幅に対する熱拡散距離を以下の式で求めることができる。
ここでτLは時間、すなわちレーザのパルス幅を表す。また、DFは材料の熱拡散係数であり、以下の式で求めることができる。ここで、KTは熱伝導率、ρは密度、Cpは比熱容量である。
結晶シリコンの熱伝導率KTは148W/m・K、密度ρは2330kg/m3、比熱容量Cpは700J/kg・Kである。これらの値より、熱拡散係数DFは9.074×10−5m2/sと求めることができる。
この結果を式1に代入することにより、シリコンの熱拡散距離を求めることができる。例えば、レーザのパルス幅が1psのとき、結晶シリコンの熱拡散距離LDは9.525nmと算出できる。このように、パルス幅がフェムト秒台(10−15秒)からピコ秒台であるレーザビームを用いた場合、結晶シリコンの熱拡散距離は非常に小さく、レーザビームで照射された部分のみが高温高密度エネルギー状態となり、熱拡散による熱影響層がほとんどでない。すなわち、パルス幅がフェムト秒台(10−15秒)からピコ秒台であるレーザビームを半導体に添加された不純物の活性化に用いると、接合深さの浅い極浅接合を形成することができる。
また、本発明において、レーザのパルス幅などの照射条件を適宜設定することで、接合深さを自由に調節することができる。
本実施例では、実施の形態とは別のFETの作製手順を示す。
まず、図1(A)と同様に、単結晶半導体基板500上に、ゲート絶縁膜501、導電膜502、さらに被膜503を形成する。
単結晶半導体基板500は、例えば貼り合わせ法またはSIMOX(Separation by IMplanted OXygen)法を用いて作製されたSOI(Silicon on Insulator)基板、シリコンウエハーなどを用いることができる。SOI基板を用いて半導体素子を作製すると、隣接する素子を完全に分離することができ、リーク電流が流れるのを防ぐことができる。
本実施例では、ゲート絶縁膜501は単結晶半導体基板500を熱酸化して形成した酸化膜を用いる。なお、ゲート絶縁膜501は、本実施例で用いた熱酸化法に限らず、プラズマCVD法やスパッタ法などを用いて形成してもよい。
なお、ゲート絶縁膜501の形成方法は1つに限定されない。例えば、熱酸化により得られる膜厚5nmの酸化珪素膜とCVD法で得られる膜厚10nm〜15nmの酸化窒化珪素膜の積層膜によって形成してもよいし、ゲート絶縁膜501として窒化酸化珪素膜と酸化窒化珪素膜の積層膜を用いる場合には、CVD法を用いて、ガスを切り替えることによって連続的に成膜を行うこともできる。
ゲート絶縁膜501の材質は、(1)酸化珪素膜、窒化酸化珪素膜(SiNxOy(xとyはx>yを満たす1以上の自然数))、酸化窒化珪素膜(SiNxOy(xとyはx<yを満たす1以上の自然数))、窒化珪素膜、またはこれらの積層膜、(2)高誘電率物質(high−k材料ともいう)のタンタル酸化物、酸化ハフニウム(HfO2)、窒化ハフニウムシリゲート(HfSiON)、酸化ジリコニウム(ZrO2)、酸化アルミニウム(Al2O3)、または酸化ランタン(La2O2)などの希土類酸化物、などを用いることができる。
導電膜502は、ゲート絶縁膜501上に非晶質半導体膜や金属膜を公知の方法(スパッタリング法、LPCVD法、プラズマCVD法など)によって形成する。導電膜502は、珪素やシリコンゲルマニウムなどの半導体材料や、金(Au)、銀(Ag)、銅(Cu)、白金(Pt)、アルミニウム(Al)、モリブデン(Mo)、タングステン(W)、チタン(Ti)、タンタル(Ta)から選ばれた元素、またはこれらの元素を主成分とする合成材料または化合物材料を用いることができる。さらには、これらの材料の積層物を用いることができる。例えば、タングステン(W)と窒化タンタル(TaN)の積層膜やアルミニウム(Al)とモリブデン(Mo)の積層膜を用いることができる。本実施例では導電膜502の材料として珪素を用いる。
なお、ゲート絶縁膜501に高誘電率物質(high−k材料)を用いた場合には、導電膜502には金属元素または金属元素を主成分とする材料を用いることが望ましい。この組み合わせを用いることによって、ゲート電極の空乏化を解消し、大量の電流を流すことができるようになり、半導体素子の低電力化に貢献するからである。
また、本実施例では、被膜503は窒化珪素膜を用いる。なお、被膜503はイオン注入の際のマスクとしても機能する必要があるので、十分な厚みが必要である。従って、被膜503は十分に厚い窒化珪素膜、窒化珪素膜と酸化珪素膜との積層膜、薄い窒化珪素膜の上部にフォトレジスト等の有機材料膜や炭素膜等を積層した被膜などを用いることができる。
次に、図5(B)に示すように、リソグラフィ技術およびドライエッチング技術に基づき、これらの積層膜を所定の形状に整形することによって、ゲート電極504を形成する。ゲート電極504を低抵抗化するために、予め1021atoms/cm3程度の濃度でリン(P)をドープしておいても良いし、導電膜502を形成した後に濃いn型不純物を拡散させてもいい。
さらに、図5(C)に示すように、常圧CVD法、減圧CVD法、プラズマCVD法、光CVD法等の方法を用いて酸化珪素膜505を一様に形成する。
その後、図5(D)に示すように、公知の異方性エッチング技術を用いることによって、酸化珪素によるサイドウォール506を形成する。この状態でイオン注入法等によって不純物を注入し、ソース領域507、ドレイン領域508を形成する。なお、本実施例はn型FETを形成する場合であるので、n型不純物であるヒ素(As)、リン(P)またはアンチモン(Sb)を導入する。また、p型FETを作製する場合は、p型不純物のホウ素(B)を導入する。なお、さらに、イオン注入された不純物の活性化と、イオン注入によって発生したシリコン基板の結晶欠陥を回復するために、第一回目の活性化処理を行う。なお、第1回目の活性化処理はRTA法、レーザアニール法などの公知の方法にて行ってよい。
次に、図5(E)に示すように、プラズマドーピング法などにより極浅の不純物導入を行い、エクステンション領域509を形成する。本実施例はn型FETを形成する場合であるので、n型不純物であるヒ素(As)、リン(P)、またはアンチモン(Sb)を導入する。また、p型FETを作製する場合は、p型不純物のホウ素(B)を導入する。ここでエクステンション領域509に注入される不純物の濃度は、ソース領域507およびドレイン領域508の不純物濃度よりも低い場合もあるし、同等の場合もあるし、高い場合もある。即ち、エクステンション領域509の不純物濃度は、半導体装置に要求される特性に基づいて決定すればよい。
なお、この際にゲルマニウム(Ge)や0族の元素(Ar、Kr、Xe、Rnなど)などの質量が重い原子を打ち込み、単結晶の格子を崩す。この際、打ち込む速度を下げ、20nm程度までアモルファス化する。不純物の導入と質量が重い原子の打ち込みの順番は限定されるものではない。どちらを先にしても良いし、同時に行っても良い。不純物と質量が重い原子の打ち込む領域が同じであればよい。
また、単結晶半導体基板500は原子が整然と配列している。特に珪素の<100>面や<111>面の場合では、導入された不純物が結晶の隙間を通り、奥深くまで到達してしまう現象(チャネリング現象)が起きる。そこで、単結晶半導体基板500に対して不純物の導入方向を傾斜させて注入すると、原子間の隙間を少なくすることができるため、導入された不純物が結晶の表面近傍でとどまる。
ゲート電極504の周囲には凹凸部分が存在するため、不純物や質量が重い元素が導入されない領域が生じやすくなる(シャドー効果という)ため、その防止策として、(1)単結晶半導体基板500を回転させながら不純物や質量が重い元素の導入を行う、(2)所定の時間や角度毎に回転を中断し、そのときに不純物や質量が重い元素の導入を行うなどの方法をとることができる。単結晶半導体基板500に対して不純物や質量の重い原子の注入方向を相対的に斜めにし、さらに単結晶半導体基板500を回転させながら不純物や質量の重い元素の注入を行うと、チャネリング現象とシャドー効果の予防が同時にできるため、より好ましい。
その後、導入した不純物元素を極浅かつ高濃度のプロファイルのまま活性化するために、本発明によるレーザアニールを行う。
本実施例では、エネルギー10W、TEM00の発振モード、第2高調波(532nm)、発振周波数160MHz、パルス幅10psecのYVO4レーザを用いる。なお、この照射条件に限定されるものではなく、本発明は、パルス幅は1fs〜10psとし、波長は370〜640nm、好ましくは400〜540nmの範囲内で射出するレーザを用いることができる。この理由は、図3に示すように、370〜640nmの波長領域において、単結晶半導体の吸収係数よりもアモルファス化した半導体の吸収係数の方が大きい。特に、400〜540nmでは、単結晶半導体とアモルファス化した半導体の吸収係数には大きな差が見られる。このため、この波長領域のレーザを用いることによって、アモルファス化した半導体に選択的にレーザが吸収されやすいからである。
本発明のレーザ発振器として用いることができるのは、例えば、Sapphire、YAG、セラミックスYAG、セラミックスY2O3、KGW、KYW、Mg2SiO4、YLF、YVO4、GdVO4などの結晶に、Nd、Yb、Cr、Ti、Ho、Erなどのドーパントを添加したレーザなどが挙げられる。
なお、レーザ発振器は、370〜640nmの範囲内、好ましくは400〜540nmで発振するように、必要に応じて非線形光学素子を用いて第2高調波、または第3高調波以上の高調波に変換する。例えば、レーザ発振器から発振されたレーザビームの基本波長が1μm程度の赤外領域にある場合は、非線形光学素子により第2高調波(532nm程度)に変換し用いることができる。
レーザ発振器は安定形共振器とし、TEM00(シングル横モード)の発振モードであることが望ましい。TEM00モードの場合、レーザビームはガウス型の強度分布を持ち、集光性に優れているため、ビームスポットの加工が容易となる。
なお、TEM00の発振モードはガウス型の強度分布を持つため、ビームの両端部分は中心部に比べて強度が弱い。そこで、この強度の弱い部分をスリットで遮断するとよい。スリットを用いることによって、強度の弱い部分を遮断することができ、照射面におけるレーザビームの長軸方向の長さを調節することができる。本発明において、スリットの有無、材質などについては特に制限されることはない。スリットを使用する場合は、スリットを通過した際に強度の弱い部分を遮断できる構造または形状のものを使用することができる。
また、シリンドリカルレンズやシリンドリカルレンズアレイ、フライアイレンズ、ライトパイプ、回折光学素子(ディフラクティブオプティクス)などを用いたビームホモジナイザを用いることによって、ビームを均一化しても良い。また、ビームホモジナイザとスリットと組み合わせても良い。
なお、被照射物上に形成されるビームスポットは、光学系を用いることによって所望の形状にすることが可能であるが、ビームの形状をアスペクト比の高い線状、矩形状、または楕円状にすると、スループット良くビームを照射することができるため、より好ましい。
こうしてレーザアニールを行い、添加した不純物元素を活性化させると同時に不純物添加によって形成された結晶欠陥を低減する。本実施例では532nmの波長を選択することでアモルファス化したエクステンション領域509にのみレーザビームのエネルギーが吸収され、選択的に加熱することができる。また、パルス幅が1fs〜10psの超短パルスであるため、不純物の拡散を抑えることができる。さらに、発振周波数が10MHzを超えるレーザを用いているため、処理時間を短縮することが可能である。
以上より、エクステンション領域509を浅く保つことができ、本発明を用いて作製した半導体装置は、短チャネル効果の抑制及び電界集中の緩和などの効果が得られる。
この後、図5(F)に示すように、エッチングにより窒化珪素膜503を選択的に除去する。さらに、この後に適宜工程を行うことで半導体装置を作製することができる。本発明を用いて作製された半導体装置は、その電気的特性が良好なものとなり、動作特性も大幅に向上する。
本実施例は、他の実施例と組み合わせることが可能である。また、ガラス基板、石英基板、有機樹脂製基板などの絶縁物質上に半導体膜を形成した基板を用いて薄膜トランジスタを作製する際にも、同様に用いることが可能である。
本実施例では、半導体素子の作製方法について、図面を参照して説明する。なお、本実施例では、単結晶シリコン基板を用い、CMOS型のICを作製する例を示す。
まず、単結晶シリコンからなる基板600を用意し、公知のLOCOS法またはシャロートレンチ分離法(STI法:Shallow Trench Isolation)を用いて、第1の素子形成領域602と第2の素子形成領域603を形成する。
具体的には、単結晶シリコン基板600を上に窒化珪素膜601を堆積する。後に活性領域となる部分を残して窒化珪素膜601を除去する(図6(A))。
そして、窒化珪素膜602をマスクにして、熱酸化法により厚い分離用の酸化珪素膜(フィールド酸化膜)604を形成する。次に、窒化珪素膜を熱リン酸で除去することによって、フィールド酸化膜604によって分離された第1の素子領域602および第2の素子領域603が形成される(図6(B))。
ここで用いる単結晶半導体基板600は、例えば貼り合わせ法またはSIMOX(Separation by IMplanted OXygen)法を用いて作製されたSOI(Silicon on Insulator)基板、シリコンウエハーなどを用いることができる。SOI基板を用いて半導体素子を作製すると、隣接する素子を完全に分離することができ、リーク電流が流れるのを防ぐことができる。
次に、第1の素子形成領域602にレジスト605で覆い、後にPチャネル型MOSトランジスタが形成される部分である第2の素子形成領域603にリンをイオン注入し、p型ウェル607を形成する。同様にして、後にNチャネル型MOSトランジスタが形成される部分である第1の素子形成領域602にn型ウェル606を形成させる。(図6(C))。
次に、レジスト605を剥離し、第1の素子形成領域602、第2の素子形成領域603の表面を露出させる(図6(D))。その後、この表面に熱酸化法で酸化珪素を材料とする薄いゲート絶縁膜608を形成させる(図6(E))。
ゲート絶縁膜608の形成方法は、プラズマCVD法やスパッタ法などを用いればよい。例えば、熱酸化法によって得られる膜厚5nmの酸化珪素膜と、CVD法で得られる膜厚10〜15nmの酸化窒化珪素膜の積層膜を形成してもよい。また、ガスを切り替えることによって連続的に成膜を行うこともできる。
なお、ゲート絶縁膜608は上記の材料に限らず、(1)酸化珪素膜、窒化酸化珪素膜(SiNxOy(xとyはx>yを満たす1以上の自然数))、酸化窒化珪素膜(SiNxOy(xとyはx>yを満たす1以上の自然数))、窒化酸化膜、またはこれらの積層膜、(2)高誘電率物質(high−k材料ともいう)のタンタル酸化物、酸化ハフニウム(HfO2)、窒化ハフニウムシリゲート(HfSiON)、酸化ジリコニウム(ZrO2)、酸化アルミニウム(Al2O3)、または酸化ランタン(La2O2)などの希土類酸化物を用いることができる。
次に、ポリシリコン層とシリサイド層との積層膜を全面に形成し、リソグラフィ技術とドライエッチング技術を用いて、この積層膜を所定の形状に整形する。この処理によって、ゲート絶縁膜608上にポリサイド構造を有するゲート電極609、610が形成される(図6(F))。ポリシリコン層609a、610aは低抵抗化するために、予め1×1021atoms/cm3程度の濃度でリン(P)をドープしておいてもよいし、ポリシリコン層を形成する際にリンなどのn型不純物を添加してもよい。また、シリサイド層609b、610bを形成する材料は、モリブデンシリサイド(MoSix)、タングステンシリサイド(WSix)、タンタルシリサイド(TaSix)、チタンシリサイド(TiSix)などを適用することが可能であり、公知の方法に従って形成することができる。
なお、ゲート絶縁膜608を先述の高誘電率物質(high−k材料)を用いて形成した場合、ゲート電極609、610には、金属、または金属を主成分とした材料を用いることが望ましい。金(Au)、銀(Ag)、銅(Cu)、白金(Pt)、アルミニウム(Al)、モリブデン(Mo)、タングステン(W)、チタン(Ti)、タンタル(Ta)から選ばれた元素、またはこれらの元素を主成分とする合成材料または化合物材料を用いることができる。さらには、これらの材料の積層物を用いてもよい。その一例として、タングステン(W)と窒化タンタル(TaN)の積層膜、アルミニウム(Al)とモリブデン(Mo)の積層膜を挙げることができる。これらの材料を用いてゲート絶縁膜608とゲート電極609、610を形成することによって、ゲート電極の空乏化を解消し、大量の電流を流すことができるようになり、半導体素子の低電力化に貢献する。
次に、図7(A)に示すように、ゲート電極609、610の側壁にサイドウォール611、612を形成する。例えば酸化珪素からなる絶縁膜を基板全面にCVD法にて形成する。この絶縁膜に異方性エッチングを行うことによって、サイドウォールを形成すればよい。
次いで、ソース領域およびドレイン領域を形成するために、シリコン基板にイオン注入を行う(図7(B))。CMOSを形成する場合であるので、pチャネル型FETを形成する第2の素子形成領域603をレジスト613で覆い、n型不純物のヒ素(As)、リン(P)、またはアンチモン(Sb)を第1の素子形成領域602に注入する。この操作によって、ソース領域614、ドレイン領域615が形成される。また、同様にしてnチャネル型FETを形成する第1の素子形成領域602をレジストで覆い、p型不純物であるホウ素(B)を第2の素子形成領域603に注入し、ソース領域616、ドレイン領域617を形成する(図7(C))。
さらに、イオン注入された不純物の活性化および、イオン注入によって発生したシリコン基板の結晶欠陥を回復するために、第1回目の活性化処理を行う。なお、第1回目の活性化処理はRTA法、レーザアニール法などの公知の方法にて行ってよい。
次に、サイドウォール611、612を、エッチング処理などを用いて選択的に除去する。次に、n型FETになる部分をレジスト618で覆い、p型の導電性を示すイオンの注入を行う(図7(D))。ここで、リン、ヒ素、またはアンチモンのいずれかのイオンをイオン注入に用いることができる。この処理により、エクステンション領域619を形成する。同様にして、p型FETになる部分をレジストで覆い、n型の導電性を有するイオンの注入を行い、エクステンション領域620を形成する。ホウ素イオンをイオン注入に用いることができる。ここで、チャネル領域と、ソース領域またはドレイン領域との間に形成された不純物領域をエクステンション領域という。エクステンション領域619および620は、ソース領域614、616やドレイン領域615、617よりもごく浅く形成する。エクステンション領域619、620の不純物濃度は、ソース領域やドレイン領域の不純物濃度より低い場合も高い場合も同等の場合もある。すなわち、エクステンション領域の不純物濃度は、半導体装置に要求される特性に基づいて決定すればよい。
ここで、不純物元素を注入するのと同時に、ゲルマニウム(Ge)や0族の元素(Ar、Kr、Xe、Rnなど)などの質量が重い原子を打ち込み、単結晶の格子を崩す。この際、打ち込む速度を下げ、20nm程度までアモルファス化する。不純物の導入と重い原子の打ち込みの順番は限定されるものではない。どちらを先にしても良いし、同時に行っても良い。
シリコン基板600は原子が整然と配列している。特に<100>面や<111>面の場合では、導入された不純物が結晶の隙間を通り、奥深くまで到達してしまう現象(チャネリング現象)が起きる。そこで、シリコン基板600に対して不純物の導入方向を傾斜させて注入すると、原子間の隙間を少なくすることができるため、導入された不純物が結晶の表面近傍でとどまりやすくなる。
また、ゲート電極609、610の周囲には凹凸部分が存在するため、不純物や質量が重い元素が導入されない領域が生じやすくなる(シャドー効果という)。その防止として、(1)シリコン基板600を回転させながら不純物や質量が重い元素の導入を行う、(2)所定の時間や角度毎に回転を中断し、そのときに不純物や質量が重い元素の導入を行う、などの方法をとることができる。シリコン基板600に対して不純物や質量の重い原子の注入方向を相対的に斜めにし、さらにシリコン基板600を回転させながら不純物や質量の重い元素の注入を行うと、チャネリング現象とシャドー効果の予防が同時にできるため、より好ましい。
次に、イオン注入された不純物の活性化およびイオン注入によって発生したシリコン基板の結晶欠陥を回復するために、第2回目の活性化処理を行う(図7(E))。第2回目の活性化処理は、パルス幅が1fs〜10ps、波長が370〜640nm、好ましくは400〜540nmの波長を持つレーザビームをアモルファス化したエクステンション領域を含む半導体基板に照射することによってエクステンション領域を活性化する。
この理由は、370〜640nm、特に400〜540nmの波長領域では、単結晶の半導体の吸収係数よりアモルファス化した半導体の吸収係数の方が高く、その吸収係数の差も大きい。そのため、アモルファス化した半導体にほぼ選択的に吸収されるからである。従って、ソース領域やドレイン領域よりごく浅く形成されたアモルファス化したシリコン膜、すなわちエクステンション領域619、620の部分を含むごく浅い領域にレーザが吸収される。
また、本実施例で用いるレーザは、パルス幅が1fs〜10psと非常に短いため、エクステンション領域が加熱される時間を非常に短くすることができる。そのため、RTA法と比較して不純物の拡散を大幅に抑えることができる。このような構成によって、ごく浅くエクステンション領域を形成することが可能になるため、電界集中が緩和され、短チャネル効果が抑制される。
また、発振周波数が10MHz以上のレーザを用いて照射を行うことにより、処理時間を短縮することができる。
次に、活性化後に層間絶縁膜や配線などを形成する。図8(A)に示すように、第1の層間絶縁膜621は、プラズマCVD法や減圧CVD法を用いて、酸化シリコン膜や酸化窒化シリコン膜などで、100〜2000nmの厚さに形成する。さらにその上にリンガラス(PSG)、ボロンガラス(BSG)、またはリンボロンガラス(PBSG)からなる第2の層間絶縁膜622を形成する。第2の層間絶縁膜622は、平坦性を上げるため、スピンコート法や常圧CVD法を用いて作製する。
続いて、図8(B)に示すように、第1の層間絶縁膜621および第2の層間絶縁膜622に、それぞれFETのソース領域およびドレイン領域に達するコンタクトホール(開口)を形成し、ソース電極623、624およびドレイン電極625、626を形成する。ソース電極623、624およびドレイン電極625、626の材料は、低抵抗材料として通常用いられるアルミニウム(Al)、アルミニウムとチタン(Ti)の積層物などを用いることができる。
また、ここでは図示していないが、ソース電極623、624およびドレイン電極625、626を形成するためのコンタクトホールを開口する際に、第1の層間絶縁膜621および第2の層間絶縁膜622に、ゲート電極609、610に達するコンタクトホールも同時に設け、第1の層間絶縁膜621上に設けられている配線と電気的に接続する電極が設けられる。
最後に、図8(C)に示すように、パッシベーション膜627と第3の層間絶縁膜628を形成する。図8において、向かって左側がNチャネル型FET629であり、右側がPチャネル型FET630である。
パッシベーション膜627は、プラズマCVD法で窒化シリコン膜、酸化シリコン膜、または窒化酸化シリコン膜で形成されている。さらに、第3の層間絶縁膜628は、有機樹脂材料で1〜2μmの厚さに形成する。ここで用いる有機樹脂材料とは、ポリイミド、ポリアミド、アクリル、ベンゾシクロブテン(BCB)などを用いることができる。有機樹脂膜を用いる利点は、膜の形成が容易である点や、比誘電率が低いため寄生容量を低減できる点、膜の平坦化が容易である点などがある。なお、上述した以外の有機樹脂膜を用いてもよい。
本発明を用いることにより、エクステンション領域をごく浅く形成することによって、短チャネル効果が抑制され、電界集中が緩和される。従って、高速で動作し、良好な性能を持つ小型の半導体装置を作製することができる。
なお、本実施例は実施の形態および他の実施例と組み合わせて用いることが可能である。
本発明を用いて作製したMOSFETを用いて、さまざまな半導体装置を完成させることができる。本実施例では、本発明のMOSFETを用いたCPUの例を示す。
図9に示すCPUは、基板900上に、演算回路(ALU:Arithmetic logic unit)901、演算回路用の制御部(ALU Controller)902、命令解析部(Instruction Decoder)903、割り込み制御部(Interrupt Controller)904、タイミング制御部(Timing Controller)905、レジスタ(Register)906、レジスタ制御部(Register Controller)907、バスインターフェース(Bus I/F)908、書き換え可能なROM909、ROMインターフェース(ROM I/F)920を主に有している。またROM909及びROMインターフェース(ROM I/F)920は、別チップに設けても良い。
勿論、図9に示すCPUは、その構成を簡略化して示した一例にすぎず、実際のCPUはその用途によって多種多様な構成を有している。
バスインターフェース908を介してCPUに入力された命令は、命令解析部903に入力され、デコードされた後、演算回路用の制御部902、割り込み制御部904、レジスタ制御部907、タイミング制御部905に入力される。
演算回路用の制御部902、割り込み制御部904、レジスタ制御部907、タイミング制御部905は、デコードされた命令に基づき、各種制御を行う。具体的に演算回路用の制御部902は、演算回路901の動作を制御するための信号を生成する。また、割り込み制御部904は、CPUのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタ制御部907は、レジスタ906のアドレスを生成し、CPUの状態に応じてレジスタ906の読み出しや書き込みを行う。
また、タイミング制御部905は、演算回路901、演算回路用の制御部902、命令解析部903、割り込み制御部904、レジスタ制御部907の動作のタイミングを制御する信号を生成する。例えば、タイミング制御部905は、基準クロック信号CLK1(921)を元に、内部クロック信号CLK2(922)を生成する内部クロック生成部を備えており、クロック信号CLK2を上記各種回路に供給する。
本発明を用いてCPUを構成するMOSFETを形成する際に、エクステンション領域の深さを浅く作ることができる。そのため、短チャネル効果の抑制や電界集中の緩和が得られ、安定したCPUの動作を得ることができる。また、CPUのさらなる微細化を進展させることが可能になる。
なお、本実施例は、実施の形態や他の実施例と自由に組み合わせることができる。
本発明を用いて作製したMOSFETを集積化したCPUとして搭載し、さまざまな電子機器を完成させることができる。
そのような電子機器として、デジタルビデオカメラ、デジタルカメラ、反射型プロジェクター、テレビ(ディスプレイ)、ゴーグル型ディスプレイ(ヘッドマウントディスプレイ)、ナビゲーションシステム、音響再生装置(オーディオ)、携帯端末(モバイルコンピュータ、携帯電話、携帯型ゲーム機、電子書籍)、ゲーム機器、記録媒体を備えた画像再生装置(具体的にはDigital Versatile Disk(DVD)やハートディスクドライブ(HDD)等の記録媒体に記録された情報を再生し、その画像を表示することができるディスプレイとCPUを供えた機器などを挙げることができる。
本発明の電子機器の一つである携帯電話を例に挙げ、以下に説明する。
図10は表示パネル1001とプリント配線基板1002を組み合わせたモジュールを示している。表示パネル1001は、発光素子が各画素に設けられた画素部1003と、第1の走査線駆動回路1004、第2の走査線駆動回路1005と、選択された画素にビデオ信号を供給する信号線駆動回路1006を備えている。また、表示パネルに用いる素子は、発光素子に限らず、液晶素子を用いてもよい。
プリント基板1002には、コントローラ1007、中央処理装置(CPU)1008、メモリ1009、電源回路1010、音声処理回路1011及び送受信回路1012などが備えられている。プリント基板1002と表示パネル1001は、フレキシブル配線基板(FPC)1013により接続されている。プリント配線基板1013には、容量素子、バッファ回路などを設け、電源電圧や信号にノイズが入ったり、信号の立ち上がりが鈍ったりすることを防ぐ構成としても良い。また、コントローラ1007、音声処理回路1011、メモリ1009、CPU1008、電源回路1010などは、COG(Chip on Glass)方式を用いて表示パネル1001に実装することもできる。COG方式により、プリント基板1002の規模を縮小することができる。
プリント基板1002に備えられたインターフェース(I/F)部1014を介して、各種制御信号の入出力が行われる。また、アンテナとの間の信号の送受信を行うためのアンテナ用ポート1015が、プリント基板1002に設けられている。
図11は、図10に示したモジュールのブロック図を示す。このモジュールは、メモリ1009としてVRAM1016、DRAM1017、フラッシュメモリ1018などが含まれている。VRAM1016にはパネルに表示する画像のデータが、DRAM1017には画像データまたは音声データが、フラッシュメモリには各種プログラムが記憶されている。
電源回路1010は、表示パネル1001、コントローラ1007、CPU1008、音声処理回路1011、メモリ109、送受信回路1012を動作させる電力を供給する。またパネルの仕様によっては、電源回路1010に電流源が備えられている場合もある。
CPU1008は、制御信号生成回路1020、デコーダ1021、レジスタ1022、演算回路1023、RAM1024、CPU1008用のインターフェース1019などを有している。インターフェース1019を介してCPU1008に入力された各種信号は、一旦レジスタ1022に保持された後、演算回路1023、デコーダ1021などに入力される。演算回路1023では、入力された信号に基づき演算を行い、各種命令を送る場所を指定する。一方デコーダ1021に入力された信号はデコードされ、制御信号生成回路1020に入力される。制御信号生成回路1020は入力された信号に基づき、各種命令を含む信号を生成し、演算回路1023において指定された場所、具体的にはメモリ1009、送受信回路1012、音声処理回路1011、コントローラ1007などに送る。
メモリ1009、送受信回路1012、音声処理回路1011、コントローラ1007は、それぞれ受けた命令に従って動作する。以下その動作について簡単に説明する。
入力手段1025から入力された信号は、インターフェース1014を介してプリント基板1002に実装されたCPU1008に送られる。制御信号生成回路1020は、ポインティングデバイスやキーボードなどの入力手段1025から送られてきた信号に従い、VRAM1016に格納してある画像データを所定のフォーマットに変換し、コントローラ1007に送付する。
コントローラ1007は、パネルの仕様に合わせてCPU1008から送られてきた画像データを含む信号にデータ処理を施し、表示パネル1001に供給する。またコントローラ1007は、電源回路1010から入力された電源電圧やCPU1008から入力された各種信号をもとに、Hsync信号、Vsync信号、クロック信号CLK、交流電圧(AC Cont)、切り替え信号L/Rを生成し、表示パネル1001に供給する。
送受信回路1012では、アンテナ1028において電波として送受信される信号が処理されており、具体的にはアイソレータ、バンドパスフィルタ、VCO(Voltage Controlled Oscillator)、LPF(Low Pass Filter)、カプラ、バランなどの高周波回路を含んでいる。送受信回路1012において送受信される信号のうち音声情報を含む信号が、CPU1008からの命令に従って、音声処理回路1011に送られる。
CPU1008の命令に従って送られてきた音声情報を含む信号は、音声処理回路1011において音声信号に復調され、スピーカー1027に送られる。またマイク1026から送られてきた音声信号は、音声処理回路1011において変調され、CPU1008からの命令に従って、送受信回路1012に送られる。
コントローラ1007、CPU1021、電源回路1010、音声処理回路1011、メモリ1009を、本実施例のパッケージとして実装することができる。本実施例は、アイソレータ、バンドパスフィルタ、VCO(Voltage Controlled Oscillator)、LPF(Low Pass Filter)、カプラ、バランなどの高周波回路以外であれば、どのような回路にも応用することができる。
本発明を用いて作製した半導体素子は、短チャネル効果の抑制及び電界集中の緩和などの効果を持つ。従って、この半導体素子を集積してCPUを作製すると、省電力で動作が良好な小型のCPUを作製することができる。そのため、限られた領域に配置することが必要な小型電子機器に用いることが可能である。
また、本実施例は実施の形態および他の実施例と組み合わせて用いることが可能である。
本発明を用いて作製したFETを集積したICチップとして搭載し、様々な電子機器を完成させることができる。その具体例を、図を用いて説明する。
本発明を用いることによって、基板上のFFTが有するエクステンション領域を浅く作ることができるため、短チャネル効果の抑制や電界集中の緩和を達成できる。従って、本発明を用いて作製した半導体装置の電気特性は良好であり、動作特性も大幅に向上する。
図12(A)は表示装置であり、筐体1201、支持台1202、表示部1203、スピーカー部1204、ビデオ入力端子1205などを含む。この表示装置は、他の実施例で示した作製方法により形成したFETを駆動ICに用いることにより作製される。なお、表示装置には液晶表示装置、発光表示装置などがあり、具体的にはコンピュータ用、テレビ受信用、広告表示用などの全ての情報表示用表示装置が含まれる。
図12(B)はコンピュータであり、筐体1211、表示部1212、キーボード1213、外部接続ポート1214、ポインティングマウス1215などを含む。本発明によって形成されたFETは表示用の駆動IC、本体内部のCPU、メモリなどの半導体装置にも適用が可能である。
また、図12(C)は携帯電話であり、携帯端末の1つの代表例である。この携帯電話は筐体1221、表示部1222、操作キー1223などを含む。本発明によって形成されたFETは表示用の駆動IC、メモリ、音声処理回路などに用いることができる。さらに、センサ部1224は光センサ素子を有しており、センサ部1224で得られる照度に合わせて表示部1222の輝度コントロールを行ったり、センサ部1224で得られる照度に合わせて操作キー1223の照明制御を抑えたりすることによって、携帯電話の消費電力を抑えることができる。
上記の携帯電話を初めとして、PDA(Personal Digital Assistants、情報携帯端末)、デジタルカメラ、小型ゲーム機などの電子機器に、本発明のレーザ照射を行った半導体材料を用いることもできる。例えば、CPU、メモリ、センサなどの機能回路を形成することができ、小型・軽量を図ることができる。また、それぞれの機能回路において短チャネル効果の抑制や電界集中を緩和する効果を持つため、省電力化に大きく寄与する。
また、図12(D)、(E)はデジタルカメラである。なお、図12(E)は、図12(D)の裏側を示す図である。このデジタルカメラは、筐体1231、表示部1232、レンズ1233、操作キー1234、シャッター1235などを有する。本発明によって形成されたFETは、表示部1232を駆動する駆動ICやメモリなどに用いることができる。
図12(F)はデジタルビデオカメラである。このデジタルビデオカメラは、本体1241、表示部1242、筐体1243、外部接続ポート1244、リモコン受信部1245、受像部1246、バッテリー1247、音声入力部1248、操作キー1249、接眼部1250などを有する。本発明を用いて形成されたFETは、表示部2242を制御する駆動IC、メモリ、デジタル入力処理装置などに用いることができる。
また、本発明を用いて作製したFETを薄膜集積回路、または非接触型薄膜集積回路装置(無線ICタグ、RFID(無線認証、Radio Frequency Identification)とも呼ばれる)として用いることもできる。他の実施例で示した作製方法を用いることにより、薄膜集積回路および非接触型薄膜集積回路は、タグとしての利用やメモリとしての利用が可能である。
図13(A)は、パスポート1301に無線ICタグ1302を貼り付けている状態を示している。また、パスポート1301に無線ICタグ1302を埋め込んでもよい。同様にして、運転免許証、クレジットカード、紙幣、硬貨、証券、商品券、チケット、トラベラーズチェック(T/C)、健康保険証、住民票、戸籍謄本などへの無線ICタグの貼り付けや埋め込みができる。この場合、本物であることを示す情報のみを無線ICタグに入力しておき、不正に情報を読み取ったり書き込んだりできないようにアクセス権を設定する。これは、他の実施例で示したメモリを用いることにより実現できる。このようにタグとして利用することによって、偽造されたものと区別することが可能になる。
このほかに、無線ICタグをメモリとして用いることも可能である。図13(B)は、無線ICタグ1311を野菜の包装に貼り付けるラベルに埋め込んだ例を示している。また、包装そのものに無線ICタグを貼り付けたり埋め込んだりしても構わない。無線ICタグ1311には、生産地、生産者、製造年月日、加工方法などの生産段階のプロセスや、商品の流通プロセス、価格、数量、用途、形状、重量、賞味期限、各種認証情報などを記録することが可能になる。無線ICタグ1311からの情報は、無線式のリーダ1312のアンテナ部1313で受信して読み取り、リーダ1312の表示部1314に表示することによって、卸売り業者、小売り業者、消費者が把握することが容易になる。また、生産者、取引業者、消費者のそれぞれに対してアクセス権を設定することによって、アクセス権を有しない場合は読み込み、書き込み、書き換え、消去ができない仕組みになっている。
また、無線ICタグは以下のように用いることができる。会計の際に無線ICタグに会計を済ませたことを記入し、出口にチェック手段を設け、会計済みであることを無線ICタグに書き込まれているかをチェックする。会計を済ませていないで店を出ようとすると、警報が鳴る。この方法によって、会計のし忘れや万引きを予防することができる。
さらに、顧客のプライバシー保護を考慮すると、以下に記す方法にすることも可能である。レジで会計をする段階で、(1)無線ICタグに入力されているデータを暗証番号などでロックする、(2)無線ICタグに入力されているデータそのものを暗号化する、(3)無線ICタグに入力されているデータを消去する、(4)無線ICタグに入力されているデータを破壊する、のいずれかを行う。これらは、他の実施例にて挙げたメモリを用いることによって実現することができる。そして、出口にチェック手段を設け、(1)〜(4)のいずれかの処理が行われたか、または無線ICタグのデータに何も処理が行われていない状態であるかをチェックすることによって、会計の有無をチェックする。このようにすると、店内では会計の有無を確認することが可能であり、店外では所有者の意志に反して無線ICタグの情報を読み取られることを防止することができる。
なお、(4)の無線ICタグに入力されているデータを破壊する方法をいくつか挙げることができる。例えば、(a)無線ICタグが有する電子データの少なくとも一部に「0(オフ)」若しくは「1(オン)」、または「0」と「1」の両方を書き込んでデータのみを破壊する方法や、(b)無線ICタグに電流を過剰に流し、無線ICタグが有する半導体素子の配線の一部を物理的に破壊する方法などを用いることができる。
以上に挙げた無線ICタグは、従来用いているバーコードより製造コストが高いため、コスト低減を図る必要がある。本発明を用いることによって、短チャネル効果を抑えつつ、さらなる微細化を図ることができ、無線ICタグに設けられたICチップの小型化を実現することができる。ICチップは大きさが小さくなるほど耐衝撃強度が増すため、信頼性が向上する。さらに、本発明を用いることにより、どの無線ICタグも品質が高く、性能のばらつきがないように製作することができる。
以上のように、本発明により作製された半導体装置の適用範囲は極めて広く、本発明により作製された半導体装置をあらゆる分野の電子機器に用いることができる。
また、本発明により、半導体集積回路のさらなる微細化を進めることができるため、ICの高度集積化を進めることができる。そのため、ウェハー1枚あたりのチップ数を増やすことができる。
また、本実施例は実施の形態および他の実施例と組み合わせて用いることが可能である。
本発明の実施の形態を表す図である。
従来例を表す図である。
単結晶シリコンとアモルファスシリコンの吸収係数の波長依存性を示すグラフである。
本発明に用いるレーザ照射装置の一例を示す図である。
本発明の実施の形態を示す図である。
本発明の実施の形態を示す図である。
本発明の実施の形態を示す図である。
本発明の実施の形態を示す図である。
本発明の実施の形態を示す図である。
本発明の実施の形態を示す図である。
本発明の実施の形態を示す図である。
本発明を用いて作製した電子機器の例を示す図である。
本発明を用いて作製した電子機器の例を示す図である。