JP2006180119A - 液晶テレビ - Google Patents
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Abstract
【解決手段】 アナログデータ信号が入力さるビデオプロセッサ11と、パネルプロセッサ14と、OSD回路15と、CPU16と、液晶パネル21のソースドライバ22及びゲートドライバ23を制御するタイミングコントローラ17とを含む1チップIC10に、複数の検査パターンデータが格納されたメモリ部18が接続されており、検査工程時、CPU16は、タイミングコントローラ17の液晶駆動用レジスタ17aの設定値により、この設定値に対応した検査パターンデータをメモリ部18から取得し、OSD回路15により検査パターンを作成して液晶パネル21に表示する。
【選択図】 図1
Description
11 ビデオプロセッサ
12 IP変換回路(走査線変換機能部)
13 スケーラー
14 パネルプロセッサ
15 OSD回路
16 CPU
17 タイミングコントローラ
18 メモリ部(EEPROM)
20 液晶パネルモジュール
21 液晶パネル
22 ソースドライバ
23 ゲートドライバ
Claims (6)
- アナログデータ信号が入力さるビデオプロセッサと、パネルプロセッサと、OSD回路と、CPUと、液晶パネルの液晶駆動部を制御するタイミングコントローラとが1チップIC化された液晶テレビにおいて、
1水平走査線ごとに極性を反転させる1×1駆動方式に対応したフリッカ調整用パターンデータと、2水平走査線ごとに極性を反転させる1×2駆動方式に対応したフリッカ調整用パターンの2種のパターンデータが格納されたメモリ部を備えており、
検査工程時、前記CPUは、前記タイミングコントローラに設けられた映像系の各種機能を調整するための1個の液晶駆動用レジスタに1または0のいずれかの値が設定されることにより、この設定値に対応したフリッカ調整用パターンデータを前記メモリ部から取得し、前記OSD回路によりフリッカ調整用パターンを作成して前記液晶パネルに表示することを特徴とする液晶テレビ。 - アナログデータ信号が入力さるビデオプロセッサと、パネルプロセッサと、OSD回路と、CPUと、液晶パネルの液晶駆動部を制御するタイミングコントローラとが1チップIC化された液晶テレビにおいて、
複数の検査パターンデータが格納されたメモリ部を備えており、
検査工程時、前記CPUは、前記タイミングコントローラの液晶駆動用レジスタの設定値により、この設定値に対応した検査パターンデータを前記メモリ部から取得し、前記OSD回路により検査パターンを作成して前記液晶パネルに表示することを特徴とする液晶テレビ。 - 前記検査パターンデータがフリッカ調整用パターンデータであることを特徴とする請求項2に記載の液晶テレビ。
- 前記メモリ部には、1水平走査線ごとに極性を反転させる1×1駆動方式に対応したフリッカ調整用パターンデータと、2水平走査線ごとに極性を反転させる1×2駆動方式に対応したフリッカ調整用パターンデータの2種のパターンデータが格納されていることを特徴とする請求項2に記載の液晶テレビ。
- 前記メモリ部に格納されているフリッカ調整用パターンを選択するための前記液晶駆動用レジスタは、映像系の各種機能を調整するための従来の液晶駆動用レジスタを兼用していることを特徴とする請求項3または請求項4に記載の液晶テレビ。
- 前記メモリ部が外付けのEEPROMであることを特徴とする請求項2ないし請求項5のいずれかに記載の液晶テレビ。
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Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
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US8018548B2 (en) | 2007-02-05 | 2011-09-13 | Toshiba Matsushita Display Technology Co., Ltd. | Liquid crystal display device |
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2004
- 2004-12-21 JP JP2004369960A patent/JP3922586B2/ja not_active Expired - Fee Related
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