JP2006180099A - 画素欠陥補正装置 - Google Patents

Abstract

【課題】デジタルカメラの撮像素子欠陥により生じた撮影画像の点欠陥や線欠陥を補間する。
【解決手段】デジタルカメラの欠陥補正回路７６は、撮影画像の点キズや縦線キズ、横線キズを同時並行して補正する。点キズと縦線キズとが隣接して存在することを考慮し、欠陥補正回路７６は補正すべき注目画素の周囲の画素を用いた所定の差分演算を実行し、差分演算値の大小比較に応じて補間パターンを決定する。また、欠陥補正回路７６は点キズと線キズの隣接パターンに応じて予め用意された補間パターンから選択して補間する。隣接パターンは欠陥デコード回路７８で検出する。
【選択図】図１

Description

本発明は画素欠陥補正装置、特に、水平方向及び垂直方向に配列した２次元画素の点欠陥、水平方向欠陥、垂直方向欠陥の補正技術に関する。

デジタルカメラの撮像素子にはＣＣＤやＣＭＯＳが用いられており、高画質化の要求に応えるべく画素サイズの縮小及び画素数の増大が図られている。画素サイズの縮小はフォトダイオードや垂直方向（Ｖ）転送路の縮小により達成されるが、フォトダイオードやＶ転送路のサイズ縮小はこれらの欠陥発生の確率を高める。フォトダイオードの局所的結晶欠陥は画素劣化を引き起こし、入射光量に応じた光電変換出力に常に一定のバイアス電圧が印加されてしまう欠陥はモニタ上に高輝度の白い点として現れるため白キズと称される欠陥を引き起こす。フォトダイオードの光感度が低くなる欠陥はモニタ上に黒い点として現れるため黒キズと称される欠陥を引き起こす。また、Ｖ転送路にゴミ等が付着する欠陥は電荷の転送を阻害してモニタ上に直線上のキズとして現れるため縦キズと称される欠陥を引き起こす。したがって、これらの点キズや縦キズを補正することが必要である。点キズや縦キズは、点欠陥やＶ転送路欠陥の生じていない周囲画素の画素値を用いて補正することで補正し得る。

下記に示す従来技術には、点キズや縦キズを補正する技術が開示されている。以下、この従来技術について説明する。

図４９は、従来技術の全体処理フローチャートを示す。被写体像は、デジタルカメラのレンズやシャッタ、絞り等の光学系を介してＣＣＤに結像する、ＣＣＤを構成する個々のフォトダイオードは被写体からの光をその光量に応じて電気信号に変換して画像信号として出力する。画像信号はＡ／Ｄでデジタル信号に変換された後、画像処理部に供給される。画像処理部はシステムＬＳＩで構成され、デジタル画像信号を処理してＲ，Ｇ，Ｂ各画像信号を生成する。また、Ｒ、Ｇ、Ｂ各画像信号をＤ／Ａでアナログ信号に変換し、デジタルカメラ背面の表示パネルに表示する。ユーザがデジタルカメラのシャッタボタンを押下操作すると、押下タイミングにおける撮影画像が画像処理部から出力され、メモリに記憶される。画像処理部は、シャッタボタンの押下操作タイミングにおける撮影画像内に、点キズあるいは縦キズが存在するか否かを判定する。そして、点キズあるいは縦キズの少なくともいずれかが存在する場合、まず、点キズ（ポイントキズ）を補正する（Ｓ１０１）。点キズを補正した後、次に縦キズの補正を行うが、縦キズの補正はＧ画素の縦キズ補正（Ｓ１０２）、Ｒ、Ｂ画素の縦キズ補正（Ｓ１０３）の順に行い、点キズあるいは縦キズを補正した後に通常の信号処理を行いメモリに記憶する（Ｓ１０４）。

図５０は、Ｇ画素の点キズ補正の方法を示す。図において、Ｇ２３画素に点欠陥が生じているものとする。Ｇ２３画素の周囲の４画素Ｇ１２、Ｇ１４、Ｇ３２、Ｇ３４を用いて、
Ｇ２３＝（Ｇ１２＋Ｇ１４＋Ｇ３２＋Ｇ３４）／４
によりＧ２３画素の画素値を補間することで補正する。上式は、Ｇ２３画素を周囲４画素の平均として補正することを意味する。

図５１は、Ｒ画素の点キズ補正の方法を示す。図において、Ｒ２２画素に点欠陥が生じているものとする。Ｒ２２画素の周囲の４画素Ｒ０２、Ｒ４２、Ｒ２０、Ｒ２４を用いて、
Ｒ２２＝（Ｒ０２＋Ｒ４２＋Ｒ２０＋Ｒ２４）／４
によりＲ２２画素の画素値を補正する。Ｂ画素の配置はＲ画素と同様であるため、Ｂ画素の点欠陥もＲ画素の点欠陥と同様に補正し得る。

図５２は、Ｇ画素の縦キズを示す。Ｇ２３画素を含むＶ方向の転送路に欠陥が生じている場合であり、Ｇ２３を含む縦のラインが黒くなっている。

図５３は、図５２に示す縦キズを補正するＧ用縦線キズ補正回路のブロック図である。補正回路１０はデジタルカメラの画像処理部内に設けられ、補間パターン部１２、縦線キズ検出パターン部１４及び演算パターンセレクト部１６を有する。補間パターン部１２は、予め定められた複数の補正パターンの全てについて補正演算を実行する。縦線キズ検出パターン部１４は、縦線キズがどのようなパターンであるかを演算により検出する。演算パターンセレクト部１６は、縦線キズ検出パターン部１４からの演算結果に基づいて、補正パターンのいずれかを選択し、選択した補正値をＧ画素の補正値として出力する。

図５４は、縦線キズ検出パターン部１４での演算の様子を示す。縦線キズ検出パターン部１４は、図５４に示す４つの演算を実行する。図５４（ａ）は補正すべきＧ２３の隣接右上画素Ｇ１４と隣接左下画素Ｇ３２の差分を演算するパターンであり、この方向の差分演算をＳｌａと略称すると
Ｇ（ｓｌａ）＝ＡＢＳ（Ｇ１４−Ｇ３２）
である。ここに、ＡＢＳは絶対値を意味する。図５４（ｂ）は補正すべきＧ２３の隣接左上画素Ｇ１２と隣接右下画素Ｇ３４の差分を演算するパターンであり、この方向の差分演算をＢａｃと略称すると
Ｇ（Ｂａｃ）＝ＡＢＳ（Ｇ１２−Ｇ３４）
である。図５４（ｃ）は補正すべきＧ２３の左右の直近の水平方向画素Ｇ２１、Ｇ２５の差分を演算するパターンであり、この方向の差分演算をＨｏｒと略称すると
Ｇ（Ｈｏｒ）＝ＡＢＳ（Ｇ２１−Ｇ２５）
である。図５４（ｄ）は補正すべきＧ２３の直近の垂直方向画素Ｇ１２、Ｇ３２、Ｇ１４、Ｇ３４の差分を演算するパターンであり、この方向の差分演算をＧ（Ｖｅｒ）と略称すると
Ｇ（ｖｅｒ）＝ＡＢＳ（Ｇ１２＋Ｇ１４−Ｇ３２−Ｇ３４）
である。縦線キズ検出パターン部１４は、これら４つの差分演算を実行し、その演算値を演算パターンセレクタ部１６に供給する。

図５５は、補間パターン部１２での演算の様子を示す。図５５（ａ）は、補正すべき画素Ｇ２３の隣接右上、隣接右下、隣接左上、隣接左下の画素を用いて補正する演算であり、
Ｇ２３＝（Ｇ１２＋Ｇ１４＋Ｇ３２＋Ｇ３４）／４
である。図５５（ｂ）は、補正すべき画素Ｇ２３の水平方向の画素Ｇ２１、Ｇ２５を用いて補正する演算であり、
Ｇ２３＝（Ｇ２１＋Ｇ２５）／２
である。図５５（ｃ）は、補正すべき画素Ｇ２３の隣接右上及び隣接左下の画素Ｇ１４、Ｇ３２を用いて補正する演算であり、
Ｇ２３＝（Ｇ１４＋Ｇ３２）／２
である。図５５（ｄ）は、補正すべき画素Ｇ２３の隣接左上及び隣接右下の画素Ｇ１２、Ｇ３４を用いて補正する演算であり、
Ｇ２３＝（Ｇ１２＋Ｇ３４）／２
である。補間パターン部１２は、これら４つの補正パターンで補正した補正値を演算パターンセレクタ部１６に供給する。演算パターンセレクタ部１６は、縦線キズ検出パターン部１４からの４つの差分演算値の大小比較に応じて、補間パターン部１２からの４つの補正値のいずれかを選択して出力する。具体的には、演算パターンセレクタ部１６は、差分演算値が小さい演算パターンを演算し、その演算パターンに対応する補正パターンを選択する。演算パターンセレクタ部１６は、４つの差分演算値Ｇ（Ｓｌａ）、Ｇ（Ｂａｃ）、Ｇ（Ｈｏｒ）、Ｇ（Ｖｅｒ）において、
（１）Ｇ（Ｈｏｒ）＜Ｇ（Ｓｌａ）、かつ、Ｇ（Ｈｏｒ）＜Ｇ（Ｂａｃ）
を判定する。水平方向画素の差分が小さく、この条件式を満足する場合には、次に、
（２）Ｇ（Ｖｅｒ）＜しきい値
を判定する。垂直方向の差分が小さく、この条件式も満足する場合には、水平方向及び垂直方向いずれも差分値が小さいことを意味するから、図５５（ａ）の補正パターンを選択する。（１）式は満たすものの（２）式は満たさない場合には、垂直方向の差分値が大きいことを意味するから水平方向の画素のみで補正すべく、図５５（ｂ）の補正パターンを選択する。

一方、（１）式を満たさない場合には、
（３）Ｇ（Ｓｌａ）＜Ｇ（Ｂａｃ）
を判定する。Ｓｌａ方向の差分値が小さい場合には、図５５（ｃ）の補正パターンを選択する。（３）式を満たさない場合には、逆に図５５（ｄ）の補正パターンを選択する。要は、差分演算値が小さく、その画素値が大きく相違しない周囲画素から注目画素を補正するアルゴリズムである。

図５６は、Ｒ用縦線キズ補正回路のブロック図である。補正回路１８は、補間パターン部２０、縦線キズ検出パターン部２２及び演算パターンセレクタ部２４を有する。各部の機能は補正回路１０における補間パターン部１２、縦線キズ検出パターン部１４、演算パターンセレクタ部１６とそれぞれ同様である。

図５７は、縦線キズ検出パターン部２２における演算の様子を示す。図５７（ａ）は、補正すべき画素Ｒ２２の周囲のＧ１２、Ｇ２１、Ｇ２３、Ｇ３２と、さらに右下及び左上にあるＧ０１、Ｇ１０、Ｇ３４、Ｇ４３を用いた差分演算であり、この方向の差分演算をＳｌａと略称すると
Ｇ’（Ｓｌａ）＝（Ｇ１２＋Ｇ２１＋Ｇ２３＋Ｇ３２−Ｇ０１−Ｇ１０−Ｇ３４−Ｇ４３）／２
である。図５７（ｂ）は、補正すべき画素Ｒ２２の周囲画素と、さらに右上及び左下にあるＧ０３、Ｇ１４、Ｇ３０、Ｇ４１を用いた差分演算であり、この方向の差分演算をＢａｃと略称すると
Ｇ’（Ｂａｃ）＝（Ｇ１２＋Ｇ２１＋Ｇ２３＋Ｇ３２−Ｇ０３−Ｇ１４−Ｇ３０−Ｇ４１）／２
である。図５７（ｃ）は、補正すべき画素Ｒ２２の周囲画素と、さらに水平方向のＧ１０、Ｇ３０、Ｇ１４、Ｇ３４を用いた差分演算であり、この方向の差分演算をＨｏｒと略称すると
Ｇ’（Ｈｏｒ）＝（Ｇ１２＋Ｇ２１＋Ｇ２３＋Ｇ３２−Ｇ１０−Ｇ３０−Ｇ１４−Ｇ３４）／２
である。縦線キズ検出パターン部２２は、これら３つの差分演算値を演算パターンセレクタ部２４に供給する。

図５８は、補間パターン部２０での演算の様子を示す。図５８（ａ）は、補正すべき画素Ｒ２２の水平方向の画素Ｒ２０、Ｒ２４を用いて補正する演算であり
Ｒ２２＝（Ｒ２０＋Ｒ２４＋Ｇ’（Ｈｏｒ））／２
である。図５８（ｂ）は、補正すべき画素Ｒ２２の左上及び右下の画素Ｒ００、Ｒ４４を用いた補正演算であり、
Ｒ２２＝（Ｒ００＋Ｒ４４＋Ｇ’（Ｓｌａ））／２
である。図５８（ｃ）は、補正すべき画素Ｒ２２の右上及び左下の画素Ｒ０４、Ｒ４０を用いた補正演算であり、
Ｒ２２＝（Ｒ０４＋Ｒ４０＋Ｇ’（Ｂａｃ））／２
である。補間パターン部２０は、これら３つの補正値を演算パターンセレクタ部２４に供給する。演算パターンセレクタ部２４は、縦線キズ検出パターン部２２からの３つの差分演算値を大小比較する。そして、
（４）ＡＢＳ（Ｇ’（Ｈｏｒ））＜ＡＢＳ（Ｇ’（Ｓｌａ））、かつ、ＡＢＳ（Ｇ’（Ｈｏｒ））＜ＡＢＳ（Ｇ’（Ｂａｃ））
を判定する。水平方向の差分値が小さく、（４）式を満たす場合には、図５８（ａ）の補正パターンを選択する。一方、（１）式を満たさない場合には、次に、
（５）ＡＢＳ（Ｇ’（Ｓｌａ））＜ＡＢＳ（Ｇ’（Ｂａｃ））
を判定する。水平方向の差分が大きいものの、Ｓｌａの差分が小さく上記（５）式を満たす場合には、図５８（ｂ）の補正パターンを選択し、（５）式を満たさない場合には図５８（ｃ）の補正パターンを選択する。

米国特許６７４１７５４号

上記のように、点キズ及び縦キズを順次補正するのでは、それぞれの補正回路が必要になるとともに全ての欠陥を補正するまでに時間を要することとなるため、点キズと縦キズとを同時に処理できることが望ましい。ところが、上記従来技術で点キズと縦キズを同時に処理すると、点キズと縦キズが隣接して存在する場合には、補正の精度が劣化してしまう問題がある。

例えば、図５２に示す縦キズに加え、縦キズの隣接画素であるＧ１２とＧ１４に点キズが存在するものとし、各画素の画素値が図５９のようであるとする。すなわち、点キズのＧ１２及びＧ１４はともに０〜２５５の２５６階調における２５５で、Ｇ２１は１５８、Ｇ２５は２１７、Ｇ３２は１８３、Ｇ３４は２１２であるとする。この場合、図５４に示す４つの差分演算値はそれぞれ、
Ｇ（Ｓｌａ）＝ＡＢＳ（Ｇ１４−Ｇ３２）＝７２
Ｇ（Ｂａｃ）＝ＡＢＳ（Ｇ１２−Ｇ３４）＝４３
Ｇ（Ｈｏｒ）＝ＡＢＳ（Ｇ２１−Ｇ２５）＝５９
Ｇ（Ｖｅｒ）＝ＡＢＳ（Ｇ１２＋Ｇ１４−Ｇ３２−Ｇ３４）＝１１５
であり、演算パターンセレクタ部１６は、Ｇ（Ｂａｃ）＜Ｇ（Ｈｏｒ）であるため図５５（ｄ）の補正パターンを選択し、Ｇ１２とＧ３４とを用いてＧ２３を補正することになる。しかしながら、Ｇ１２は点キズが生じており、Ｇ１２が正確な画素値でない限り、Ｇ２３を補正することができない。

上記のような問題は、点キズと縦キズを同時に補正する場合だけでなく、Ｇ画素とＲ画素とＢ画素とを同時に補正する場合や、ＣＭＯＳのゲートスイッチ欠陥により縦キズと横キズとが同時に発生し得る状況において縦キズと横キズとを同時に補正する場合にも生じ得る。

本発明の目的は、点キズと縦キズ、点キズと横キズ、点キズと縦キズと横キズ等を同時に補正する装置を提供することにある。

本発明は、水平方向及び垂直方向に配列した画素の点欠陥及び線欠陥を補正する画素欠陥補正回路であって、点欠陥及び線欠陥の存在及びその位置を検出する手段と、点欠陥画素に隣接する周囲画素の画素値から前記点欠陥画素の画素値を演算することで点欠陥画素を補正する手段と、線欠陥画素内の補正すべき注目画素に対し、隣接する右上画素及び左下画素の画素値の第１差分値、隣接する左上画素及び右下画素の画素値の第２差分値、左上画素及び左下画素の画素値の和と右上画素及び右下画素の画素値の和の第３差分値、左上画素及び右上画素の画素値の和と左下画素と右下画素の画素値の和の第４差分値をそれぞれ演算する手段と、第１差分値、第２差分値、第３差分値、及び第４差分値の大小関係に応じた補正パターンで右上画素、右下画素、左上画素、左下画素の少なくともいずれかの画素値から前記注目画素の画素値を演算することで線欠陥画素を補正する手段とを有することを特徴とする。

また、本発明は、水平方向及び垂直方向に配列した画素の点欠陥及び線欠陥を補正する画素欠陥補正回路であって、点欠陥及び線欠陥の存在及びその位置を検出する手段と、点欠陥画素に隣接する周囲画素の画素値から前記点欠陥画素の画素値を演算することで点欠陥画素を補正する手段と、線欠陥画素内の補正すべき注目画素に対し、隣接する水平方向画素と左上画素及び右下画素の画素値の第１差分値、隣接する水平方向画素と右上画素及び左下画素の画素値の第２差分値、隣接する水平方向画素と左画素及び右画素の画素値の第３差分値をそれぞれ演算する手段と、第１差分値、第２差分値、及び第３差分値の大小関係に応じた補正パターンで右上画素、右下画素、左上画素、左下画素の少なくともいずれかの画素値から前記注目画素の画素値を演算することで縦線欠陥画素を補正する手段とを有することを特徴とする。

また、本発明は、水平方向及び垂直方向に配列した画素の点欠陥及び線欠陥を補正する画素欠陥補正回路であって、点欠陥及び線欠陥の存在及びその位置を検出する手段と、点欠陥画素に隣接する周囲画素の画素値から前記点欠陥画素の画素値を演算することで点欠陥画素を補正する手段と、線欠陥画素内の補正すべき注目画素に対し、隣接する垂直方向画素と左上画素及び右下画素の画素値の第１差分値、隣接する垂直方向画素と右上画素及び左下画素の画素値の第２差分値、隣接する垂直方向画素と左画素及び右画素の画素値の第３差分値をそれぞれ演算する手段と、第１差分値、第２差分値、及び第３差分値の大小関係に応じた補正パターンで右上画素、右下画素、左上画素、左下画素の少なくともいずれかの画素値から前記注目画素の画素値を演算することで横線欠陥画素を補正する手段とを有することを特徴とする。

また、本発明は、水平方向及び垂直方向に配列した画素の点欠陥及び線欠陥を補正する画素欠陥補正回路であって、点欠陥及び線欠陥の存在及びその位置を検出する手段と、点欠陥画素に隣接する周囲画素の画素値から前記点欠陥画素の画素値を演算することで点欠陥画素を補正する手段と、点欠陥と線欠陥とが隣接位置にある場合に、前記線欠陥内の補正すべき注目画素に対して該隣接位置のパターンに応じて前記線欠陥以外の周囲画素の画素値から前記注目画素の画素値を演算することで線欠陥画素を補正する手段とを有することを特徴とする。

本発明によれば、点欠陥画素や線欠陥画素を確実に補正できる。また、点欠陥画素と線欠陥画素を同時並行して補正できる。

以下、図面に基づき本発明の実施形態について説明する。

＜第１実施形態＞
図１は、本実施形態の画素欠陥補正回路を組み込んだデジタルカメラの全体構成を示す。絞り５０及びレンズ５２を含む光学系は、被写体からの光をＣＣＤ５４に導く。絞り５０の前に遮光フィルタ５１を配置してもよい。ＣＣＤ５４は、被写体からの光をその光量に応じて電気信号に変換し、ＣＤＳ（相関２重サンプリング）５６に供給する。ＣＤＳ５６は、画像信号をサンプリングし、アンプ（ＡＭＰ）５８を介してＡ／Ｄ６０に供給する。アンプ（ＡＭＰ）５８は画像信号のゲインを調整し、Ａ／Ｄ６０はサンプリングされた画像信号をデジタル信号に変換してフレームメモリとしての画像メモリ６２に供給する。ＣＣＤ５４、ＣＤＳ５６、Ａ／Ｄ６０の動作は、シグナルジェネレータ（ＳＧ）６８及びタイミングジェネレータ（ＴＧ）６６からのタイミング信号で制御され、画像メモリ６２のデータの読み出し／書き込みは、メモリコントローラ７０で制御される。タイミングジェネレータ６６及びメモリコントローラ７０の動作は、ＣＰＵ７２からの制御信号で制御される。ＣＰＵ７２は、操作部９２からの操作信号やＣＣＤ５４の温度を検出する温度センサ６４からの温度信号に応じて制御信号を各部に供給する。画像メモリ６２は、メモリコントローラ７０からのコントロール信号に応じて画像データを欠陥検出回路７４、欠陥補正回路７６及び欠陥デコード回路７８に供給する。欠陥検出回路７４は、画像データから撮影画像内に存在する欠陥を検出し、検出結果をＣＰＵ７２に供給する。ＣＰＵ７２は、欠陥が存在する場合にその欠陥画素のアドレスをＥＥＰＲＯＭ等の欠陥メモリ８０に記憶する。欠陥メモリ８０は、欠陥画素のアドレスデータを欠陥デコード回路７８に供給する。欠陥デコード回路７８は、欠陥画素のアドレスデータに基づいて画像メモリ６２からの現信号に同期して欠陥情報を読み出して欠陥補正回路７６に供給する。欠陥補正回路７６は、画像メモリ６２からの画像データと、欠陥デコード回路７８からの欠陥情報から、欠陥を補正して画像信号処理回路８２に供給する。

本実施形態における欠陥補正回路７６は、欠陥の種別によらずこれらを同時に補正処理する。すなわち、欠陥画素がＧ画素かＲ画素かＢ画素かを判別し、まず優先的にＧ画素を補正してから次にＲ画素、Ｂ画素を補正する、等のアルゴリズムではなく、Ｇ画素とＲ画素とＢ画素とを同時に、つまり並行して処理する。画像信号処理回路８２は、点キズ及び縦キズが補正された画像データに対してホワイトバランス処理やガンマ補正処理あるいはエッジ処理を行い、さらにＲ，Ｇ，Ｂ各画像データを生成しあるいはこれらから輝度Ｙ信号とＣｂ、Ｃｒ信号を生成してＤＲＡＭ８４及び圧縮伸長回路８６を介してフラッシュメモリ等の記憶媒体９０に記憶する。画像データは、圧縮伸長回路８６で圧縮され記憶媒体９０に記憶される。また、記憶媒体９０から読み出された画像データは圧縮伸長回路８６で伸長され、ＤＲＡＭ８４を介してＬＣＤ８８に表示される。欠陥補正回路７６や欠陥デコード回路７８は、ＣＰＵ７２からの、操作部９２からのシャッタボタン操作信号に応じた制御信号により動作する。シャッタボタン押下前は画像メモリ６２には順次画像データが上書きされ、シャッタボタンの押下によりそのときの画像データが欠陥補正されて記憶媒体９０に記憶される。なお、ＬＣＤ８８に表示される画像の欠陥も補正すべく、シャッタボタン押下前であっても常に欠陥補正回路７６で画像データの欠陥を補正してもよい。

図２は、ＣＣＤ５４のカラーフィルタ配列を示す。いわゆるＢａｙｅｒ（ベイヤー）配列であり、水平方向及び垂直方向にＲ画素とＧ画素、Ｂ画素とＧ画素が交互に配列する。Ｒ００、Ｒ０２、Ｒ０４、Ｒ２０、Ｒ２２、Ｒ２４、Ｒ４０、Ｒ４２、Ｒ４４はＲ（赤）画素であり、Ｂ１１、Ｂ１３、Ｂ１５、Ｂ３１、Ｂ３３、Ｂ３５はＢ（青）画素であり、Ｇ０１、Ｇ０３、Ｇ０５、Ｇ１０、Ｇ１２、Ｇ１４、Ｇ２１、Ｇ２３、Ｇ２５、Ｇ３０、Ｇ３２、Ｇ３４、Ｇ４１、Ｇ４３、Ｇ４５はＧ（緑）画素である。

図３は、本実施形態の全体処理フローチャートを示す。ユーザがシャッタボタンを押下操作すると、欠陥補正回路７６は点キズを補正する（Ｓ２０１）。次に、Ｇ縦線キズとＲ，Ｂ縦線キズを同時に補正する（Ｓ２０２−１、Ｓ２０２−２）。ここに、同時に補正とは、上記のように補正すべき注目画素に対してまずＧ縦キズのみを優先的に補正する等のシーケンシャル処理ではなく、Ｇ縦キズの補正とＲ、Ｂ縦キズの補正をともに（並行処理で）実行することを意味する。Ｇ縦キズとＲ、Ｂ縦キズをともに補正した後、セレクタで切り替えて出力し（Ｓ２０３）、画像処理を順次行う（Ｓ２０４）。

図４は、図１における欠陥補正回路７６の構成を示す。欠陥補正回路７６は、Ｇ画素の点キズを補正するＧ用ポイント欠陥補正部７６ｂ、Ｒ画素及びＢ画素の点キズを補正するＲＢ用ポイント欠陥補正部７６ｃ、Ｇ画素の縦キズを補正するＧ用縦線キズ補正部７６ｆ、Ｒ画素及びＢ画素の縦キズを補正するＲＢ用縦線キズ補正部７６ｇを有する。Ｇ用ポイント欠陥補正部７６ｂとＲＢ用ポイント欠陥補正部７６ｃは互いに並列に設けられ、Ｇ用縦線キズ補正部７６ｆとＲＢ用縦線キズ補正部７６ｇも互いに配列に設けられる。

４Ｈラインメモリと４クロックディレー回路７６ａは、フレームメモリとしての画像メモリ６２からシーケンシャルに供給される画像データに対し、４Ｈ（４水平ライン）分の画像データをそれぞれ記憶するとともに、４Ｈの各水平ライン毎に４クロック（４ドット）ずつ遅延させる。４Ｈラインメモリと４クロックディレー回路７６ａのそれぞれの遅延素子から合計２５画素のデータが出力される。

図５は、４Ｈラインメモリと４クロックディレー回路７６ａの構成及び特定タイミングにおける出力を示す。図中Ｈはラインメモリ、Ｄは遅延素子を示す。第１ラインに着目すると、第１ラインは４つの遅延素子を有し、第１の遅延素子の入力端からＧ０１、第１の遅延素子の出力端からＲ０２、第２の遅延素子の出力端からＧ０３、第３の遅延素子の出力端からＲ０４、第４の遅延素子の出力端からＧ０５がそれぞれ出力される。第２ラインに着目すると、第２ラインも４つの遅延素子を有し、第１の遅延素子の入力端からＢ１１、第１の遅延素子の出力端からＧ１２、第２の遅延素子の出力端からＢ１３、第３の遅延素子の出力端からＧ１４、第４の遅延素子の出力端からＢ１５がそれぞれ出力される。第３ラインに着目すると、第１の遅延素子の入力端からＧ２１、出力端からＲ２２、第２の遅延素子の出力端からＧ２３、第３の遅延素子の出力端からＲ２４、第４の遅延素子の出力端からＧ２５がそれぞれ出力される。第４ラインに着目すると、第１の遅延素子の入力端からＢ３１、出力端からＧ３２、第２の遅延素子の出力端からＢ３３、第３の遅延素子の出力端からＧ３４、第４の遅延素子の出力端からＢ３５が出力される。第５ラインに着目すると、第１の遅延素子の入力端からＧ４１、出力端からＲ４２、第２の遅延素子の出力端からＧ４３、第３の遅延素子の出力端からＲ４４、第４の遅延素子の出力端からＧ４５が出力される。これら２５画素の中央に位置する画素、すなわち第３ラインの第２遅延素子の出力端から出力されるＧ２３が処理対象の画素であり補正対象の画素である。図において、Ｇ２３を「注目画素」として示している。４Ｈラインメモリと４クロックディレー回路７６ａは、Ｇ０１〜Ｇ４５の合計２５画素分のデータを生成してＧ用ポイント欠陥補正部７６ｂに供給する。

一方、図６は、４Ｈラインメモリと４クロックディレー回路７６ａの別のタイミングにおける出力を示す。第１ラインに着目すると、第１の遅延素子の入力端からＲ００、出力端からＧ０１、第２の遅延素子の出力端からＲ０２、第３の遅延素子の出力端からＧ０３、第４の遅延素子の出力端からＲ０４がそれぞれ出力される。第２ラインに着目すると、第１の遅延素子の入力端からＧ１０、出力端からＢ１１、第２の遅延素子の出力端からＧ１２、第３の遅延素子の出力端からＢ１３、第４の遅延素子の出力端からＧ１４がそれぞれ出力される。第３ラインに着目すると、第１の遅延素子の入力端からＲ２０、出力端からＧ２１、第２の遅延素子の出力端からＲ２２、第３の遅延素子の出力端からＧ２３、第４の遅延素子の出力端からＲ２４がそれぞれ出力される。第４ラインに着目すると、第１の遅延素子の入力端からＧ３０、出力端からＢ３１、第２の遅延素子の出力端からＧ３２、第３の遅延素子の出力端からＢ３３、第４の遅延素子の出力端からＧ３４がそれぞれ出力される。第５ラインに着目すると、第１の遅延素子の入力端からＲ４０、出力端からＧ４１、第２の遅延素子の出力端からＲ４２、第３の遅延素子の出力端からＧ４３、第４の遅延素子の出力端からＲ４４がそれぞれ出力される。中央の画素Ｒ２２が処理対象の画素であり、補正対象の画素である。４Ｈラインメモリと４クロックディレー回路７６ａは、Ｒ００〜Ｒ４４の合計２５画素分のデータを生成してＲＢ用ポイント欠陥補正部７６ｂに供給する。

Ｇ用ポイント欠陥補正部７６ｂは、２５画素分の画素データを用いて、従来と同様に点キズを補正する。すなわち、図５０に示すように、補正対象であるＧ２３の周囲に存在するＧ１２、Ｇ１４、Ｇ３２、Ｇ３４のデータを用いて、
Ｇ２３＝（Ｇ１２＋Ｇ１４＋Ｇ３２＋Ｇ３４）／４
によりＧ２３を補間する。Ｇ２３に点キズが存在することは、欠陥デコード回路７８からの欠陥情報に基づく。Ｇ用ポイント欠陥補正部７６ｂは、欠陥デコード回路７８からのポイントキズ情報に基づき、Ｇ２３のアドレスに欠陥が生じていること、及びこの欠陥が点キズであることを判定し、Ｇ２３の画素データを採用せず、上式に従ってＧ２３の画素データを補間し、補間値をＧ２３の画素データとして出力する。

また、ＲＢ用ポイント欠陥補正部７６ｃも、２５画素分の画素データを用いて、従来と同様に点キズを補正する。すなわち、図５１に示すように、補正対象であるＲ２２の周囲に存在するＲ２０、Ｒ０２、Ｒ２４、Ｒ４２のデータを用いて、
Ｒ２２＝（Ｒ０２＋Ｒ４２＋Ｒ２０＋Ｒ２４）／４
によりＲ２２を補間する。Ｂ画素についても同様である。

再び図４に戻り、Ｇ用ポイント欠陥補正部７６ｂ及びＲＢ用ポイント欠陥補正部７６ｃは、以上のように点キズを補正した後、ＲＢ／Ｇセレクタに出力する。

ＲＢ／Ｇセレクタ７６ｄは、ＣＰＵ７２からのＲＢ／Ｇを識別するセレクタパルスに応じて出力を切替え、再びシーケンシャルに画像データを出力する。

４Ｈラインメモリと４クロックディレー回路７６ｅは、４Ｈラインメモリと４クロックディレー回路７６ａと同様に、シーケンシャルな画像データから２５画素分の画素データを出力し、Ｇ用縦線キズ補正部７６ｆとＲＢ用縦線キズ補正部７６ｇに供給する。なお、縦線キズが存在しない場合を考慮し、画素データをこれらの補正部に出力せず、直接ＲＢ／Ｇ縦線キズセレクタ７６ｈにも供給する。

図７は、図４におけるＧ用縦線キズ補正部７６ｆの構成を示す。Ｇ用縦線キズ補正部７６ｆは、図５３に示す補正部１０と同様に、補間パターン部７６ｆ１、縦線キズ検出パターン部７６ｆ２、演算パターンセレクタ部７６ｆ３を有する。各部の機能も補正部１０の各部と同様であるが、縦線キズ検出パターン部７６ｆ２における差分演算のパターンが異なる。

図８は、縦線キズ検出パターン部７６ｆ２における差分演算の様子を示す。図５４に示す従来の差分演算パターンに対応するものである。図８（ａ）、（ｂ）、（ｄ）の差分演算はそれぞれ図５４（ａ）、（ｂ）、（ｄ）の差分演算と同一であるが、図８（ｃ）の差分演算、すなわちＧ（Ｈｏｒ）は図５４（ｃ）の差分演算と異なる。縦線キズ検出パターン部７６ｆ２は、差分演算Ｇ（Ｈｏｒ）として、Ｇ２３の上側に位置する水平画素Ｇ１２、Ｇ１４及び下側に位置する水平画素Ｇ３２、Ｇ３４を用いて
Ｇ（Ｈｏｒ）＝ＡＢＳ（Ｇ１２＋Ｇ３２−Ｇ１４−Ｇ３４）
を演算する。Ｇ１２、Ｇ１４、Ｇ３２、Ｇ３４は、Ｇ２３を含む縦ラインに隣接する画素であり、仮に縦キズに隣接して点キズが存在している場合に、この点キズの影響を受け得る画素である。

図９は、図７における補間パターン部７６ｆ１の演算の様子を示す。図５５に示す従来の補間パターンに対応するものであり、図５５に示す補間パターンと同一である。

このように、補間パターン部７６ｆ１の補間パターンは従来と同一であるものの、縦線キズ検出パターン部７６ｆ２におけるＧ（Ｈｏｒ）の差分演算が従来と異なる。したがって、仮にＧ２３に縦線キズが存在し、かつ、この縦線キズに隣接して点キズが存在していても、Ｇ（Ｈｏｒ）の差分値は従来と異なり、従来と同一の選択アルゴリズムを採用していても異なる補間パターンを選択することになる。具体的に説明すると以下のようになる。図５９に示すように、縦キズに隣接してＧ１２、Ｇ１４に点キズが生じている場合、本実施形態の差分演算では、
Ｇ（Ｓｌａ）＝７２
Ｇ（Ｂａｃ）＝４３
Ｇ（Ｈｏｒ）＝２９
Ｇ（Ｖｅｒ）＝１１５
となり、Ｇ（Ｈｏｒ）の値が従来の値５９よりも小さくなることに着目されたい。従って、差分演算値の大小を比較するアルゴリズムにおいて、Ｇ（Ｈｏｒ）＜Ｇ（Ｓｌａ）、かつ、Ｇ（Ｈｏｒ）＜Ｇ（Ｂａｃ）を満たすことになり、図９（ａ）または（ｂ）のいずれかがＧ（Ｖｅｒ）としきい値との大小に応じて選択される。例えばしきい値との関係で１１５＞しきい値であれば、図９（ｂ）の補間パターンが選択される。図９（ｂ）の補間パターンは、点キズの生じているＧ１２あるいはＧ１４を用いない補間パターンであって、点キズの影響を受けずに縦キズを補正し得る。

図１０は、図４におけるＲＢ用縦線キズ補正部７６ｇの構成を示す。図５６に示す従来の補正部１８に対応する。補間パターン部７６ｇ１、縦線キズ検出パターン部７６ｇ２、演算パターンセレクタ部７６ｇ３の機能は図５６の各部と同様である。

図１１は、図１０における縦線キズ検出パターン部７６ｇ２における差分演算パターンを示す。図５７に示す従来の差分演算に対応するものである。Ｇ’（Ｓｌａ）、Ｇ’（Ｂａｃ）、Ｇ’（Ｈｏｒ）のいずれも従来の差分演算と異なる。すなわち、図１１（ａ）はＳｌａ方向の差分演算であり
Ｇ’（Ｓｌａ）＝（Ｇ２１×２＋Ｇ２３×２−Ｇ０１−Ｇ１０−Ｇ３４−Ｇ４３）／２
である。図１１（ｂ）はＢａｃ方向の差分演算であり
Ｇ’（Ｂａｃ）＝（Ｇ２１×２＋Ｇ２３×２−Ｇ０３−Ｇ０４−Ｇ３０−Ｇ４０）／２
である。図１１（ｃ）はＨｏｒ方向の差分演算であり
Ｇ’（Ｈｏｒ）＝（Ｇ２１×２＋Ｇ２３×２−Ｇ１０−Ｇ３０−Ｇ１４−Ｇ３４）／２
である。いずれの差分演算も、従来と比較してＧ１２及びＧ３２を用いず、Ｇ２１及びＧ２３を重複して用いる点が異なる。

図１２は、図１０における補間パターン部７６ｇ１の補間パターンを示す。図５８に示す従来の補間パターンと同一である。

このように、補間パターン部７６ｇ１における補間パターンは従来と同一であるものの、縦線キズ検出パターン部７６ｇ２における差分演算は従来と異なる。従って、従来と同一の選択アルゴリズムを用いた場合でも、従来と異なる補間パターンが選択される。具体的には、差分演算としてＧ１２及びＧ３２を用いないため、縦キズの影響を受けることなく補間パターンを選択し得る。選択アルゴリズムは、まずＡＢＳ（Ｇ’（Ｈｏｒ））＜ＡＢＳ（Ｇ’（Ｓｌａ））、かつ、ＡＢＳ（Ｇ’（Ｈｏｒ））＜ＡＢＳ（Ｇ’（Ｂａｃ））であるか否かを判定し、水平方向の差分が小さくこれを満たす場合には図１２（ａ）の補間パターンを選択する。一方、上式を満たさない場合には、次にＡＢＳ（Ｇ’Ｓｌａ））＜ＡＢＳ（Ｇ’Ｂａｃ））であるか否かを判定し、Ｓｌａの差分が小さくこの条件を満たす場合には図１２（ｂ）の補間パターンを選択し、満たさない場合には図１２（ｃ）の補間パターンを選択するアルゴリズムである。

以上のようにしてＧ用縦線キズ補正部７６ｆ、ＲＢ用縦線キズ補正部７６ｇは、縦キズを補正してセレクタ７６ｈに供給する。セレクタ７６ｈは、欠陥デコード回路７８からの欠陥情報に応じてこれらを切替出力する。すなわち、縦キズが存在するアドレスでは補正済みの画素データを出力し、縦キズが存在しないアドレスでは補正しない画素データを出力する。

＜第２実施形態＞
上記の第１実施形態では、Ｇ縦線キズとＲＢ縦線キズとを同時に補正する例を説明したが、本実施形態では、縦キズのみならず横キズも同時に補正する場合について説明する。

図１３は、本実施形態の処理フローチャートを示す。まず点キズについて補正し（Ｓ３０１）、その後に、Ｇ縦線キズ補正（Ｓ３０２−１）、ＲＢ縦線キズ補正（Ｓ３０２−２）、Ｇ横線キズ補正（Ｓ３０２−３）、ＲＢ横線キズ補正（Ｓ３０２−４）を同時に、つまり並行して処理する。キズ補正を行った後、セレクタで出力を切り替えて出力し（Ｓ３０３）、信号処理を施した後に記憶媒体９０に記憶する（Ｓ３０４）。

図１４は、本実施形態における欠陥補正回路７６の構成を示す。図４に示す構成に対し、Ｇ用横線キズ補正部７６ｉ、ＲＢ用横線キズ補正部７６ｊ、ＲＢ交差キズ補正部７６ｋが付加される。Ｇ用縦線キズ補正部７６ｆ〜ＲＢ交差キズ補正部７６ｋは、互いに並列に設けられる。

図１５は、図１４におけるＧ用横線キズ補正部７６ｉの構成を示す。補間パターン部７６ｉ１は所定の補間パターンの演算を行い、補間値を演算パターンセレクタ部７６ｉ３に供給する。横線キズ検出パターン部７６ｉ２は、差分演算を行い、差分値を演算パターンセレクタ部７６ｉ３に供給する。演算パターンセレクタ部７６ｉ３は、差分値の大小比較を行い、その結果に応じていずれかの補間値を選択して出力する。

図１６は、横線キズ検出パターン部７６ｉ２における差分演算を示す。図１６（ａ）はＳｌａ方向の差分演算であり、補正対象であるＧ２３に隣接するＧ１４、Ｇ２３を用いて
Ｇ（Ｓｌａ）＝ＡＢＳ（Ｇ１４−Ｇ３２）
を演算する。図１６（ｂ）はＢａｃ方向の差分演算であり、Ｇ１２、Ｇ３４を用いて
Ｇ（Ｂａｃ）＝ＡＢＳ（Ｇ１２−Ｇ３４）
を演算する。図１６（ｃ）はＶｅｒ方向の差分演算であり、Ｇ１２、Ｇ１４、Ｇ３２、Ｇ３４を用いて
Ｇ（Ｖｅｒ）＝ＡＢＳ（Ｇ１２＋Ｇ１４−Ｇ３２−Ｇ３４）
を演算する。図１６（ｄ）はＨｏｒ方向の差分演算であり、Ｇ１２、Ｇ１４、Ｇ３２、Ｇ３４を用いて
Ｇ（Ｈｏｒ）＝ＡＢＳ（Ｇ１２＋Ｇ３２−Ｇ１４−Ｇ３４）
を演算する。通常、Ｖｅｒ方向の差分演算としては
Ｇ（Ｖｅｒ）＝ＡＢＳ（Ｇ０３−Ｇ４３）
を用いるが、本実施形態ではこれを用いず、Ｇ１２、Ｇ１４、Ｇ３２、Ｇ３４を用いて差分演算を実行する点に着目されたい。本実施形態のＧ（Ｖｅｒ）は、第１実施形態のＧ（Ｈｏｒ）に対応し、横キズに隣接して点キズが存在する場合を考慮したものである。なお、図１６の差分演算は、縦キズの場合の差分演算を示す図８と同一である。図１６（ｃ）は図８（ｄ）に対応し、図１６（ｄ）は図８（ｃ）に対応する。

図１７は、図１５における補間パターン部７６ｉ１の補間パターンを示す。図１７（ａ）は補正対象のＧ２３に隣接する４つの画素Ｇ１２、Ｇ１４、Ｇ３２、Ｇ３４を用いて
Ｇ２３＝（Ｇ１２＋Ｇ１４＋Ｇ３２＋Ｇ３４）／４
により補間する。図１７（ｂ）は、Ｇ０３とＧ４３を用いて
Ｇ２３＝（Ｇ０３＋Ｇ４３）／２
により補間する。図１７（ｃ）はＧ１４とＧ３２を用いて
Ｇ２３＝（Ｇ１４＋Ｇ３２）／２
により補間する。図１７（ｄ）はＧ１２とＧ３４を用いて
Ｇ２３＝（Ｇ１２＋Ｇ３４）／２
により補間する。演算パターンセレクタ７６ｉ３は、図１６に示す４個の差分値を大小比較し、まず、Ｇ（Ｖｅｒ）＜Ｇ（Ｓｌａ）、かつ、Ｇ（Ｖｅｒ）＜Ｇ（Ｂａｃ）であるか否かを判定する。垂直方向の差分値Ｇ（Ｖｅｒ）が小さく、上記の式を満足する場合には、さらにＧ（Ｈｏｒ）＜しきい値であるか否かを判定する。水平方向の差分値Ｇ（Ｈｏｒ）も小さくしきい値より小さければ、図１７（ａ）の補間パターンを選択し、そうでなければ図１７（ｂ）の補間パターンを選択する。一方、Ｇ（Ｖｅｒ）が大きい場合には、次にＧ（Ｓｌａ）＜Ｇ（Ｂａｃ）であるか否かを判定し、これを満たす場合には図１７（ｃ）の補間パターンを選択し、満たさない場合には図１７（ｄ）の補間パターンを選択する。
このような選択アルゴリズムにおいて、横キズに隣接して例えばＧ１２やＧ１４に点キズが生じていると、Ｇ（Ｖｅｒ）が小さくなるため図１７（ｂ）の補間パターンが選択される可能性が高くなり、点キズの生じている画素を用いて補正する事態を抑制できる。

図１８は、図１４におけるＲＢ用横線キズ補正部７６ｊの構成を示す。補間パターン部７６ｊ１、横線キズ検出パターン部７６ｊ２、演算パターンセレクタ部７６ｊ３を有する。

図１９は、図１８における横線キズ検出パターン部７６ｊ２の差分演算パターンを示す。図１１に示す縦キズの場合と異なり、上下に隣接するＧ１２、Ｇ３２を用いる。図１９（ａ）はＳｌａ方向の差分演算であり、
Ｇ’（Ｓｌａ）＝（Ｇ１２×２＋Ｇ３２×２−Ｇ０１−Ｇ１０−Ｇ３４−Ｇ４３）／２
である。図１９（ｂ）はＢａｃ方向の差分演算であり、
Ｇ’（Ｂａｃ）＝（Ｇ１２×２＋Ｇ３２×２−Ｇ０３−Ｇ１４−Ｇ３０−Ｇ４１）／２
である。図１９（ｃ）はＨｏｒ方向の差分演算であり、
Ｇ’（Ｈｏｒ）＝（Ｇ１２×２＋Ｇ３２×２−Ｇ０１−Ｇ０３−Ｇ４１−Ｇ４３）／２
である。

図２０は、図１８における補間パターン部７６ｊ１の補間パターンを示す。図２０（ａ）は上下のＲ０２、Ｒ４２を用いた補間であって、
Ｒ２２＝（Ｒ０２＋Ｒ４２＋Ｇ’（Ｈｏｒ））／２
により補間する。図２０（ｂ）はＲ００、Ｒ４４を用いた補間であって、
Ｒ２２＝（Ｒ００＋Ｒ４４＋Ｇ’（Ｓｌａ））／２
により補間する。図２０（ｃ）はＲ０４、Ｒ４０を用いた補間であって、
Ｒ２２＝（Ｒ０４＋Ｒ４０＋Ｇ’（Ｂａｃ））／２
により補間する。演算パターンセレクタ部７６ｊ３は、差分値の大小を比較し、比較結果に応じていずれかの補間値を選択する。具体的には、まず、ＡＢＳ（Ｇ’（Ｖｅｒ））＜ＡＢＳ（Ｇ’Ｓｌａ））、かつ、ＡＢＳ（Ｇ’（Ｖｅｒ））＜ＡＢＳ（Ｇ’（Ｂａｃ））であるか否かを判定し、垂直方向の差分が小さく上式を満たす場合には図２０（ａ）の補間パターンを選択する。一方、垂直方向の差分が大きくこれを満たさない場合には、次にＡＢＳ（Ｇ’（Ｓｌａ））＜ＡＢＳ（Ｇ’（Ｂａｃ））であるか否かを判定する。Ｓｌａの差分値が小さくこれを満たす場合には図２０（ｂ）の補間パターンを選択し、満たさない場合には図２０（ｃ）の補間パターンを選択する。

図２１は、図１４におけるＲＢ交差キズ補正部７６ｋの構成を示す。ＲＢ交差キズ補正部７６ｋは、補間パターン部７６ｋ１を有する。交差キズは、縦キズと横キズの交差部分に生じるキズであって、そのパターンは一つである。したがって、縦キズや横キズの場合のように複数の差分演算を行い、その大小比較に応じて補間パターンを選択する必要がない。このため、交差キズ補正部７６ｋは、交差キズ検出パターン部や演算パターンセレクタ部を有する必要はない。

図２２は、補間パターン部７６ｋにおける補間パターンを示す。交差キズの生じている補正対象であるＲ２２に対し、周囲の４つの画素Ｒ００、Ｒ０４、Ｒ４０、Ｒ４４を用いて
Ｒ２２＝（Ｒ００＋Ｒ０４＋Ｒ４０＋Ｒ４４）／４
により補間する。なお、Ｇ画素の交差キズも存在し得るが、Ｇ画素の交差キズは点キズとして
Ｇ２３＝（Ｇ１２＋Ｇ１４＋Ｇ３２＋Ｇ３４）／４
により補間できる。図１４において、ＲＢ交差キズ補正部７６ｋが存在し、Ｇ交差キズ補正部が存在しない所以である（Ｇ交差キズ補正部はＧ用ポイント欠陥補正部７６ｂが兼用する）。

＜第３実施形態＞
上記の第２実施形態では、縦キズと横キズを同時に並行して処理する場合について説明した。本実施形態では、点キズと縦キズを同時に並行して処理する場合について説明する。

図２３は、本実施形態の全体処理フローチャートを示す。まず、Ｇポイントキズの補正（Ｓ４０１−１）、ＲＢポイントキズの補正（Ｓ４０１−２）、Ｇ縦線キズの補正（Ｓ４０１−３）、ＲＢ縦線キズの補正（Ｓ４０１−４）を同時に実行する。点キズを補正した後、セレクタでこれらを切替出力し（Ｓ４０２）、ガンマ補正等の信号処理を実行して記憶媒体９０に記憶する（Ｓ４０３）。

図２４は、本実施形態の欠陥補正回路７６の構成を示す。図４に示す構成と異なる点は、Ｇ用縦線キズ補正部７６ｆ及びＲＢ用縦線キズ補正部７６ｇがＧ用ポイント欠陥補正部７６ｂ、ＲＢ用ポイント欠陥補正部７６ｃと並列に設けられており、４Ｈラインメモリと４クロックディレー回路７６ｅ及びセレクタ７６ｈが除去されている点である。すなわち、図４における４Ｈラインメモリと４クロックディレー回路７６ａ、７６ｅが共通化されて単一の回路７６ａとなり、構成が簡易化されている。

４Ｈラインメモリと４クロックディレー回路７６ａは、２５画素分の画素データを各補正部７６ｂ〜７６ｇに供給する。各補正部は、これらの画素データを用いてキズ補正を実行し、欠陥パターンセレクタ７６ｍに供給する。一方、４Ｈラインメモリと４クロックディレー回路７６ａは、キズが存在しない場合に対応すべく補正しないデータを欠陥パターンセレクタ７６ｍに供給する。欠陥パターンセレクタ７６ｍは、欠陥デコード回路７８からの欠陥情報に基づいて出力を切り替える。すなわち、Ｇ画素の点キズが存在する場合には補正部７６ｂからのデータを出力し、ＲＢ用縦キズが存在する場合には補正部７６ｇからのデータを出力する。点キズ、縦キズいずれも存在しない部位では補正なしのデータを出力する。

図２５は、Ｇ用ポイント欠陥補正部７６ｂの構成を示す。Ｇ用ポイント欠陥補正部７６ｂは、演算部７６ｂ１と、隣接欠陥パターン検出部７６ｂ２と、演算パターンセレクタ部７６ｂ３を有する。演算部７６ｂ１は、２５画素分のデータから１６通りの演算を実行し、その演算値を演算パターンセレクタ部７６ｂ３に供給する。１６通りの演算は、補正対象の画素Ｇ２３に対して点欠陥が存在する相対的位置に応じて定まる演算である。隣接欠陥パターン検出部７６ｂ２は、この相対的位置、すなわち欠陥パターンを検出してその結果を演算パターンセレクタ部７６ｂ３に供給する。演算パターンセレクタ部７６ｂ３は、検出された欠陥パターンに応じて１６通りの演算からいずれかの演算値を選択して出力する。

図２６は、演算部７６ｂ１で演算される１６通りの演算を欠陥パターンと対応付けて示す。図２６（ａ）は補正対象の画素Ｇ２３に対して点キズが存在しない場合の演算であり、
Ｇ２３＝（Ｇ１２＋Ｇ１４＋Ｇ３２＋Ｇ３４）／４
である。図２６（ｂ）はＧ２３に対して隣接左上Ｇ１２に点キズが存在する場合であり、
Ｇ２３＝（２×Ｇ１４＋Ｇ３２＋Ｇ３４）／４
である。図中斜線はキズが生じていることを示す。図２６（ｃ）はＧ２３に対して隣接右上Ｇ１４に点キズが存在する場合であり、
Ｇ２３＝（２×Ｇ１２＋Ｇ３２＋Ｇ３４）／４
である。図２６（ｄ）はＧ２３に対して隣接左上Ｇ１２と隣接右上Ｇ１４に点キズが存在する場合であり、
Ｇ２３＝（２×Ｇ３２＋２×Ｇ３４）／４
である。図２６（ｅ）はＧ２３に対して隣接左下Ｇ３２に点キズが存在する場合であり、
Ｇ２３＝（２×Ｇ３４＋Ｇ１２＋Ｇ１４）／４
である。図２６（ｆ）はＧ２３に対して隣接左上Ｇ１２と隣接左下Ｇ３２に点キズが存在する場合であり、
Ｇ２３＝（２×Ｇ１４＋２×Ｇ３４）／４
である。図２６（ｇ）はＧ２３に対して隣接右上Ｇ１４と隣接左下Ｇ３２に点キズが存在する場合であり、
Ｇ２３＝（２×Ｇ１２＋２×Ｇ３４）／４
である。図２６（ｈ）はＧ２３に対して隣接右上Ｇ１４、隣接左上Ｇ１２及び隣接左下Ｇ３２に点キズが存在する場合であり、
Ｇ２３＝（４×Ｇ３４）／４
である。図２６（ｉ）はＧ２３に対して隣接右下Ｇ３４に点キズが存在する場合であり、
Ｇ２３＝（２×Ｇ３２＋Ｇ１２＋Ｇ１４）／４
である。図２６（ｊ）はＧ２３に対して隣接左上Ｇ１２と隣接右下Ｇ３４に点キズが存在する場合であり、
Ｇ２３＝（２×Ｇ１４＋２×Ｇ３２）／４
である。図２６（ｋ）はＧ２３に対して隣接右上Ｇ１４と隣接右下Ｇ３４に点キズが存在する場合であり、
Ｇ２３＝（２×Ｇ１２＋２×Ｇ３２）／４
である。図２６（ｌ）はＧ２３に対して隣接左上Ｇ１２、隣接右上Ｇ１４及び隣接右下Ｇ３４に点キズが存在する場合であり、
Ｇ２３＝（４×Ｇ３２）／４
である。図２６（ｍ）はＧ２３に対して隣接右下Ｇ３４と隣接左下Ｇ３２に点キズが存在する場合であり、
Ｇ２３＝（２×Ｇ１４＋２×Ｇ３２）／４
である。図２６（ｎ）はＧ２３に対して隣接左上Ｇ１２、隣接左下Ｇ３２及び隣接右下Ｇ３４に点キズが存在する場合であり、
Ｇ２３＝（４×Ｇ１４）／４
である。図２６（ｏ）はＧ２３に対して隣接右上Ｇ１４、隣接右下Ｇ３４及び隣接左下Ｇ３２に点キズが存在する場合であり、
Ｇ２３＝（４×Ｇ１２）／４
である。図２６（ｐ）はＧ２３に対して隣接左上Ｇ１２、隣接左下Ｇ３２、隣接右上Ｇ１４、隣接右下Ｇ３４の全てに点キズが存在する場合であり、
Ｇ２３＝Ｇ２３
である。これは、周囲画素から補間できずそのまま出力することを意味する（補正しない場合と結果として同一）。

図２７は、図２５における隣接欠陥パターン検出部７６ｂ２の構成を示す。４Ｈラインメモリ及びクロックディレー回路から構成される。隣接欠陥パターン検出部７６ｂ２には、補正対象画素Ｇ２３に対し、点キズの画素が隣接しているか否かを示す隣接フラグが欠陥デコード回路７８から供給される。隣接フラグは１ビットであり、隣接していればフラグ＝１、隣接していなければフラグ＝０である。４Ｈラインメモリ及びクロックディレー回路の各素子からは、フラグが１あるいは０が出力される。したがって、各素子からのフラグの値により、補正対象画素Ｇ２３に対し、どのような欠陥パターンであるかを検出できる。例えば、第２ラインの第１の遅延素子の出力はＧ１２に対応し、このフラグの値が１で他が０であれば図２６（ｂ）の欠陥パターンであることがわかる。また、第４ラインの第３遅延素子の出力はＧ３４に対応し、このフラグの値が１で他が０であれば図２６（ｉ）の欠陥パターンであることがわかる。演算パターンセレクタ部７６ｂ３は、Ｇ１２、Ｇ１４、Ｇ３２、Ｇ３４に対応するフラグの値が１であるか０であるかを判定することで、図２６（ａ）〜（ｐ）のいずれであるかを識別し、その欠陥パターンに対応した演算値を選択する。具体的には、隣接欠陥パターン検出部７６ｂ２は、Ｇ１２、Ｇ１４、Ｇ３２、Ｇ３４に対応するフラグの値を４ビットで出力し、
隣接欠陥パターン値＝Ｇ１２＋Ｇ１４×２＋Ｇ３２×４＋Ｇ３４×８
として出力する。隣接欠陥パターン値は０〜１５のいずれかの値であり、これらの値はそれぞれ図２６（ａ）〜（ｐ）に対応する。図２６（ａ）は隣接パターン値＝０であり、図２６（ｐ）は隣接パターン値＝１５である。

図２８は、ＲＢ用ポイント欠陥補正部７６ｃの構成を示す。ＲＢ用ポイント欠陥補正部７６ｃは、演算部７６ｃ１と、隣接欠陥パターン検出部７６ｃ２と、演算パターンセレクタ部７６ｃ３を有する。演算部７６ｃ１は、２５画素分のデータから１６通りの演算を実行し、その演算値を演算パターンセレクタ部７６ｃ３に供給する。１６通りの演算は、補正対象の画素Ｒ２２（補正対象がＲ画素の場合）に対して点欠陥が存在する相対的位置に応じて定まる演算である。隣接欠陥パターン検出部７６ｃ２は、この相対的位置、すなわち欠陥パターンを検出してその結果を演算パターンセレクタ部７６ｃ３に供給する。演算パターンセレクタ部７６ｃ３は、検出された欠陥パターンに応じて１６通りの演算からいずれかの演算値を選択して出力する。

図２９は、演算部７６ｃ１で演算される１６通りの演算を欠陥パターンと対応付けて示す。図２９（ａ）は補正対象の画素Ｒ２２に対して点キズが存在しない場合の演算であり、
Ｒ２２＝（Ｒ０２＋Ｒ４２＋Ｒ２０＋Ｒ２４）／４
である。図２９（ｂ）はＲ２２に対して隣接上に点キズが存在する場合であり、
Ｒ２２＝（２×Ｒ４２＋Ｒ２０＋Ｒ２４）／４
である。図中斜線はキズが生じていることを示す。図２９（ｃ）はＲ２２に対して隣接下に点キズが存在する場合であり、
Ｒ２２＝（２×Ｒ０２＋Ｒ２０＋Ｒ２４）／４
である。図２９（ｄ）はＲ２２に対して隣接上と隣接下に点キズが存在する場合であり、
Ｒ２２＝（２×Ｒ２０＋２×Ｒ２４）／４
である。図２９（ｅ）はＲ２２に対して隣接左に点キズが存在する場合であり、
Ｒ２２＝（２×Ｒ２４＋Ｒ０２＋Ｒ４２）／４
である。図２９（ｆ）はＲ２２に対して隣接左と隣接上に点キズが存在する場合であり、
Ｒ２２＝（２×Ｒ４２＋２×Ｒ２４）／４
である。図２９（ｇ）はＲ２２に対して隣接左と隣接下に点キズが存在する場合であり、
Ｒ２２＝（２×Ｒ０２＋２×Ｒ２４）／４
である。図２９（ｈ）はＲ２２に対して隣接上、隣接左及び隣接下に点キズが存在する場合であり、
Ｒ２２＝（４×Ｒ２４）／４
である。図２９（ｉ）はＲ２２に対して隣接右の点キズが存在する場合であり、
Ｒ２２＝（２×Ｒ２０＋Ｒ０２＋Ｒ４２）／４
である。図２９（ｊ）はＲ２２に対して隣接上と隣接右に点キズが存在する場合であり、
Ｒ２２＝（２×Ｒ４２＋２×Ｒ２０）／４
である。図２９（ｋ）はＲ２２に対して隣接右と隣接下に点キズが存在する場合であり、
Ｒ２２＝（２×Ｒ０２＋２×Ｒ２０）／４
である。図２９（ｌ）はＲ２２に対して隣接上、隣接右及び隣接下に点キズが存在する場合であり、
Ｒ２２＝（４×Ｒ２０）／４
である。図２９（ｍ）はＲ２２に対して隣接右と隣接左に点キズが存在する場合であり、
Ｒ２２＝（２×Ｒ４２＋２×Ｒ２０）／４
である。図２９（ｎ）はＲ２２に対して隣接左、隣接上及び隣接右に点キズが存在する場合であり、
Ｒ２２＝（４×Ｒ４２）／４
である。図２９（ｏ）はＲ２２に対して隣接左、隣接下及び隣接右に点キズが存在する場合であり、
Ｒ２２＝（４×Ｒ０２）／４
である。図２９（ｐ）はＲ２２に対して隣接左、隣接下、隣接右、隣接上の全てに点キズが存在する場合であり、
Ｒ２２＝Ｒ２２
である。これは、周囲画素から補間できずそのまま出力することを意味する（補正しない場合と結果として同一）。

図３０は、図２８における隣接欠陥パターン検出部７６ｃ２の構成を示す。４Ｈラインメモリ及びクロックディレー回路から構成される。隣接欠陥パターン検出部７６ｃ２には、補正対象画素Ｒ２２に対し、点キズの画素が隣接しているか否かを示す隣接フラグが欠陥デコード回路７８から供給される。隣接フラグは１ビットであり、隣接していればフラグ＝１、隣接していなければフラグ＝０である。４Ｈラインメモリ及びクロックディレー回路の各素子からは、フラグが１あるいは０が出力される。したがって、各素子からのフラグの値により、補正対象画素Ｒ２２に対し、どのような欠陥パターンであるかを検出できる。例えば、第１ラインの第２の遅延素子の出力はＲ０２に対応し、このフラグの値が１で他が０であれば図２９（ｂ）の欠陥パターンであることがわかる。また、第３ラインの第４遅延素子の出力はＲ２４に対応し、このフラグの値が１で他が０であれば図２９（ｉ）の欠陥パターンであることがわかる。演算パターンセレクタ部７６ｃ３は、Ｒ０２、Ｒ２０、Ｒ２４、Ｒ４２に対応するフラグの値が１であるか０であるかを判定することで、図２９（ａ）〜（ｐ）のいずれであるかを識別し、その欠陥パターンに対応した演算値を選択する。具体的には、隣接欠陥パターン検出部７６ｃ２は、Ｒ０２、Ｒ２４、Ｒ４２に対応するフラグの値を４ビットで出力し、
隣接欠陥パターン値＝Ｒ０２＋Ｒ４２×２＋Ｒ２０×４＋Ｒ２４×８
として出力する。隣接欠陥パターン値は０〜１５のいずれかの値であり、これらの値はそれぞれ図２９（ａ）〜（ｐ）に対応する。図２９（ａ）は隣接パターン値＝０であり、図２９（ｐ）は隣接パターン値＝１５である。

図３１は、図２４におけるＧ用縦線キズ補正部７６ｆの構成を示す。Ｇ用縦線キズ補正部７６ｆは、補間パターン部７６ｆ１と、演算部７６ｆ４と、縦線キズ検出パターン部７６ｆ２と、演算パターンセレクタ部７６ｆ３と、隣接欠陥パターン検出部７６ｆ５を有する。補間パターン部７６ｆ１及び縦線キズ検出パターン部７６ｆ２は、図７に示す補間パターン部７６ｆ１及び縦線キズ検出パターン部７６ｆ２と同一機能を有する。演算部７６ｆ４は、１６通りの補間演算を行い、その結果を演算パターンセレクタ部７６ｆ３に供給する。隣接欠陥パターン部７６ｆ５は、隣接欠陥のパターン、すなわち点キズが縦キズに隣接して存在する場合のパターンを検出して演算パターンセレクタ７６ｆ３に供給する。演算パターンセレクタ部７６ｆ３は、図７に示すセレクタ部７６ｆ３と同様に補間パターン部７６ｆ１及び縦線キズ検出パターン部７６ｆ２に基づいて補正するか、あるいは演算部７６ｆ４と隣接欠陥パターン検出部７６ｆ５に基づいて補正するかを決定して出力する。演算パターンセレクタ部７６ｆ３は、フレーム毎に両者を切り替えてもよく、同一フレームであっても補正すべき画素のフレーム内に応じて切り替えてもよい。点キズと縦キズとが隣接する場合にのみ演算部７６ｆ４と隣接欠陥パターン検出部７６ｆ５に基づいて補正してもよい。すなわち、点キズと縦キズが隣接して存在しない場合には第１実施形態のように縦キズを補正し、点キズと縦キズが隣接して存在する場合に下記のように特定のパターンを用いて補正してもよい。以下、演算部７６ｆ４と隣接欠陥パターン検出部７６ｆ５に基づいて補正する場合について説明する。

図３２は、演算部７６ｆ４で演算される１６通りの演算を隣接欠陥パターンと対応付けて示す。図３２（ａ）は補正対象の画素Ｇ２３に対して縦キズのみが存在し、隣接する点キズが存在しない場合の演算であり、
Ｇ２３＝（Ｇ１２＋Ｇ１４＋Ｇ３２＋Ｇ３４）／４
である。図３２（ｂ）はＧ２３に対して縦キズの隣接左上Ｇ１２に点キズが存在する場合であり、
Ｇ２３＝（２×Ｇ１４＋Ｇ３２＋Ｇ３４）／４
である。図３２（ｃ）はＧ２３に対して縦キズの隣接右上Ｇ１４に点キズが存在する場合であり、
Ｇ２３＝（２×Ｇ１２＋Ｇ３２＋Ｇ３４）／４
である。図３２（ｄ）はＧ２３に対して縦キズの隣接左上Ｇ１２と隣接右上Ｇ１４に点キズが存在する場合であり、
Ｇ２３＝（２×Ｇ３２＋２×Ｇ３４）／４
である。図３２（ｅ）はＧ２３に対して縦キズの隣接左下Ｇ３２に点キズが存在する場合であり、
Ｇ２３＝（２×Ｇ３４＋Ｇ１２＋Ｇ１４）／４
である。図３２（ｆ）はＧ２３に対して縦キズの隣接左上Ｇ１２と隣接左下Ｇ３２に点キズが存在する場合であり、
Ｇ２３＝（２×Ｇ１４＋２×Ｇ３４）／４
である。図３２（ｇ）はＧ２３に対して縦キズの隣接右上Ｇ１４と隣接左下Ｇ３２に点キズが存在する場合であり、
Ｇ２３＝（２×Ｇ１２＋２×Ｇ３４）／４
である。図３２（ｈ）はＧ２３に対して縦キズの隣接右上Ｇ１４、隣接左上Ｇ１２及び隣接左下Ｇ３２に点キズが存在する場合であり、
Ｇ２３＝（４×Ｇ３４）／４
である。図３２（ｉ）はＧ２３に対して縦キズの隣接右下Ｇ３４に点キズが存在する場合であり、
Ｇ２３＝（２×Ｇ３２＋Ｇ１２＋Ｇ１４）／４
である。図３２（ｊ）はＧ２３に対して縦キズの隣接左上Ｇ１２と隣接右下Ｇ３４に点キズが存在する場合であり、
Ｇ２３＝（２×Ｇ１４＋２×Ｇ３２）／４
である。図３２（ｋ）はＧ２３に対して縦キズの隣接右上Ｇ１４と隣接右下Ｇ３４に点キズが存在する場合であり、
Ｇ２３＝（２×Ｇ１２＋２×Ｇ３２）／４
である。図３２（ｌ）はＧ２３に対して縦キズの隣接左上Ｇ１２、隣接右上Ｇ１４及び隣接右下Ｇ３４に点キズが存在する場合であり、
Ｇ２３＝（４×Ｇ３２）／４
である。図３２（ｍ）はＧ２３に対して縦キズの隣接右下Ｇ３２と隣接左下Ｇ３４に点キズが存在する場合であり、
Ｇ２３＝（２×Ｇ１４＋２×Ｇ３２）／４
である。図３２（ｎ）はＧ２３に対して縦キズの隣接左上Ｇ１２、隣接左下Ｇ３２及び隣接右下Ｇ３４に点キズが存在する場合であり、
Ｇ２３＝（４×Ｇ１４）／４
である。図３２（ｏ）はＧ２３に対して縦キズの隣接右上Ｇ１４、隣接右下Ｇ３４及び隣接左下Ｇ３２に点キズが存在する場合であり、
Ｇ２３＝（４×Ｇ１２）／４
である。図３２（ｐ）はＧ２３に対して縦キズの隣接左上Ｇ１２、隣接左下Ｇ３２、隣接右上Ｇ１４、隣接右下Ｇ３４の全てに点キズが存在する場合であり、
Ｇ２３＝（２×Ｇ２１＋２×Ｇ２５）／４
である。

図３３は、図３１における隣接欠陥パターン検出部７６ｆ５の構成を示す。４Ｈラインメモリ及びクロックディレー回路から構成される。隣接欠陥パターン検出部７６ｆ５には、補正対象画素Ｇ２３に対し、点キズの画素が縦キズに隣接しているか否かを示す隣接フラグが欠陥デコード回路７８から供給される。隣接フラグは１ビットであり、隣接していればフラグ＝１、隣接していなければフラグ＝０である。４Ｈラインメモリ及びクロックディレー回路の各素子からは、フラグが１あるいは０が出力される。したがって、各素子からのフラグの値により、補正対象画素Ｇ２３に対し、どのような欠陥パターンであるかを検出できる。例えば、第２ラインの第１の遅延素子の出力はＧ１２に対応し、このフラグの値が１で他が０であれば図３２（ｂ）の欠陥パターンであることがわかる。また、第４ラインの第３遅延素子の出力はＧ３４に対応し、このフラグの値が１で他が０であれば図３２（ｉ）の欠陥パターンであることがわかる。演算パターンセレクタ部７６ｆ３は、Ｇ１２、Ｇ１４、Ｇ３２、Ｇ３４に対応するフラグの値が１であるか０であるかを判定することで、図３２（ａ）〜（ｐ）のいずれであるかを識別し、その欠陥パターンに対応した演算値を選択する。具体的には、隣接欠陥パターン検出部７６ｆ５は、Ｇ１２、Ｇ１４、Ｇ３２、Ｇ３４に対応するフラグの値を４ビットで出力し、
隣接欠陥パターン値＝Ｇ１２＋Ｇ１４×２＋Ｇ３２×４＋Ｇ３４×８
として出力する。隣接欠陥パターン値は０〜１５のいずれかの値であり、これらの値はそれぞれ図３２（ａ）〜（ｐ）に対応する。図３２（ａ）は隣接パターン値＝０であり、図３２（ｐ）は隣接パターン値＝１５である。

図３４は、図２４におけるＲＢ用縦線キズ補正部７６ｇの構成を示す。ＲＢ用縦線キズ補正部７６ｇは、補間パターン部７６ｇ１と、演算部７６ｇ４と、縦線キズ検出パターン部７６ｇ２と、演算パターンセレクタ部７６ｇ３と、隣接欠陥パターン検出部７６ｇ５を有する。補間パターン部７６ｇ１及び縦線キズ検出パターン部７６ｇ２は、図１０に示す補間パターン部７６ｇ１及び縦線キズ検出パターン部７６ｇ２と同一機能を有する。演算部７６ｇ４は、１６通りの補間演算を行い、その結果を演算パターンセレクタ部７６ｇ３に供給する。隣接欠陥パターン部７６ｇ５は、隣接欠陥のパターン、すなわち点キズが縦キズに隣接して存在する場合のパターンを検出して演算パターンセレクタ７６ｇ３に供給する。演算パターンセレクタ部７６ｇ３は、図１０に示すセレクタ部７６ｇ３と同様に補間パターン部７６ｇ１及び縦線キズ検出パターン部７６ｇ２に基づいて補正するか、あるいは演算部７６ｇ４と隣接欠陥パターン検出部７６ｇ５に基づいて補正するかを決定して出力する。演算パターンセレクタ部７６ｇ３は、フレーム毎に両者を切り替えてもよく、同一フレームであっても補正すべき画素のフレーム内に応じて切り替えてもよい。点キズと縦キズとが隣接する場合にのみ演算部７６ｇ４と隣接欠陥パターン検出部７６ｇ５に基づいて補正してもよい。すなわち、点キズと縦キズが隣接して存在しない場合には第１実施形態のように縦キズを補正し、点キズと縦キズが隣接して存在する場合に下記のように特定のパターンを用いて補正してもよい。以下、演算部７６ｇ４と隣接欠陥パターン検出部７６ｇ５に基づいて補正する場合について説明する。

図３５は、演算部７６ｇ４で演算される１６通りの演算を欠陥パターンと対応付けて示す。図３５（ａ）は補正対象の画素Ｒ２２に対してＲ２０とＲ２４に点キズが存在する場合の演算であり、
Ｒ２２＝（Ｒ００＋Ｒ０４＋Ｒ４０＋Ｒ４４）／４
である。図３５（ｂ）はＲ２２に対してＲ２０、Ｒ２４及びＲ００に点キズが存在する場合であり、
Ｒ２２＝（２×Ｒ０４＋Ｒ４０＋Ｒ４４）／４
である。図３５（ｃ）はＲ２２に対してＲ２０、Ｒ２４及びＲ０４に点キズが存在する場合であり、
Ｒ２２＝（２×Ｒ００＋Ｒ４０＋Ｒ４４）／４
である。図３５（ｄ）はＲ２２に対してＲ２０、Ｒ２４、Ｒ００及びＲ０４に点キズが存在する場合であり、
Ｒ２２＝（２×Ｒ４０＋２×Ｒ４４）／４
である。図３５（ｅ）はＲ２２に対してＲ２０、Ｒ２４及びＲ４０に点キズが存在する場合であり、
Ｒ２２＝（２×Ｒ４４＋Ｒ００＋Ｒ０４）／４
である。図３５（ｆ）はＲ２２に対してＲ２０、Ｒ２４、Ｒ００及びＲ４０に点キズが存在する場合であり、
Ｒ２２＝（２×Ｒ０４＋２×Ｒ４４）／４
である。図３５（ｇ）はＲ２２に対してＲ２０、Ｒ２４、Ｒ０４及びＲ４０に点キズが存在する場合であり、
Ｒ２２＝（２×Ｒ００＋２×Ｒ４４）／４
である。図３５（ｈ）はＲ２２に対してＲ２０、Ｒ２４、Ｒ００、Ｒ０４及びＲ４０に点キズが存在する場合であり、
Ｒ２２＝（４×Ｒ４４）／４
である。図３５（ｉ）はＲ２２に対してＲ２０、Ｒ２４及びＲ４４に点キズが存在する場合であり、
Ｒ２２＝（２×Ｒ４０＋Ｒ００＋Ｒ０４）／４
である。図３５（ｊ）はＲ２２に対してＲ２０、Ｒ２４、Ｒ００及びＲ４４に点キズが存在する場合であり、
Ｒ２２＝（２×Ｒ０４＋２×Ｒ４０）／４
である。図３５（ｋ）はＲ２２に対してＲ２０、Ｒ２４、Ｒ０４及びＲ４４に点キズが存在する場合であり、
Ｒ２２＝（２×Ｒ００＋２×Ｒ４０）／４
である。図３５（ｌ）はＲ２２に対してＲ２０、Ｒ２４、Ｒ００、Ｒ０４及びＲ４４に点キズが存在する場合であり、
Ｒ２２＝（４×Ｒ４０）／４
である。図３５（ｍ）はＲ２２に対してＲ２０、Ｒ２４、Ｒ４０、及びＲ４４に点キズが存在する場合であり、
Ｒ２２＝（２×Ｒ０４＋２×Ｒ４０）／４
である。図３５（ｎ）はＲ２２に対してＲ２０、Ｒ２４、Ｒ００、Ｒ４０及びＲ４４に点キズが存在する場合であり、
Ｒ２２＝（４×Ｒ０４）／４
である。図３５（ｏ）はＲ２２に対してＲ２０、Ｒ２４、Ｒ０４、Ｒ４０及びＲ４４に点キズが存在する場合であり、
Ｒ２２＝（４×Ｒ００）／４
である。図３５（ｐ）はＲ２２に対してＲ２０、Ｒ２４、Ｒ００、Ｒ０４、Ｒ４０及びＲ４４に点キズが存在する場合であり、
Ｒ２２＝Ｒ２２（補正しない）
である。

なお、図３５はＲ２０とＲ２４に共に点キズが存在する場合であるが、Ｒ２０とＲ２４に共に点キズが存在しない場合には、図３５（ｑ）のように
Ｒ２２＝（２×Ｒ２０＋２×Ｒ２４）／４
を演算し、Ｒ２４に点キズが存在しＲ２０に点キズが存在しない場合には、図３５（ｒ）のように
Ｒ２２＝（４×Ｒ２０）／４
を演算し、Ｒ２０に点キズが存在しＲ２４に点キズが存在しない場合には、図３５（ｓ）のように
Ｒ２２＝（４×Ｒ２４）／４
を演算する。演算部７６ｇ４は、これら１６通り＋３通りの演算を実行する。

図３６は、図３４における隣接欠陥パターン検出部７６ｇ５の構成を示す。４Ｈラインメモリ及びクロックディレー回路から構成される。隣接欠陥パターン検出部７６ｇ５には、補正対象画素Ｒ２２に対し、点キズの画素が縦キズに隣接しているか否かを示す隣接フラグが欠陥デコード回路７８から供給される。隣接フラグは１ビットであり、隣接していればフラグ＝１、隣接していなければフラグ＝０である。４Ｈラインメモリ及びクロックディレー回路の各素子からは、フラグが１あるいは０が出力される。したがって、各素子からのフラグの値により、補正対象画素Ｒ２２に対し、どのような欠陥パターンであるかを検出できる。隣接パターン検出部７６ｇ５は、Ｒ００、Ｒ０４、Ｒ４０、Ｒ４４、Ｒ２０、Ｒ２４に対応するフラグ値を６ビットで出力し、Ｒ２０＆Ｒ２４＝０ならば図３５（ｑ）、（Ｒ２４＝１）＆（Ｒ２０＝０）ならば図３５（ｒ）、（Ｒ２０＝１）＆（Ｒ２４＝０）ならば図３５（ｓ）、Ｒ２０＆Ｒ２４＝１ならば隣接欠陥パターン値＝Ｒ０２＋Ｒ４２×２＋Ｒ２０×４＋Ｒ２４×８として出力する。隣接欠陥パターン値は０〜１５のいずれかの値であり、これらの値はそれぞれ図３５（ａ）〜（ｐ）に対応する。

＜第４実施形態＞
上記の第３実施形態では、点キズと縦キズを同時に並行して処理する場合について説明した。本実施形態では、点キズ、縦キズ、横キズ及び交差キズを同時に並行して処理する場合について説明する。

図３７は、本実施形態の全体処理フローチャートを示す。まず、Ｇポイントキズの補正（Ｓ５０１−１）、ＲＢポイントキズの補正（Ｓ５０１−２）、Ｇ縦線キズの補正（Ｓ５０１−３）、ＲＢ縦線キズの補正（Ｓ５０１−４）、Ｇ横線キズの補正（Ｓ５０１−５）、ＲＢ横線キズの補正（Ｓ５０１−６）、ＲＢ交差キズの補正（Ｓ５０１−７）を同時に実行する。各キズを補正した後、セレクタでこれらを切替出力し（Ｓ５０２）、ガンマ補正等の信号処理を実行して記憶媒体９０に記憶する（Ｓ５０３）。

図３８は、本実施形態における欠陥補正回路７６の構成を示す。Ｇ用ポイント欠陥補正部７６ｂ、ＲＢ用ポイント欠陥補正部７６ｃ、Ｇ用縦線キズ補正部７６ｆ、ＲＢ用縦線キズ補正部７６ｇ、Ｇ用横線キズ補正部７６ｉ、ＲＢ用横線キズ補正部７６ｊ、ＲＢ用交差キズ補正部７６ｋが並列に設けられる。欠陥パターンセレクタ７６ｎは、各補正部からの補正済みの画素信号を選択して出力する。

図３９は、図３８におけるＧ用横線キズ補正部７６ｉの構成を示す。Ｇ用横線キズ補正部７６ｉは、補間パターン部７６ｉ１、横線キズ検出パターン部７６ｉ２、演算パターンセレクタ部７６ｉ３、演算部７６ｉ４及び隣接欠陥パターン検出部７６ｉ５を有する。

図４０は、演算部７６ｉ４での演算の様子を示す。図中斜線は、横キズが生じていることを示す。演算部７６ｉ４は、隣接画素の欠陥パターンに応じて１６通りの演算を実行する。図４０（ａ）は、隣接画素に点キズがない場合であり、
Ｇ２３＝（Ｇ１２＋Ｇ１４＋Ｇ３２＋Ｇ３４）／４
である。図４０（ｂ）は隣接左上Ｇ１２に点キズが存在する場合であり、
Ｇ２３＝（２×Ｇ１４＋Ｇ３２＋Ｇ３４）／４
である。図４０（ｃ）は隣接右上Ｇ１４に点キズが存在する場合であり、
Ｇ２３＝（２×Ｇ１２＋Ｇ３２＋Ｇ３４）／４
である。図４０（ｄ）は隣接左上Ｇ１２、隣接右上Ｇ１４に点キズが存在する場合であり、
Ｇ２３＝（２×Ｇ３２＋２×Ｇ３４）／４
である。図４０（ｅ）は隣接左下Ｇ３２に点キズが存在する場合であり、
Ｇ２３＝（２×Ｇ３４＋Ｇ１２＋Ｇ１４）／４
である。図４０（ｆ）は隣接左上Ｇ１４、隣接左下Ｇ３２に点キズが存在する場合であり、
Ｇ２３＝（２×Ｇ１４＋２×Ｇ３４）／４
である。図４０（ｇ）は隣接右上Ｇ１４、隣接左下Ｇ３２に点キズが存在する場合であり、
Ｇ２３＝（２×Ｇ１２＋２×Ｇ３４）／４
である。図４０（ｈ）は隣接左上Ｇ１２、隣接左下Ｇ３２、隣接右上Ｇ１４に点キズが存在する場合であり、
Ｇ２３＝（４×Ｇ３４）／４
である。図４０（ｉ）は隣接右下Ｇ３４に点キズが存在する場合であり、
Ｇ２３＝（２×Ｇ３２＋Ｇ１２＋Ｇ１４）／４
である。図４０（ｊ）は隣接左上Ｇ１２、隣接右下Ｇ３４に点キズが存在する場合であり、
Ｇ２３＝（２×Ｇ１４＋２×Ｇ３２）／４
である。図４０（ｋ）は隣接右上Ｇ１４、隣接右下Ｇ３４に点キズが存在する場合であり、
Ｇ２３＝（２×Ｇ１２＋２×Ｇ３２）／４
である。図４０（ｌ）は隣接左上Ｇ１２、隣接右上Ｇ１４、隣接右下Ｇ３４に点キズが存在する場合であり、
Ｇ２３＝（４×Ｇ３２）／４
である。図４０（ｍ）は隣接左下Ｇ３２、隣接右下Ｇ３４に点キズが存在する場合であり、
Ｇ２３＝（２×Ｇ１４＋２×Ｇ３２）／４
である。図４０（ｎ）は隣接左上Ｇ１２、隣接左下Ｇ３２、隣接右下Ｇ３４に点キズが存在する場合であり、
Ｇ２３＝（４×Ｇ１４）／４
である。図４０（ｏ）は隣接右上Ｇ１４、隣接右下Ｇ３４、隣接左下Ｇ３２に点キズが存在する場合であり、
Ｇ２３＝（４×Ｇ１２）／４
である。図４０（ｐ）は隣接左上Ｇ１２、隣接左下Ｇ３２、隣接右上Ｇ１４、隣接右下Ｇ３４に点キズが存在する場合であり、
Ｇ２３＝（２×Ｇ０３＋２×Ｇ４３）／４
である。

図４１は、隣接欠陥パターン検出部７６ｉ５の構成を示す。４Ｈラインメモリ及びクロックディレー回路から構成される。隣接欠陥パターン検出部７６ｉ５には、補正対象画素Ｇ２３に対し、点キズの画素が横キズに隣接しているか否かを示す隣接フラグが欠陥デコード回路７８から供給される。隣接フラグは１ビットであり、隣接していればフラグ＝１、隣接していなければフラグ＝０である。４Ｈラインメモリ及びクロックディレー回路の各素子からは、フラグが１あるいは０が出力される。したがって、各素子からのフラグの値により、補正対象画素Ｇ２３に対し、どのような欠陥パターンであるかを検出できる。隣接欠陥パターン検出部７６ｉ５は、Ｇ１２、Ｇ１４、Ｇ３２、Ｇ３４に対応するフラグの値を４ビットで出力し、
隣接欠陥パターン値＝Ｇ１２＋Ｇ１４×２＋Ｇ３２×４＋Ｇ３４×８
として出力する。隣接欠陥パターン値は０〜１５のいずれかの値であり、これらの値はそれぞれ図４０（ａ）〜（ｐ）に対応する。なお、隣接画素に点キズが存在しない場合には、補間パターン部７６ｉ１、横線キズ検出パターン部７６ｉ２及び演算パターンセレクタ部７６ｉ３により上記の実施形態と同様に補正すればよい。

図４２は、図３８におけるＲＢ用横線キズ補正部７６ｊの構成を示す。ＲＢ用横線キズ補正部７６ｊは、補間パターン部７６ｊ１、横線キズ検出パターン部７６ｊ２、演算パターンセレクタ部７６ｊ３、演算部７６ｊ４及び隣接欠陥パターン検出部７６ｊ５を有する。演算部７６ｊ４は、横キズに対する点キズの存在部位に応じて１６通り＋３通りの演算を実行する。

図４３は、演算部７６ｊ４の演算を示す。図４３（ａ）〜（ｐ）は、補正対象画素のＲ２２に対し隣接するＲ０２及びＲ４２に点キズが存在する場合である。図４３（ａ）はＲ０２、Ｒ４２に点キズが存在する場合であり、
Ｒ２２＝（Ｒ００＋Ｒ０４＋Ｒ４０＋Ｒ４４）／４
である。図４３（ｂ）はＲ００、Ｒ０２、Ｒ４２に点キズが存在する場合であり、
Ｒ２２＝（２×Ｒ０４＋Ｒ４０＋Ｒ４４）／４
である。図４３（ｃ）はＲ０２、Ｒ０４、Ｒ４２に点キズが存在する場合であり、
Ｒ２２＝（２×Ｒ００＋Ｒ４０＋Ｒ４４）／４
である。図４３（ｄ）はＲ００、Ｒ０２、Ｒ０４、Ｒ４２に点キズが存在する場合であり、 Ｒ２２＝（２×Ｒ４０＋２×Ｒ４４）／４
である。図４３（ｅ）はＲ０２、Ｒ４０、Ｒ４２に点キズが存在する場合であり、
Ｒ２２＝（２×Ｒ４４＋Ｒ００＋Ｒ０４）／４
である。図４３（ｆ）はＲ００、Ｒ０２、Ｒ４０、Ｒ４２に点キズが存在する場合であり、 Ｒ２２＝（２×Ｒ０４＋２×Ｒ４４）／４
である。図４３（ｇ）はＲ０２、Ｒ０４、Ｒ４０、Ｒ４２に点キズが存在する場合であり、 Ｒ２２＝（２×Ｒ００＋２×Ｒ４４）／４
である。図４３（ｈ）はＲ００、Ｒ０２、Ｒ０４、Ｒ４０、Ｒ４２に点キズが存在する場合であり、
Ｒ２２＝（４×Ｒ４４）／４
である。図４３（ｉ）はＲ０２、Ｒ４２、Ｒ４４に点キズが存在する場合であり、
Ｒ２２＝（２×Ｒ４０＋Ｒ００＋Ｒ０４）／４
である。図４３（ｊ）はＲ００、Ｒ０２、Ｒ４２、Ｒ４４に点キズが存在する場合であり、 Ｒ２２＝（２×Ｒ０４＋２×Ｒ４０）／４
である。図４３（ｋ）はＲ０２、Ｒ０４、Ｒ４２、Ｒ４４に点キズが存在する場合であり、 Ｒ２２＝（２×Ｒ００＋２×Ｒ４０）／４
である。図４３（ｌ）はＲ００、Ｒ０２、Ｒ０４、Ｒ４２、Ｒ４４に点キズが存在する場合であり、
Ｒ２２＝（４×Ｒ４０）／４
である。図４３（ｍ）はＲ０２、Ｒ４０、Ｒ４２、Ｒ４４に点キズが存在する場合であり、 Ｒ２２＝（２×Ｒ０４＋２×Ｒ４０）／４
である。図４３（ｎ）はＲ００、Ｒ０２、Ｒ４０、Ｒ４２、Ｒ４４に点キズが存在する場合であり、
Ｒ２２＝（４×Ｒ０４）／４
である。図４３（ｏ）はＲ０２、Ｒ０４、Ｒ４０、Ｒ４２、Ｒ４４に点キズが存在する場合であり、
Ｒ２２＝（４×Ｒ００）／４
である。図４３（ｐ）はＲ００、Ｒ０２、Ｒ０４、Ｒ４０、Ｒ４２、Ｒ４４に点キズが存在する場合であり、
Ｒ２２＝Ｒ２２
である。一方、図４３（ｑ）はＲ０２とＲ４２に点キズが存在しない場合であり、
Ｒ２２＝（２×Ｒ０２＋２×Ｒ４２）／４
である。図４３（ｒ）はＲ０２に点キズがなく、Ｒ４２のみに点キズが存在する場合であり、
Ｒ２２＝（４×Ｒ０２）／４
である。図４３（ｓ）はＲ０２に点キズが存在し、Ｒ４２に点キズが存在しない場合であり、
Ｒ２２＝（４×Ｒ４２）／４
である。

図４４は、図４２における隣接欠陥パターン検出部７６ｊ５の構成を示す。４Ｈラインメモリ及びクロックディレー回路から構成される。隣接欠陥パターン検出部７６ｊ５には、補正対象画素Ｒ２２に対し、点キズの画素が横キズに隣接しているか否かを示す隣接フラグが欠陥デコード回路７８から供給される。隣接フラグは１ビットであり、隣接していればフラグ＝１、隣接していなければフラグ＝０である。４Ｈラインメモリ及びクロックディレー回路の各素子からは、フラグが１あるいは０が出力される。したがって、各素子からのフラグの値により、補正対象画素Ｒ２２に対し、どのような欠陥パターンであるかを検出できる。隣接パターン検出部７６ｊ５は、Ｒ００、Ｒ０４、Ｒ４０、Ｒ４４、Ｒ０２、Ｒ４２に対応するフラグ値を６ビットで出力し、Ｒ０２＆Ｒ４２＝０ならば図４３（ｑ）、（Ｒ４２＝１）＆（Ｒ０２＝０）ならばず４３（ｒ）、（Ｒ０２＝１）＆（Ｒ４２＝０）ならば図４３（ｓ）、Ｒ０２＆Ｒ４２＝１ならば隣接欠陥パターン＝Ｒ００＋Ｒ０４×２＋Ｒ４０×４＋Ｒ４４×８として出力する。隣接欠陥パターン値は０〜１５のいずれかの値であり、これらの値はそれぞれ図４３（ａ）〜（ｐ）に対応する。

図４５は、図３８におけるＲＢ用交差キズ補正部７６ｋの構成を示す。ＲＢ用交差キズ補正部７６ｋは、演算部７６ｋ２、隣接欠陥パターン検出部７６ｋ３及び演算パターンセレクタ部７６ｋ４を有する。

図４６は、演算部７６ｋ２における演算を示す。図４６（ａ）は交差キズの画素Ｒ２２に隣接して点キズが存在しない場合であり、
Ｒ２２＝（Ｒ００＋Ｒ０４＋Ｒ４０＋Ｒ４４）／４
である。図４６（ｂ）はＲ００に点キズが存在する場合であり、
Ｒ２２＝（２×Ｒ０４＋Ｒ４０＋Ｒ４４）／４
である。図４６（ｃ）はＲ０４に点キズが存在する場合であり、
Ｒ２２＝（２×Ｒ００＋Ｒ４０＋Ｒ４４）／４
である。図４６（ｄ）はＲ００、Ｒ０４に点キズが存在する場合であり、
Ｒ２２＝（２×Ｒ４０＋２×Ｒ４４）／４
である。図４６（ｅ）はＲ４０に点キズが存在する場合であり、
Ｒ２２＝（２×Ｒ４４＋Ｒ００＋Ｒ０４）／４
である。図４６（ｆ）はＲ００、Ｒ４０に点キズが存在する場合であり、
Ｒ２２＝（２×Ｒ０４＋２×Ｒ４４）／４
である。図４６（ｇ）はＲ０４、Ｒ４０に点キズが存在する場合であり、
Ｒ２２＝（２×Ｒ００＋２×Ｒ４４）／４
である。図４６（ｈ）はＲ００、Ｒ０４、Ｒ４０に点キズが存在する場合であり、
Ｒ２２＝（４×Ｒ４４）／４
である。図４６（ｉ）はＲ４４に点キズが存在する場合であり、
Ｒ２２＝（２×Ｒ４０＋Ｒ００＋Ｒ０４）／４
である。図４６（ｊ）はＲ００、Ｒ４４に点キズが存在する場合であり、
Ｒ２２＝（２×Ｒ０４＋２×Ｒ４０）／４
である。図４６（ｋ）はＲ０４、Ｒ４４に点キズが存在する場合であり、
Ｒ２２＝（２×Ｒ００＋２×Ｒ４０）／４
である。図４６（ｌ）はＲ００、Ｒ０４、Ｒ４４に点キズが存在する場合であり、
Ｒ２２＝（４×Ｒ４０）／４
である。図４６（ｍ）はＲ４０、Ｒ４４に点キズが存在する場合であり、
Ｒ２２＝（２×Ｒ０４＋２×Ｒ００）／４
である。図４６（ｎ）はＲ００、Ｒ４０、Ｒ４４に点キズが存在する場合であり、
Ｒ２２＝（４×Ｒ０４）／４
である。図４６（ｏ）はＲ０４、Ｒ４０、Ｒ４４に点キズが存在する場合であり、
Ｒ２２＝（４×Ｒ００）／４
である。図４６（ｐ）はＲ００、Ｒ０４、Ｒ４０、Ｒ４４に点キズが存在する場合であり、 Ｒ２２＝Ｒ２２
である。

図４７は、隣接欠陥パターン検出部７６ｋ３の構成を示す。隣接欠陥パターン検出部７６ｋ３は４Ｈラインメモリ及びクロックディレー回路から構成される。隣接欠陥パターン検出部７６ｋ３には、補正対象画素Ｒ２２に対し、交差キズに隣接して点キズが存在しているか否かを示す隣接フラグが欠陥デコード回路７８から供給される。隣接フラグは１ビットであり、隣接していればフラグ＝１、隣接していなければフラグ＝０である。４Ｈラインメモリ及びクロックディレー回路の各素子からは、フラグが１あるいは０が出力される。したがって、各素子からのフラグの値により、補正対象画素Ｒ２２に対し、どのような欠陥パターンであるかを検出できる。隣接欠陥パターン検出部７６ｇ５は、Ｒ００、Ｒ０４、Ｒ４０、Ｒ４４に対応するフラグの値を４ビットで出力し、
隣接欠陥パターン値＝Ｒ０２＋Ｒ４２×２＋Ｒ２０×４＋Ｒ２４×８
として出力する。隣接欠陥パターン値は０〜１５のいずれかの値であり、これらの値はそれぞれ図４６（ａ）〜（ｐ）に対応する。演算パターンセレクタ部７６ｋ４は、欠陥パターンに応じて１６通りの演算のいずれかを選択してその演算値、すなわち補正値を出力する。なお、Ｇ用交差キズはＧ用ポイント欠陥補正として補正すればよい。

このように、本実施形態では、点キズと縦キズと横キズを同時に並行して処理することができるので、ラインメモリとクロックディレー回路を重複して設ける必要がない。また、処理を高速で行うことができる。さらに、縦キズあるいは横キズに隣接して点キズが存在していても、これを確実に補正することができる。

以上、本発明の実施形態について、デジタルカメラの画像処理を例に説明したが、本発明はこれに限定されず種々の変更が可能である。

例えば、第１実施形態ではＧ縦キズとＲＢ縦キズを同時に補正し、第２実施形態ではＧ縦キズ、ＲＢ縦キズ、Ｇ横キズ、ＲＢ横キズを同時に補正し、第３実施形態ではＧ点キズ、ＲＢ点キズ、Ｇ縦キズ、ＲＢ縦キズを同時に補正し、第４実施形態ではＧ点キズ、ＲＢ点キズ、Ｇ縦キズ、ＲＢ縦キズ、Ｇ横キズ、ＲＢ横キズ、ＲＢ交差キズ（及びＧ交差キズ）を同時に補正しているが、Ｇ点キズ、ＲＢ点キズ、Ｇ横キズ、ＲＢ横キズを同時に補正することもできる。図４８は、この場合の処理フローチャートを示す。

実施形態の構成ブロック図である。 カラーフィルタのバイヤー配列を示す説明図である。 第１実施形態の処理フローチャートである。 第１実施形態の欠陥補正回路の構成ブロック図である。 第１実施形態の４Ｈラインメモリとクロックディレー回路の構成図である。 第１実施形態の４Ｈラインメモリとクロックディレー回路の構成図である。 第１実施形態のＧ用縦線キズ補正部の構成ブロック図である。 第１実施形態のＧ用縦線キズ検出パターン部での演算を示す説明図である。 第１実施形態のＧ用補間パターン部での補間パターンを示す説明図である。 第１実施形態のＲＢ用縦線キズ補正部の構成ブロック図である。 第１実施形態のＲＢ用縦線キズ検出パターン部での演算を示す説明図である。 第１実施形態のＲＢ用補間パターン部での補間パターンを示す説明図である。 第２実施形態の処理フローチャートである。 第２実施形態の欠陥補正回路の構成ブロック図である。 第２実施形態のＧ用横線キズ補正部の構成ブロック図である。 第２実施形態のＧ用横線キズ検出パターン部での演算を示す説明図である。 第２実施形態のＧ用補間パターン部での補間パターンを示す説明図である。 第２実施形態のＲＢ用横線キズ補正部の構成ブロック図である。 第２実施形態のＲＢ用横線キズ検出パターン部での演算を示す説明図である。 第２実施形態のＲＢ用補間パターン部での補間パターンを示す説明図である。 第２実施形態のＲＢ交差キズ補正部の構成ブロック図である。 交差キズの説明図である。 第３実施形態の処理フローチャートである。 第３実施形態の欠陥補正回路の構成ブロック図である。 第３実施形態のＧ用ポイント欠陥補正部の構成ブロック図である。 第３実施形態のＧ用演算部での演算を示す説明図である。 第３実施形態のＧ用隣接欠陥パターン検出部の構成図である。 第３実施形態のＲＢ用ポイント欠陥補正部の構成ブロック図である。 第３実施形態のＲＢ用演算部での演算を示す説明図である。 第３実施形態のＲＢ用隣接欠陥パターン検出部の構成図である。 第３実施形態のＧ用縦線キズ補正部の構成ブロック図である。 第３実施形態のＧ用演算部での演算を示す説明図である。 第３実施形態のＧ用隣接欠陥パターン検出部の構成図である。 第３実施形態のＲＢ用縦線キズ補正部の構成ブロック図である。 第３実施形態のＲＢ用演算部での演算を示す説明図である。 第３実施形態のＲＢ用隣接欠陥パターン検出部の構成図である。 第４実施形態の処理フローチャートである。 第４実施形態の欠陥補正回路の構成ブロック図である。 第４実施形態のＧ用横線キズ補正部の構成ブロック図である。 第４実施形態のＧ用演算部での演算を示す説明図である。 第４実施形態のＧ用隣接欠陥パターン検出部の構成図である。 第４実施形態のＲＢ用横線キズ補正部の構成ブロック図である。 第４実施形態のＲＢ用演算部での演算を示す説明図である。 第４実施形態のＲＢ用隣接欠陥パターン検出部の構成図である。 第４実施形態のＲＢ交差キズ補正部の構成ブロック図である。 第４実施形態のＲＢ用交差キズ演算部での演算を示す説明図である。 第４実施形態のＲＢ用交差キズ隣接欠陥パターン検出部の構成図である。 他の実施形態の処理フローチャートである。 従来装置の処理フローチャートである。 従来のＧ用点キズの補正説明図である。 従来のＲＢ用点キズの補正説明図である。 Ｇ画素縦キズの説明図である。 従来装置のＧ縦線キズ補正部の構成ブロック図である。 従来装置のＧ縦線キズ検出パターン部の演算を示す説明図である。 従来装置のＧ縦線キズ補間パターン部での補間パターンを示す説明図である。 従来装置のＲＢ縦線キズ補正部の構成ブロック図である。 従来装置のＲＢ用縦線キズ検出パターン部での演算を示す説明図である。 従来装置のＲＢ用縦線キズ補間パターン部での補間パターンを示す説明図である。 縦キズに隣接して点キズが存在する場合の説明図である。

符号の説明

５０ 絞り、５２ レンズ、５４ ＣＣＤ、５６ ＣＤＳ（相関２重サンプリング回路）、５８ アンプ、６０ Ａ／Ｄ、６２ 画像メモリ、６４ 温度センサ、６６ タイミングジェネレータ（ＴＧ）、６８ シグナルジェネレータ（ＳＧ）、７０ メモリコントローラ、７２ ＣＰＵ、７４ 欠陥検出回路、７６ 欠陥補正回路、７８ 欠陥デコード回路、８０ 欠陥メモリ、８２ 画像信号処理回路、８４ ＤＲＡＭ、８６ 圧縮伸長回路、８８ ＬＣＤ、９０ 記録媒体、９２ 操作部。

Claims (24)

1. 水平方向及び垂直方向に配列した画素の点欠陥及び線欠陥を補正する画素欠陥補正回路であって、
   点欠陥及び線欠陥の存在及びその位置を検出する手段と、
   点欠陥画素に隣接する周囲画素の画素値から前記点欠陥画素の画素値を演算することで点欠陥画素を補正する手段と、
   線欠陥画素内の補正すべき注目画素に対し、隣接する右上画素及び左下画素の画素値の第１差分値、隣接する左上画素及び右下画素の画素値の第２差分値、左上画素及び左下画素の画素値の和と右上画素及び右下画素の画素値の和の第３差分値、左上画素及び右上画素の画素値の和と左下画素と右下画素の画素値の和の第４差分値をそれぞれ演算する手段と、
   第１差分値、第２差分値、第３差分値、及び第４差分値の大小関係に応じた補正パターンで右上画素、右下画素、左上画素、左下画素の少なくともいずれかの画素値から前記注目画素の画素値を演算することで線欠陥画素を補正する手段と、
   を有することを特徴とする画素欠陥補正回路。
2. 請求項１記載の回路において、
   前記注目画素は、ベイヤー配列におけるＧ画素であることを特徴とする画素欠陥補正回路。
3. 請求項２記載の回路において、
   前記ベイヤー配列におけるＧ画素をＧｉｊ、Ｒ画素をＲｉｊ、Ｂ画素をＢｉｊ（ｉ，ｊは０以上の整数）とした場合であって前記注目画素をＧ２３としたときに、前記演算する手段は、
   第１差分値＝Ｇ１４−Ｇ３２
   第２差分値＝Ｇ１２−Ｇ３４
   第３差分値＝Ｇ１２＋Ｇ３２−Ｇ１４−Ｇ３４
   第４差分値＝Ｇ１２＋Ｇ１４−Ｇ３２−Ｇ３４
   を演算することを特徴とする画素欠陥補正回路。
4. 水平方向及び垂直方向に配列した画素の点欠陥及び線欠陥を補正する画素欠陥補正回路であって、
   点欠陥及び線欠陥の存在及びその位置を検出する手段と、
   点欠陥画素に隣接する周囲画素の画素値から前記点欠陥画素の画素値を演算することで点欠陥画素を補正する手段と、
   線欠陥画素内の補正すべき注目画素に対し、隣接する水平方向画素と左上画素及び右下画素の画素値の第１差分値、隣接する水平方向画素と右上画素及び左下画素の画素値の第２差分値、隣接する水平方向画素と左画素及び右画素の画素値の第３差分値をそれぞれ演算する手段と、
   第１差分値、第２差分値、及び第３差分値の大小関係に応じた補正パターンで右上画素、右下画素、左上画素、左下画素の少なくともいずれかの画素値から前記注目画素の画素値を演算することで縦線欠陥画素を補正する手段と、
   を有することを特徴とする画素欠陥補正回路。
5. 水平方向及び垂直方向に配列した画素の点欠陥及び線欠陥を補正する画素欠陥補正回路であって、
   点欠陥及び線欠陥の存在及びその位置を検出する手段と、
   点欠陥画素に隣接する周囲画素の画素値から前記点欠陥画素の画素値を演算することで点欠陥画素を補正する手段と、
   線欠陥画素内の補正すべき注目画素に対し、隣接する垂直方向画素と左上画素及び右下画素の画素値の第１差分値、隣接する垂直方向画素と右上画素及び左下画素の画素値の第２差分値、隣接する垂直方向画素と左画素及び右画素の画素値の第３差分値をそれぞれ演算する手段と、
   第１差分値、第２差分値、及び第３差分値の大小関係に応じた補正パターンで右上画素、右下画素、左上画素、左下画素の少なくともいずれかの画素値から前記注目画素の画素値を演算することで横線欠陥画素を補正する手段と、
   を有することを特徴とする画素欠陥補正回路。
6. 請求項４、５のいずれかに記載の回路において、
   前記注目画素は、ベイヤー配列におけるＲ画素あるいはＢ画素であることを特徴とする画素欠陥補正回路。
7. 請求項４記載の回路において、
   前記注目画素は、ベイヤー配列におけるＲ画素あるいはＢ画素であり、
   前記ベイヤー配列におけるＧ画素をＧｉｊ、Ｒ画素をＲｉｊ、Ｂ画素をＢｉｊ（ｉ，ｊは０以上の整数）とした場合であって前記注目画素をＲ２２としたときに、前記演算する手段は、
   第１差分値＝Ｇ２１×２＋Ｇ２３×２−Ｇ０１−Ｇ１０−Ｇ３４−Ｇ４３
   第２差分値＝Ｇ２１×２＋Ｇ２３×２−Ｇ０３−Ｇ１４−Ｇ３０−Ｇ４１
   第３差分値＝Ｇ２１×２＋Ｇ２３×２−Ｇ１０−Ｇ３０−Ｇ１４−Ｇ３４
   を演算することを特徴とする画素欠陥補正回路。
8. 請求項５記載の回路において、
   前記注目画素は、ベイヤー配列におけるＲ画素あるいはＢ画素であり、
   前記ベイヤー配列におけるＧ画素をＧｉｊ、Ｒ画素をＲｉｊ、Ｂ画素をＢｉｊ（ｉ，ｊは０以上の整数）とした場合であって前記注目画素をＲ２２としたときに、前記演算する手段は、
   第１差分値＝Ｇ１２×２＋Ｇ３２×２−Ｇ０１−Ｇ１０−Ｇ３４−Ｇ４３
   第２差分値＝Ｇ１２×２＋Ｇ３２×２−Ｇ０３−Ｇ１４−Ｇ３０−Ｇ４１
   第３差分値＝Ｇ１２×２＋Ｇ３２×２−Ｇ１０−Ｇ３０−Ｇ１４−Ｇ３４
   を演算することを特徴とする画素欠陥補正回路。
9. 水平方向及び垂直方向に配列した画素の点欠陥及び線欠陥を補正する画素欠陥補正回路であって、
   点欠陥及び線欠陥の存在及びその位置を検出する手段と、
   点欠陥画素に隣接する周囲画素の画素値から前記点欠陥画素の画素値を演算することで点欠陥画素を補正する手段と、
   点欠陥と線欠陥とが隣接位置にある場合に、前記線欠陥内の補正すべき注目画素に対して該隣接位置のパターンに応じて前記線欠陥以外の周囲画素の画素値から前記注目画素の画素値を演算することで線欠陥画素を補正する手段と、
   を有することを特徴とする画素欠陥補正回路。
10. 請求項９記載の回路において、
    前記注目画素は、ベイヤー配列におけるＧ画素であることを特徴とする画素欠陥補正回路。
11. 請求項１０記載の回路において、
    前記ベイヤー配列におけるＧ画素をＧｉｊ、Ｒ画素をＲｉｊ、Ｂ画素をＢｉｊ（ｉ，ｊは０以上の整数）とした場合であって前記注目画素をＧ２３としたときに、前記補正する手段は、Ｇ２３を含む縦線欠陥に対し、隣接するＧ１２、Ｇ１４、Ｇ３２、Ｇ３４の少なくともいずれかが点欠陥画素である場合に、点欠陥画素に応じたパターンでＧ２３を補正することを特徴とする画素欠陥補正回路。
12. 請求項１１記載の回路において、
    前記補正する手段は、Ｇ１２に点欠陥が存在する場合に
    Ｇ２３＝（２×Ｇ１４＋Ｇ３２＋Ｇ３４）／４
    を演算して補正し、Ｇ１４に点欠陥が存在する場合に
    Ｇ２３＝（２×Ｇ１２＋Ｇ３２＋Ｇ３４）／４
    を演算して補正し、Ｇ１２とＧ１４に点欠陥が存在する場合に
    Ｇ２３＝（２×Ｇ３２＋２×Ｇ３４）／４
    を演算して補正し、Ｇ３２に点欠陥が存在する場合に
    Ｇ２３＝（２×Ｇ３４＋Ｇ１２＋Ｇ１４）／４
    を演算して補正し、Ｇ１２とＧ３２に点欠陥が存在する場合に
    Ｇ２３＝（２×Ｇ１４＋２×Ｇ３４）／４
    を演算して補正し、Ｇ１４とＧ３２に点欠陥が存在する場合に
    Ｇ２３＝（２×Ｇ１２＋２×Ｇ３４）／４
    を演算して補正し、Ｇ１２、Ｇ１４及びＧ３２に点欠陥が存在する場合に
    Ｇ２３＝（４×Ｇ３４）／４
    を演算して補正し、Ｇ３４に点欠陥が存在する場合に
    Ｇ２３＝（２×Ｇ３２＋Ｇ１２＋Ｇ１４）／４
    を演算して補正し、Ｇ１２とＧ３４に点欠陥が存在する場合に
    Ｇ２３＝（２×Ｇ１４＋２×Ｇ３２）／４
    を演算して補正し、Ｇ１４とＧ３４に点欠陥が存在する場合に
    Ｇ２３＝（２×Ｇ１２＋２×Ｇ３２）／４
    を演算して補正し、Ｇ１２、Ｇ１４及びＧ３４に点欠陥が存在する場合に
    Ｇ２３＝（４×Ｇ３２）／４
    を演算して補正し、Ｇ３２とＧ３４に点欠陥が存在する場合に
    Ｇ２３＝（２×Ｇ１４＋２×Ｇ３２）／４
    を演算して補正し、Ｇ１２、Ｇ３２及びＧ３４に点欠陥が存在する場合に
    Ｇ２３＝（４×Ｇ１４）／４
    を演算して補正し、Ｇ１４、Ｇ３２及びＧ３４に点欠陥が存在する場合に
    Ｇ２３＝（４×Ｇ１２）／４
    を演算して補正し、Ｇ１２、Ｇ１４、Ｇ３２及びＧ３４に点欠陥が存在する場合に
    Ｇ２３＝（２×Ｇ２１＋２×Ｇ２５）／４
    を演算して補正することを特徴とする画素欠陥補正回路。
13. 請求項９記載の回路において、
    前記注目画素は、ベイヤー配列におけるＲ画素あるいはＢ画素であることを特徴とする画素欠陥補正回路。
14. 請求項１０記載の回路において、
    前記ベイヤー配列におけるＧ画素をＧｉｊ、Ｒ画素をＲｉｊ、Ｂ画素をＢｉｊ（ｉ，ｊは０以上の整数）とした場合であって前記注目画素をＲ２２としたときに、前記補正する手段は、Ｒ２２を含む縦線欠陥に対し、隣接するＲ２０とＲ２４がともに点欠陥画素である場合に、点欠陥画素に応じたパターンでＲ２２を補正することを特徴とする画素欠陥補正回路。
15. 請求項１４記載の回路において、
    前記補正する手段は、Ｒ２０とＲ２４に点欠陥が存在する場合に
    Ｒ２２＝（Ｒ００＋Ｒ０４＋Ｒ４０＋Ｒ４４）／４
    を演算して補正し、Ｒ２０、Ｒ２４及びＲ００に点欠陥が存在する場合に
    Ｒ２２＝（２×Ｒ０４＋Ｒ４０＋Ｒ４４）／４
    を演算して補正し、Ｒ２０、Ｒ２４及びＲ０４に点欠陥が存在する場合に
    Ｒ２２＝（２×Ｒ００＋Ｒ４０＋Ｒ４４）／４
    を演算して補正し、Ｒ２０、Ｒ２４、Ｒ００及びＲ０４に点欠陥が存在する場合に
    Ｒ２２＝（２×Ｒ４０＋２×Ｒ４４）／４
    を演算して補正し、Ｒ２０、Ｒ２４及びＲ４０に点欠陥が存在する場合に
    Ｒ２２＝（２×Ｒ４４＋Ｒ００＋Ｒ０４）／４
    を演算して補正し、Ｒ２０、Ｒ２４、Ｒ００及びＲ４０に点欠陥が存在する場合に
    Ｒ２２＝（２×Ｒ０４＋２×Ｒ４４）／４
    を演算して補正し、Ｒ２０、Ｒ２４、Ｒ０４及びＲ４０に点欠陥が存在する場合に
    Ｒ２２＝（２×Ｒ００＋２×Ｒ４４）／４
    を演算して補正し、Ｒ２０、Ｒ２４、Ｒ００、Ｒ０４及びＲ４０に点欠陥が存在する場合に
    Ｒ２２＝（４×Ｒ４４）／４
    を演算して補正し、Ｒ２０、Ｒ２４及びＲ４４に点欠陥が存在する場合に
    Ｒ２２＝（２×Ｒ４０＋Ｒ００＋Ｒ０４）／４
    を演算して補正し、Ｒ２０、Ｒ２４、Ｒ００及びＲ４４に点欠陥が存在する場合に
    Ｒ２２＝（２×Ｒ０４＋２×Ｒ４０）／４
    を演算して補正し、Ｒ２０、Ｒ２４、Ｒ０４及びＲ４４に点欠陥が存在する場合に
    Ｒ２２＝（２×Ｒ００＋２×Ｒ４０）／４
    を演算して補正し、Ｒ２０、Ｒ２４、Ｒ００、Ｒ０４及びＲ４４に点欠陥が存在する場合に
    Ｒ２２＝（４×Ｒ４０）／４
    を演算して補正し、Ｒ２０、Ｒ２４、Ｒ４０、及びＲ４４に点欠陥が存在する場合に
    Ｒ２２＝（２×Ｒ０４＋２×Ｒ４０）／４
    を演算して補正し、Ｒ２０、Ｒ２４、Ｒ００、Ｒ４０及びＲ４４に点欠陥が存在する場合に
    Ｒ２２＝（４×Ｒ０４）／４
    を演算して補正し、Ｒ２０、Ｒ２４、Ｒ０４、Ｒ４０及びＲ４４に点欠陥が存在する場合に
    Ｒ２２＝（４×Ｒ００）／４
    を演算して補正することを特徴とする画素欠陥補正回路。
16. 請求項１０記載の回路において、
    前記ベイヤー配列におけるＧ画素をＧｉｊ、Ｒ画素をＲｉｊ、Ｂ画素をＢｉｊ（ｉ，ｊは０以上の整数）とした場合であって前記注目画素をＲ２２としたときに、前記補正する手段は、Ｒ２２を含む縦線欠陥に対し、Ｒ２０が点欠陥画素である場合に
    Ｒ２２＝（４×Ｒ２４）／４
    を演算して補正し、Ｒ２４が点欠陥画素である場合に
    Ｒ２２＝（４×Ｒ２０）／４
    を演算して補正することを特徴とする画素欠陥補正回路。
17. 請求項１０記載の回路において、
    前記ベイヤー配列におけるＧ画素をＧｉｊ、Ｒ画素をＲｉｊ、Ｂ画素をＢｉｊ（ｉ，ｊは０以上の整数）とした場合であって前記注目画素をＧ２３としたときに、前記補正する手段は、Ｇ２３を含む横線欠陥に対し、隣接するＧ１２、Ｇ１４、Ｇ３２、Ｇ３４の少なくともいずれかが点欠陥画素である場合に、点欠陥画素に応じたパターンでＧ２３を補正することを特徴とする画素欠陥補正回路。
18. 請求項１７記載の回路において、
    前記補正する手段は、Ｇ１２に点欠陥が存在する場合に
    Ｇ２３＝（２×Ｇ１４＋Ｇ３２＋Ｇ３４）／４
    を演算して補正し、Ｇ１４に点欠陥が存在する場合に
    Ｇ２３＝（２×Ｇ１２＋Ｇ３２＋Ｇ３４）／４
    を演算して補正し、Ｇ１２とＧ１４に点欠陥が存在する場合に
    Ｇ２３＝（２×Ｇ３２＋２×Ｇ３４）／４
    を演算して補正し、Ｇ３２に点欠陥が存在する場合に
    Ｇ２３＝（２×Ｇ３４＋Ｇ１２＋Ｇ１４）／４
    を演算して補正し、Ｇ１４とＧ３２に点欠陥が存在する場合に
    Ｇ２３＝（２×Ｇ１４＋２×Ｇ３４）／４
    を演算して補正し、Ｇ１４とＧ３２に点欠陥が存在する場合に
    Ｇ２３＝（２×Ｇ１２＋２×Ｇ３４）／４
    を演算して補正し、Ｇ１２、Ｇ１４及びＧ３２に点欠陥が存在する場合に
    Ｇ２３＝（４×Ｇ３４）／４
    を演算して補正し、Ｇ３４に点欠陥が存在する場合に
    Ｇ２３＝（２×Ｇ３２＋Ｇ１２＋Ｇ１４）／４
    を演算して補正し、Ｇ１２とＧ３４に点欠陥が存在する場合に
    Ｇ２３＝（２×Ｇ１４＋２×Ｇ３２）／４
    を演算して補正し、Ｇ１４とＧ３４に点欠陥が存在する場合に
    Ｇ２３＝（２×Ｇ１２＋２×Ｇ３２）／４
    を演算して補正し、Ｇ１２、Ｇ１４及びＧ３４に点欠陥が存在する場合に
    Ｇ２３＝（４×Ｇ３２）／４
    を演算して補正し、Ｇ３２とＧ３４に点欠陥が存在する場合に
    Ｇ２３＝（２×Ｇ１４＋２×Ｇ３２）／４
    を演算して補正し、Ｇ１２、Ｇ３２及びＧ３４に点欠陥が存在する場合に
    Ｇ２３＝（４×Ｇ１４）／４
    を演算して補正し、Ｇ１４、Ｇ３２及びＧ３４に点欠陥が存在する場合に
    Ｇ２３＝（４×Ｇ１２）／４
    を演算して補正し、Ｇ１２、Ｇ１４、Ｇ３２及びＧ３４に点欠陥が存在する場合に
    Ｇ２３＝（２×Ｇ０３＋２×Ｇ４３）／４
    を演算して補正することを特徴とする画素欠陥補正回路。
19. 請求項１０記載の回路において、
    前記ベイヤー配列におけるＧ画素をＧｉｊ、Ｒ画素をＲｉｊ、Ｂ画素をＢｉｊ（ｉ，ｊは０以上の整数）とした場合であって前記注目画素をＲ２２としたときに、前記補正する手段は、Ｒ２２を含む横線欠陥に対し、隣接するＲ０２及びＲ４２がともに点欠陥画素である場合に、点欠陥画素に応じたパターンでＲ２２を補正することを特徴とする画素欠陥補正回路。
20. 請求項１９記載の回路において、
    前記補正する手段は、Ｒ０２、Ｒ４２に点欠陥が存在する場合に
    Ｒ２２＝（Ｒ００＋Ｒ０４＋Ｒ４０＋Ｒ４４）／４
    を演算して補正し、Ｒ００、Ｒ０２及びＲ４２に点欠陥が存在する場合に
    Ｒ２２＝（２×Ｒ０４＋Ｒ４０＋Ｒ４４）／４
    を演算して補正し、Ｒ０２、Ｒ０４及びＲ４２に点欠陥が存在する場合に
    Ｒ２２＝（２×Ｒ００＋Ｒ４０＋Ｒ４４）／４
    を演算して補正し、Ｒ００、Ｒ０２、Ｒ０４及びＲ４２に点欠陥が存在する場合に
    Ｒ２２＝（２×Ｒ４０＋２×Ｒ４４）／４
    を演算して補正し、Ｒ０２、Ｒ４０及びＲ４２に点欠陥が存在する場合に
    Ｒ２２＝（２×Ｒ４４＋Ｒ００＋Ｒ０４）／４
    を演算して補正し、Ｒ００、Ｒ０２、Ｒ４０及びＲ４２に点欠陥が存在する場合に
    Ｒ２２＝（２×Ｒ０４＋２×Ｒ４４）／４
    を演算して補正し、Ｒ０２、Ｒ０４、Ｒ４０及びＲ４２に点欠陥が存在する場合に
    Ｒ２２＝（２×Ｒ００＋２×Ｒ４４）／４
    を演算して補正し、Ｒ００、Ｒ０２、Ｒ０４、Ｒ４０及びＲ４２に点欠陥が存在する場合に
    Ｒ２２＝（４×Ｒ４４）／４
    を演算して補正し、Ｒ０２、Ｒ４２及びＲ４４に点欠陥が存在する場合に
    Ｒ２２＝（２×Ｒ４０＋Ｒ００＋Ｒ０４）／４
    を演算して補正し、Ｒ００、Ｒ０２、Ｒ４２及びＲ４４に点欠陥が存在する場合に
    Ｒ２２＝（２×Ｒ０４＋２×Ｒ４０）／４
    を演算して補正し、Ｒ０２、Ｒ０４、Ｒ４２及びＲ４４に点欠陥が存在する場合に
    Ｒ２２＝（２×Ｒ００＋２×Ｒ４０）／４
    を演算して補正し、Ｒ００、Ｒ０２、Ｒ０４、Ｒ４２及びＲ４４に点欠陥が存在する場合に
    Ｒ２２＝（４×Ｒ４０）／４
    を演算して補正し、Ｒ０２、Ｒ４０、Ｒ４２及びＲ４４に点欠陥が存在する場合に
    Ｒ２２＝（２×Ｒ０４＋２×Ｒ４０）／４
    を演算して補正し、Ｒ００、Ｒ０２、Ｒ４０、Ｒ４２及びＲ４４に点欠陥が存在する場合に
    Ｒ２２＝（４×Ｒ０４）／４
    を演算して補正し、Ｒ０２、Ｒ０４、Ｒ４０、Ｒ４２及びＲ４４に点欠陥が存在する場合に
    Ｒ２２＝（４×Ｒ００）／４
    を演算して補正することを特徴とする画素欠陥補正回路。
21. 請求項１０記載の回路において、
    前記ベイヤー配列におけるＧ画素をＧｉｊ、Ｒ画素をＲｉｊ、Ｂ画素をＢｉｊ（ｉ，ｊは０以上の整数）とした場合であって前記注目画素をＲ２２としたときに、前記補正する手段は、Ｒ２２を含む横線欠陥に対し、Ｒ０２が点欠陥画素である場合に
    Ｒ２２＝（４×Ｒ４２）／４
    を演算して補正し、Ｒ４２が点欠陥画素である場合に
    Ｒ２２＝（４×Ｒ０２）／４
    を演算して補正することを特徴とする画素欠陥補正回路。
22. 請求項１〜２１のいずれかに記載の回路において、
    前記補正する手段は、点欠陥画素及び線欠陥画素を同時並行して補正することを特徴とする画素欠陥補正回路。
23. 請求項１〜２１のいずれかに記載の回路において、
    前記補正する手段は、点欠陥画素、縦線欠陥画素及び横線欠陥画素を同時並行して補正することを特徴とする画素欠陥補正回路。
24. 請求項２２、２３のいずれかに記載の回路において、
    前記補正する手段は、Ｒ、Ｇ，Ｂ画素を同時並行して補正することを特徴とする画素欠陥補正回路。
    

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