JP2006165381A - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP2006165381A JP2006165381A JP2004356735A JP2004356735A JP2006165381A JP 2006165381 A JP2006165381 A JP 2006165381A JP 2004356735 A JP2004356735 A JP 2004356735A JP 2004356735 A JP2004356735 A JP 2004356735A JP 2006165381 A JP2006165381 A JP 2006165381A
- Authority
- JP
- Japan
- Prior art keywords
- signal line
- reference potential
- plane
- semiconductor chip
- delay element
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01P—WAVEGUIDES; RESONATORS, LINES, OR OTHER DEVICES OF THE WAVEGUIDE TYPE
- H01P9/00—Delay lines of the waveguide type
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
- H01L23/64—Impedance arrangements
- H01L23/66—High-frequency adaptations
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/0213—Electrical arrangements not otherwise provided for
- H05K1/0237—High frequency adaptations
- H05K1/0248—Skew reduction or using delay lines
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/0213—Electrical arrangements not otherwise provided for
- H05K1/0237—High frequency adaptations
- H05K1/025—Impedance arrangements, e.g. impedance matching, reduction of parasitic impedance
- H05K1/0253—Impedance adaptations of transmission lines by special lay-out of power planes, e.g. providing openings
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4912—Layout
- H01L2224/49175—Parallel arrangements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/00011—Not relevant to the scope of the group, the symbol of which is combined with the symbol of this group
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1306—Field-effect transistor [FET]
- H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
- H01L2924/1901—Structure
- H01L2924/1904—Component type
- H01L2924/19041—Component type being a capacitor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/30107—Inductance
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/3011—Impedance
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/0213—Electrical arrangements not otherwise provided for
- H05K1/0237—High frequency adaptations
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/09—Shape and layout
- H05K2201/09209—Shape and layout details of conductors
- H05K2201/09654—Shape and layout details of conductors covering at least two types of conductors provided for in H05K2201/09218 - H05K2201/095
- H05K2201/0969—Apertured conductors
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
- H05K2201/10227—Other objects, e.g. metallic pieces
- H05K2201/10378—Interposers
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
【課題】 信号線の近くに対向するGND平面などの参照電位平面が存在する場合、信号線側に遅延素子を設けずに信号伝搬遅延を生じさせ、等価的な遅延素子をチップや配線基板に容易に形成できる半導体装置を提供する。
【解決手段】 信号線10とは離れ且つこの信号線に対向するGND平面などの参照電位平面20、30の信号線直下に間隙11やスリットなどの不連続点を設けることにより、この不連続点(間隙11)を遅延素子として信号線にこれを付加する。半導体装置を構成する半導体チップやパッケージ基板上で形成された配線パターンに近い位置にある参照電位平面に適切な寸法でこの不連続点を形成して配線パターンの信号線側ではなく、参照電位平面側の形状により、所望の特性を有する遅延素子を等価的に容易に付加することが出来る。
【選択図】 図1
【解決手段】 信号線10とは離れ且つこの信号線に対向するGND平面などの参照電位平面20、30の信号線直下に間隙11やスリットなどの不連続点を設けることにより、この不連続点(間隙11)を遅延素子として信号線にこれを付加する。半導体装置を構成する半導体チップやパッケージ基板上で形成された配線パターンに近い位置にある参照電位平面に適切な寸法でこの不連続点を形成して配線パターンの信号線側ではなく、参照電位平面側の形状により、所望の特性を有する遅延素子を等価的に容易に付加することが出来る。
【選択図】 図1
Description
本発明は、例えば、GHz帯などの高速I/Oの信号線に対応した半導体装置、とくに、GND平面などの参照電位平面に近い位置にある半導体チップやパッケージを構成する配線基板に形成された信号線の配置構造に関する。
近年、数百MHz、GHz帯、そして将来は10GHzといった高速な信号をパッケージ、ボードのような半導体チップの外部に通す高速インタフェースの規格が多くなり、動作周波数の高速化及び信号の立ち上がり時間、立下り時間が急峻になるにつれ、従来集中定数として扱っていたパッケージも伝送路としてインピーダンス及び伝送遅延時間を考慮したパターン設計を行う必要がある。
従来、このような高速の信号配線下に配置されたGND平面などの参照電位平面は、インピーダンス不整合や信号の帰還電流路を阻むような大きなスリットは設けないようにするのが通常である。
ボードやパッケージ上の伝送線路直下に設けられたGND平面には、通常EMIの観点から見て大きなスリットは入れない。ましてやインピーダンス制御を施した伝送線においては、基準となるGND平面に切り込み等は入れない。このようなGND平面にスリットを設けると進行波の速度を低減させることが従来知られている。
従来、このような高速の信号配線下に配置されたGND平面などの参照電位平面は、インピーダンス不整合や信号の帰還電流路を阻むような大きなスリットは設けないようにするのが通常である。
ボードやパッケージ上の伝送線路直下に設けられたGND平面には、通常EMIの観点から見て大きなスリットは入れない。ましてやインピーダンス制御を施した伝送線においては、基準となるGND平面に切り込み等は入れない。このようなGND平面にスリットを設けると進行波の速度を低減させることが従来知られている。
特許文献1には、電波の送受信を行うアンテナと、このアンテナを搭載し、アンテナの長手方向に配置されている回路基板と、この回路基板に設けられ、アンテナの長手方向の回路基板のグランドに流れるλ/4のイメージ電流の線路長を確保するためのリアクタンス成分装荷部とを備え、このリアクタンス成分装荷部がスリットにより構成された携帯型電子機器が記載されている。このスリットを設けることにより、グランド基板長L4を効果的にλ/4の線路長になるように調整を行い、グランド基板長L4があたかも理想的なグランド基板長L2に相当するように設定する。これによって、アンテナの周波数のズレやVSWR特性の劣化を防ぐことができる。
特開2003−273620号公報
本発明はこのような事情によりなされたものであり、信号線の近くに対向する参照電位平面が存在する場合において、信号線側に遅延素子を設けずに信号伝搬遅延を生じさせ、等価的な遅延素子を半導体チップやパッケージを構成する配線基板に容易に形成できる半導体装置を提供する。
本発明の一態様である半導体装置は、信号線と、前記信号線とは離隔し、且つこの信号線に対向する参照電位平面とを具備し、前記参照電位平面の前記信号線直下に不連続点を設けることにより、この不連続点を遅延素子として前記信号線にこの遅延素子を付加することを特徴としている。
また、本発明の一態様である半導体装置は、半導体チップと、前記半導体チップに電気的に接続された信号線と、前記信号線とは離隔し、且つこの信号線に対向し前記半導体チップに電気的に接続された参照電位平面とを具備し、前記参照電位平面の前記信号線直下に不連続点を設けることにより、この不連続点を遅延素子として前記信号線にこの遅延素子を付加することを特徴としている。
また、本発明の一態様である半導体装置は、半導体チップと、前記半導体チップに電気的に接続された信号線と、前記信号線とは離隔し、且つこの信号線に対向し前記半導体チップに電気的に接続された参照電位平面とを具備し、前記参照電位平面の前記信号線直下に不連続点を設けることにより、この不連続点を遅延素子として前記信号線にこの遅延素子を付加することを特徴としている。
また、本発明の一態様である半導体装置は、半導体チップと、前記半導体チップを搭載する配線基板と、前記配線基板に形成され、前記半導体チップに電気的に接続された信号線と、前記信号線とは離隔して前記配線基板に形成され、且つこの信号線に対向し前記半導体チップに電気的に接続された参照電位平面とを具備し、前記参照電位平面の前記信号線直下に不連続点を設けることにより、この不連続点を遅延素子として前記信号線にこの遅延素子を付加することを特徴としている。
また、本発明の一態様である半導体装置は、半導体チップと、前記半導体チップ表面に形成され、前記半導体チップの内部回路とは電気的に接続された配線パターンに設けられた信号線と、前記信号線とは離隔して前記半導体チップ表面に形成され、且つこの信号線に対向し前記半導体チップに電気的に接続された参照電位平面とを具備し、前記参照電位平面の前記信号線直下に不連続点を設けることにより、この不連続点を遅延素子として前記信号線にこの遅延素子を付加することを特徴としている。
また、本発明の一態様である半導体装置は、半導体チップと、前記半導体チップ表面に形成され、前記半導体チップの内部回路とは電気的に接続された配線パターンに設けられた信号線と、前記信号線とは離隔して前記半導体チップ表面に形成され、且つこの信号線に対向し前記半導体チップに電気的に接続された参照電位平面とを具備し、前記参照電位平面の前記信号線直下に不連続点を設けることにより、この不連続点を遅延素子として前記信号線にこの遅延素子を付加することを特徴としている。
半導体装置を構成する半導体チップやパッケージ基板上で形成された配線パターンに近い位置にある参照電位平面に適切な寸法で間隙(不連続点)を形成することにより、配線パターンの信号線側ではなく、参照電位平面側の形状により、所望の特性を有する遅延素子を等価的に容易に付加することが出来る。
本発明は、信号線に近い位置にある参照電位平面に適切な寸法で間隙(不連続点)を形成することにより、信号線側に遅延素子を設けずに参照電位平面側にスリットなどを入れて信号伝播遅延を生じさせ、等価的な遅延素子を容易に形成することを特徴としている。
以下、実施例を参照して発明の実施の形態を説明する。
以下、実施例を参照して発明の実施の形態を説明する。
まず、図1乃至図4及び図8を参照して実施例1を説明する。
図1及び図2は、半導体装置内部の半導体チップあるいは配線基板に設けられた配線パターン及びGND平面などの参照電位平面の配置を示す斜視図、図3は、参照電位平面に形成した間隙あるいはスリットの等価回路図、図4は、信号線及び参照電位平面が形成されたこの実施例を説明する半導体装置の断面図及び部分的に内部を透視した平面図、図8は、参照電位平面に形成されたスリットの遅延効果を説明する配線基板の斜視図及び特性図である。図4(b)のA−A′線に沿う部分の断面図が図4(a)に相当する。
図1及び図2は、半導体装置内部の半導体チップあるいは配線基板に設けられた配線パターン及びGND平面などの参照電位平面の配置を示す斜視図、図3は、参照電位平面に形成した間隙あるいはスリットの等価回路図、図4は、信号線及び参照電位平面が形成されたこの実施例を説明する半導体装置の断面図及び部分的に内部を透視した平面図、図8は、参照電位平面に形成されたスリットの遅延効果を説明する配線基板の斜視図及び特性図である。図4(b)のA−A′線に沿う部分の断面図が図4(a)に相当する。
図1には、半導体装置を構成する半導体チップあるいは半導体装置を構成する配線基板、または半導体装置を搭載する実装基板に設けられた配線パターン及びGND平面などの参照電位平面(この実施例ではグランド(GND)平面を用いて説明する)が配置されている。GND平面は、同じ平面内に第1のGND平面20及び第2のGND平面30からなり、第1及び第2のGND平面20、30の間には、間隙11が設けられている。これらGND平面20、30の上には、少なくとも間隙11を横切るように、これらGND平面20、30に近接して信号線10が配置されている。
図2には、半導体装置を構成する半導体チップあるいは半導体装置を構成する配線基板、または半導体装置を搭載する実装基板に設けられた配線パターン及びGND平面70が配置されている。GND平面70の内部にはスリット6が形成されている。GND平面70の上には少なくともスリット6を横切るように、GND平面70に近接して信号線10が配置されている。GND面20、30は、間隙11を間に完全に分離されており、帰還電流路が完全に切れている。これに対してGND平面70に形成されたスリット6は、GND平面20、30のような分離状態ではなく、両端が繋がっている状態である。
図2には、半導体装置を構成する半導体チップあるいは半導体装置を構成する配線基板、または半導体装置を搭載する実装基板に設けられた配線パターン及びGND平面70が配置されている。GND平面70の内部にはスリット6が形成されている。GND平面70の上には少なくともスリット6を横切るように、GND平面70に近接して信号線10が配置されている。GND面20、30は、間隙11を間に完全に分離されており、帰還電流路が完全に切れている。これに対してGND平面70に形成されたスリット6は、GND平面20、30のような分離状態ではなく、両端が繋がっている状態である。
信号線に近い位置にあるGND平面に間隙、スリットなどの不連続点を形成することにより、信号線側に遅延素子を設けなくともGND平面側に信号伝播遅延を生じさせ、等価的な遅延素子を容易に形成することができる。
そして、GND平面が間隙によって分離されている場合と、図2のように両端が繋がっている場合とでは、遅延量の値とスリット形状による遅延量の変化が加わって、両端が繋がっていない場合の遅延量は、繋がっている場合より大きく、スリット幅(間隙幅)の変化による遅延量の変化が大きい。
このようにして、前記遅延量を形状により調節でき、パッケージのGND平面のパターンにより、所望の信号遅延量をもつ遅延素子を作成できる。
そして、GND平面が間隙によって分離されている場合と、図2のように両端が繋がっている場合とでは、遅延量の値とスリット形状による遅延量の変化が加わって、両端が繋がっていない場合の遅延量は、繋がっている場合より大きく、スリット幅(間隙幅)の変化による遅延量の変化が大きい。
このようにして、前記遅延量を形状により調節でき、パッケージのGND平面のパターンにより、所望の信号遅延量をもつ遅延素子を作成できる。
次に、図4を参照して半導体装置を構成する配線基板に設けた信号線及びGND平面により形成される遅延素子を説明する。
図4の半導体装置は、半導体チップ1と半導体チップが搭載された多層の配線層を有する配線基板2とから構成されている。半導体素子が形成された半導体チップ1は、配線基板2に接着剤9により接合されている。配線基板2の表面には表面に露出した配線パターンである接続電極3、3aが形成され、半導体チップ1と接続電極3、3aとは半導体チップ1表面の接続電極(図示しない)にボンディングされたボンディングワイヤ4により電気的に接続されている。配線基板2内部には信号線7やGND平面5を含む配線パターンが多層に形成されている。配線基板2の裏面には接続電極(図示しない)を介して半田ボールなどの外部接続端子8、8aが形成されている。
図4の半導体装置は、半導体チップ1と半導体チップが搭載された多層の配線層を有する配線基板2とから構成されている。半導体素子が形成された半導体チップ1は、配線基板2に接着剤9により接合されている。配線基板2の表面には表面に露出した配線パターンである接続電極3、3aが形成され、半導体チップ1と接続電極3、3aとは半導体チップ1表面の接続電極(図示しない)にボンディングされたボンディングワイヤ4により電気的に接続されている。配線基板2内部には信号線7やGND平面5を含む配線パターンが多層に形成されている。配線基板2の裏面には接続電極(図示しない)を介して半田ボールなどの外部接続端子8、8aが形成されている。
外部接続端子8、8aは、配線基板2内部の配線パターンを介して半導体チップ1に形成された半導体素子と電気的に接続されている。例えば、外部接続端子のうち、GND端子8aは、配線基板2内部に形成されたGND平面5を介して、配線基板2表面の接続電極3a及び接続電極3aに接続されたボンディングワイヤ4aを通して半導体チップ1の半導体素子に繋がっている。また、外部接続端子8は、配線基板2内部の配線パターンを構成する信号線7を介して、配線基板2表面の接続電極3及び接続電極3に接続されたボンディングワイヤ4を通して半導体チップ1の半導体素子に繋がっている。
ここで、GND平面5は、半導体チップ1の直下の領域を除いてほぼ配線基板2全域にドーナツ状に形成され、その一部にスリット6が形成されている。そして、信号線7がそのGND平面5に、少なくとも一部がスリット6を横切るように、近接して対向している。信号線7に近い位置にあるGND平面に適切な寸法でスリット(不連続点)を形成することにより、信号線側に遅延素子そのものを設けなくても、GND平面側に信号伝播遅延を生じさせて等価的な遅延素子を信号線に容易に付加させることができる。図3は遅延素子の等価回路である。その遅延量は、スリット幅などのスリット形状により容易に調節でき、GND平面のパターンにより、所望の信号遅延量をもつ遅延素子を作成することが出来る。
図8には、参照電位平面(GND平面)が形成され、このGND平面に近接して配置された信号線を有する基板のGND平面のスリットの遅延効果を説明する特性図が示されている。図に示されている配線基板は、一面がスリットが形成されたGND平面になっており、他面には信号線が形成されている。配線基板の縦60mm、横80mm、厚さ0.4mmである。この信号線に信号を立ち上げると、立上がり時間が80psのときに、200psの遅延が生じている。点線の曲線bは、スリットのない場合の信号線に流れる信号波形であり、実線の曲線aは、図8(a)に示したように、スリットを入れた時の信号線に流れる信号波形である。この様に、GND平面に形成したスリットの遅延効果は、これを遅延素子として用いるに十分である。
次に、図5を参照して実施例2を説明する。
図5(a)は、この実施例を説明する信号線及び参照電位平面が形成された半導体装置の断面図及び部分的に内部を透視した平面図である。図5(b)のA−A′線に沿う部分の断面図が図5(a)に相当する。この実施例では、実施例1とは異なり、GND平面が配線基板に部分的に配置されていることと、半導体チップが配線基板にフリップチップ接続されていることに特徴がある。
図5の半導体装置は、半導体チップ21と半導体チップ21が搭載された多層の配線層を有する配線基板22とから構成されている。半導体素子が形成された半導体チップ21は、配線基板22に半田ボール(接続端子)24によりフリップチップ接続されている。配線基板22の表面には表面に露出した配線パターンである接続電極23、23aが形成され、半導体チップ21と接続電極23、23aとは半導体チップ21表面の接続電極(図示しない)と配線基板22上の接続電極23、23aに接続された半田ボール24により電気的に接続されている。配線基板22内部には信号線27やGND平面25を含む配線パターンが多層に形成されている。
図5(a)は、この実施例を説明する信号線及び参照電位平面が形成された半導体装置の断面図及び部分的に内部を透視した平面図である。図5(b)のA−A′線に沿う部分の断面図が図5(a)に相当する。この実施例では、実施例1とは異なり、GND平面が配線基板に部分的に配置されていることと、半導体チップが配線基板にフリップチップ接続されていることに特徴がある。
図5の半導体装置は、半導体チップ21と半導体チップ21が搭載された多層の配線層を有する配線基板22とから構成されている。半導体素子が形成された半導体チップ21は、配線基板22に半田ボール(接続端子)24によりフリップチップ接続されている。配線基板22の表面には表面に露出した配線パターンである接続電極23、23aが形成され、半導体チップ21と接続電極23、23aとは半導体チップ21表面の接続電極(図示しない)と配線基板22上の接続電極23、23aに接続された半田ボール24により電気的に接続されている。配線基板22内部には信号線27やGND平面25を含む配線パターンが多層に形成されている。
配線基板22の裏面には接続電極(図示しない)を介して半田ボールなどの外部接続端子28、28aが形成されている。外部接続端子28、28aは、配線基板22内部の配線パターンを介して半導体チップ21に形成された半導体素子と電気的に接続されている。例えば、外部接続端子のうち、GND端子28aは、配線基板22内部に形成されたGND平面25を介して、配線基板22表面の接続電極23a及びこの接続電極23aに接続された半田ボール24aを通して半導体チップ21の半導体素子に繋がっている。また、外部接続端子28は、配線基板22内部の配線パターンを構成する信号線27を介して、配線基板22表面の接続電極23及び接続電極23に接続された半田ボール24を通して半導体チップ21の半導体素子に繋がっている。
ここで、GND平面25は、半導体チップ21の直下の領域からは離れて配線基板22一部に形成され、その一部にスリット26が形成されている。そして、信号線27がそのGND平面25に、少なくとも一部がスリット26を横切るように、近接して対向している。信号線27に近い位置にあるGND平面に適切な寸法でスリット(不連続点)を形成することにより、信号線側に遅延素子そのものを設けなくても、図8で説明したように、GND平面側に信号伝播遅延を生じさせて等価的な遅延素子を信号線に容易に付加させることができる。図3は遅延素子の等価回路である。その遅延量は、スリット幅などのスリット形状により容易に調節でき、GND平面のパターンにより、所望の信号遅延量をもつ遅延素子を作成することが出来る。
次に、図6及び図7を参照して実施例3を説明する。
図6は、半導体装置内部の半導体チップあるいは配線基板に設けられた配線パターン及びGND平面の配置を示す斜視図、図7は、GND平面が形成された多層配線層を有する半導体チップの断面図である。この実施例では、実施例1、2とは異なり、2つのGND平面が互いに配線層の異なる層に形成され、その層間が間隙となって不連続点を形成していること及び半導体チップに形成された配線層に高速信号などの信号線と不連続点を有するGND平面が形成されていることに特徴がある。
図6は、半導体装置内部の半導体チップあるいは配線基板に設けられた配線パターン及びGND平面の配置を示す斜視図、図7は、GND平面が形成された多層配線層を有する半導体チップの断面図である。この実施例では、実施例1、2とは異なり、2つのGND平面が互いに配線層の異なる層に形成され、その層間が間隙となって不連続点を形成していること及び半導体チップに形成された配線層に高速信号などの信号線と不連続点を有するGND平面が形成されていることに特徴がある。
図6には、半導体装置を構成する半導体チップあるいは半導体装置を構成する配線基板、または半導体装置を搭載する実装基板に設けられた信号線を含む配線パターン及びGND平面などの参照電位平面が配置されている。GND平面は、上層及び下層の異なる層に形成された第1のGND平面50及び第2のGND平面60からなり、第1及び第2のGND平面50、60の間は、層間に間隙12が存在している。これらGND平面50、60の上には、これらGND平面50、60に近接して信号線40が配置されている。信号線40も層間に跨がって形成されている。信号線40は、上層の信号線40bと下層の信号線40cと、両者を繋ぐビアに形成された垂直な信号線40aからなり、垂直な信号線40aは、第1及び第2のGND平面50、60の層間に形成された間隙12に近接して形成されている。
信号線に近い位置にあるGND平面に間隙などの不連続点を形成することにより、信号線側に遅延素子を設けなくともGND平面側に信号伝播遅延を生じさせ、等価的な遅延素子を信号線に容易に付加することができる。そして、間隙幅などの形状の変化によって遅延量を変化させることができるので、信号線に所望の信号遅延量をもつ遅延素子を作成できる。
信号線に近い位置にあるGND平面に間隙などの不連続点を形成することにより、信号線側に遅延素子を設けなくともGND平面側に信号伝播遅延を生じさせ、等価的な遅延素子を信号線に容易に付加することができる。そして、間隙幅などの形状の変化によって遅延量を変化させることができるので、信号線に所望の信号遅延量をもつ遅延素子を作成できる。
次に、図7を参照して、この実施例の信号線及びGND平面により形成された遅延素子を半導体チップに形成された場合について説明する。このような遅延素子を有する構成(図6参照)は、半導体装置を構成する配線基板の配線パターンに組み込むことも可能である。
半導体チップを構成する半導体基板31には、集積回路を構成するトランジスタが形成されている。そして、半導体基板31表面には集積回路と電気的に接続された配線パターン36が絶縁膜35中に形成されている。トランジスタは、例えば、MOSトランジスタであり、ソース・ドレイン領域32、ソース・ドレイン領域32間上に形成されたゲート絶縁膜33、ゲート絶縁膜33上に形成されたゲート電極34を備えている。半導体基板31表面にはシリコン酸化膜などの絶縁膜35が施され、絶縁膜35中には多層のアルミニウムなどからなる配線パターン36が形成されている。また、アルミニウムなどからなるGND平面が絶縁膜35中に形成されている。
半導体チップを構成する半導体基板31には、集積回路を構成するトランジスタが形成されている。そして、半導体基板31表面には集積回路と電気的に接続された配線パターン36が絶縁膜35中に形成されている。トランジスタは、例えば、MOSトランジスタであり、ソース・ドレイン領域32、ソース・ドレイン領域32間上に形成されたゲート絶縁膜33、ゲート絶縁膜33上に形成されたゲート電極34を備えている。半導体基板31表面にはシリコン酸化膜などの絶縁膜35が施され、絶縁膜35中には多層のアルミニウムなどからなる配線パターン36が形成されている。また、アルミニウムなどからなるGND平面が絶縁膜35中に形成されている。
GND平面は、第1のGND平面37が下層に形成配置され、第2のGND平面38が上層に形成され、両者間には層間の間隙39が形成されている。一方、配線パターン36にはGND平面に沿うように、その上方に信号線が形成されている。信号線は、下層の信号線36b、上層の信号線36c及び両者の間にあって絶縁膜35のビアに形成された垂直な信号線36aからなる。そして、第1のGND平面37が下層の信号線36bに近接して対向し、第2のGND平面38が上層の信号線36cに近接して対向し、GND面の層間の間隙39が垂直な信号線36aに近接して対向している。
この様に、信号線36a、36b、36cに近い位置にあるGND平面37、38に層間の間隙による不連続点を形成することにより、信号線側に遅延素子を設けなくともGND平面側に信号伝播遅延を生じさせ、等価的な遅延素子を信号線に容易に付加することができる(図8参照)。そして、間隙幅などの形状の変化によって遅延量を変化させることができるので、信号線に所望の信号遅延量をもつ遅延素子を作成できる。
この様に、信号線36a、36b、36cに近い位置にあるGND平面37、38に層間の間隙による不連続点を形成することにより、信号線側に遅延素子を設けなくともGND平面側に信号伝播遅延を生じさせ、等価的な遅延素子を信号線に容易に付加することができる(図8参照)。そして、間隙幅などの形状の変化によって遅延量を変化させることができるので、信号線に所望の信号遅延量をもつ遅延素子を作成できる。
以上、実施例では、半導体装置を構成する半導体チップや配線基板に設けられた配線パターンの高速信号などの信号線と信号線に近接して対向するGND平面とを説明したが、半導体装置が搭載されている実装基板に設けられた配線パターンの高速信号などの信号線と信号線に近接して対向するGND平面との間にも等価的な遅延素子が形成されるものであり、本発明がこの場合にも適用されることは勿論である。
1、21・・・半導体チップ
2、22・・・配線基板
3、3a、23、23a・・・接続電極
4、4a・・・ボンディングワイヤ
5、20、25、30、38、39、50、60、70・・・GND平面
6、26・・・スリット
7、10、27、36a、36b、36c、40、40a、40b、40c・・・信号線
8、28、28a・・・外部接続端子
11、12、39・・・間隙
24、24a・・・半田ボール
31・・・半導体基板
36・・・配線パターン
2、22・・・配線基板
3、3a、23、23a・・・接続電極
4、4a・・・ボンディングワイヤ
5、20、25、30、38、39、50、60、70・・・GND平面
6、26・・・スリット
7、10、27、36a、36b、36c、40、40a、40b、40c・・・信号線
8、28、28a・・・外部接続端子
11、12、39・・・間隙
24、24a・・・半田ボール
31・・・半導体基板
36・・・配線パターン
Claims (5)
- 信号線と、
前記信号線とは離隔し、且つこの信号線に対向する参照電位平面とを具備し、
前記参照電位平面の前記信号線直下に不連続点を設けることにより、この不連続点を遅延素子として前記信号線にこの遅延素子を付加することを特徴とする半導体装置。 - 半導体チップと、
前記半導体チップに電気的に接続された信号線と、
前記信号線とは離隔し、且つこの信号線に対向し前記半導体チップに電気的に接続された参照電位平面とを具備し、
前記参照電位平面の前記信号線直下に不連続点を設けることにより、この不連続点を遅延素子として前記信号線にこの遅延素子を付加することを特徴とする半導体装置。 - 半導体チップと、
前記半導体チップを搭載する配線基板と、
前記配線基板に形成され、前記半導体チップに電気的に接続された信号線と、
前記信号線とは離隔して前記配線基板に形成され、且つこの信号線に対向し前記半導体チップに電気的に接続された参照電位平面とを具備し、
前記参照電位平面の前記信号線直下に不連続点を設けることにより、この不連続点を遅延素子として前記信号線にこの遅延素子を付加することを特徴とする半導体装置。 - 半導体チップと、
前記半導体チップ表面に形成され、前記半導体チップの内部回路とは電気的に接続された配線パターンに設けられた信号線と、
前記信号線とは離隔して前記半導体チップ表面に形成され、且つこの信号線に対向し前記半導体チップに電気的に接続された参照電位平面とを具備し、
前記参照電位平面の前記信号線直下に不連続点を設けることにより、この不連続点を遅延素子として前記信号線にこの遅延素子を付加することを特徴とする半導体装置。 - 前記参照電位平面は、第1の参照電位平面と前記第1の参照電位平面の上に離隔して配置された第2の参照電位平面とから構成され、前記不連続点は、前記第1及び第2の参照電位平面間の間隙により形成されていることを特徴とする請求項1乃至請求項4のいずれかに記載の半導体装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004356735A JP2006165381A (ja) | 2004-12-09 | 2004-12-09 | 半導体装置 |
US11/297,042 US7576629B2 (en) | 2004-12-09 | 2005-12-07 | Semiconductor device having signal line and reference potential planes separated by a vertical gap |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004356735A JP2006165381A (ja) | 2004-12-09 | 2004-12-09 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2006165381A true JP2006165381A (ja) | 2006-06-22 |
Family
ID=36639906
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004356735A Pending JP2006165381A (ja) | 2004-12-09 | 2004-12-09 | 半導体装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US7576629B2 (ja) |
JP (1) | JP2006165381A (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2011096164A1 (ja) * | 2010-02-03 | 2011-08-11 | 本田技研工業株式会社 | 半導体装置 |
US9405064B2 (en) * | 2012-04-04 | 2016-08-02 | Texas Instruments Incorporated | Microstrip line of different widths, ground planes of different distances |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06302718A (ja) * | 1993-03-08 | 1994-10-28 | Internatl Business Mach Corp <Ibm> | 容量性負荷が低い接合構造を有する電子構造体 |
JPH11204726A (ja) * | 1998-01-19 | 1999-07-30 | Fujitsu Ltd | 集積回路装置モジュール |
JP2000311964A (ja) * | 1999-04-27 | 2000-11-07 | Nec Corp | 半導体装置 |
JP2001156209A (ja) * | 1999-11-29 | 2001-06-08 | Casio Comput Co Ltd | 半導体装置 |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5634208A (en) | 1995-03-28 | 1997-05-27 | Nippon Telegraph And Telephone Corporation | Multilayer transmission line using ground metal with slit, and hybrid using the transmission line |
JPH09134981A (ja) * | 1995-11-08 | 1997-05-20 | Fujitsu Ltd | マイクロ波・ミリ波帯の機能モジュールパッケージ |
US6175287B1 (en) * | 1997-05-28 | 2001-01-16 | Raytheon Company | Direct backside interconnect for multiple chip assemblies |
US6219255B1 (en) * | 1998-08-20 | 2001-04-17 | Dell Usa, L.P. | Method and apparatus for reducing EMI in a computer system |
US6349038B1 (en) * | 1999-09-21 | 2002-02-19 | Dell Usa, L.P. | EMC characteristics of a printed circuit board |
US6507495B1 (en) * | 2000-06-28 | 2003-01-14 | Dell Products L.P. | Three-dimensional technique for improving the EMC characteristics of a printed circuit board |
US7102463B2 (en) * | 2002-05-30 | 2006-09-05 | Cytek Corporation | Printed circuit board (PCB) which minimizes cross talk and reflections and method therefor |
JP2004266673A (ja) * | 2003-03-03 | 2004-09-24 | Mitsubishi Electric Corp | 高周波電力増幅器 |
ES2336093T3 (es) * | 2003-06-13 | 2010-04-08 | Telefonaktiebolaget Lm Ericsson (Publ) | Linea de trasnmision. |
US20050083147A1 (en) * | 2003-10-20 | 2005-04-21 | Barr Andrew H. | Circuit board and method in which the impedance of a transmission-path is selected by varying at least one opening in a proximate conductive plane |
-
2004
- 2004-12-09 JP JP2004356735A patent/JP2006165381A/ja active Pending
-
2005
- 2005-12-07 US US11/297,042 patent/US7576629B2/en not_active Expired - Fee Related
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06302718A (ja) * | 1993-03-08 | 1994-10-28 | Internatl Business Mach Corp <Ibm> | 容量性負荷が低い接合構造を有する電子構造体 |
JPH11204726A (ja) * | 1998-01-19 | 1999-07-30 | Fujitsu Ltd | 集積回路装置モジュール |
JP2000311964A (ja) * | 1999-04-27 | 2000-11-07 | Nec Corp | 半導体装置 |
JP2001156209A (ja) * | 1999-11-29 | 2001-06-08 | Casio Comput Co Ltd | 半導体装置 |
Also Published As
Publication number | Publication date |
---|---|
US20060146135A1 (en) | 2006-07-06 |
US7576629B2 (en) | 2009-08-18 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP6524986B2 (ja) | 高周波モジュール、アンテナ付き基板、及び高周波回路基板 | |
TWI520304B (zh) | 包含天線層的半導體封裝件及其製造方法 | |
US6573600B2 (en) | Multilayer wiring substrate having differential signal wires and a general signal wire in different planes | |
US8841771B2 (en) | Semiconductor device | |
US8119931B1 (en) | Differential vertical structure for high density, low layer count packages | |
CN110556365B (zh) | 用于集成电路晶片的匹配电路 | |
JP2008010859A (ja) | 半導体装置 | |
US20100237486A1 (en) | Semiconductor device | |
JP6567475B2 (ja) | 無線装置 | |
JP3443408B2 (ja) | 配線基板及びそれを用いた半導体装置 | |
JP4222943B2 (ja) | 高周波信号伝送に適合する電子デバイス・キャリア | |
US11127686B2 (en) | Radio-frequency module and communication device | |
JP2006165381A (ja) | 半導体装置 | |
JP4083142B2 (ja) | 半導体装置 | |
US20140175680A1 (en) | Electrical characteristics of package substrates and semiconductor packages including the same | |
JP6465451B1 (ja) | 電子回路 | |
US8363421B2 (en) | Semiconductor device having wiring formed on wiring board and electric conductor formed in wiring board and conductor chip formed over wiring | |
JP2001352000A (ja) | インターポーザを使用した高周波用半導体装置 | |
JP6352839B2 (ja) | 高周波パッケージ | |
JP2002231849A (ja) | 高周波装置 | |
JP2006114623A (ja) | 基板モジュール及び印刷配線板並びにこれを用いた電子装置 | |
JP2007103391A (ja) | 半導体増幅器 | |
JPH10126032A (ja) | 表面実装部品の実装構造及び実装方法 | |
JP2004140295A (ja) | 高周波素子用基板及び電子装置 | |
JP2002190546A (ja) | 多層高周波パッケージ基板 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20071031 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080313 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100715 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20101108 |