JP2006165283A - 半導体リレー - Google Patents

Abstract

【課題】 スイッチングが高速な半導体リレーを実現することを目的にする。
【解決手段】 本発明は、ＭＯＳＦＥＴをリレーとする半導体リレーに改良を加えたものである。本装置は、発光側が常時発光し、電圧出力を行う第１のフォトカプラと、この第１のフォトカプラの電圧出力側に、並列に設けられるコンデンサと、このコンデンサの出力をＭＯＳＦＥＴのゲートに与えて、ＭＯＳＦＥＴをオンする第２のフォトカプラと、ＭＯＳＦＥＴのゲート・ソース間を短絡し、ＭＯＳＦＥＴをオフする第３のフォトカプラと
を設けたことを特徴とする装置である。
【選択図】 図１

Description

本発明は、ＭＯＳＦＥＴをリレーとする半導体リレーに関し、スイッチングが高速な半導体リレーに関するものである。

従来、ＩＣテスタは、被試験対象（ＩＣ）の試験を行う試験をリレーマトリックスによって切り換えて、目的のＩＣピンに接続して、被試験対象の試験を行っている。このようなリレーマトリックスには機械式リレーが用いられていたが、接点寿命が短いため、近年、半導体リレーが用いられるようになってきた。このような半導体リレーは例えば特許文献１等に記載されている。以下図３を用いて説明する。

特開平０８−２９８４４６号公報

図３において、ＭＯＳＦＥＴＱ１，Ｑ２は、ソース同士が接続されると共にゲート同士が接続される。そして、ＭＯＳＦＥＴＱ１，Ｑ２のドレインが出力端子あるいは入力端子Ｐ１，Ｐ２となる。抵抗Ｒは、放電用の抵抗で、一端がＭＯＳＦＥＴＱ１，Ｑ２のゲート同士の接続点に接続され、他端がＭＯＳＦＥＴＱ１，Ｑ２のソース同士の接続点に接続される。フォトカプラＰＶは電圧出力型で、抵抗Ｒに並列に接続され、複数個のフォトダイオードＤと発光ダイオードＬからなる。複数個のフォトダイオードＤは電圧出力型で、直列に接続され、終端に位置する１つのフォトダイオードＤのカソードがＭＯＳＦＥＴＱ１，Ｑ２のソース同士の接続点に接続される。また、もう１つの終端に位置するフォトダイオードＤのアノードは、ＭＯＳＦＥＴＱ１，Ｑ２のゲート同士の接続点に接続される。発光ダイオードＬは、アノードが入力端子Ｐ３を介して電源電位ＶＤＤに接続され、フォトダイオードＤに光を当てる。抵抗Ｒ１は、一端が発光ダイオードＬのカソードに入力端子Ｐ４を介して接続される。入力信号源Ｅ１は、抵抗Ｒ１の他端に接続される。

このような装置の動作を以下に説明する。入力信号源Ｅ１の入力信号電圧Ｖ１がロウレベルの時、発光ダイオードＬに電流が流れ、発光ダイオードＬが点灯し、この光を受けて、フォトダイオードＤが電圧を発生する。そして、フォトダイオードＤが発生する電圧により、ＭＯＳＦＥＴＱ１，Ｑ２がオンする。

次に、入力信号源Ｅ１の入力信号電圧Ｖ１がハイレベル、通常、電源電位ＶＤＤと同電位で、発光ダイオードＬに電流が流れない。このため、発光ダイオードＬは消灯し、フォトダイオードＤの両端電圧は次第に減衰する。そして、抵抗Ｒに電流が流れ、放電され、ＭＯＳＦＥＴＱ１，Ｑ２はオフする。

しかしながら、従来の半導体リレーは入力信号電圧Ｖ１がハイレベルからロウレベル（ロウレベルからハイレベル）に変化してから、ＭＯＳＦＥＴＱ１，Ｑ２がオン（オフ）するまでに時間がかかる。また、特に出力のオン抵抗が低いＭＯＳＦＥＴの場合、オンまたはオフするまでの時間が長時間になってしまう。

以下、詳細に説明する。フォトカプラＰＶの入出力電流伝達比が、現在の技術では非常に小さく、例えば一次側の発光ダイオードＬに数十ｍＡを流しても、二次側のフォトダイオードＤには数十μＡしか流すことができない。一方、ＭＯＳＦＥＴＱ１，Ｑ２のゲート・ソース間には大きな寄生容量Ｃｇｓが存在する。例えば、オン抵抗が１ΩのＭＯＳＦＥＴでは、Ｃｇｓが数百ｐＦもある。オフ状態のＭＯＳＦＥＴをオン状態にするためには、ゲート・ソース間電圧Ｖｇｓをスレッショルド電圧Ｖｔｈ以上にする必要があり、通常Ｖｔｈは数Ｖである。今、フォトカプラＰＶの出力電流をＩｐｄとすれば、入力信号がハイレベルからロウレベルい遷移した時刻からＭＯＳＦＥＴＱ１，Ｑ２がオンするまでに必要な時間Ｔｄは以下のようになる。
Ｔｄ＝Ｃｇｓ×Ｖｔｈ／Ｉｐｄ・・・（１）

例えば、ＭＯＳＦＥＴＱ１，Ｑ２の合計のＣｇｓ＝４００ｐＦ、スレッショルド電圧Ｖｔｈ＝２．５Ｖ、フォトダイオードＤの出力電流Ｉｐｄ＝１０μＡであったとすると、（１）式より、以下のようになる。
Ｔｄ＝４００ｐＦ×２．５Ｖ／１０μＡ＝１００μｓ

この例では、入力信号電圧Ｖ１がハイレベルからロウレベルに遷移した時刻から、ＭＯＳＦＥＴＱ１，Ｑ２がオンするまでに必要なスイッチング時間Ｔｄは１００μｓかかることになる。

そして、特に、出力オン抵抗が低いようなＭＯＳＦＥＴの場合、ＭＯＳＦＥＴＱ１，Ｑ２に大きいサイズの素子を使用しなければならない。同一プロセスで比較した場合、オン抵抗とＣｇｓはほぼ比例することが知られている。例えば、上記で示したものと同じプロセスのＭＯＳＦＥＴで、オン抵抗を１／１０の１００ｍΩにした場合、Ｃｇｓは約１０倍の４０００ｐＦとなる。この結果、入力信号電圧Ｖ１がハイレベルからロウレベルに遷移した時刻から、ＭＯＳＦＥＴＱ１，Ｑ２がオンするまでに必要な時間Ｔｄは（１）式により、以下のようになる。
Ｔｄ＝４０００ｐＦ×２．５Ｖ／１０μＡ＝１０００μｓ

このように、１０００μｓもかかってしまうようになり、低いオン抵抗が要求され、試験時間の短縮が要求されるＩＣテスタにとっては、大きな問題になっていた。

そこで、本発明の目的は、スイッチングが高速な半導体リレーを実現することにある。

このような課題を達成するために、本発明のうち請求項１記載の発明は、
ＭＯＳＦＥＴをリレーとする半導体リレーにおいて、
発光側が常時発光し、電圧出力を行う第１のフォトカプラと、
この第１のフォトカプラの電圧出力側に、並列に設けられるコンデンサと、
このコンデンサの出力を前記ＭＯＳＦＥＴのゲートに与えて、前記ＭＯＳＦＥＴをオンする第２のフォトカプラと、
前記ＭＯＳＦＥＴのゲート・ソース間を短絡し、ＭＯＳＦＥＴをオフする第３のフォトカプラと
を設けたことを特徴とするものである。

請求項２記載の発明は、
２つのＭＯＳＦＥＴのソース同士が接続されると共に、ゲート同士が接続され、ドレインが出力端子あるいは入力端子となるリレーとする半導体リレーにおいて、
発光側が常時発光し、フォトダイオードにより電圧出力を行う第１のフォトカプラと、
この第１のフォトカプラのフォトダイオードに並列に設けられるコンデンサと、
前記第１のフォトカプラのフォトダイオードのアノードと前記ＭＯＳＦＥＴのゲート同士の接続点と間に設けられる第２のフォトカプラと、
前記ＭＯＳＦＥＴのゲート同士の接続点とソース同士の接続点との間に設けられる第３のフォトカプラと
を設け、第２，３のフォトカプラをオン、オフすることにより、前記ＭＯＳＦＥＴのオン、オフを行うことを特徴とするものである。

本発明によれば、第１のフォトカプラを常時オン状態にして、コンデンサに充電し、第２のフォトカプラによりオンすることにより、コンデンサからの電流がＭＯＳＦＥＴに流れるので、ＭＯＳＦＥＴのスイッチングのオン動作を早くすることができる。また、第３のフォトカプラにより、ＭＯＳＦＥＴのゲート・ソース間を短絡するので、ＭＯＳＦＥＴのスイッチングのオフ動作を早くすることができる。

以下本発明を図面を用いて詳細に説明する。図１は本発明の一実施例を示した構成図である。ここで、図３と同一のものは同一符号を付し説明を省略する。

図１において、コンデンサＣは抵抗Ｒの代わりに設けられ、終端に位置する１つのフォトダイオードＤのカソードに一端が接続され、もう１つの終端に位置するフォトダイオードＤのアノードに他端が接続される。フォトカプラＰＣ１は、終端に位置する１つのフォトダイオードＤのアノードとＭＯＳＦＥＴＱ１，Ｑ２のゲート同士の接続点との間に設けられ、フォトトランジスタＴ１、発光ダイオードＬ１からなる。フォトトランジスタＴ１は、終端に位置する１つのフォトダイオードＤのアノードにコレクタが接続され、ＭＯＳＦＥＴＱ１，Ｑ２のゲート同士の接続点にエミッタが接続される。発光ダイオードＬ１は、アノードが制御入力端子Ｐ５を介して電源電位ＶＤＤに接続される。フォトカプラＰＣ２は、ＭＯＳＦＥＴＱ１，Ｑ２のゲート同士の接続点、ソース同士の接続点の間に設けられ、フォトトランジスタＴ２、発光ダイオードＬ２からなる。フォトトランジスタＴ２は、ＭＯＳＦＥＴＱ１，Ｑ２のゲート同士の接続点にコレクタが接続され、ＭＯＳＦＥＴＱ１，Ｑ２のソース同士の接続点にエミッタが接続される。発光ダイオードＬ２は、アノードが制御入力端子Ｐ６を介して電源電位ＶＤＤに接続される。抵抗Ｒ２，Ｒ３は、それぞれ発光ダイオードＬ１，Ｌ２のカソードに、制御入力端子Ｐ７，Ｐ８を介して一端が接続される。入力信号源Ｅ２，Ｅ３は、それぞれ抵抗Ｒ１１，Ｒ１２の他端に接続される。そして、抵抗Ｒ１は、図３に示す入力信号源Ｅ１を介さずに接地される。

このような装置の動作を説明する。発光ダイオードＬに電流が流れ、この光を受けて、フォトダイオードＤが電圧Ｖｃを発生する。入力信号源Ｅ２がロウレベル、入力信号源Ｅ３がハイレベルのとき、フォトカプラＰＣ１の発光ダイオードＬ１に電流が流れ、フォトトランジスタＴ１がオンとなり、フォトカプラＰＣ２の発光ダイオードＬ２には電流が流れず、フォトトランジスタＴ２はオフのままとなる。この結果、ＭＯＳＦＥＴＱ１，Ｑ２のゲート・ソース間にフォトカプラＰＶの出力電圧Ｖｃが印加され、ＭＯＳＦＥＴＱ１，Ｑ２がオンとなる。

次に、入力信号源Ｅ２がハイレベル、入力信号源Ｅ３がロウレベルのとき、フォトカプラＰＣ１の発光ダイオードＬ１に電流が流れず、フォトトランジスタＴ１がオフとなり、フォトカプラＰＣ２の発光ダイオードＬ２に電流が流れ、フォトトランジスタＴ２がオンとなる。この結果、ＭＯＳＦＥＴＱ１，Ｑ２のゲート・ソース間が短絡され、ＭＯＳＦＥＴＱ１，Ｑ２がオフとなる。

さらに詳細に図２を用いて説明する。図２において、（ａ）はＭＯＳＦＥＴＱ１，Ｑ２の動作状態、（ｂ），（ｃ）はそれぞれ入力信号源Ｅ２，Ｅ３の電圧Ｖ２，Ｖ３、（ｄ）はＭＯＳＦＥＴＱ１，Ｑ２のゲート・ソース間電圧Ｖｇｓ、（ｅ）は電流Ｉｃｈｇである。

図２に示すように、最初、入力信号源Ｅ２がハイレベル、入力信号源Ｅ３がロウレベルとする。このとき、ＭＯＳＦＥＴＱ１，Ｑ２のゲート・ソース間電圧Ｖｇｓは０Ｖで、ＭＯＳＦＥＴＱ１，Ｑ２はオフ状態である。時刻ｔ１のとき、入力信号源Ｅ３をハイレベルにし、ごく短い時間、入力信号源Ｅ２，Ｅ３ともにハイレベルにする。そして、時刻ｔ２のとき、入力信号源Ｅ２をロウレベルにする。この時、コンデンサＣの両端電圧ＶｃがＭＯＳＦＥＴＱ１，Ｑ２のゲート・ソース間に印加される。この結果、大電流Ｉｃｈｇが流れ、ごく短時間で、ＭＯＳＦＥＴＱ１，Ｑ２のゲート・ソース間の寄生容量Ｃｇｓが充電される。これは、コンデンサＣの静電容量をＣｇｓよりも十分大きくしておくことにより実現できる。そして、時刻ｔ３でスレッショルド電圧Ｖｔｈを越え、ＭＯＳＦＥＴＱ１，Ｑ２がオンされる。

次に、時刻ｔ４のとき、入力信号源Ｅ２をハイレベルにし、ごく短時間、入力信号源Ｅ２，Ｅ３ともにハイレベルにする。そして、時刻ｔ５のとき、入力信号源Ｅ３だけをロウレベルにして、フォトカプラＰＣ２をオンにし、ＭＯＳＦＥＴＱ１，Ｑ２のＣｇｓがごく短時間で短絡放電される。時刻ｔ６でスレッショルド電圧Ｖｔｈが下がり、ＭＯＳＦＥＴＱ１，Ｑ２がオフとなり、Ｖｇｓが０Ｖとなる。

ここで、単位時間当たりのＭＯＳＦＥＴＱ１，Ｑ２の開閉回数をｎ（開閉一組で１カウント）とした場合、フォトカプラＰＶに求められる消費電流Ｉｐｄは、充電時の大電流Ｉｃｈｇの時間平均となる。そして、Ｉａｖｇは次式となる。
Ｉａｖｇ＝Ｃｇｓ×Ｖｃ×ｎ

例えば、従来例と同等として、Ｃｇｓ＝４００ｐＦ、Ｖｃ＝７Ｖ、ｎ＝１０００［回／秒］とすると以下のようになる。
Ｉａｖｇ＝４００ｐＦ×７Ｖ×１０００［回／秒］＝２．８μＡ

毎秒１０００回オン／オフを繰り返したとしても、フォトカプラＰＶに求められる消費電流Ｉｐｄは２．８μＡにしかならない。

このように、フォトカプラＰＶを常時オン状態にして、コンデンサＣに充電し、フォトカプラＰＣ１によりオンすることにより、コンデンサＣからの電流がＭＯＳＦＥＴＱ１，Ｑ２に流れるので、ＭＯＳＦＥＴＱ１，Ｑ２のスイッチングのオン動作を早くすることができる。また、フォトカプラＰＣ２により、ＭＯＳＦＥＴＱ１，Ｑ２のゲート・ソース間を短絡するので、ＭＯＳＦＥＴＱ１，Ｑ２のスイッチングのオフ動作を早くすることができる。

なお、本発明はこれに限定されるものではなく、ＭＯＳＦＥＴＱ１，Ｑ２の２つを設けた例を示したが、１つだけでもよい。

また、入力信号源Ｅ２，Ｅ３、抵抗Ｒ２，Ｒ３を示したが、制御部としてもよい。

また、複数のフォトダイオードＤを示したが、１つのダイオードでもよく、フォトダイオードとして、フォトダイオードアレイを用いてもよい。

本発明の一実施例を示した構成図である。 図１に示す装置の動作を示したタイミングチャートである。 従来の半導体リレーの構成を示した図である。

符号の説明

ＰＶ，ＰＣ１，ＰＣ２ フォトカプラ
Ｃ コンデンサ
Ｑ１，Ｑ２ ＭＯＳＦＥＴ

Claims (2)

1. ＭＯＳＦＥＴをリレーとする半導体リレーにおいて、
   発光側が常時発光し、電圧出力を行う第１のフォトカプラと、
   この第１のフォトカプラの電圧出力側に、並列に設けられるコンデンサと、
   このコンデンサの出力を前記ＭＯＳＦＥＴのゲートに与えて、前記ＭＯＳＦＥＴをオンする第２のフォトカプラと、
   前記ＭＯＳＦＥＴのゲート・ソース間を短絡し、ＭＯＳＦＥＴをオフする第３のフォトカプラと
   を設けたことを特徴とする半導体リレー。
2. ２つのＭＯＳＦＥＴのソース同士が接続されると共に、ゲート同士が接続され、ドレインが出力端子あるいは入力端子となるリレーとする半導体リレーにおいて、
   発光側が常時発光し、フォトダイオードにより電圧出力を行う第１のフォトカプラと、
   この第１のフォトカプラのフォトダイオードに並列に設けられるコンデンサと、
   前記第１のフォトカプラのフォトダイオードのアノードと前記ＭＯＳＦＥＴのゲート同士の接続点と間に設けられる第２のフォトカプラと、
   前記ＭＯＳＦＥＴのゲート同士の接続点とソース同士の接続点との間に設けられる第３のフォトカプラと
   を設け、第２，３のフォトカプラをオン、オフすることにより、前記ＭＯＳＦＥＴのオン、オフを行うことを特徴とする半導体リレー。
   

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