JP2006146171A - Data drive chip and light-emitting display device - Google Patents

Data drive chip and light-emitting display device Download PDF

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a data drive chip and a light-emitting display that can enhance the degree of uniformity of reference current. <P>SOLUTION: The light emitting display device is provided with a scanning drive section 100 which successively applies scanning signals with a plurality of scanning lines, a data drive section 200 which is provided with a first data driver that outputs a reference current and a second data driver that receives the reference current and applies a data current corresponding to the reference current to a plurality of data lines and an image display section 300, which displays an image by the scanning signals applied to a plurality of scanning lines S1 to Sn and data current applied to a plurality of data lines D1 to Dm. The data drive section 200 includes a first data drive chip 210, which outputs a reference current that is determined by the reference voltage and a resistor and a second data drive chip 220, which receives the outputted reference current. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明は、データ駆動チップ及び発光表示装置に関し、特に、基準電流の均一度を高めることができるデータ駆動チップ及び発光表示装置に関する。   The present invention relates to a data driving chip and a light emitting display device, and more particularly, to a data driving chip and a light emitting display device capable of increasing the uniformity of a reference current.

最近、陰極線管の短所である重さとかさを減らすことができる各種平板表示装置が開発されている。平板表示装置（フラットパネルディスプレイ）としては、液晶表示装置、電界放出表示装置、プラズマディスプレイパネル及び発光表示装置などがある。   Recently, various flat panel display devices that can reduce the weight and bulk of the cathode ray tube have been developed. Examples of the flat panel display (flat panel display) include a liquid crystal display, a field emission display, a plasma display panel, and a light emitting display.

平板表示装置のうち、発光表示装置は、電子と正孔の再結合によって蛍光物質を発光させる自発光素子であり、材料及び構造によって無機物の発光層を含む無機発光表示装置と、有機物の発光層を含む有機発光表示装置に大別される。   Among flat panel display devices, a light emitting display device is a self-luminous element that emits a fluorescent material by recombination of electrons and holes, and includes an inorganic light emitting display device including an inorganic light emitting layer depending on the material and structure, and an organic light emitting layer Are broadly classified into organic light emitting display devices.

また、有機発光表示装置を特に有機電界発光表示装置と称する。このような発光表示装置は、液晶表示装置のように別途の光源を要する受動型発光素子に比べて陰極線管のような早い応答速度を持つという長所がある。   The organic light emitting display device is particularly referred to as an organic electroluminescent display device. Such a light emitting display device has an advantage that it has a higher response speed like a cathode ray tube than a passive light emitting element that requires a separate light source like a liquid crystal display device.

発光表示装置の駆動方式としては、受動マトリックス方式と能動マトリックス方式がある。このうち、受動マトリックス方式は陽極と陰極を直交するように形成し、ラインを選択して駆動する方式である。   There are a passive matrix system and an active matrix system as a driving system of the light emitting display device. Among these, the passive matrix method is a method in which an anode and a cathode are formed so as to be orthogonal to each other, and a line is selected and driven.

能動マトリックス方式は、能動素子を利用して発光素子に流れる電流量を制御する方式である。能動素子としては薄膜トランジスタ（以下、ＴＦＴという。）が主に使用される。能動マトリックス方式は、多少複雑であるが電流消耗量が少なく、発光時間が長くなるという長所がある。   The active matrix method is a method of controlling the amount of current flowing through the light emitting element using an active element. As the active element, a thin film transistor (hereinafter referred to as TFT) is mainly used. The active matrix method is somewhat complicated, but has an advantage that the current consumption is small and the light emission time is long.

発光表示装置の書込方式としては、電圧書込方式と電流書込方式がある。このうち、電圧書込方式は、データ駆動部がデータ信号に対応する電圧を出力する方式である。電圧書込方式は、液晶表示装置などに使用されるデータ駆動部をそのまま使用することができるという長所があるが、能動素子として使用されるＴＦＴのしきい値電圧と、移動度等の偏差によって均一な画面を表現しにくいという短所がある。   As a writing method of the light emitting display device, there are a voltage writing method and a current writing method. Among these, the voltage writing method is a method in which the data driver outputs a voltage corresponding to the data signal. The voltage writing method has an advantage that a data driving unit used in a liquid crystal display device or the like can be used as it is. However, depending on a threshold voltage of a TFT used as an active element and a deviation such as mobility. There is a disadvantage that it is difficult to express a uniform screen.

電流書込方式は、データ駆動部がデータ信号に対応する電流を出力する方式である。電流書込方式は、ＴＦＴのしきい値電圧と移動度の偏差を容易に補償して均一な画面を表現することができるという長所があるので、データ電流を出力するデータ駆動部の開発が必要とされる。   The current writing method is a method in which the data driver outputs a current corresponding to a data signal. The current writing method has the advantage that a uniform screen can be expressed by easily compensating for the deviation between the threshold voltage of the TFT and the mobility, so the development of a data driver that outputs a data current is necessary. It is said.

一方、表示装置のサイズが大きくなり、解像度が高くなることによって使用されるデータ線の数が増加し、これによってデータ駆動部を一つのチップで具現するより複数個のデータ駆動チップを利用して具現することが技術的に容易な面がある。   On the other hand, the number of data lines to be used increases as the size of the display device increases and the resolution increases, thereby using a plurality of data driving chips instead of implementing the data driving unit in one chip. It is technically easy to implement.

図１は、従来の技術による複数のデータ駆動チップを利用したデータ駆動部を概略的に示す図である。   FIG. 1 is a diagram schematically illustrating a data driving unit using a plurality of data driving chips according to the prior art.

図１を参照すれば、データ駆動部は第１ないし４データ駆動チップ１０ないし４０を含む。各データ駆動チップ１０ないし４０は、３００チャンネルの出力を持つのでデータ駆動部は最大１２００チャンネルの出力を持つことができる。各データ駆動チップ１０ないし４０は、基準電圧Ｖｒｅｆ及び外部抵抗Ｒｅｘｔ１ないしＲｅｘｔ４を利用して基準電流を形成する。   Referring to FIG. 1, the data driver includes first to fourth data driving chips 10 to 40. Since each data driving chip 10 to 40 has an output of 300 channels, the data driving unit can have an output of 1200 channels at the maximum. Each data driving chip 10 to 40 forms a reference current using the reference voltage Vref and the external resistors Rext1 to Rext4.

また、形成された基準電流はデータ駆動チップ１０ないし４０内部に位置するＤ／Ａ変換器（図示せず）などで使用され、基準電流が変われば各階調に対応するデータ電流値が変更されるので、データ線に連結された画素の輝度が変わるようになる。   The formed reference current is used in a D / A converter (not shown) located in the data driving chips 10 to 40. If the reference current changes, the data current value corresponding to each gradation is changed. As a result, the luminance of the pixels connected to the data line changes.

したがって、基準電流値がデータ駆動チップ間で互いに異なると各データ駆動チップ１０ないし４０に連結された画素の輝度に差が発生するので、画質の不均一性をもたらすことになる。   Accordingly, if the reference current values are different among the data driving chips, a difference occurs in the luminance of the pixels connected to the data driving chips 10 to 40, resulting in non-uniform image quality.

一般に、外部抵抗値は製造工程による偏差、温度などの要因によって差が発生し、これによって各データ駆動チップ１０ないし４０間の基準電流の差が発生して画質の不均一性をもたらしうるという問題点がある。   In general, the external resistance value varies depending on factors such as a deviation due to a manufacturing process, temperature, and the like, and this causes a difference in reference current between the data driving chips 10 to 40, which may cause image quality non-uniformity. There is a point.

一方、従来のデータ駆動チップ及び発光表示装置に関する技術を記載した文献としては、下記特許文献１および２等がある。
米国特許出願公開２００３／０１６４８１１号明細書 特開平２００３−３４５２８４号公報 On the other hand, there are Patent Documents 1 and 2 listed below as documents describing techniques related to conventional data driving chips and light emitting display devices.
US Patent Application Publication No. 2003/0164811 Japanese Patent Laid-Open No. 2003-345284

したがって、本発明の目的は、各データ駆動チップで使用される基準電流の誤差を減らすことにより、画質の均一度を高めることができるデータ駆動チップ及び発光表示装置を提供することである。   Accordingly, an object of the present invention is to provide a data driving chip and a light emitting display device that can improve uniformity of image quality by reducing an error of a reference current used in each data driving chip.

前記目的を果たすための技術的手段として、本発明の第１側面は、複数の走査線に走査信号を順次印加する走査駆動部と、複数のデータ線にデータ電流を印加するデータ駆動部と、前記複数の走査線に印加された走査信号及び前記複数のデータ線に印加されるデータ電流によって画像を表示する画像表示部を具備し、前記データ駆動部は、基準電圧と抵抗によって決定される基準電流を出力する第１データ駆動チップと、前記第１データ駆動チップから前記基準電流を受ける第２データ駆動チップとを含むことを特徴とする発光表示装置が提供される。   As technical means for achieving the above object, according to a first aspect of the present invention, a scan driver that sequentially applies a scan signal to a plurality of scan lines, a data driver that applies a data current to a plurality of data lines, An image display unit configured to display an image according to a scanning signal applied to the plurality of scanning lines and a data current applied to the plurality of data lines, wherein the data driving unit is a reference determined by a reference voltage and a resistance; There is provided a light emitting display device including a first data driving chip for outputting a current and a second data driving chip for receiving the reference current from the first data driving chip.

好ましくは、前記基準電流は差動基準電流を含む。   Preferably, the reference current includes a differential reference current.

また、前記目的を果たすための技術的手段として、本発明の第２側面は、クロック信号及び同期信号に対応してラッチ制御信号を出力するシフトレジスターと、前記ラッチ制御信号によってビデオデータが順次入力され、並列に出力するデータラッチと、前記データラッチの出力をアナログ変換したデータ電流を出力するＤ／Ａ変換器と、第１モードにあたる制御信号が印加される場合には、基準電圧及び抵抗を利用して基準電流及び出力基準電流を生成し、第２モードにあたる制御信号が印加される場合には、入力基準電流を利用して前記基準電流及び前記出力基準電流を生成し、前記生成された基準電流をＤ／Ａ変換器に伝達し、前記出力基準電流を出力するバイアス回路とを含むことを特徴とするデータ駆動チップが提供される。   As a technical means for achieving the above object, according to a second aspect of the present invention, a shift register that outputs a latch control signal corresponding to a clock signal and a synchronization signal, and video data are sequentially input by the latch control signal. When a data latch that outputs in parallel, a D / A converter that outputs a data current obtained by analog conversion of the output of the data latch, and a control signal corresponding to the first mode are applied, the reference voltage and the resistance are When a control signal corresponding to the second mode is applied using a reference current and an output reference current, an input reference current is used to generate the reference current and the output reference current. There is provided a data driving chip including a bias circuit that transmits a reference current to a D / A converter and outputs the output reference current.

好ましくは、前記バイアス回路は、基準電流及び出力差動基準電流を形成し、第２モードにあたる制御信号が印加される場合には入力差動基準電流を利用して前記基準電流及び前記出力差動基準電流を形成し、前記基準電流をＤ／Ａ変換器に伝達して前記差動基準電流を出力する。   Preferably, the bias circuit forms a reference current and an output differential reference current, and when a control signal corresponding to a second mode is applied, the reference current and the output differential are utilized using an input differential reference current. A reference current is formed, the reference current is transmitted to a D / A converter, and the differential reference current is output.

上述したように、本発明によるデータ駆動チップ及び発光表示装置によれば、データドライバ内の第１データ駆動チップで基準電流を生成し、それを残りの第２データ駆動チップに供給することで、チップの間の出力電流を非常に均一にすることができる。したがって、本発明によるデータ駆動部を搭載した発光表示装置はより優秀な画質を具現することができる。   As described above, according to the data driving chip and the light emitting display device according to the present invention, the first data driving chip in the data driver generates the reference current and supplies it to the remaining second data driving chip. The output current between the chips can be made very uniform. Accordingly, the light emitting display device equipped with the data driver according to the present invention can realize better image quality.

また、本発明によるデータ駆動チップ及び発光表示装置によれば、各データ駆動チップで使用される基準電流の誤差を減らすことで、画質の均一度を高めることができる。   In addition, according to the data driving chip and the light emitting display device according to the present invention, it is possible to improve the uniformity of image quality by reducing the error of the reference current used in each data driving chip.

また、本発明によるデータ駆動チップ及び発光表示装置によれば、データ駆動チップの間に伝達される電流として差動基準電流を利用することで、ＣＭＲＲを高めることができる。   In addition, according to the data driving chip and the light emitting display device according to the present invention, the CMRR can be increased by using the differential reference current as the current transmitted between the data driving chips.

以下、添付された図を参照して本発明によるデータ駆動チップ及び発光表示装置の好適な実施形態について詳しく説明する。   Hereinafter, preferred embodiments of a data driving chip and a light emitting display device according to the present invention will be described in detail with reference to the accompanying drawings.

図２は、本発明の一実施形態による発光表示装置を示す図である。   FIG. 2 is a view illustrating a light emitting display device according to an embodiment of the present invention.

図２を参照すれば、発光表示装置は、走査駆動部１００、データ駆動部２００、画像表示部３００及びタイミング制御部５００を具備する。   Referring to FIG. 2, the light emitting display device includes a scan driver 100, a data driver 200, an image display unit 300, and a timing controller 500.

走査駆動部１００は、走査線Ｓ１ないしＳｎを駆動する。このような走査駆動部１００は、走査駆動部制御信号ＳＣＳに応答して走査信号を生成し、生成された走査信号を走査線Ｓ１ないしＳｎに順次供給する。   The scan driver 100 drives the scan lines S1 to Sn. The scan driver 100 generates a scan signal in response to the scan driver control signal SCS, and sequentially supplies the generated scan signal to the scan lines S1 to Sn.

データ駆動部２００は、データ線Ｄ１ないしＤｍを駆動する。このようなデータ駆動部２００は、データ駆動部制御信号ＤＣＳ及びビデオデータに応答してデータ電流を生成し、生成されたデータ電流をデータ線Ｄ１ないしＤｍに供給する。   The data driver 200 drives the data lines D1 to Dm. The data driver 200 generates a data current in response to the data driver control signal DCS and the video data, and supplies the generated data current to the data lines D1 to Dm.

また、データ駆動部２００は、複数個のデータ駆動チップ（図示せず）を具備しており、複数のデータ駆動チップのうち、少なくとも一つの駆動チップは基準電圧及び外部抵抗を利用して差動基準電流（ｄｉｆｆｅｒｅｎｔｉａｌ ｒｅｆｅｒｅｎｃｅ ｃｕｒｒｅｎｔ）を形成し、残りのデータ駆動チップは他のデータ駆動チップから伝達を受けた差動基準電流を利用する。   In addition, the data driver 200 includes a plurality of data driver chips (not shown), and at least one of the plurality of data driver chips is differential using a reference voltage and an external resistor. A reference current is generated, and the remaining data driving chips use the differential reference current transmitted from the other data driving chips.

画像表示部３００は、走査線Ｓ１ないしＳｎ及びデータ線Ｄ１ないしＤｍによって制御される複数の画素４００を含む。   The image display unit 300 includes a plurality of pixels 400 controlled by scanning lines S1 to Sn and data lines D1 to Dm.

また、画像表示部３００は外部から第１電源電圧ＶＤＤ及び第２電源電圧ＶＳＳの印加を受ける。ここで、第１電源電圧ＶＤＤ及び第２電源電圧ＶＳＳは、それぞれの画素４００に伝達される。画素４００各々は自分に供給されるデータ信号に対応する画像を表示する。   The image display unit 300 receives the first power supply voltage VDD and the second power supply voltage VSS from the outside. Here, the first power supply voltage VDD and the second power supply voltage VSS are transmitted to the respective pixels 400. Each of the pixels 400 displays an image corresponding to the data signal supplied thereto.

タイミング制御部５００は、走査駆動部制御信号ＳＣＳを走査駆動部１００に供給し、データ駆動部制御信号ＤＣＳ及びビデオデータをデータ駆動部に供給する。   The timing controller 500 supplies the scan driver control signal SCS to the scan driver 100, and supplies the data driver control signal DCS and video data to the data driver.

図３は、図２の発光表示装置に採用された複数個のデータ駆動チップを持つ本発明の第１実施形態によるデータ駆動部を概略的に示した図である。図３を参照すれば、本発明の第１実施形態によるデータ駆動チップを具備したデータ駆動部は、発光表示装置の画面のサイズによって要求されるチャンネルを確保することができるように、複数のデータ駆動チップ１１０、１２０、１３０、１４０を具備する。   FIG. 3 is a diagram schematically illustrating a data driver according to the first embodiment of the present invention having a plurality of data driver chips employed in the light emitting display device of FIG. Referring to FIG. 3, the data driver having the data driver chip according to the first embodiment of the present invention may receive a plurality of data so as to secure a required channel according to the screen size of the light emitting display device. The driving chips 110, 120, 130, and 140 are provided.

各データ駆動チップは、半導体チップで形成されており、好ましくは、実質的に同一の構造に製作される。また、データ駆動チップのうち、第１データ駆動チップ１１０はマスタチップで設置され、第２データ駆動チップ１２０、第３データ駆動チップ１３０、第４データ駆動チップ１４０は、マストチップ１１０に連結されるスレーブチップで設置される。   Each data driving chip is formed of a semiconductor chip, and is preferably manufactured to have substantially the same structure. Of the data driving chips, the first data driving chip 110 is installed as a master chip, and the second data driving chip 120, the third data driving chip 130, and the fourth data driving chip 140 are connected to the mast chip 110. Installed with a slave chip.

本発明の実施形態において、各データ駆動チップそれぞれは、３００個のチャンネルを具備し、各チャンネルに連結されたデータ線に所定のデータ信号をそれぞれ供給する。   In the embodiment of the present invention, each data driving chip includes 300 channels and supplies predetermined data signals to data lines connected to the respective channels.

第１データ駆動チップ１１０は、抵抗Ｒｅｘｔに電気的に接続され、外部から所定の基準電圧Ｖｒｅｆを受ける。そして、第１データ駆動チップ１１０は、抵抗Ｒｅｘｔと基準電圧Ｖｒｅｆに基づいて基準電流Ｉｒｅｆを生成する。また、第１データ駆動チップ１１０は生成された基準電流Ｉｒｅｆをベースとして、外部から入力されるデジタルビデオデータをアナログデータ信号に変換して出力する。   The first data driving chip 110 is electrically connected to the resistor Rext and receives a predetermined reference voltage Vref from the outside. The first data driver chip 110 generates the reference current Iref based on the resistor Rext and the reference voltage Vref. The first data driver chip 110 converts digital video data input from the outside into an analog data signal based on the generated reference current Iref and outputs the analog data signal.

第２データ駆動チップ１２０は、第１データ駆動チップ１１０から基準電流を受ける。そして、第２データ駆動チップ１２０は、第１データ駆動チップ１１０から受けた基準電流をベースとして、外部から入力されるデジタルビデオデータをアナログデータ信号にデジタル／アナログ変換して出力する。この時、基準電流は、第１データ駆動チップ１１０から生成された基準電流をコピーした電流になる。   The second data driving chip 120 receives a reference current from the first data driving chip 110. Then, the second data driver chip 120 performs digital / analog conversion of digital video data input from the outside into an analog data signal based on the reference current received from the first data driver chip 110 and outputs the analog data signal. At this time, the reference current is a current obtained by copying the reference current generated from the first data driving chip 110.

第３データ駆動チップ１３０及び第４データ駆動チップ１４０は、第２データ駆動チップ１２０の構成と同様である。したがって、第３データ駆動チップ１３０及び第４データ駆動チップ１４０についての詳細な説明は省略する。   The third data driving chip 130 and the fourth data driving chip 140 have the same configuration as the second data driving chip 120. Therefore, a detailed description of the third data driving chip 130 and the fourth data driving chip 140 is omitted.

本発明の実施形態で、第１データ駆動チップ１１０から生成される基準電流Ｉｒｅｆは、外部入力の基準電圧Ｖｒｅｆを外部に位置する抵抗Ｒｅｘｔで除算した値になる。   In the embodiment of the present invention, the reference current Iref generated from the first data driving chip 110 is a value obtained by dividing the reference voltage Vref of the external input by the resistor Rext located outside.

一方、各データ駆動チップ内のデジタル／アナログ変換器の最大値と最小値は、基準電流Ｉｒｅｆによって決定される。したがって、各駆動チップ内の集積回路に印加される基準電流の誤差は、各集積回路の出力電流誤差に伝播される。言い替えれば、通常の外部抵抗は、製造工程による偏差、温度などの要因によって小さくは１％から大きくは１０％以上の抵抗値の差を持つ。したがって、従来のデータ駆動部内のチップの間には、出力電流の偏差が発生する。   On the other hand, the maximum value and the minimum value of the digital / analog converter in each data driving chip are determined by the reference current Iref. Therefore, the error of the reference current applied to the integrated circuit in each driving chip is propagated to the output current error of each integrated circuit. In other words, a normal external resistance has a resistance value difference of as small as 1% or as large as 10% or more depending on factors such as a deviation due to a manufacturing process and temperature. Therefore, a deviation in output current occurs between chips in the conventional data driver.

しかし、本発明ではデータ駆動部内のデータ駆動チップをマスタチップとスレーブチップで形成し、マスタチップから生成された基準電流Ｉｒｅｆをスレーブチップに供給することによってチップの間の出力電流の偏差を大きく減少させることができる。   However, in the present invention, the data driving chip in the data driving unit is formed by the master chip and the slave chip, and the reference current Iref generated from the master chip is supplied to the slave chip, thereby greatly reducing the deviation of the output current between the chips. Can be made.

このように本発明では、データ駆動部内のデータ駆動チップが基準電流を共有することによって外部抵抗の変化にかかわらずチップの間の出力電流の均一性を確保することができる。   As described above, in the present invention, the data driving chips in the data driving unit share the reference current, thereby ensuring the uniformity of the output current between the chips regardless of the change in the external resistance.

図４は、図２の発光表示装置に採用された複数個のデータ駆動チップを持つ本発明の第２実施形態によるデータ駆動部を概略的に示した図である。   FIG. 4 is a diagram schematically illustrating a data driver according to a second embodiment of the present invention having a plurality of data driver chips employed in the light emitting display device of FIG.

図４を参照すれば、データ駆動部２００は、第１ないし４データ駆動チップ２１０ないし２４０を含む。   Referring to FIG. 4, the data driver 200 includes first to fourth data driving chips 210 to 240.

第１データ駆動チップ２１０は、基準電圧Ｖｒｅｆ及び外部抵抗Ｒｅｘｔを利用して差動基準電流Ｉｒｅｆ１、Ｉｒｅｆ２を形成し、これを第２データ駆動チップ２２０に伝達する。このように基準電圧Ｖｒｅｆ及び外部抵抗Ｒｅｘｔを利用して差動基準電流Ｉｒｅｆ１、Ｉｒｅｆ２を形成するデータ駆動チップをマスタデータ駆動チップと言う。差動基準電流Ｉｒｅｆ１、Ｉｒｅｆ２と基準電圧Ｖｒｅｆ及び外部抵抗Ｒｅｘｔとの関係は式１のように表現することができる。   The first data driver chip 210 generates differential reference currents Iref1 and Iref2 using the reference voltage Vref and the external resistor Rext, and transmits the differential reference currents Iref1 and Iref2 to the second data driver chip 220. The data driving chip that forms the differential reference currents Iref1 and Iref2 using the reference voltage Vref and the external resistor Rext as described above is called a master data driving chip. The relationship between the differential reference currents Iref1 and Iref2, the reference voltage Vref, and the external resistance Rext can be expressed as shown in Equation 1.

（Ｉｒｅｆ２ − Ｉｒｅｆ１） ∝ （Ｖｒｅｆ ／ Ｒｅｘｔ） …式１
すなわち、差動基準電流Ｉｒｅｆ１、Ｉｒｅｆ２の差は、基準電圧Ｖｒｅｆを外部抵抗Ｒｅｘｔで除算した値に比例する関係を持つ。差動基準電流は、一例として式２のような値を持つことができる。 (Iref2−Iref1) ∝ (Vref / Rext) Equation 1
That is, the difference between the differential reference currents Iref1 and Iref2 is proportional to the value obtained by dividing the reference voltage Vref by the external resistance Rext. As an example, the differential reference current can have a value of Equation 2.

Ｉｒｅｆ１ ＝ （Ｖｒｅｆ／Ｒｅｘｔ）
Ｉｒｅｆ２ ＝ ２×（Ｖｒｅｆ／Ｒｅｘｔ） …式２
第２データ駆動チップ２２０は、入力される差動基準電流Ｉｒｅｆ１、Ｉｒｅｆ２を利用して差動基準電流Ｉｒｅｆ１、Ｉｒｅｆ２を形成し、これを第３データ駆動チップ２３０に伝達する。このような方式で、第３データ駆動チップ２３０は、入力される差動基準電流Ｉｒｅｆ１、Ｉｒｅｆ２を利用して差動基準電流Ｉｒｅｆ１、Ｉｒｅｆ２を形成し、これを第４データ駆動チップ２４０に伝達する。このように入力される差動基準電流を利用して出力される差動基準電流を形成するデータ駆動チップをスレーブデータ駆動チップと言う。 Iref1 = (Vref / Rext)
Iref2 = 2 × (Vref / Rext) Equation 2
The second data driving chip 220 generates differential reference currents Iref1 and Iref2 using the input differential reference currents Iref1 and Iref2, and transmits the differential reference currents Iref1 and Iref2 to the third data driving chip 230. In this manner, the third data driving chip 230 forms the differential reference currents Iref1 and Iref2 using the input differential reference currents Iref1 and Iref2, and transmits the differential reference currents Iref1 and Iref2 to the fourth data driving chip 240. . A data driving chip that forms a differential reference current that is output using the input differential reference current is called a slave data driving chip.

各データ駆動チップ２１０ないし２４０は、３００チャンネルの出力を持つので、データ駆動部は最大１２００のチャンネル出力を持つことができる。各データ駆動チップ２１０ないし２４０は、差動基準電流Ｖｒｅｆ１、Ｖｒｅｆ２に対応する電流または差動基準電流Ｖｒｅｆ１、Ｖｒｅｆ２の差に対応する基準電流をＤ／Ａ変換器（図示せず）に供給する。Ｄ／Ａ変換器において、各階調に対応する電流値は、前記供給される基準電流によって決定される。   Since each data driving chip 210 to 240 has 300 channel outputs, the data driving unit can have a maximum of 1200 channel outputs. Each of the data driving chips 210 to 240 supplies a current corresponding to the differential reference currents Vref1 and Vref2 or a reference current corresponding to a difference between the differential reference currents Vref1 and Vref2 to a D / A converter (not shown). In the D / A converter, the current value corresponding to each gradation is determined by the supplied reference current.

このようにマスタデータ駆動チップ２１０のみが基準電圧Ｖｒｅｆと外部抵抗Ｒｅｘｔを利用して前記基準電流及び差動基準電流Ｖｒｅｆ１、Ｖｒｅｆ２を形成し、スレーブデータ駆動チップ２２０ないし２４０は、マスタデータ駆動チップ２１０または他のスレーブデータ駆動チップ２２０ないし２４０から伝達される差動基準電流Ｖｒｅｆ１、Ｖｒｅｆ２を利用して前記基準電流及び差動基準電流Ｖｒｅｆ１、Ｖｒｅｆ２を形成することにより、各データ駆動チップ２１０ないし２４０で使用される基準電流の同一性を維持することができるので、結果的に画質の均一度を高めることができる。   As described above, only the master data driving chip 210 forms the reference current and the differential reference currents Vref1 and Vref2 using the reference voltage Vref and the external resistor Rext, and the slave data driving chips 220 to 240 are connected to the master data driving chip 210. Alternatively, the reference currents and the differential reference currents Vref1 and Vref2 are formed using the differential reference currents Vref1 and Vref2 transmitted from the other slave data driving chips 220 to 240. Since the same reference current used can be maintained, the uniformity of image quality can be increased as a result.

また、データ駆動チップ２１０ないし２４０の間に伝達される電流として差動基準電流Ｖｒｅｆ１、Ｖｒｅｆ２を利用することにより、同像成分除去比（ｃｏｍｍｏｎ ｍｏｄｅ ｒｅｊｅｃｔｉｏｎ ｒａｔｉｏ、以下、ＣＭＲＲという、）を高められるという長所がある。   Further, by using the differential reference currents Vref1 and Vref2 as currents transmitted between the data driving chips 210 to 240, it is possible to increase a common mode rejection ratio (hereinafter referred to as CMRR). There are advantages.

図５は、図４のデータ駆動部に採用されたデータ駆動チップの一例を示す図である。   FIG. 5 is a diagram illustrating an example of a data driving chip employed in the data driving unit of FIG.

図５を参照すれば、データ駆動チップはシフトレジスター２６０、データラッチ２７０、Ｄ／Ａ変換器２８０及びバイアス回路２９０を含む。   Referring to FIG. 5, the data driving chip includes a shift register 260, a data latch 270, a D / A converter 280, and a bias circuit 290.

シフトレジスター２６０は、水平クロック信号ＨＣＬＫ及び水平同期信号ＨＳＹＮＣに対応してデータラッチ２７０を制御する機能を遂行する。水平クロック信号ＨＣＬＫ及び水平同期信号ＨＳＹＮＣは、図２のデータ駆動部制御信号ＤＣＳの一種である。   The shift register 260 performs a function of controlling the data latch 270 in response to the horizontal clock signal HCLK and the horizontal synchronization signal HSYNC. The horizontal clock signal HCLK and the horizontal synchronization signal HSYNC are a kind of the data driver control signal DCS of FIG.

データラッチ２７０は、ビデオデータを順次入力してもらい、並列的にＤ／Ａ変換器２８０に出力する。データラッチ２７０は、シフトレジスター２６０から出力される制御信号によって制御される。   The data latch 270 receives the video data sequentially and outputs it to the D / A converter 280 in parallel. The data latch 270 is controlled by a control signal output from the shift register 260.

Ｄ／Ａ変換器２８０は、前記データラッチ２７０から並列的に出力される信号をアナログ電流に変換して出力する。各階調に対応する電流は、バイアス回路２９０から伝達される基準電流Ｉｒｅｆによって決定される。   The D / A converter 280 converts the signal output in parallel from the data latch 270 into an analog current and outputs the analog current. The current corresponding to each gradation is determined by the reference current Iref transmitted from the bias circuit 290.

バイアス回路２９０は、マスタデータ駆動チップとスレーブデータ駆動チップの両方に使用可能なバイアス回路２９０である。バイアス回路２９０がマスタモードに動作される場合、第１モード、すなわち、マスタモードにあたるモード制御信号Ｃｔｒｌが印加される場合には、バイアス回路２９０は基準電圧Ｖｒｅｆと外部抵抗Ｒｅｘｔを利用して基準電流Ｉｒｅｆを形成してＤ／Ａ変換器２８０に伝達し、また基準電圧Ｖｒｅｆと外部抵抗Ｒｅｘｔを利用して出力差動基準電流Ｉｒｅｆ１（ｏｕｔ）、Ｉｒｅｆ２（ｏｕｔ）を形成してデータ駆動チップの外部に出力する。   The bias circuit 290 is a bias circuit 290 that can be used for both the master data driving chip and the slave data driving chip. When the bias circuit 290 is operated in the master mode, when the mode control signal Ctrl corresponding to the first mode, that is, the master mode is applied, the bias circuit 290 uses the reference voltage Vref and the external resistor Rext to generate the reference current. Iref is formed and transmitted to the D / A converter 280, and the output differential reference currents Iref1 (out) and Iref2 (out) are formed by using the reference voltage Vref and the external resistance Rext to generate an external portion of the data driving chip. Output to.

バイアス回路２９０がスレーブモードに動作される場合、第２モード、すなわちスレーブモードにあたるモード制御信号Ｃｔｒｌが印加される場合には、バイアス回路２９０は入力差動基準電流Ｉｒｅｆ１（ｉｎ）、Ｉｒｅｆ２（ｉｎ）を利用して基準電流Ｉｒｅｆを形成してＤ／Ａ変換器２８０に伝達し、また入力差動基準電流Ｉｒｅｆ１（ｉｎ）、Ｉｒｅｆ２（ｉｎ）を利用して出力差動基準電流Ｉｒｅｆ１（ｏｕｔ）、Ｉｒｅｆ２（ｏｕｔ）を形成してデータ駆動チップの外部に出力する。   When the bias circuit 290 is operated in the slave mode, when the mode control signal Ctrl corresponding to the second mode, that is, the slave mode is applied, the bias circuit 290 has the input differential reference currents Iref1 (in) and Iref2 (in). Is used to form a reference current Iref and transmit it to the D / A converter 280, and input differential reference currents Iref1 (in) and Iref2 (in) are used to output an output differential reference current Iref1 (out), Iref2 (out) is formed and output to the outside of the data driving chip.

図６は、図５のデータ駆動チップに採用されたバイアス回路の一例を示す図である。   FIG. 6 is a diagram illustrating an example of a bias circuit employed in the data driving chip of FIG.

図６を参照すれば、バイアス回路２９０は電流生成回路２９１、単一／差動変換回路２９２、モード選択回路２９３、差動／単一変換回路２９４及び基準電流と出力差動基準電流形成回路２９５を含む。   Referring to FIG. 6, the bias circuit 290 includes a current generation circuit 291, a single / differential conversion circuit 292, a mode selection circuit 293, a differential / single conversion circuit 294, and a reference current and output differential reference current formation circuit 295. including.

電流生成回路２９１は、基準電圧Ｖｒｅｆ及び外部抵抗Ｒｅｘｔを利用して第１電流Ｉ１を生成する回路である。第１電流は一例として式３のような値を持つ。   The current generation circuit 291 is a circuit that generates the first current I1 using the reference voltage Vref and the external resistance Rext. As an example, the first current has a value represented by Equation 3.

Ｉ１ ＝ （Ｖｒｅｆ／Ｒｅｘｔ） …式３
単一／差動変換回路２９２は、第１電流を差動電流Ｉ２、Ｉ３に変換する回路である。単一／差動変換回路２９２から出力される差動電流は、一例として式４のような値を持つ。 I1 = (Vref / Rext) Equation 3
The single / differential conversion circuit 292 is a circuit that converts the first current into differential currents I2 and I3. As an example, the differential current output from the single / differential conversion circuit 292 has a value represented by Expression 4.

Ｉ２ ＝ Ｉ１
Ｉ３ ＝ ２×Ｉ１ …式４
モード選択回路２９３は、モード制御信号Ｃｔｒｌによって単一／差動変換回路２９２から出力される差動電流Ｉ２、Ｉ３と入力差動基準電流Ｉｒｅｆ１（ｉｎ）、Ｉｒｅｆ２（ｉｎ）のうち、いずれか一つの差動電流を出力する。マスタモードにあたるモード制御信号Ｃｔｒｌが入力される場合には、モード選択回路２９３は単一／差動変換回路２９２から出力される差動電流Ｉ２、Ｉ３を出力し、スレーブモードにあたるモード制御信号Ｃｔｒｌが入力される場合には、すべての選択回路２９３は入力差動基準電流Ｉｒｅｆ１（ｉｎ）、Ｉｒｅｆ２（ｉｎ）を出力する。モード選択回路２９３から出力される差動電流Ｉ４、Ｉ５は一例として式５のような値を持つ。 I2 = I1
I3 = 2 × I1 Formula 4
The mode selection circuit 293 is one of the differential currents I2 and I3 output from the single / differential conversion circuit 292 in response to the mode control signal Ctrl and the input differential reference currents Iref1 (in) and Iref2 (in). Outputs two differential currents. When the mode control signal Ctrl corresponding to the master mode is input, the mode selection circuit 293 outputs the differential currents I2 and I3 output from the single / differential conversion circuit 292, and the mode control signal Ctrl corresponding to the slave mode is output. In the case of input, all the selection circuits 293 output input differential reference currents Iref1 (in) and Iref2 (in). As an example, the differential currents I4 and I5 output from the mode selection circuit 293 have values as shown in Expression 5.

Ｉ４ ＝ Ｉ２、Ｉ５ ＝ Ｉ３ （マスタモードの場合）
Ｉ４ ＝ Ｉｒｅｆ１（ｉｎ）、
Ｉ５ ＝ Ｉｒｅｆ２（ｉｎ） （スレーブモードの場合） …式５
差動／単一変換回路２９４は、モード選択回路２９３から出力される差動電流Ｉ４、Ｉ５を単一電流Ｉ６に変換する回路である。差動／単一変換回路２９４から出力される単一電流Ｉ６は一例として式６のような値を持つ。 I4 = I2, I5 = I3 (in the master mode)
I4 = Iref1 (in),
I5 = Iref2 (in) (in the slave mode) Equation 5
The differential / single conversion circuit 294 is a circuit that converts the differential currents I4 and I5 output from the mode selection circuit 293 into a single current I6. As an example, the single current I6 output from the differential / single conversion circuit 294 has a value of Equation 6.

Ｉ６ ＝ Ｉ５ − Ｉ４ …式６
基準電流と出力差動基準電流形成回路２９５は、差動／単一変換回路から出力される単一電流Ｉ６から基準電流Ｉｒｅｆ及び出力差動基準電流Ｉｒｅｆ１（ｏｕｔ）、Ｉｒｅｆ２（ｏｕｔ）を形成する回路である。基準電流Ｉｒｅｆ及び出力差動基準電流Ｉｒｅｆ１（ｏｕｔ）、Ｉｒｅｆ２（ｏｕｔ）は一例として式７のような値を持つ。 I6 = I5−I4 Equation 6
The reference current and output differential reference current forming circuit 295 forms a reference current Iref and output differential reference currents Iref1 (out) and Iref2 (out) from the single current I6 output from the differential / single conversion circuit. Circuit. As an example, the reference current Iref and the output differential reference currents Iref1 (out) and Iref2 (out) have values as shown in Expression 7.

Ｉｒｅｆ ＝ Ｉ６
Ｉｒｅｆ１（ｏｕｔ） ＝ Ｉ６
Ｉｒｅｆ２（ｏｕｔ） ＝ ２×Ｉ６ …式７
このような方式で動作することにより、バイアス回路２９０はマスタモードの場合には電流生成回路２９１で第１電流Ｉ１を生成し、単一／差動変換回路２９２及び差動／単一変換回路２９４で第１電流を差動電流Ｉ２、Ｉ３に変換した後、これを再び単一電流Ｉ６に変換し、基準電流と出力差動基準電流形成回路２９５で前記単一電流Ｉ６を利用して基準電流Ｉｒｅｆ及び出力差動基準電流Ｉｒｅｆ１（ｏｕｔ）、Ｉｒｅｆ２（ｏｕｔ）を形成する。 Iref = I6
Iref1 (out) = I6
Iref2 (out) = 2 × I6 Equation 7
By operating in this manner, the bias circuit 290 generates the first current I1 in the current generation circuit 291 in the master mode, and the single / differential conversion circuit 292 and the differential / single conversion circuit 294 are generated. The first current is converted into the differential currents I2 and I3, and then converted into the single current I6 again. The reference current and the output differential reference current forming circuit 295 uses the single current I6 to generate the reference current. Iref and output differential reference currents Iref1 (out) and Iref2 (out) are formed.

また、バイアス回路２９０はスレーブモードの場合には、モード選択回路２９３で入力差動基準電流Ｉｒｅｆ１（ｉｎ）、Ｉｒｅｆ２（ｉｎ）を入力してもらい、差動／単一変換回路２９４でこれを単一電流Ｉ６に変換し、基準電流と出力差動基準電流形成回路２９５で前記単一電流Ｉ６を利用して基準電流Ｉｒｅｆ及び出力差動基準電流Ｉｒｅｆ１（ｏｕｔ）、Ｉｒｅｆ２（ｏｕｔ）を形成する。   In the slave mode, the bias circuit 290 receives the input differential reference currents Iref1 (in) and Iref2 (in) by the mode selection circuit 293, and the differential / single conversion circuit 294 A single current I6 is converted, and a reference current and output differential reference current forming circuit 295 uses the single current I6 to form a reference current Iref and output differential reference currents Iref1 (out) and Iref2 (out).

図７は、本発明の第１及び第２実施形態によるデータ駆動部に採用された電流生成回路の一例を示す図である。   FIG. 7 is a diagram illustrating an example of a current generation circuit employed in the data driver according to the first and second embodiments of the present invention.

図７を参照すれば、本発明の実施形態による電流生成回路２９１は、複数の駆動チップ内のデジタル／アナログ変換器の出力電流のレベルを均一にさせるためにすべての駆動チップ（マスタチップ及びスレーブチップ）が共通に使用する基準電流Ｉｒｅｆをマスタチップで生成して供給する。このため、電流生成回路２９１は第１回路部３１０、第２回路部３２０及び第３回路部３３０を持つ。   Referring to FIG. 7, the current generation circuit 291 according to the embodiment of the present invention may use all the driving chips (master chip and slave) in order to equalize the output current level of the digital / analog converters in the plurality of driving chips. The reference current Iref used in common by the chip) is generated and supplied by the master chip. Therefore, the current generation circuit 291 includes a first circuit unit 310, a second circuit unit 320, and a third circuit unit 330.

まず、第１回路部３１０は、第１演算増幅器ＯＰＡ１とＮ−タイプの第１トランジスタＭ１を含む。第１演算増幅器ＯＰＡ１は、基準電圧Ｖｒｅｆが入力される第１入力端子と、第１トランジスタＭ１のソースに接続される第２入力端子、及び第１トランジスタＭ１のゲートに接続される出力端子を具備する。   First, the first circuit unit 310 includes a first operational amplifier OPA1 and an N-type first transistor M1. The first operational amplifier OPA1 includes a first input terminal to which the reference voltage Vref is input, a second input terminal connected to the source of the first transistor M1, and an output terminal connected to the gate of the first transistor M1. To do.

第１トランジスタＭ１は、第１電極、第２電極及びゲートを具備し、第１電極にはバイアス電源ＡＶＤＤが接続され、第２電極にはパッド３１２を介して外部に位置した抵抗Ｒｅｘｔに接続される。第１トランジスタＭ１は、ゲート電圧によって第１電極から第２電極にバイアス電源ＡＶＤＤによる電流が流れるように動作する。   The first transistor M1 includes a first electrode, a second electrode, and a gate, a bias power supply AVDD is connected to the first electrode, and a second electrode is connected to a resistor Rext located outside via a pad 312. The The first transistor M1 operates such that a current from the bias power source AVDD flows from the first electrode to the second electrode by the gate voltage.

この時、第１トランジスタＭ１のゲートと第１ノードＮ１の間には、これらの間の電圧差に相応する電圧を格納する第１キャパシターＣ１が接続される。第１キャパシターＣ１は、格納された電圧によって第１トランジスタＭ１を介して所望の電流が正常に流れるように第１トランジスタＭ１のターンオンレベルを維持する。   At this time, a first capacitor C1 for storing a voltage corresponding to a voltage difference between the gate of the first transistor M1 and the first node N1 is connected. The first capacitor C1 maintains the turn-on level of the first transistor M1 so that a desired current normally flows through the first transistor M1 according to the stored voltage.

このように、第１回路部３１０は、第１演算増幅器ＯＰＡ１とＮ−タイプの第１トランジスタＭ１のネガティブフィードバック（ｎｅｇａｔｉｖｅ ｆｅｅｄｂａｃｋ）ルーフによって第１ノードＮ１に所望の電圧、すなわち、基準電圧Ｖｒｅｆが安定に印加され、同時に第１トランジスタＭ１を介して所望の電流が流れるように動作する。   As described above, the first circuit unit 310 stabilizes the desired voltage, that is, the reference voltage Vref, at the first node N1 by the negative feedback roof of the first operational amplifier OPA1 and the N-type first transistor M1. At the same time as the desired current flows through the first transistor M1.

次に、第２回路部３２０は、第１回路部３１０に流れる電流をコピーして基準電流Ｉｒｅｆを生成する。このために、第２回路部３２０は第２トランジスタＭ２、第３トランジスタＭ３、第２演算増幅器ＯＰＡ２及び第４トランジスタＭ４を具備する。ここで、第２ないし第４トランジスタＭ２、Ｍ３、Ｍ４は、Ｐ−タイプのトランジスタに形成されている。   Next, the second circuit unit 320 copies the current flowing through the first circuit unit 310 to generate the reference current Iref. For this purpose, the second circuit unit 320 includes a second transistor M2, a third transistor M3, a second operational amplifier OPA2, and a fourth transistor M4. Here, the second to fourth transistors M2, M3, and M4 are formed as P-type transistors.

第２トランジスタＭ２は、第１電極、第２電極及びゲートを具備し、第１電極がバイアス電源ＡＶＤＤを供給する電源線に接続され、第２電極がゲートに接続される。   The second transistor M2 includes a first electrode, a second electrode, and a gate. The first electrode is connected to a power supply line that supplies a bias power supply AVDD, and the second electrode is connected to the gate.

第３トランジスタＭ３は、第１電極、第２電極及びゲートを具備し、第１電極が第２トランジスタの第１電極とともにバイアス電源ＡＶＤＤを供給する電源線に接続され、第２電極が第２演算増幅器ＯＰＡ２の第２入力端子に接続された第４トランジスタＭ４の第１電極に接続され、ゲートが第２トランジスタのゲートに接続される。   The third transistor M3 includes a first electrode, a second electrode, and a gate. The first electrode is connected to a power supply line that supplies a bias power supply AVDD together with the first electrode of the second transistor, and the second electrode is a second operation. The fourth transistor M4 connected to the second input terminal of the amplifier OPA2 is connected to the first electrode, and the gate is connected to the gate of the second transistor.

これにより、第２及び第３トランジスタＭ２、Ｍ３はミラー構造を持ち、第２トランジスタＭ２を介して流れる電流がコピーされて第３トランジスタＭ３を介して流れるように動作する。   Accordingly, the second and third transistors M2 and M3 have a mirror structure, and operate so that the current flowing through the second transistor M2 is copied and flows through the third transistor M3.

第２演算増幅器ＯＰＡ２は第１入力端子、第２入力端子及び出力端子を具備し、第１入力端子に第２トランジスタの第２電極が接続された第２ノードＮ２の電圧が印加され、前記第２入力端子が第４トランジスタの第１電極に接続され、出力端子が第４トランジスタのゲートに接続される。   The second operational amplifier OPA2 includes a first input terminal, a second input terminal, and an output terminal. The second operational amplifier OPA2 is applied with a voltage at a second node N2 in which a second electrode of a second transistor is connected to the first input terminal. The two input terminals are connected to the first electrode of the fourth transistor, and the output terminal is connected to the gate of the fourth transistor.

第４トランジスタＭ４は第１電極、第２電極及びゲートを具備し、第１電極が第３トランジスタの第２電極と第２演算増幅器の第２入力端子に共通接続され、ゲートが第２演算増幅器の出力端子に接続される。   The fourth transistor M4 includes a first electrode, a second electrode, and a gate, the first electrode is commonly connected to the second electrode of the third transistor and the second input terminal of the second operational amplifier, and the gate is the second operational amplifier. Connected to the output terminal.

この時、第４トランジスタＭ４のゲートと第３ノードＮ３の間には、これらの間の電圧差に相応する電圧を格納する第２キャパシターＣ２が接続される。第２キャパシターＣ２は、格納された電圧によって第４トランジスタＭ４を介してコピーされた電流が正常に流れるように第４トランジスタＭ４のターンオンレベルを維持する。   At this time, a second capacitor C2 that stores a voltage corresponding to the voltage difference between the gate of the fourth transistor M4 and the third node N3 is connected. The second capacitor C2 maintains the turn-on level of the fourth transistor M4 so that the current copied through the fourth transistor M4 normally flows through the stored voltage.

これにより、第２回路部３２０は、第２演算増幅器ＯＰＡ２と第４トランジスタＭ４のネガティブフィードバック回路を利用して第２及び第３トランジスタＭ２、Ｍ３の第２電極の電圧、すなわち、ドレイン電圧が互いに一定に維持されるようにする。   Accordingly, the second circuit unit 320 uses the negative feedback circuit of the second operational amplifier OPA2 and the fourth transistor M4 to make the voltages of the second electrodes of the second and third transistors M2 and M3, that is, the drain voltages mutually equal. To be kept constant.

したがって、第２回路部３２０は、第２及び第３トランジスタＭ２、Ｍ３の特性差を補償してさらに精密に第２トランジスタＭ２を介して流れる電流を第３トランジスタＭ３がコピーできるようにする。   Therefore, the second circuit unit 320 compensates for the characteristic difference between the second and third transistors M2 and M3, and allows the third transistor M3 to copy the current flowing through the second transistor M2 more precisely.

第３回路部３３０は、第２トランジスタＭ２に流れる電流をコピーする第３トランジスタＭ３と同様に、第２トランジスタＭ２に流れる電流をそれぞれコピーしてそれぞれのデジタル／アナログ変換器に供給するように機能する。   Similarly to the third transistor M3 that copies the current flowing through the second transistor M2, the third circuit unit 330 functions to copy and supply the current flowing through the second transistor M2 to each digital / analog converter. To do.

このために、第３回路部３３０は第１ないし第６デジタル／アナログ変換器ＤＡＣ１、ＤＡＣ２、ＤＡＣ３、ＤＡＣ４、ＤＡＣ５、ＤＡＣ６にコピーした基準電流をそれぞれ供給する第５ないし第１６トランジスタＭ５、Ｍ６と、Ｍ７、Ｍ８と、Ｍ９、Ｍ１０と、Ｍ１１、Ｍ１２と、Ｍ１３、Ｍ１４と、Ｍ１５、Ｍ１６とを具備する。   For this purpose, the third circuit unit 330 includes fifth to sixteenth transistors M5 and M6 for supplying reference currents copied to the first to sixth digital / analog converters DAC1, DAC2, DAC3, DAC4, DAC5, and DAC6, respectively. , M7, M8, M9, M10, M11, M12, M13, M14, and M15, M16.

第５、第７、第９、第１１、第１３及び第１５トランジスタＭ５、Ｍ７、Ｍ９、Ｍ１１、Ｍ１３、Ｍ１５は、第３トランジスタＭ３と同様に第２トランジスタＭ２にミラー構造でそれぞれ接続される。そして、第６、第８、第１０、第１２、第１４及び第１６トランジスタＭ６、Ｍ８、Ｍ１０、Ｍ１２、Ｍ１４、Ｍ１６は、第２トランジスタＭ２でコピーした電流がデジタル／アナログ変換器に供給されるように第４トランジスタＭ４のターンオンとともにターンオンされる。   The fifth, seventh, ninth, eleventh, thirteenth, and fifteenth transistors M5, M7, M9, M11, M13, and M15 are respectively connected to the second transistor M2 in a mirror structure in the same manner as the third transistor M3. . The sixth, eighth, tenth, twelfth, fourteenth and sixteenth transistors M6, M8, M10, M12, M14, and M16 are supplied with the current copied by the second transistor M2 to the digital / analog converter. Thus, the fourth transistor M4 is turned on together with the turn-on.

このように本実施形態による電流生成回路は、基準電圧と外部抵抗によって決定される基準電流を生成し、それをコピーしてデジタル／アナログ変換器に供給するように構成される。また、生成された基準電流をスレーブ駆動チップに供給することで、実質的に各駆動チップで均一な出力電流が生成されるように機能する。   As described above, the current generation circuit according to the present embodiment is configured to generate the reference current determined by the reference voltage and the external resistance, and copy and supply the reference current to the digital / analog converter. Further, by supplying the generated reference current to the slave drive chip, it functions so that a substantially uniform output current is generated in each drive chip.

図８は、図２の発光表示装置に採用されたデータ駆動チップの一例を示す図である。以下の実施形態でデータ駆動チップは、電流モードデジタル／アナログ変換器を具備し、デジタル／アナログ変換器に入力される信号と出力される信号が多重化され、再度逆多重化されるように形成されている。まず、このような構成を採択した理由について簡単に説明する。   FIG. 8 is a diagram illustrating an example of a data driving chip employed in the light emitting display device of FIG. In the following embodiments, the data driving chip includes a current mode digital / analog converter, and is configured such that a signal input to the digital / analog converter and an output signal are multiplexed and demultiplexed again. Has been. First, the reason for adopting such a configuration will be briefly described.

従来のＴＦＴ−ＬＣＤ用集積回路駆動チップの場合、各チャンネル内にデジタル／アナログ変換器及び出力端用バッファー回路を構成することが一般的であり、一つの駆動チップ内に普通３００個から４８０個程度のチャンネルを集積する。また、すべての出力チャンネルのパッドを一つの長辺に配置するようになる。   In the case of a conventional TFT-LCD integrated circuit driving chip, it is common to configure a digital / analog converter and an output buffer circuit in each channel, and usually 300 to 480 in one driving chip. Accumulate about a channel. In addition, all output channel pads are arranged on one long side.

この際、駆動チップの長辺の長さが最大２０，０００μｍであり、出力チャンネル数を３００チャンネルと仮定すれば、チャンネル間隔（ｃｈａｎｎｅｌ ｐｉｔｃｈ）は約６７μｍになる。大部分のＴＦＴ−ＬＣＤ用集積回路駆動チップに使用されるデジタル／アナログ変換器は、ＲＯＭデコーダ構造が一般的であり、それは６７μｍ内に充分に集積可能である。   In this case, assuming that the long side of the driving chip has a maximum length of 20,000 μm and the number of output channels is 300, the channel pitch is about 67 μm. The digital / analog converter used in the integrated circuit driving chip for most TFT-LCDs generally has a ROM decoder structure, which can be sufficiently integrated within 67 μm.

しかし、本発明による電流モード（停電流駆動型）集積回路駆動チップの場合、デジタル／アナログ変換器の出力は電流であり、したがって電流モードデジタル／アナログ変換器が必須である。このような電流モードデジタル／アナログ変換器は占める面積が非常に大きいので、すべての出力チャンネルにデジタル／アナログ変換器を集積するのが難しい。   However, in the case of the current mode (stop current driving type) integrated circuit driving chip according to the present invention, the output of the digital / analog converter is a current, and therefore the current mode digital / analog converter is essential. Such current mode digital / analog converters occupy a very large area, making it difficult to integrate the digital / analog converters in all output channels.

したがって、本発明による集積回路駆動チップは、一つのデジタル／アナログ変換器が多くのチャンネルの出力を担当するようにデジタル／アナログ変換器の入力側と出力側にマルチプレックシング機能及びデマルチプレックシング機能を形成している。   Therefore, the integrated circuit driving chip according to the present invention has a multiplexing function and a demultiplexing function on the input side and the output side of the digital / analog converter so that one digital / analog converter is responsible for the output of many channels. Forming function.

具体的には、図８に示したように、データ駆動チップ４００は、外部から入力されるデジタルビデオデータをサンプリングして格納する第１駆動回路と、格納されたデジタルビデオデータをアナログデータ信号に変換して出力する第２駆動回路、及び制御信号と基準電流を利用して第２駆動回路を制御するバイアスまたはバイアス回路を具備する。ここで、第１及び第２駆動回路は、デジタル回路部及びアナログ回路部にそれぞれ言及されることができる。   Specifically, as shown in FIG. 8, the data driving chip 400 includes a first driving circuit that samples and stores digital video data input from the outside, and converts the stored digital video data into an analog data signal. A second drive circuit for converting and outputting, and a bias or bias circuit for controlling the second drive circuit using a control signal and a reference current are provided. Here, the first and second driving circuits may be referred to as a digital circuit unit and an analog circuit unit, respectively.

まず、第１駆動回路は、上端シフトレジスター４１０、サンプリングラッチ４２０、ホルディングラッチ４３０、第１下端シフトレジスター及びマルチプレクサー４４０（以下、第１下端シフトレジスターと言う。）、第２下端シフトレジスター及びマルチプレクサー４４２（以下、第２下端シフトレジスターと言う。）及び出力端制御ロジック４５０を含む。   First, the first driving circuit includes an upper end shift register 410, a sampling latch 420, a holding latch 430, a first lower end shift register and a multiplexer 440 (hereinafter referred to as a first lower end shift register), a second lower end shift register, A multiplexer 442 (hereinafter referred to as a second lower end shift register) and an output end control logic 450 are included.

上端シフトレジスター４１０は、第１入力端子４９２を介して同期信号、クロック信号などの制御信号を受け、サンプリングラッチ４２０及びホルディングラッチ４３０を制御するためのラッチ制御信号を生成する。   The upper shift register 410 receives a control signal such as a synchronization signal or a clock signal through the first input terminal 492 and generates a latch control signal for controlling the sampling latch 420 and the holding latch 430.

サンプリングラッチ４２０及びホルディングラッチ４３０は、上端シフトレジスター４１０のラッチ制御信号によって第２入力端子４９４を介して入力されるデジタルビデオデータをサンプリングして格納する。ここで、デジタルビデオデータは例えば、１０ビットのＲＧＢビデオデータ信号になる。   The sampling latch 420 and the holding latch 430 sample and store digital video data input via the second input terminal 494 according to the latch control signal of the upper end shift register 410. Here, the digital video data is, for example, a 10-bit RGB video data signal.

第１及び第２下端シフトレジスター４４０、４４２はホルディングラッチ４３０に格納された１０ビットのデジタルビデオデータを第１及び第２デジタル／アナログ変換器４６０、４６２にそれぞれ伝達する。この時、第１及び第２下端シフトレジスター４４０、４４２は、マルチプレックシング機能によってデジタルビデオデータを多重化し、第１及び第２デジタル／アナログ変換器４６０、４６２に伝達する。それは一つのデジタル／アナログ変換器が多くのチャンネルの出力を担当できるようにするためである。   The first and second lower end shift registers 440 and 442 transmit the 10-bit digital video data stored in the holding latch 430 to the first and second digital / analog converters 460 and 462, respectively. At this time, the first and second lower end shift registers 440 and 442 multiplex the digital video data using a multiplexing function, and transmit the multiplexed digital video data to the first and second digital / analog converters 460 and 462. This is so that one digital / analog converter can handle the output of many channels.

出力端制御ロジック４５０は、第１及び第２下端シフトレジスター４４０、４４２から第１及び第２デジタル／アナログ変換器４６０、４６２に伝達されたデジタルビデオデータがアナログデータ信号に変換された後、出力端４７０から適切に出力されるように、第１及び第２下端シフトレジスター４４０、４４２から制御信号を受けて出力端４７０を制御する。   The output end control logic 450 outputs the digital video data transmitted from the first and second lower end shift registers 440 and 442 to the first and second digital / analog converters 460 and 462 after being converted into an analog data signal. The output terminal 470 is controlled by receiving a control signal from the first and second lower end shift registers 440 and 442 so that the signal is appropriately output from the terminal 470.

次に、アナログ回路部は、第１デジタル／アナログ変換器４６０、第２デジタル／アナログ変換器４６２、出力端４７０及びバイアス回路部４８０を含む。   Next, the analog circuit unit includes a first digital / analog converter 460, a second digital / analog converter 462, an output terminal 470, and a bias circuit unit 480.

第１及び第２デジタル／アナログ変換器４６０、４６２は、第１及び第２下端シフトレジスター４４０、４４２から受けたデジタルビデオデータをアナログデータ信号に変換する。この時、第１及び第２デジタル／アナログ変換器４６０、４６２は、基準電流によって決定されるアナログデータ信号の出力レベルを持つ。また、第１及び第２デジタル／アナログ変換器４６０、４６２の出力端側には、一つのラインが出力されるデータ信号を複数のラインに選択的に供給するデマルチプレクサーが結合される。そして第１及び第２デジタル／アナログ変換器４６０、４６２のアナログデータ信号、すなわち、出力電流信号は、各チャンネルの出力端４７０で伝達される。   The first and second digital / analog converters 460 and 462 convert the digital video data received from the first and second lower end shift registers 440 and 442 into analog data signals. At this time, the first and second digital / analog converters 460 and 462 have an output level of an analog data signal determined by the reference current. In addition, demultiplexers that selectively supply data signals output from one line to a plurality of lines are coupled to the output terminals of the first and second digital / analog converters 460 and 462. The analog data signals of the first and second digital / analog converters 460 and 462, that is, the output current signal are transmitted at the output terminal 470 of each channel.

出力端４７０は、第１及び第２デジタル／アナログ変換器４６０、４６２から受けた出力電流信号を出力端４７０に接続されたチャンネル４９８を介して出力する。出力端４７０から出力された電流が最終的に表示装置の画素を駆動するようになる。   The output terminal 470 outputs the output current signal received from the first and second digital / analog converters 460 and 462 via the channel 498 connected to the output terminal 470. The current output from the output terminal 470 finally drives the pixels of the display device.

バイアス回路４８０は、入力端子に接続される外部抵抗Ｒｅｘｔと他の入力端子に印加される外部電圧Ｖｒｅｆに基づいて基準電流Ｉｒｅｆを生成する。そして、生成された基準電流を第１及び第２デジタル／アナログ変換器４６０、４６２及び出力端４７０に供給する。また、生成された基準電流は、データ駆動部内の他のデータ駆動チップに供給される。   The bias circuit 480 generates the reference current Iref based on the external resistor Rext connected to the input terminal and the external voltage Vref applied to the other input terminal. Then, the generated reference current is supplied to the first and second digital / analog converters 460 and 462 and the output terminal 470. The generated reference current is supplied to another data driving chip in the data driving unit.

以上、上述したように本発明の詳細な説明と図は、単なる本発明の例示的なものであり、これは単に本発明を説明するための目的で使用されたものであって、意味限定や特許請求の範囲に記載された本発明の範囲を制限するために使用されたものではない。よって、前記説明した内容を介して当業者であれば、本発明の技術思想を逸脱しない範囲で多様な変更及び修正が可能であることが分かる。   As described above, the detailed description and drawings of the present invention are merely illustrative of the present invention, and are used merely for the purpose of describing the present invention. It is not intended to limit the scope of the invention as set forth in the claims. Therefore, it will be understood by those skilled in the art through the above-described contents that various changes and modifications can be made without departing from the technical idea of the present invention.

したがって、本発明の技術的保護範囲は、明細書の詳細な説明に記載した内容に限定されず、特許請求の範囲によって決められなければならない。   Therefore, the technical protection scope of the present invention is not limited to the contents described in the detailed description of the specification, but must be determined by the claims.

従来技術による複数のデータ駆動チップを利用したデータ駆動部を概略的に示す図である。FIG. 5 is a diagram schematically illustrating a data driving unit using a plurality of data driving chips according to the related art. 本発明の実施形態による発光表示装置を示す図である。1 is a view showing a light emitting display device according to an embodiment of the present invention. 図２の発光表示装置に採用された複数個のデータ駆動チップを持つ本発明の第１実施形態によるデータ駆動部を概略的に示した図である。FIG. 3 is a diagram schematically illustrating a data driver according to a first embodiment of the present invention having a plurality of data driver chips employed in the light emitting display device of FIG. 2. 図２の発光表示装置に採用された複数個のデータ駆動チップを持つ本発明の第２実施形態によるデータ駆動部を概略的に示した図である。FIG. 3 is a diagram schematically illustrating a data driver according to a second embodiment of the present invention having a plurality of data driver chips employed in the light emitting display device of FIG. 2. 図４のデータ駆動部に採用されたデータ駆動チップの一例を示す図である。FIG. 5 is a diagram illustrating an example of a data driving chip employed in the data driving unit of FIG. 4. 図５のデータ駆動チップに採用されたバイアス回路の一例を示す図である。FIG. 6 is a diagram illustrating an example of a bias circuit employed in the data driving chip of FIG. 5. 本発明の第１及び第２実施形態によるデータ駆動部に採用された電流生成回路の一例を示す図である。It is a figure which shows an example of the electric current generation circuit employ | adopted as the data drive part by 1st and 2nd embodiment of this invention. 図２の発光表示装置に採用されたデータ駆動チップの一例を示す図である。FIG. 3 is a diagram illustrating an example of a data driving chip employed in the light emitting display device of FIG. 2.

符号の説明Explanation of symbols

１００…走査駆動部、
１１０、１２０、１３０、１４０…データ駆動チップ、
２００…データ駆動部、
２１０…マスタデータ駆動チップ、
２２０、２３０、２４０…スレーブデータ駆動チップ、
２６０…シフトレジスター、
２７０…データラッチ、
２８０…Ｄ／Ａ変換器、
２９０…バイアス回路、
２９１…電流生成回路、
２９２…差動変換回路、
２９３…モード選択回路、
２９４…単一変換回路、
２９５…出力差動基準電流形成回路、
３００…画像表示部、
３１０…第１回路部、
３１２…パッド、
３２０…第２回路部、
３３０…第３回路部、
４００…データ駆動チップ、
４１０…上端シフトレジスター、
４２０…サンプリングラッチ、
４３０…ホルディングラッチ、
４４０…マルチプレクサー、
４４０…下端シフトレジスター、
４４２…マルチプレクサー、
４５０…出力端制御ロジック、
４６０…第１デジタル／アナログ変換器、
４６２…第２デジタル／アナログ変換器、
４７０…出力端、
４８０…バイアス回路、
４９２…第１入力端子、
４９４…第２入力端子、
４９８…チャンネル、
５００…タイミング制御部、
ＡＶＤＤ…バイアス電源、
Ｃ１、Ｃ２…キャパシター、
Ｍ１〜Ｍ１６…トランジスタ、
Ｎ１〜Ｎ３…ノード、
ＯＰＡ１、ＯＰＡ２…演算増幅器、
Ｒｅｘｔ…外部抵抗、
Ｓ１〜Ｓｎ…走査線、
Ｄ１〜Ｄｍ…データ線。 100: Scanning drive unit,
110, 120, 130, 140 ... data driving chip,
200: Data driver,
210: Master data driving chip,
220, 230, 240 ... Slave data driving chip,
260 ... shift register,
270: Data latch,
280 ... D / A converter,
290 ... Bias circuit,
291 ... Current generation circuit,
292 ... Differential conversion circuit,
293... Mode selection circuit,
294 ... single conversion circuit,
295 ... Output differential reference current forming circuit,
300 ... image display section,
310 ... the first circuit section,
312 ... Pad,
320 ... second circuit part,
330 ... third circuit part,
400: Data driving chip,
410 ... top shift register,
420: Sampling latch,
430 ... Holding latch,
440 ... Multiplexer,
440 ... Bottom shift register,
442: Multiplexer,
450 ... Output end control logic,
460 ... first digital / analog converter,
462: Second digital / analog converter,
470 ... output end,
480 ... Bias circuit,
492 ... first input terminal,
494 ... second input terminal,
498 ... channel,
500 ... Timing control unit,
AVDD: Bias power supply,
C1, C2 ... capacitors,
M1-M16 ... transistor,
N1-N3 ... nodes,
OPA1, OPA2, operational amplifier,
Rext ... external resistance,
S1 to Sn: scanning lines,
D1 to Dm: Data lines.

Claims (20)

複数の走査線に走査信号を印加する走査駆動部と、
複数のデータ線にデータ電流を印加するデータ駆動部と、
前記複数の走査線に印加された走査信号及び前記複数のデータ線に印加されるデータ電流によって画像を表示する画像表示部を具備し、
前記データ駆動部は、
基準電圧と抵抗によって決定される基準電流を出力する第１データ駆動チップと、
前記第１データ駆動チップから前記基準電流を受ける第２データ駆動チップと、
を含むことを特徴とする発光表示装置。 A scan driver that applies scanning signals to a plurality of scanning lines;
A data driver for applying a data current to a plurality of data lines;
An image display unit that displays an image by a scanning signal applied to the plurality of scanning lines and a data current applied to the plurality of data lines;
The data driver is
A first data driving chip that outputs a reference current determined by a reference voltage and a resistance;
A second data driving chip receiving the reference current from the first data driving chip;
A light-emitting display device comprising: 複数の走査線に走査信号を印加する走査駆動部と、
複数のデータ線にデータ電流を印加するデータ駆動部と、
前記複数の走査線に印加された走査信号及び前記複数のデータ線に印加されるデータ電流によって画像を表示する画像表示部を具備し、
前記データ駆動部は、基準電圧と抵抗によって決定される差動基準電流を出力する第１データ駆動チップと、
前記出力される差動基準電流を受ける第２データ駆動チップと、
を含むことを特徴とする発光表示装置。 A scan driver that applies scanning signals to a plurality of scanning lines;
A data driver for applying a data current to a plurality of data lines;
An image display unit that displays an image by a scanning signal applied to the plurality of scanning lines and a data current applied to the plurality of data lines;
The data driver includes a first data driver chip that outputs a differential reference current determined by a reference voltage and a resistance;
A second data driving chip for receiving the output differential reference current;
A light-emitting display device comprising: 前記第２データ駆動チップは、前記入力される差動基準電流に対応する差動基準電流を出力し、
前記データ駆動部は、前記第２データ駆動チップから出力される差動基準電流を受ける第３データ駆動チップを追加的に含むことを特徴とする請求項２に記載の発光表示装置。 The second data driving chip outputs a differential reference current corresponding to the input differential reference current;
The light emitting display device according to claim 2, wherein the data driver further includes a third data driver chip that receives a differential reference current output from the second data driver chip. 前記第１データ駆動チップから出力される差動基準電流値の差は、
前記基準電圧値を前記抵抗値で除算した値に比例することを特徴とする請求項２に記載の発光表示装置。 The difference between the differential reference current values output from the first data driving chip is:
The light emitting display device according to claim 2, wherein the light emitting display device is proportional to a value obtained by dividing the reference voltage value by the resistance value. 前記第１データ駆動チップから出力される差動基準電流のうち、一つの電流の値は基準電圧の値を前記抵抗値で除算した値にあたり、他の一つの電流の値は基準電圧の値を前記抵抗値で除算した値の倍にあたることを特徴とする請求項２に記載の発光表示装置。   Among the differential reference currents output from the first data driving chip, one current value is a value obtained by dividing a reference voltage value by the resistance value, and the other one current value is a reference voltage value. The light emitting display device according to claim 2, wherein the light emitting display device is double the value divided by the resistance value. 前記第１データ駆動チップにおいて、
各階調に対応するデータ電流の値は、前記基準電圧及び前記抵抗によって決定されることを特徴とする請求項２に記載の発光表示装置。 In the first data driving chip,
The light emitting display device according to claim 2, wherein a value of a data current corresponding to each gradation is determined by the reference voltage and the resistance. 前記第２データ駆動チップにおいて、
各階調に対応するデータ電流の値は、前記第２データ駆動チップに入力される差動基準電流によって決定されることを特徴とする請求項２に記載の発光表示装置。 In the second data driving chip,
3. The light emitting display device according to claim 2, wherein a value of a data current corresponding to each gradation is determined by a differential reference current input to the second data driving chip. 前記抵抗は、前記第１データ駆動チップの外部に位置することを特徴とする請求項２に記載の発光表示装置。   The light emitting display device according to claim 2, wherein the resistor is located outside the first data driving chip. 走査駆動部制御信号を前記走査駆動部に伝達し、データ駆動部制御信号を前記データ駆動部に伝達し、ビデオデータを前記データ駆動部に伝達するタイミング制御部を追加的に含むことを特徴とする請求項２に記載の発光表示装置。   And a timing controller for transmitting a scan driver control signal to the scan driver, a data driver control signal to the data driver, and video data to the data driver. The light emitting display device according to claim 2. 前記第２データ駆動チップから出力される差動基準電流の値は、
前記第１データ駆動チップから出力される差動基準電流の値と同一であることを特徴とする請求項２に記載の発光表示装置。 The value of the differential reference current output from the second data driving chip is:
The light emitting display device according to claim 2, wherein the light emitting display device has the same value as a differential reference current output from the first data driving chip. 前記第３データ駆動チップにおいて、
各階調に対応するデータ電流の値は、前記第３データ駆動チップに入力される差動基準電流によって決定されることを特徴とする請求項３に記載の発光表示装置。 In the third data driving chip,
4. The light emitting display device according to claim 3, wherein a value of a data current corresponding to each gradation is determined by a differential reference current input to the third data driving chip. 前記第１及び第２データ駆動チップは、デジタル／アナログ変換器の入力側と出力側に設置されるマルチプレクサー及びデマルチプレクサーを具備することを特徴とする請求項１または請求項２に記載の発光表示装置。   The said 1st and 2nd data drive chip is equipped with the multiplexer and demultiplexer which are installed in the input side and output side of a digital / analog converter, The Claim 1 or Claim 2 characterized by the above-mentioned. Luminescent display device. クロック信号及び同期信号に対応してラッチ制御信号を出力するシフトレジスターと、
前記ラッチ制御信号によってビデオデータが順次入力され、並列に出力するデータラッチと、
前記データラッチの出力をアナログ変換したデータ電流を出力するＤ／Ａ変換器と、
第１モードにあたる制御信号が印加される場合には、基準電圧及び抵抗を利用して基準電流及び出力基準電流を生成し、第２モードにあたる制御信号が印加される場合には、入力基準電流を利用して前記基準電流及び前記出力基準電流を生成し、前記生成された基準電流をＤ／Ａ変換器に伝達し、前記出力基準電流を出力するバイアス回路と、
を含むことを特徴とするデータ駆動チップ。 A shift register that outputs a latch control signal corresponding to the clock signal and the synchronization signal;
Data latches in which video data is sequentially input by the latch control signal and output in parallel;
A D / A converter that outputs a data current obtained by analog conversion of the output of the data latch;
When a control signal corresponding to the first mode is applied, a reference current and an output reference current are generated using a reference voltage and a resistance. When a control signal corresponding to the second mode is applied, an input reference current is A bias circuit that generates the reference current and the output reference current using the generated current, transmits the generated reference current to a D / A converter, and outputs the output reference current;
A data driving chip comprising: クロック信号及び同期信号に対応してラッチ制御信号を出力するシフトレジスターと、
前記ラッチ制御信号によってビデオデータが順次入力され、並列に出力するデータラッチと、
前記データラッチの出力をアナログ変換したデータ電流を出力するＤ／Ａ変換器と、
第１モードにあたる制御信号が印加される場合には、基準電圧及び抵抗を利用して基準電流及び出力差動基準電流を形成し、第２モードにあたる制御信号が印加される場合には、入力差動基準電流を利用して前記基準電流及び前記出力差動基準電流を形成し、前記基準電流をＤ／Ａ変換器に伝達して前記差動基準電流を出力するバイアス回路と、
を含むことを特徴とするデータ駆動チップ。 A shift register that outputs a latch control signal corresponding to the clock signal and the synchronization signal;
Data latches in which video data is sequentially input by the latch control signal and output in parallel;
A D / A converter that outputs a data current obtained by analog conversion of the output of the data latch;
When a control signal corresponding to the first mode is applied, a reference current and an output differential reference current are formed using a reference voltage and a resistance. When a control signal corresponding to the second mode is applied, an input difference is generated. A bias circuit that uses a dynamic reference current to form the reference current and the output differential reference current, transmits the reference current to a D / A converter, and outputs the differential reference current;
A data driving chip comprising: 前記Ｄ／Ａ変換器において、
各階調に対応する前記データ電流の値は、前記基準電流によって決定されることを特徴とする請求項１４に記載のデータ駆動チップ。 In the D / A converter,
The data driving chip of claim 14, wherein the value of the data current corresponding to each gradation is determined by the reference current. 前記バイアス回路に第１モードにあたる制御信号が印加される場合、前記基準電流の値は、前記基準電圧の値を前記抵抗値で除算した値にあたり、
前記出力差動基準電流のうち、一つの電流の値は、前記基準電圧の値を前記抵抗値で除算した値にあたり、他の一つの電流の値は前記基準電圧の値を前記抵抗値で除算した値の倍にあたることを特徴とする請求項１４に記載のデータ駆動チップ。 When a control signal corresponding to the first mode is applied to the bias circuit, the value of the reference current is a value obtained by dividing the value of the reference voltage by the resistance value.
Of the output differential reference currents, one current value is a value obtained by dividing the reference voltage value by the resistance value, and the other current value is a value obtained by dividing the reference voltage value by the resistance value. The data driving chip according to claim 14, wherein the data driving chip is twice the measured value. 前記バイアス回路に第２モードにあたる制御信号が印加される場合、前記基準電流の値は前記入力差動基準電流の値の差にあたり、
前記出力差動基準電流の値は、前記入力差動基準電流の値にあたることを特徴とする請求項１４に記載のデータ駆動チップ。 When a control signal corresponding to the second mode is applied to the bias circuit, the value of the reference current corresponds to the difference between the values of the input differential reference current,
The data driving chip of claim 14, wherein the value of the output differential reference current corresponds to the value of the input differential reference current. 前記抵抗は、前記第１データ駆動チップの外部に位置することを特徴とする請求項１４に記載のデータ駆動チップ。   The data driving chip of claim 14, wherein the resistor is located outside the first data driving chip. 前記基準電流を生成する電流生成回路を具備し、
前記電流生成回路は、
第１入力端子、第２入力端子及び出力端子を具備し、前記第１入力端子に前記基準電圧が入力される第１演算増幅器と、
第１電極、第２電極及びゲートを具備し、前記ゲートが前記第１演算増幅器の前記出力端子に接続され、前記第１電極が前記バイアス電源を供給する電源線に接続され、前記第２電極が前記第１演算増幅器の前記第２入力端子及び前記抵抗の一端に接続される第１トランジスタと、
を含み、
前記外部抵抗の他端はグラウンドに接続されることを特徴とする請求項１４に記載のデータ駆動チップ Comprising a current generation circuit for generating the reference current;
The current generation circuit includes:
A first operational amplifier having a first input terminal, a second input terminal, and an output terminal, wherein the reference voltage is input to the first input terminal;
A first electrode; a second electrode; and a gate, wherein the gate is connected to the output terminal of the first operational amplifier, the first electrode is connected to a power supply line that supplies the bias power, and the second electrode A first transistor connected to the second input terminal of the first operational amplifier and one end of the resistor;
Including
15. The data driving chip of claim 14, wherein the other end of the external resistor is connected to the ground. 前記電流生成回路は、
第１電極、第２電極及びゲートを具備し、前記ゲートが前記第２電極に接続され、前記第１電極が前記バイアス電源を供給する電源線に接続され、前記第２電極が前記第１トランジスタの前記第１電極に接続される第２トランジスタと、
第１電極、第２電極及びゲートを具備し、前記ゲートが前記第２トランジスタの前記ゲートに接続され、前記第１電極が前記第２トランジスタの前記第１電極及び前記バイアス電源を供給する前記電源線に接続される第３トランジスタと、
第１入力端子、第２入力端子及び出力端子を具備し、前記第１入力端子が前記第１トランジスタの前記第１電極に接続され、前記第２入力端子が前記第３トランジスタの前記第２電極に接続される第２演算増幅器と、
第１電極、第２電極及びゲートを具備し、前記第１電極が前記第３トランジスタの前記第２電極及び前記第２演算増幅器の前記第２入力端子に接続され、前記ゲートが前記第２演算増幅器の前記出力端子に接続される第４トランジスタを追加的に含むことを特徴とする請求項１９に記載のデータ駆動チップ。 The current generation circuit includes:
A first electrode; a second electrode; and a gate, the gate being connected to the second electrode, the first electrode being connected to a power supply line for supplying the bias power, and the second electrode being the first transistor. A second transistor connected to the first electrode of
The power supply comprising a first electrode, a second electrode, and a gate, the gate being connected to the gate of the second transistor, and the first electrode supplying the first electrode and the bias power supply of the second transistor A third transistor connected to the line;
A first input terminal; a second input terminal; and an output terminal, wherein the first input terminal is connected to the first electrode of the first transistor, and the second input terminal is the second electrode of the third transistor. A second operational amplifier connected to
A first electrode; a second electrode; and a gate, wherein the first electrode is connected to the second electrode of the third transistor and the second input terminal of the second operational amplifier, and the gate is the second operation. The data driving chip of claim 19, further comprising a fourth transistor connected to the output terminal of the amplifier.
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