JP2006146171A - Data drive chip and light-emitting display device - Google Patents
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Abstract
Description
本発明は、データ駆動チップ及び発光表示装置に関し、特に、基準電流の均一度を高めることができるデータ駆動チップ及び発光表示装置に関する。 The present invention relates to a data driving chip and a light emitting display device, and more particularly, to a data driving chip and a light emitting display device capable of increasing the uniformity of a reference current.
最近、陰極線管の短所である重さとかさを減らすことができる各種平板表示装置が開発されている。平板表示装置(フラットパネルディスプレイ)としては、液晶表示装置、電界放出表示装置、プラズマディスプレイパネル及び発光表示装置などがある。 Recently, various flat panel display devices that can reduce the weight and bulk of the cathode ray tube have been developed. Examples of the flat panel display (flat panel display) include a liquid crystal display, a field emission display, a plasma display panel, and a light emitting display.
平板表示装置のうち、発光表示装置は、電子と正孔の再結合によって蛍光物質を発光させる自発光素子であり、材料及び構造によって無機物の発光層を含む無機発光表示装置と、有機物の発光層を含む有機発光表示装置に大別される。 Among flat panel display devices, a light emitting display device is a self-luminous element that emits a fluorescent material by recombination of electrons and holes, and includes an inorganic light emitting display device including an inorganic light emitting layer depending on the material and structure, and an organic light emitting layer Are broadly classified into organic light emitting display devices.
また、有機発光表示装置を特に有機電界発光表示装置と称する。このような発光表示装置は、液晶表示装置のように別途の光源を要する受動型発光素子に比べて陰極線管のような早い応答速度を持つという長所がある。 The organic light emitting display device is particularly referred to as an organic electroluminescent display device. Such a light emitting display device has an advantage that it has a higher response speed like a cathode ray tube than a passive light emitting element that requires a separate light source like a liquid crystal display device.
発光表示装置の駆動方式としては、受動マトリックス方式と能動マトリックス方式がある。このうち、受動マトリックス方式は陽極と陰極を直交するように形成し、ラインを選択して駆動する方式である。 There are a passive matrix system and an active matrix system as a driving system of the light emitting display device. Among these, the passive matrix method is a method in which an anode and a cathode are formed so as to be orthogonal to each other, and a line is selected and driven.
能動マトリックス方式は、能動素子を利用して発光素子に流れる電流量を制御する方式である。能動素子としては薄膜トランジスタ(以下、TFTという。)が主に使用される。能動マトリックス方式は、多少複雑であるが電流消耗量が少なく、発光時間が長くなるという長所がある。 The active matrix method is a method of controlling the amount of current flowing through the light emitting element using an active element. As the active element, a thin film transistor (hereinafter referred to as TFT) is mainly used. The active matrix method is somewhat complicated, but has an advantage that the current consumption is small and the light emission time is long.
発光表示装置の書込方式としては、電圧書込方式と電流書込方式がある。このうち、電圧書込方式は、データ駆動部がデータ信号に対応する電圧を出力する方式である。電圧書込方式は、液晶表示装置などに使用されるデータ駆動部をそのまま使用することができるという長所があるが、能動素子として使用されるTFTのしきい値電圧と、移動度等の偏差によって均一な画面を表現しにくいという短所がある。 As a writing method of the light emitting display device, there are a voltage writing method and a current writing method. Among these, the voltage writing method is a method in which the data driver outputs a voltage corresponding to the data signal. The voltage writing method has an advantage that a data driving unit used in a liquid crystal display device or the like can be used as it is. However, depending on a threshold voltage of a TFT used as an active element and a deviation such as mobility. There is a disadvantage that it is difficult to express a uniform screen.
電流書込方式は、データ駆動部がデータ信号に対応する電流を出力する方式である。電流書込方式は、TFTのしきい値電圧と移動度の偏差を容易に補償して均一な画面を表現することができるという長所があるので、データ電流を出力するデータ駆動部の開発が必要とされる。 The current writing method is a method in which the data driver outputs a current corresponding to a data signal. The current writing method has the advantage that a uniform screen can be expressed by easily compensating for the deviation between the threshold voltage of the TFT and the mobility, so the development of a data driver that outputs a data current is necessary. It is said.
一方、表示装置のサイズが大きくなり、解像度が高くなることによって使用されるデータ線の数が増加し、これによってデータ駆動部を一つのチップで具現するより複数個のデータ駆動チップを利用して具現することが技術的に容易な面がある。 On the other hand, the number of data lines to be used increases as the size of the display device increases and the resolution increases, thereby using a plurality of data driving chips instead of implementing the data driving unit in one chip. It is technically easy to implement.
図1は、従来の技術による複数のデータ駆動チップを利用したデータ駆動部を概略的に示す図である。 FIG. 1 is a diagram schematically illustrating a data driving unit using a plurality of data driving chips according to the prior art.
図1を参照すれば、データ駆動部は第1ないし4データ駆動チップ10ないし40を含む。各データ駆動チップ10ないし40は、300チャンネルの出力を持つのでデータ駆動部は最大1200チャンネルの出力を持つことができる。各データ駆動チップ10ないし40は、基準電圧Vref及び外部抵抗Rext1ないしRext4を利用して基準電流を形成する。 Referring to FIG. 1, the data driver includes first to fourth data driving chips 10 to 40. Since each data driving chip 10 to 40 has an output of 300 channels, the data driving unit can have an output of 1200 channels at the maximum. Each data driving chip 10 to 40 forms a reference current using the reference voltage Vref and the external resistors Rext1 to Rext4.
また、形成された基準電流はデータ駆動チップ10ないし40内部に位置するD/A変換器(図示せず)などで使用され、基準電流が変われば各階調に対応するデータ電流値が変更されるので、データ線に連結された画素の輝度が変わるようになる。 The formed reference current is used in a D / A converter (not shown) located in the data driving chips 10 to 40. If the reference current changes, the data current value corresponding to each gradation is changed. As a result, the luminance of the pixels connected to the data line changes.
したがって、基準電流値がデータ駆動チップ間で互いに異なると各データ駆動チップ10ないし40に連結された画素の輝度に差が発生するので、画質の不均一性をもたらすことになる。 Accordingly, if the reference current values are different among the data driving chips, a difference occurs in the luminance of the pixels connected to the data driving chips 10 to 40, resulting in non-uniform image quality.
一般に、外部抵抗値は製造工程による偏差、温度などの要因によって差が発生し、これによって各データ駆動チップ10ないし40間の基準電流の差が発生して画質の不均一性をもたらしうるという問題点がある。 In general, the external resistance value varies depending on factors such as a deviation due to a manufacturing process, temperature, and the like, and this causes a difference in reference current between the data driving chips 10 to 40, which may cause image quality non-uniformity. There is a point.
一方、従来のデータ駆動チップ及び発光表示装置に関する技術を記載した文献としては、下記特許文献1および2等がある。
したがって、本発明の目的は、各データ駆動チップで使用される基準電流の誤差を減らすことにより、画質の均一度を高めることができるデータ駆動チップ及び発光表示装置を提供することである。 Accordingly, an object of the present invention is to provide a data driving chip and a light emitting display device that can improve uniformity of image quality by reducing an error of a reference current used in each data driving chip.
前記目的を果たすための技術的手段として、本発明の第1側面は、複数の走査線に走査信号を順次印加する走査駆動部と、複数のデータ線にデータ電流を印加するデータ駆動部と、前記複数の走査線に印加された走査信号及び前記複数のデータ線に印加されるデータ電流によって画像を表示する画像表示部を具備し、前記データ駆動部は、基準電圧と抵抗によって決定される基準電流を出力する第1データ駆動チップと、前記第1データ駆動チップから前記基準電流を受ける第2データ駆動チップとを含むことを特徴とする発光表示装置が提供される。 As technical means for achieving the above object, according to a first aspect of the present invention, a scan driver that sequentially applies a scan signal to a plurality of scan lines, a data driver that applies a data current to a plurality of data lines, An image display unit configured to display an image according to a scanning signal applied to the plurality of scanning lines and a data current applied to the plurality of data lines, wherein the data driving unit is a reference determined by a reference voltage and a resistance; There is provided a light emitting display device including a first data driving chip for outputting a current and a second data driving chip for receiving the reference current from the first data driving chip.
好ましくは、前記基準電流は差動基準電流を含む。 Preferably, the reference current includes a differential reference current.
また、前記目的を果たすための技術的手段として、本発明の第2側面は、クロック信号及び同期信号に対応してラッチ制御信号を出力するシフトレジスターと、前記ラッチ制御信号によってビデオデータが順次入力され、並列に出力するデータラッチと、前記データラッチの出力をアナログ変換したデータ電流を出力するD/A変換器と、第1モードにあたる制御信号が印加される場合には、基準電圧及び抵抗を利用して基準電流及び出力基準電流を生成し、第2モードにあたる制御信号が印加される場合には、入力基準電流を利用して前記基準電流及び前記出力基準電流を生成し、前記生成された基準電流をD/A変換器に伝達し、前記出力基準電流を出力するバイアス回路とを含むことを特徴とするデータ駆動チップが提供される。 As a technical means for achieving the above object, according to a second aspect of the present invention, a shift register that outputs a latch control signal corresponding to a clock signal and a synchronization signal, and video data are sequentially input by the latch control signal. When a data latch that outputs in parallel, a D / A converter that outputs a data current obtained by analog conversion of the output of the data latch, and a control signal corresponding to the first mode are applied, the reference voltage and the resistance are When a control signal corresponding to the second mode is applied using a reference current and an output reference current, an input reference current is used to generate the reference current and the output reference current. There is provided a data driving chip including a bias circuit that transmits a reference current to a D / A converter and outputs the output reference current.
好ましくは、前記バイアス回路は、基準電流及び出力差動基準電流を形成し、第2モードにあたる制御信号が印加される場合には入力差動基準電流を利用して前記基準電流及び前記出力差動基準電流を形成し、前記基準電流をD/A変換器に伝達して前記差動基準電流を出力する。 Preferably, the bias circuit forms a reference current and an output differential reference current, and when a control signal corresponding to a second mode is applied, the reference current and the output differential are utilized using an input differential reference current. A reference current is formed, the reference current is transmitted to a D / A converter, and the differential reference current is output.
上述したように、本発明によるデータ駆動チップ及び発光表示装置によれば、データドライバ内の第1データ駆動チップで基準電流を生成し、それを残りの第2データ駆動チップに供給することで、チップの間の出力電流を非常に均一にすることができる。したがって、本発明によるデータ駆動部を搭載した発光表示装置はより優秀な画質を具現することができる。 As described above, according to the data driving chip and the light emitting display device according to the present invention, the first data driving chip in the data driver generates the reference current and supplies it to the remaining second data driving chip. The output current between the chips can be made very uniform. Accordingly, the light emitting display device equipped with the data driver according to the present invention can realize better image quality.
また、本発明によるデータ駆動チップ及び発光表示装置によれば、各データ駆動チップで使用される基準電流の誤差を減らすことで、画質の均一度を高めることができる。 In addition, according to the data driving chip and the light emitting display device according to the present invention, it is possible to improve the uniformity of image quality by reducing the error of the reference current used in each data driving chip.
また、本発明によるデータ駆動チップ及び発光表示装置によれば、データ駆動チップの間に伝達される電流として差動基準電流を利用することで、CMRRを高めることができる。 In addition, according to the data driving chip and the light emitting display device according to the present invention, the CMRR can be increased by using the differential reference current as the current transmitted between the data driving chips.
以下、添付された図を参照して本発明によるデータ駆動チップ及び発光表示装置の好適な実施形態について詳しく説明する。 Hereinafter, preferred embodiments of a data driving chip and a light emitting display device according to the present invention will be described in detail with reference to the accompanying drawings.
図2は、本発明の一実施形態による発光表示装置を示す図である。 FIG. 2 is a view illustrating a light emitting display device according to an embodiment of the present invention.
図2を参照すれば、発光表示装置は、走査駆動部100、データ駆動部200、画像表示部300及びタイミング制御部500を具備する。
Referring to FIG. 2, the light emitting display device includes a
走査駆動部100は、走査線S1ないしSnを駆動する。このような走査駆動部100は、走査駆動部制御信号SCSに応答して走査信号を生成し、生成された走査信号を走査線S1ないしSnに順次供給する。
The
データ駆動部200は、データ線D1ないしDmを駆動する。このようなデータ駆動部200は、データ駆動部制御信号DCS及びビデオデータに応答してデータ電流を生成し、生成されたデータ電流をデータ線D1ないしDmに供給する。
The
また、データ駆動部200は、複数個のデータ駆動チップ(図示せず)を具備しており、複数のデータ駆動チップのうち、少なくとも一つの駆動チップは基準電圧及び外部抵抗を利用して差動基準電流(differential reference current)を形成し、残りのデータ駆動チップは他のデータ駆動チップから伝達を受けた差動基準電流を利用する。
In addition, the
画像表示部300は、走査線S1ないしSn及びデータ線D1ないしDmによって制御される複数の画素400を含む。
The
また、画像表示部300は外部から第1電源電圧VDD及び第2電源電圧VSSの印加を受ける。ここで、第1電源電圧VDD及び第2電源電圧VSSは、それぞれの画素400に伝達される。画素400各々は自分に供給されるデータ信号に対応する画像を表示する。
The
タイミング制御部500は、走査駆動部制御信号SCSを走査駆動部100に供給し、データ駆動部制御信号DCS及びビデオデータをデータ駆動部に供給する。
The
図3は、図2の発光表示装置に採用された複数個のデータ駆動チップを持つ本発明の第1実施形態によるデータ駆動部を概略的に示した図である。図3を参照すれば、本発明の第1実施形態によるデータ駆動チップを具備したデータ駆動部は、発光表示装置の画面のサイズによって要求されるチャンネルを確保することができるように、複数のデータ駆動チップ110、120、130、140を具備する。
FIG. 3 is a diagram schematically illustrating a data driver according to the first embodiment of the present invention having a plurality of data driver chips employed in the light emitting display device of FIG. Referring to FIG. 3, the data driver having the data driver chip according to the first embodiment of the present invention may receive a plurality of data so as to secure a required channel according to the screen size of the light emitting display device. The
各データ駆動チップは、半導体チップで形成されており、好ましくは、実質的に同一の構造に製作される。また、データ駆動チップのうち、第1データ駆動チップ110はマスタチップで設置され、第2データ駆動チップ120、第3データ駆動チップ130、第4データ駆動チップ140は、マストチップ110に連結されるスレーブチップで設置される。
Each data driving chip is formed of a semiconductor chip, and is preferably manufactured to have substantially the same structure. Of the data driving chips, the first
本発明の実施形態において、各データ駆動チップそれぞれは、300個のチャンネルを具備し、各チャンネルに連結されたデータ線に所定のデータ信号をそれぞれ供給する。 In the embodiment of the present invention, each data driving chip includes 300 channels and supplies predetermined data signals to data lines connected to the respective channels.
第1データ駆動チップ110は、抵抗Rextに電気的に接続され、外部から所定の基準電圧Vrefを受ける。そして、第1データ駆動チップ110は、抵抗Rextと基準電圧Vrefに基づいて基準電流Irefを生成する。また、第1データ駆動チップ110は生成された基準電流Irefをベースとして、外部から入力されるデジタルビデオデータをアナログデータ信号に変換して出力する。
The first
第2データ駆動チップ120は、第1データ駆動チップ110から基準電流を受ける。そして、第2データ駆動チップ120は、第1データ駆動チップ110から受けた基準電流をベースとして、外部から入力されるデジタルビデオデータをアナログデータ信号にデジタル/アナログ変換して出力する。この時、基準電流は、第1データ駆動チップ110から生成された基準電流をコピーした電流になる。
The second
第3データ駆動チップ130及び第4データ駆動チップ140は、第2データ駆動チップ120の構成と同様である。したがって、第3データ駆動チップ130及び第4データ駆動チップ140についての詳細な説明は省略する。
The third
本発明の実施形態で、第1データ駆動チップ110から生成される基準電流Irefは、外部入力の基準電圧Vrefを外部に位置する抵抗Rextで除算した値になる。
In the embodiment of the present invention, the reference current Iref generated from the first
一方、各データ駆動チップ内のデジタル/アナログ変換器の最大値と最小値は、基準電流Irefによって決定される。したがって、各駆動チップ内の集積回路に印加される基準電流の誤差は、各集積回路の出力電流誤差に伝播される。言い替えれば、通常の外部抵抗は、製造工程による偏差、温度などの要因によって小さくは1%から大きくは10%以上の抵抗値の差を持つ。したがって、従来のデータ駆動部内のチップの間には、出力電流の偏差が発生する。 On the other hand, the maximum value and the minimum value of the digital / analog converter in each data driving chip are determined by the reference current Iref. Therefore, the error of the reference current applied to the integrated circuit in each driving chip is propagated to the output current error of each integrated circuit. In other words, a normal external resistance has a resistance value difference of as small as 1% or as large as 10% or more depending on factors such as a deviation due to a manufacturing process and temperature. Therefore, a deviation in output current occurs between chips in the conventional data driver.
しかし、本発明ではデータ駆動部内のデータ駆動チップをマスタチップとスレーブチップで形成し、マスタチップから生成された基準電流Irefをスレーブチップに供給することによってチップの間の出力電流の偏差を大きく減少させることができる。 However, in the present invention, the data driving chip in the data driving unit is formed by the master chip and the slave chip, and the reference current Iref generated from the master chip is supplied to the slave chip, thereby greatly reducing the deviation of the output current between the chips. Can be made.
このように本発明では、データ駆動部内のデータ駆動チップが基準電流を共有することによって外部抵抗の変化にかかわらずチップの間の出力電流の均一性を確保することができる。 As described above, in the present invention, the data driving chips in the data driving unit share the reference current, thereby ensuring the uniformity of the output current between the chips regardless of the change in the external resistance.
図4は、図2の発光表示装置に採用された複数個のデータ駆動チップを持つ本発明の第2実施形態によるデータ駆動部を概略的に示した図である。 FIG. 4 is a diagram schematically illustrating a data driver according to a second embodiment of the present invention having a plurality of data driver chips employed in the light emitting display device of FIG.
図4を参照すれば、データ駆動部200は、第1ないし4データ駆動チップ210ないし240を含む。
Referring to FIG. 4, the
第1データ駆動チップ210は、基準電圧Vref及び外部抵抗Rextを利用して差動基準電流Iref1、Iref2を形成し、これを第2データ駆動チップ220に伝達する。このように基準電圧Vref及び外部抵抗Rextを利用して差動基準電流Iref1、Iref2を形成するデータ駆動チップをマスタデータ駆動チップと言う。差動基準電流Iref1、Iref2と基準電圧Vref及び外部抵抗Rextとの関係は式1のように表現することができる。
The first
(Iref2 − Iref1) ∝ (Vref / Rext) …式1
すなわち、差動基準電流Iref1、Iref2の差は、基準電圧Vrefを外部抵抗Rextで除算した値に比例する関係を持つ。差動基準電流は、一例として式2のような値を持つことができる。
(Iref2−Iref1) ∝ (Vref / Rext)
That is, the difference between the differential reference currents Iref1 and Iref2 is proportional to the value obtained by dividing the reference voltage Vref by the external resistance Rext. As an example, the differential reference current can have a value of
Iref1 = (Vref/Rext)
Iref2 = 2×(Vref/Rext) …式2
第2データ駆動チップ220は、入力される差動基準電流Iref1、Iref2を利用して差動基準電流Iref1、Iref2を形成し、これを第3データ駆動チップ230に伝達する。このような方式で、第3データ駆動チップ230は、入力される差動基準電流Iref1、Iref2を利用して差動基準電流Iref1、Iref2を形成し、これを第4データ駆動チップ240に伝達する。このように入力される差動基準電流を利用して出力される差動基準電流を形成するデータ駆動チップをスレーブデータ駆動チップと言う。
Iref1 = (Vref / Rext)
Iref2 = 2 × (Vref / Rext)
The second
各データ駆動チップ210ないし240は、300チャンネルの出力を持つので、データ駆動部は最大1200のチャンネル出力を持つことができる。各データ駆動チップ210ないし240は、差動基準電流Vref1、Vref2に対応する電流または差動基準電流Vref1、Vref2の差に対応する基準電流をD/A変換器(図示せず)に供給する。D/A変換器において、各階調に対応する電流値は、前記供給される基準電流によって決定される。
Since each
このようにマスタデータ駆動チップ210のみが基準電圧Vrefと外部抵抗Rextを利用して前記基準電流及び差動基準電流Vref1、Vref2を形成し、スレーブデータ駆動チップ220ないし240は、マスタデータ駆動チップ210または他のスレーブデータ駆動チップ220ないし240から伝達される差動基準電流Vref1、Vref2を利用して前記基準電流及び差動基準電流Vref1、Vref2を形成することにより、各データ駆動チップ210ないし240で使用される基準電流の同一性を維持することができるので、結果的に画質の均一度を高めることができる。
As described above, only the master
また、データ駆動チップ210ないし240の間に伝達される電流として差動基準電流Vref1、Vref2を利用することにより、同像成分除去比(common mode rejection ratio、以下、CMRRという、)を高められるという長所がある。
Further, by using the differential reference currents Vref1 and Vref2 as currents transmitted between the
図5は、図4のデータ駆動部に採用されたデータ駆動チップの一例を示す図である。 FIG. 5 is a diagram illustrating an example of a data driving chip employed in the data driving unit of FIG.
図5を参照すれば、データ駆動チップはシフトレジスター260、データラッチ270、D/A変換器280及びバイアス回路290を含む。
Referring to FIG. 5, the data driving chip includes a shift register 260, a
シフトレジスター260は、水平クロック信号HCLK及び水平同期信号HSYNCに対応してデータラッチ270を制御する機能を遂行する。水平クロック信号HCLK及び水平同期信号HSYNCは、図2のデータ駆動部制御信号DCSの一種である。 The shift register 260 performs a function of controlling the data latch 270 in response to the horizontal clock signal HCLK and the horizontal synchronization signal HSYNC. The horizontal clock signal HCLK and the horizontal synchronization signal HSYNC are a kind of the data driver control signal DCS of FIG.
データラッチ270は、ビデオデータを順次入力してもらい、並列的にD/A変換器280に出力する。データラッチ270は、シフトレジスター260から出力される制御信号によって制御される。
The data latch 270 receives the video data sequentially and outputs it to the D /
D/A変換器280は、前記データラッチ270から並列的に出力される信号をアナログ電流に変換して出力する。各階調に対応する電流は、バイアス回路290から伝達される基準電流Irefによって決定される。
The D /
バイアス回路290は、マスタデータ駆動チップとスレーブデータ駆動チップの両方に使用可能なバイアス回路290である。バイアス回路290がマスタモードに動作される場合、第1モード、すなわち、マスタモードにあたるモード制御信号Ctrlが印加される場合には、バイアス回路290は基準電圧Vrefと外部抵抗Rextを利用して基準電流Irefを形成してD/A変換器280に伝達し、また基準電圧Vrefと外部抵抗Rextを利用して出力差動基準電流Iref1(out)、Iref2(out)を形成してデータ駆動チップの外部に出力する。
The
バイアス回路290がスレーブモードに動作される場合、第2モード、すなわちスレーブモードにあたるモード制御信号Ctrlが印加される場合には、バイアス回路290は入力差動基準電流Iref1(in)、Iref2(in)を利用して基準電流Irefを形成してD/A変換器280に伝達し、また入力差動基準電流Iref1(in)、Iref2(in)を利用して出力差動基準電流Iref1(out)、Iref2(out)を形成してデータ駆動チップの外部に出力する。
When the
図6は、図5のデータ駆動チップに採用されたバイアス回路の一例を示す図である。 FIG. 6 is a diagram illustrating an example of a bias circuit employed in the data driving chip of FIG.
図6を参照すれば、バイアス回路290は電流生成回路291、単一/差動変換回路292、モード選択回路293、差動/単一変換回路294及び基準電流と出力差動基準電流形成回路295を含む。
Referring to FIG. 6, the
電流生成回路291は、基準電圧Vref及び外部抵抗Rextを利用して第1電流I1を生成する回路である。第1電流は一例として式3のような値を持つ。
The
I1 = (Vref/Rext) …式3
単一/差動変換回路292は、第1電流を差動電流I2、I3に変換する回路である。単一/差動変換回路292から出力される差動電流は、一例として式4のような値を持つ。
I1 = (Vref / Rext)
The single /
I2 = I1
I3 = 2×I1 …式4
モード選択回路293は、モード制御信号Ctrlによって単一/差動変換回路292から出力される差動電流I2、I3と入力差動基準電流Iref1(in)、Iref2(in)のうち、いずれか一つの差動電流を出力する。マスタモードにあたるモード制御信号Ctrlが入力される場合には、モード選択回路293は単一/差動変換回路292から出力される差動電流I2、I3を出力し、スレーブモードにあたるモード制御信号Ctrlが入力される場合には、すべての選択回路293は入力差動基準電流Iref1(in)、Iref2(in)を出力する。モード選択回路293から出力される差動電流I4、I5は一例として式5のような値を持つ。
I2 = I1
I3 = 2 ×
The
I4 = I2、I5 = I3 (マスタモードの場合)
I4 = Iref1(in)、
I5 = Iref2(in) (スレーブモードの場合) …式5
差動/単一変換回路294は、モード選択回路293から出力される差動電流I4、I5を単一電流I6に変換する回路である。差動/単一変換回路294から出力される単一電流I6は一例として式6のような値を持つ。
I4 = I2, I5 = I3 (in the master mode)
I4 = Iref1 (in),
I5 = Iref2 (in) (in the slave mode) Equation 5
The differential /
I6 = I5 − I4 …式6
基準電流と出力差動基準電流形成回路295は、差動/単一変換回路から出力される単一電流I6から基準電流Iref及び出力差動基準電流Iref1(out)、Iref2(out)を形成する回路である。基準電流Iref及び出力差動基準電流Iref1(out)、Iref2(out)は一例として式7のような値を持つ。
I6 = I5−I4 Equation 6
The reference current and output differential reference current forming
Iref = I6
Iref1(out) = I6
Iref2(out) = 2×I6 …式7
このような方式で動作することにより、バイアス回路290はマスタモードの場合には電流生成回路291で第1電流I1を生成し、単一/差動変換回路292及び差動/単一変換回路294で第1電流を差動電流I2、I3に変換した後、これを再び単一電流I6に変換し、基準電流と出力差動基準電流形成回路295で前記単一電流I6を利用して基準電流Iref及び出力差動基準電流Iref1(out)、Iref2(out)を形成する。
Iref = I6
Iref1 (out) = I6
Iref2 (out) = 2 × I6 Equation 7
By operating in this manner, the
また、バイアス回路290はスレーブモードの場合には、モード選択回路293で入力差動基準電流Iref1(in)、Iref2(in)を入力してもらい、差動/単一変換回路294でこれを単一電流I6に変換し、基準電流と出力差動基準電流形成回路295で前記単一電流I6を利用して基準電流Iref及び出力差動基準電流Iref1(out)、Iref2(out)を形成する。
In the slave mode, the
図7は、本発明の第1及び第2実施形態によるデータ駆動部に採用された電流生成回路の一例を示す図である。 FIG. 7 is a diagram illustrating an example of a current generation circuit employed in the data driver according to the first and second embodiments of the present invention.
図7を参照すれば、本発明の実施形態による電流生成回路291は、複数の駆動チップ内のデジタル/アナログ変換器の出力電流のレベルを均一にさせるためにすべての駆動チップ(マスタチップ及びスレーブチップ)が共通に使用する基準電流Irefをマスタチップで生成して供給する。このため、電流生成回路291は第1回路部310、第2回路部320及び第3回路部330を持つ。
Referring to FIG. 7, the
まず、第1回路部310は、第1演算増幅器OPA1とN−タイプの第1トランジスタM1を含む。第1演算増幅器OPA1は、基準電圧Vrefが入力される第1入力端子と、第1トランジスタM1のソースに接続される第2入力端子、及び第1トランジスタM1のゲートに接続される出力端子を具備する。
First, the
第1トランジスタM1は、第1電極、第2電極及びゲートを具備し、第1電極にはバイアス電源AVDDが接続され、第2電極にはパッド312を介して外部に位置した抵抗Rextに接続される。第1トランジスタM1は、ゲート電圧によって第1電極から第2電極にバイアス電源AVDDによる電流が流れるように動作する。
The first transistor M1 includes a first electrode, a second electrode, and a gate, a bias power supply AVDD is connected to the first electrode, and a second electrode is connected to a resistor Rext located outside via a
この時、第1トランジスタM1のゲートと第1ノードN1の間には、これらの間の電圧差に相応する電圧を格納する第1キャパシターC1が接続される。第1キャパシターC1は、格納された電圧によって第1トランジスタM1を介して所望の電流が正常に流れるように第1トランジスタM1のターンオンレベルを維持する。 At this time, a first capacitor C1 for storing a voltage corresponding to a voltage difference between the gate of the first transistor M1 and the first node N1 is connected. The first capacitor C1 maintains the turn-on level of the first transistor M1 so that a desired current normally flows through the first transistor M1 according to the stored voltage.
このように、第1回路部310は、第1演算増幅器OPA1とN−タイプの第1トランジスタM1のネガティブフィードバック(negative feedback)ルーフによって第1ノードN1に所望の電圧、すなわち、基準電圧Vrefが安定に印加され、同時に第1トランジスタM1を介して所望の電流が流れるように動作する。
As described above, the
次に、第2回路部320は、第1回路部310に流れる電流をコピーして基準電流Irefを生成する。このために、第2回路部320は第2トランジスタM2、第3トランジスタM3、第2演算増幅器OPA2及び第4トランジスタM4を具備する。ここで、第2ないし第4トランジスタM2、M3、M4は、P−タイプのトランジスタに形成されている。
Next, the
第2トランジスタM2は、第1電極、第2電極及びゲートを具備し、第1電極がバイアス電源AVDDを供給する電源線に接続され、第2電極がゲートに接続される。 The second transistor M2 includes a first electrode, a second electrode, and a gate. The first electrode is connected to a power supply line that supplies a bias power supply AVDD, and the second electrode is connected to the gate.
第3トランジスタM3は、第1電極、第2電極及びゲートを具備し、第1電極が第2トランジスタの第1電極とともにバイアス電源AVDDを供給する電源線に接続され、第2電極が第2演算増幅器OPA2の第2入力端子に接続された第4トランジスタM4の第1電極に接続され、ゲートが第2トランジスタのゲートに接続される。 The third transistor M3 includes a first electrode, a second electrode, and a gate. The first electrode is connected to a power supply line that supplies a bias power supply AVDD together with the first electrode of the second transistor, and the second electrode is a second operation. The fourth transistor M4 connected to the second input terminal of the amplifier OPA2 is connected to the first electrode, and the gate is connected to the gate of the second transistor.
これにより、第2及び第3トランジスタM2、M3はミラー構造を持ち、第2トランジスタM2を介して流れる電流がコピーされて第3トランジスタM3を介して流れるように動作する。 Accordingly, the second and third transistors M2 and M3 have a mirror structure, and operate so that the current flowing through the second transistor M2 is copied and flows through the third transistor M3.
第2演算増幅器OPA2は第1入力端子、第2入力端子及び出力端子を具備し、第1入力端子に第2トランジスタの第2電極が接続された第2ノードN2の電圧が印加され、前記第2入力端子が第4トランジスタの第1電極に接続され、出力端子が第4トランジスタのゲートに接続される。 The second operational amplifier OPA2 includes a first input terminal, a second input terminal, and an output terminal. The second operational amplifier OPA2 is applied with a voltage at a second node N2 in which a second electrode of a second transistor is connected to the first input terminal. The two input terminals are connected to the first electrode of the fourth transistor, and the output terminal is connected to the gate of the fourth transistor.
第4トランジスタM4は第1電極、第2電極及びゲートを具備し、第1電極が第3トランジスタの第2電極と第2演算増幅器の第2入力端子に共通接続され、ゲートが第2演算増幅器の出力端子に接続される。 The fourth transistor M4 includes a first electrode, a second electrode, and a gate, the first electrode is commonly connected to the second electrode of the third transistor and the second input terminal of the second operational amplifier, and the gate is the second operational amplifier. Connected to the output terminal.
この時、第4トランジスタM4のゲートと第3ノードN3の間には、これらの間の電圧差に相応する電圧を格納する第2キャパシターC2が接続される。第2キャパシターC2は、格納された電圧によって第4トランジスタM4を介してコピーされた電流が正常に流れるように第4トランジスタM4のターンオンレベルを維持する。 At this time, a second capacitor C2 that stores a voltage corresponding to the voltage difference between the gate of the fourth transistor M4 and the third node N3 is connected. The second capacitor C2 maintains the turn-on level of the fourth transistor M4 so that the current copied through the fourth transistor M4 normally flows through the stored voltage.
これにより、第2回路部320は、第2演算増幅器OPA2と第4トランジスタM4のネガティブフィードバック回路を利用して第2及び第3トランジスタM2、M3の第2電極の電圧、すなわち、ドレイン電圧が互いに一定に維持されるようにする。
Accordingly, the
したがって、第2回路部320は、第2及び第3トランジスタM2、M3の特性差を補償してさらに精密に第2トランジスタM2を介して流れる電流を第3トランジスタM3がコピーできるようにする。
Therefore, the
第3回路部330は、第2トランジスタM2に流れる電流をコピーする第3トランジスタM3と同様に、第2トランジスタM2に流れる電流をそれぞれコピーしてそれぞれのデジタル/アナログ変換器に供給するように機能する。
Similarly to the third transistor M3 that copies the current flowing through the second transistor M2, the
このために、第3回路部330は第1ないし第6デジタル/アナログ変換器DAC1、DAC2、DAC3、DAC4、DAC5、DAC6にコピーした基準電流をそれぞれ供給する第5ないし第16トランジスタM5、M6と、M7、M8と、M9、M10と、M11、M12と、M13、M14と、M15、M16とを具備する。
For this purpose, the
第5、第7、第9、第11、第13及び第15トランジスタM5、M7、M9、M11、M13、M15は、第3トランジスタM3と同様に第2トランジスタM2にミラー構造でそれぞれ接続される。そして、第6、第8、第10、第12、第14及び第16トランジスタM6、M8、M10、M12、M14、M16は、第2トランジスタM2でコピーした電流がデジタル/アナログ変換器に供給されるように第4トランジスタM4のターンオンとともにターンオンされる。 The fifth, seventh, ninth, eleventh, thirteenth, and fifteenth transistors M5, M7, M9, M11, M13, and M15 are respectively connected to the second transistor M2 in a mirror structure in the same manner as the third transistor M3. . The sixth, eighth, tenth, twelfth, fourteenth and sixteenth transistors M6, M8, M10, M12, M14, and M16 are supplied with the current copied by the second transistor M2 to the digital / analog converter. Thus, the fourth transistor M4 is turned on together with the turn-on.
このように本実施形態による電流生成回路は、基準電圧と外部抵抗によって決定される基準電流を生成し、それをコピーしてデジタル/アナログ変換器に供給するように構成される。また、生成された基準電流をスレーブ駆動チップに供給することで、実質的に各駆動チップで均一な出力電流が生成されるように機能する。 As described above, the current generation circuit according to the present embodiment is configured to generate the reference current determined by the reference voltage and the external resistance, and copy and supply the reference current to the digital / analog converter. Further, by supplying the generated reference current to the slave drive chip, it functions so that a substantially uniform output current is generated in each drive chip.
図8は、図2の発光表示装置に採用されたデータ駆動チップの一例を示す図である。以下の実施形態でデータ駆動チップは、電流モードデジタル/アナログ変換器を具備し、デジタル/アナログ変換器に入力される信号と出力される信号が多重化され、再度逆多重化されるように形成されている。まず、このような構成を採択した理由について簡単に説明する。 FIG. 8 is a diagram illustrating an example of a data driving chip employed in the light emitting display device of FIG. In the following embodiments, the data driving chip includes a current mode digital / analog converter, and is configured such that a signal input to the digital / analog converter and an output signal are multiplexed and demultiplexed again. Has been. First, the reason for adopting such a configuration will be briefly described.
従来のTFT−LCD用集積回路駆動チップの場合、各チャンネル内にデジタル/アナログ変換器及び出力端用バッファー回路を構成することが一般的であり、一つの駆動チップ内に普通300個から480個程度のチャンネルを集積する。また、すべての出力チャンネルのパッドを一つの長辺に配置するようになる。 In the case of a conventional TFT-LCD integrated circuit driving chip, it is common to configure a digital / analog converter and an output buffer circuit in each channel, and usually 300 to 480 in one driving chip. Accumulate about a channel. In addition, all output channel pads are arranged on one long side.
この際、駆動チップの長辺の長さが最大20,000μmであり、出力チャンネル数を300チャンネルと仮定すれば、チャンネル間隔(channel pitch)は約67μmになる。大部分のTFT−LCD用集積回路駆動チップに使用されるデジタル/アナログ変換器は、ROMデコーダ構造が一般的であり、それは67μm内に充分に集積可能である。 In this case, assuming that the long side of the driving chip has a maximum length of 20,000 μm and the number of output channels is 300, the channel pitch is about 67 μm. The digital / analog converter used in the integrated circuit driving chip for most TFT-LCDs generally has a ROM decoder structure, which can be sufficiently integrated within 67 μm.
しかし、本発明による電流モード(停電流駆動型)集積回路駆動チップの場合、デジタル/アナログ変換器の出力は電流であり、したがって電流モードデジタル/アナログ変換器が必須である。このような電流モードデジタル/アナログ変換器は占める面積が非常に大きいので、すべての出力チャンネルにデジタル/アナログ変換器を集積するのが難しい。 However, in the case of the current mode (stop current driving type) integrated circuit driving chip according to the present invention, the output of the digital / analog converter is a current, and therefore the current mode digital / analog converter is essential. Such current mode digital / analog converters occupy a very large area, making it difficult to integrate the digital / analog converters in all output channels.
したがって、本発明による集積回路駆動チップは、一つのデジタル/アナログ変換器が多くのチャンネルの出力を担当するようにデジタル/アナログ変換器の入力側と出力側にマルチプレックシング機能及びデマルチプレックシング機能を形成している。 Therefore, the integrated circuit driving chip according to the present invention has a multiplexing function and a demultiplexing function on the input side and the output side of the digital / analog converter so that one digital / analog converter is responsible for the output of many channels. Forming function.
具体的には、図8に示したように、データ駆動チップ400は、外部から入力されるデジタルビデオデータをサンプリングして格納する第1駆動回路と、格納されたデジタルビデオデータをアナログデータ信号に変換して出力する第2駆動回路、及び制御信号と基準電流を利用して第2駆動回路を制御するバイアスまたはバイアス回路を具備する。ここで、第1及び第2駆動回路は、デジタル回路部及びアナログ回路部にそれぞれ言及されることができる。
Specifically, as shown in FIG. 8, the
まず、第1駆動回路は、上端シフトレジスター410、サンプリングラッチ420、ホルディングラッチ430、第1下端シフトレジスター及びマルチプレクサー440(以下、第1下端シフトレジスターと言う。)、第2下端シフトレジスター及びマルチプレクサー442(以下、第2下端シフトレジスターと言う。)及び出力端制御ロジック450を含む。
First, the first driving circuit includes an upper
上端シフトレジスター410は、第1入力端子492を介して同期信号、クロック信号などの制御信号を受け、サンプリングラッチ420及びホルディングラッチ430を制御するためのラッチ制御信号を生成する。
The
サンプリングラッチ420及びホルディングラッチ430は、上端シフトレジスター410のラッチ制御信号によって第2入力端子494を介して入力されるデジタルビデオデータをサンプリングして格納する。ここで、デジタルビデオデータは例えば、10ビットのRGBビデオデータ信号になる。
The sampling latch 420 and the holding
第1及び第2下端シフトレジスター440、442はホルディングラッチ430に格納された10ビットのデジタルビデオデータを第1及び第2デジタル/アナログ変換器460、462にそれぞれ伝達する。この時、第1及び第2下端シフトレジスター440、442は、マルチプレックシング機能によってデジタルビデオデータを多重化し、第1及び第2デジタル/アナログ変換器460、462に伝達する。それは一つのデジタル/アナログ変換器が多くのチャンネルの出力を担当できるようにするためである。
The first and second lower
出力端制御ロジック450は、第1及び第2下端シフトレジスター440、442から第1及び第2デジタル/アナログ変換器460、462に伝達されたデジタルビデオデータがアナログデータ信号に変換された後、出力端470から適切に出力されるように、第1及び第2下端シフトレジスター440、442から制御信号を受けて出力端470を制御する。
The output
次に、アナログ回路部は、第1デジタル/アナログ変換器460、第2デジタル/アナログ変換器462、出力端470及びバイアス回路部480を含む。
Next, the analog circuit unit includes a first digital /
第1及び第2デジタル/アナログ変換器460、462は、第1及び第2下端シフトレジスター440、442から受けたデジタルビデオデータをアナログデータ信号に変換する。この時、第1及び第2デジタル/アナログ変換器460、462は、基準電流によって決定されるアナログデータ信号の出力レベルを持つ。また、第1及び第2デジタル/アナログ変換器460、462の出力端側には、一つのラインが出力されるデータ信号を複数のラインに選択的に供給するデマルチプレクサーが結合される。そして第1及び第2デジタル/アナログ変換器460、462のアナログデータ信号、すなわち、出力電流信号は、各チャンネルの出力端470で伝達される。
The first and second digital /
出力端470は、第1及び第2デジタル/アナログ変換器460、462から受けた出力電流信号を出力端470に接続されたチャンネル498を介して出力する。出力端470から出力された電流が最終的に表示装置の画素を駆動するようになる。
The
バイアス回路480は、入力端子に接続される外部抵抗Rextと他の入力端子に印加される外部電圧Vrefに基づいて基準電流Irefを生成する。そして、生成された基準電流を第1及び第2デジタル/アナログ変換器460、462及び出力端470に供給する。また、生成された基準電流は、データ駆動部内の他のデータ駆動チップに供給される。
The
以上、上述したように本発明の詳細な説明と図は、単なる本発明の例示的なものであり、これは単に本発明を説明するための目的で使用されたものであって、意味限定や特許請求の範囲に記載された本発明の範囲を制限するために使用されたものではない。よって、前記説明した内容を介して当業者であれば、本発明の技術思想を逸脱しない範囲で多様な変更及び修正が可能であることが分かる。 As described above, the detailed description and drawings of the present invention are merely illustrative of the present invention, and are used merely for the purpose of describing the present invention. It is not intended to limit the scope of the invention as set forth in the claims. Therefore, it will be understood by those skilled in the art through the above-described contents that various changes and modifications can be made without departing from the technical idea of the present invention.
したがって、本発明の技術的保護範囲は、明細書の詳細な説明に記載した内容に限定されず、特許請求の範囲によって決められなければならない。 Therefore, the technical protection scope of the present invention is not limited to the contents described in the detailed description of the specification, but must be determined by the claims.
100…走査駆動部、
110、120、130、140…データ駆動チップ、
200…データ駆動部、
210…マスタデータ駆動チップ、
220、230、240…スレーブデータ駆動チップ、
260…シフトレジスター、
270…データラッチ、
280…D/A変換器、
290…バイアス回路、
291…電流生成回路、
292…差動変換回路、
293…モード選択回路、
294…単一変換回路、
295…出力差動基準電流形成回路、
300…画像表示部、
310…第1回路部、
312…パッド、
320…第2回路部、
330…第3回路部、
400…データ駆動チップ、
410…上端シフトレジスター、
420…サンプリングラッチ、
430…ホルディングラッチ、
440…マルチプレクサー、
440…下端シフトレジスター、
442…マルチプレクサー、
450…出力端制御ロジック、
460…第1デジタル/アナログ変換器、
462…第2デジタル/アナログ変換器、
470…出力端、
480…バイアス回路、
492…第1入力端子、
494…第2入力端子、
498…チャンネル、
500…タイミング制御部、
AVDD…バイアス電源、
C1、C2…キャパシター、
M1〜M16…トランジスタ、
N1〜N3…ノード、
OPA1、OPA2…演算増幅器、
Rext…外部抵抗、
S1〜Sn…走査線、
D1〜Dm…データ線。
100: Scanning drive unit,
110, 120, 130, 140 ... data driving chip,
200: Data driver,
210: Master data driving chip,
220, 230, 240 ... Slave data driving chip,
260 ... shift register,
270: Data latch,
280 ... D / A converter,
290 ... Bias circuit,
291 ... Current generation circuit,
292 ... Differential conversion circuit,
293... Mode selection circuit,
294 ... single conversion circuit,
295 ... Output differential reference current forming circuit,
300 ... image display section,
310 ... the first circuit section,
312 ... Pad,
320 ... second circuit part,
330 ... third circuit part,
400: Data driving chip,
410 ... top shift register,
420: Sampling latch,
430 ... Holding latch,
440 ... Multiplexer,
440 ... Bottom shift register,
442: Multiplexer,
450 ... Output end control logic,
460 ... first digital / analog converter,
462: Second digital / analog converter,
470 ... output end,
480 ... Bias circuit,
492 ... first input terminal,
494 ... second input terminal,
498 ... channel,
500 ... Timing control unit,
AVDD: Bias power supply,
C1, C2 ... capacitors,
M1-M16 ... transistor,
N1-N3 ... nodes,
OPA1, OPA2, operational amplifier,
Rext ... external resistance,
S1 to Sn: scanning lines,
D1 to Dm: Data lines.
Claims (20)
複数のデータ線にデータ電流を印加するデータ駆動部と、
前記複数の走査線に印加された走査信号及び前記複数のデータ線に印加されるデータ電流によって画像を表示する画像表示部を具備し、
前記データ駆動部は、
基準電圧と抵抗によって決定される基準電流を出力する第1データ駆動チップと、
前記第1データ駆動チップから前記基準電流を受ける第2データ駆動チップと、
を含むことを特徴とする発光表示装置。 A scan driver that applies scanning signals to a plurality of scanning lines;
A data driver for applying a data current to a plurality of data lines;
An image display unit that displays an image by a scanning signal applied to the plurality of scanning lines and a data current applied to the plurality of data lines;
The data driver is
A first data driving chip that outputs a reference current determined by a reference voltage and a resistance;
A second data driving chip receiving the reference current from the first data driving chip;
A light-emitting display device comprising:
複数のデータ線にデータ電流を印加するデータ駆動部と、
前記複数の走査線に印加された走査信号及び前記複数のデータ線に印加されるデータ電流によって画像を表示する画像表示部を具備し、
前記データ駆動部は、基準電圧と抵抗によって決定される差動基準電流を出力する第1データ駆動チップと、
前記出力される差動基準電流を受ける第2データ駆動チップと、
を含むことを特徴とする発光表示装置。 A scan driver that applies scanning signals to a plurality of scanning lines;
A data driver for applying a data current to a plurality of data lines;
An image display unit that displays an image by a scanning signal applied to the plurality of scanning lines and a data current applied to the plurality of data lines;
The data driver includes a first data driver chip that outputs a differential reference current determined by a reference voltage and a resistance;
A second data driving chip for receiving the output differential reference current;
A light-emitting display device comprising:
前記データ駆動部は、前記第2データ駆動チップから出力される差動基準電流を受ける第3データ駆動チップを追加的に含むことを特徴とする請求項2に記載の発光表示装置。 The second data driving chip outputs a differential reference current corresponding to the input differential reference current;
The light emitting display device according to claim 2, wherein the data driver further includes a third data driver chip that receives a differential reference current output from the second data driver chip.
前記基準電圧値を前記抵抗値で除算した値に比例することを特徴とする請求項2に記載の発光表示装置。 The difference between the differential reference current values output from the first data driving chip is:
The light emitting display device according to claim 2, wherein the light emitting display device is proportional to a value obtained by dividing the reference voltage value by the resistance value.
各階調に対応するデータ電流の値は、前記基準電圧及び前記抵抗によって決定されることを特徴とする請求項2に記載の発光表示装置。 In the first data driving chip,
The light emitting display device according to claim 2, wherein a value of a data current corresponding to each gradation is determined by the reference voltage and the resistance.
各階調に対応するデータ電流の値は、前記第2データ駆動チップに入力される差動基準電流によって決定されることを特徴とする請求項2に記載の発光表示装置。 In the second data driving chip,
3. The light emitting display device according to claim 2, wherein a value of a data current corresponding to each gradation is determined by a differential reference current input to the second data driving chip.
前記第1データ駆動チップから出力される差動基準電流の値と同一であることを特徴とする請求項2に記載の発光表示装置。 The value of the differential reference current output from the second data driving chip is:
The light emitting display device according to claim 2, wherein the light emitting display device has the same value as a differential reference current output from the first data driving chip.
各階調に対応するデータ電流の値は、前記第3データ駆動チップに入力される差動基準電流によって決定されることを特徴とする請求項3に記載の発光表示装置。 In the third data driving chip,
4. The light emitting display device according to claim 3, wherein a value of a data current corresponding to each gradation is determined by a differential reference current input to the third data driving chip.
前記ラッチ制御信号によってビデオデータが順次入力され、並列に出力するデータラッチと、
前記データラッチの出力をアナログ変換したデータ電流を出力するD/A変換器と、
第1モードにあたる制御信号が印加される場合には、基準電圧及び抵抗を利用して基準電流及び出力基準電流を生成し、第2モードにあたる制御信号が印加される場合には、入力基準電流を利用して前記基準電流及び前記出力基準電流を生成し、前記生成された基準電流をD/A変換器に伝達し、前記出力基準電流を出力するバイアス回路と、
を含むことを特徴とするデータ駆動チップ。 A shift register that outputs a latch control signal corresponding to the clock signal and the synchronization signal;
Data latches in which video data is sequentially input by the latch control signal and output in parallel;
A D / A converter that outputs a data current obtained by analog conversion of the output of the data latch;
When a control signal corresponding to the first mode is applied, a reference current and an output reference current are generated using a reference voltage and a resistance. When a control signal corresponding to the second mode is applied, an input reference current is A bias circuit that generates the reference current and the output reference current using the generated current, transmits the generated reference current to a D / A converter, and outputs the output reference current;
A data driving chip comprising:
前記ラッチ制御信号によってビデオデータが順次入力され、並列に出力するデータラッチと、
前記データラッチの出力をアナログ変換したデータ電流を出力するD/A変換器と、
第1モードにあたる制御信号が印加される場合には、基準電圧及び抵抗を利用して基準電流及び出力差動基準電流を形成し、第2モードにあたる制御信号が印加される場合には、入力差動基準電流を利用して前記基準電流及び前記出力差動基準電流を形成し、前記基準電流をD/A変換器に伝達して前記差動基準電流を出力するバイアス回路と、
を含むことを特徴とするデータ駆動チップ。 A shift register that outputs a latch control signal corresponding to the clock signal and the synchronization signal;
Data latches in which video data is sequentially input by the latch control signal and output in parallel;
A D / A converter that outputs a data current obtained by analog conversion of the output of the data latch;
When a control signal corresponding to the first mode is applied, a reference current and an output differential reference current are formed using a reference voltage and a resistance. When a control signal corresponding to the second mode is applied, an input difference is generated. A bias circuit that uses a dynamic reference current to form the reference current and the output differential reference current, transmits the reference current to a D / A converter, and outputs the differential reference current;
A data driving chip comprising:
各階調に対応する前記データ電流の値は、前記基準電流によって決定されることを特徴とする請求項14に記載のデータ駆動チップ。 In the D / A converter,
The data driving chip of claim 14, wherein the value of the data current corresponding to each gradation is determined by the reference current.
前記出力差動基準電流のうち、一つの電流の値は、前記基準電圧の値を前記抵抗値で除算した値にあたり、他の一つの電流の値は前記基準電圧の値を前記抵抗値で除算した値の倍にあたることを特徴とする請求項14に記載のデータ駆動チップ。 When a control signal corresponding to the first mode is applied to the bias circuit, the value of the reference current is a value obtained by dividing the value of the reference voltage by the resistance value.
Of the output differential reference currents, one current value is a value obtained by dividing the reference voltage value by the resistance value, and the other current value is a value obtained by dividing the reference voltage value by the resistance value. The data driving chip according to claim 14, wherein the data driving chip is twice the measured value.
前記出力差動基準電流の値は、前記入力差動基準電流の値にあたることを特徴とする請求項14に記載のデータ駆動チップ。 When a control signal corresponding to the second mode is applied to the bias circuit, the value of the reference current corresponds to the difference between the values of the input differential reference current,
The data driving chip of claim 14, wherein the value of the output differential reference current corresponds to the value of the input differential reference current.
前記電流生成回路は、
第1入力端子、第2入力端子及び出力端子を具備し、前記第1入力端子に前記基準電圧が入力される第1演算増幅器と、
第1電極、第2電極及びゲートを具備し、前記ゲートが前記第1演算増幅器の前記出力端子に接続され、前記第1電極が前記バイアス電源を供給する電源線に接続され、前記第2電極が前記第1演算増幅器の前記第2入力端子及び前記抵抗の一端に接続される第1トランジスタと、
を含み、
前記外部抵抗の他端はグラウンドに接続されることを特徴とする請求項14に記載のデータ駆動チップ Comprising a current generation circuit for generating the reference current;
The current generation circuit includes:
A first operational amplifier having a first input terminal, a second input terminal, and an output terminal, wherein the reference voltage is input to the first input terminal;
A first electrode; a second electrode; and a gate, wherein the gate is connected to the output terminal of the first operational amplifier, the first electrode is connected to a power supply line that supplies the bias power, and the second electrode A first transistor connected to the second input terminal of the first operational amplifier and one end of the resistor;
Including
15. The data driving chip of claim 14, wherein the other end of the external resistor is connected to the ground.
第1電極、第2電極及びゲートを具備し、前記ゲートが前記第2電極に接続され、前記第1電極が前記バイアス電源を供給する電源線に接続され、前記第2電極が前記第1トランジスタの前記第1電極に接続される第2トランジスタと、
第1電極、第2電極及びゲートを具備し、前記ゲートが前記第2トランジスタの前記ゲートに接続され、前記第1電極が前記第2トランジスタの前記第1電極及び前記バイアス電源を供給する前記電源線に接続される第3トランジスタと、
第1入力端子、第2入力端子及び出力端子を具備し、前記第1入力端子が前記第1トランジスタの前記第1電極に接続され、前記第2入力端子が前記第3トランジスタの前記第2電極に接続される第2演算増幅器と、
第1電極、第2電極及びゲートを具備し、前記第1電極が前記第3トランジスタの前記第2電極及び前記第2演算増幅器の前記第2入力端子に接続され、前記ゲートが前記第2演算増幅器の前記出力端子に接続される第4トランジスタを追加的に含むことを特徴とする請求項19に記載のデータ駆動チップ。 The current generation circuit includes:
A first electrode; a second electrode; and a gate, the gate being connected to the second electrode, the first electrode being connected to a power supply line for supplying the bias power, and the second electrode being the first transistor. A second transistor connected to the first electrode of
The power supply comprising a first electrode, a second electrode, and a gate, the gate being connected to the gate of the second transistor, and the first electrode supplying the first electrode and the bias power supply of the second transistor A third transistor connected to the line;
A first input terminal; a second input terminal; and an output terminal, wherein the first input terminal is connected to the first electrode of the first transistor, and the second input terminal is the second electrode of the third transistor. A second operational amplifier connected to
A first electrode; a second electrode; and a gate, wherein the first electrode is connected to the second electrode of the third transistor and the second input terminal of the second operational amplifier, and the gate is the second operation. The data driving chip of claim 19, further comprising a fourth transistor connected to the output terminal of the amplifier.
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