JP2006139766A - 情報処理装置 - Google Patents
情報処理装置 Download PDFInfo
- Publication number
- JP2006139766A JP2006139766A JP2005297721A JP2005297721A JP2006139766A JP 2006139766 A JP2006139766 A JP 2006139766A JP 2005297721 A JP2005297721 A JP 2005297721A JP 2005297721 A JP2005297721 A JP 2005297721A JP 2006139766 A JP2006139766 A JP 2006139766A
- Authority
- JP
- Japan
- Prior art keywords
- data
- descriptor
- memory
- processor
- descriptors
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Landscapes
- Advance Control (AREA)
Abstract
【解決手段】処理対象のデータが格納されたアドレスを示す入力アドレス情報、及び処理後のデータの格納先アドレスを示す出力アドレス情報をそれぞれ含む複数のディスクリプタが格納されたメモリと、複数のディスクリプタの各々から得られる入力アドレス情報にしたがって処理対象のデータをメモリから読み出し、該データに対して所定の処理を実行し、出力アドレス情報にしたがって処理後のデータをメモリへ書き戻す、複数の所定の処理を並列に実行可能なストリームプロセッサとを有する構成とする。
【選択図】図1
Description
前記複数のディスクリプタの各々から得られる前記入力アドレス情報にしたがって前記処理対象のデータを前記メモリから読み出し、該データに対して所定の処理を実行し、前記出力アドレス情報にしたがって処理後のデータを前記メモリへ書き戻す、複数の前記所定の処理を並列に実行可能なストリームプロセッサと、
を有する。
2 ストリームプロセッサ
3 メモリ
4 バス
21 入力DMA
22 ディスクリプタ管理テーブル
23 アレイ型プロセッサ
24 入力FIFO
25 出力FIFO
26 メモリアクセス制御回路
Claims (25)
- 処理対象のデータが格納されたアドレスを示す入力アドレス情報、及び処理後のデータの格納先アドレスを示す出力アドレス情報をそれぞれ含む複数のディスクリプタが格納されたメモリと、
前記複数のディスクリプタの各々から得られる前記入力アドレス情報にしたがって前記処理対象のデータを前記メモリから読み出し、該データに対して所定の処理を実行し、前記出力アドレス情報にしたがって処理後のデータを前記メモリへ書き戻す、複数の前記所定の処理を並列に実行可能なストリームプロセッサと、
を有する情報処理装置。 - 前記ストリームプロセッサは、
複数の前記所定の処理を並列に実行可能なプロセッサグループと、
前記メモリから前記複数のディスクリプタを取得し、該複数のディスクリプタの各々に含まれる前記入力アドレス情報にしたがって処理対象のデータを前記メモリから読み出し前記プロセッサグループへ供給する入力DMAと、
前記複数のディスクリプタの各々に含まれる前記出力アドレス情報にしたがって前記プロセッサグループの処理結果を前記メモリへ書き戻すメモリアクセス制御回路と、
を有する請求項1記載の情報処理装置。 - 前記複数のディスクリプタの各々は、
該複数のディスクリプタ各々を識別するための識別子を備え、
前記ストリームプロセッサは、
前記メモリから取得した前記複数のディスクリプタが前記識別子毎に格納されるディスクリプタ管理テーブルを有し、
前記入力DMAは、
前記複数のディスクリプタと共に前記識別子を前記プロセッサグループへ供給し、
前記メモリアクセス制御回路は、
前記プロセッサグループから出力される前記識別子を用いて前記ディスクリプタ管理テーブルに格納された対応するディスクリプタから前記出力アドレス情報を読み出し、前記プロセッサグループの処理結果を前記メモリへ書き戻す請求項2記載の情報処理装置。 - 前記入力DMAは、
前記複数のディスクリプタで指定された前記処理対象のデータの全てを前記プロセッサグループへ転送すると、全データの転送完了を示す完了信号を前記ディスクリプタ管理テーブルへ送信し、
前記ディスクリプタ管理テーブルは、
前記完了信号を受信するまで対応するディスクリプタの削除を保留する請求項3記載の情報処理装置。 - 前記プロセッサグループは、
前記複数のディスクリプタの各々に含まれる前記入力アドレス情報にしたがって読み出した処理対象のデータに対する処理が完了すると、該データの終わりを示すエンド信号を出力する請求項3記載の情報処理装置。 - 前記複数のディスクリプタ各々に前記データに対するアクセス権が前記ストリームプロセッサにあるか否かを示すオーナビットを備え、
前記入力DMAは、
前記複数のディスクリプタの各々に含まれる前記入力アドレス情報にしたがって処理対象のデータを前記メモリから読み出すと、前記メモリに格納されたディスクリプタに含まれる前記オーナビットを、前記ストリームプロセッサに前記アクセス権があることを示す値に更新する請求項3記載の情報処理装置。 - 前記複数のディスクリプタ各々に、前記出力アドレス情報にしたがって前記ストリームプロセッサによる処理後のデータの前記メモリへの転送が完了したか否かを示すトランザクションコンプリートビットを備え、
前記メモリアクセス制御回路は、
前記プロセッサグループによる処理後のデータの前記メモリへの転送が全て完了したとき、対応するディスクリプタの前記トランザクションコンプリートビットを転送の完了を示す値に設定する請求項6記載の情報処理装置。 - 前記情報処理装置は、
前記ストリームプロセッサの動作を制御するホストプロセッサを有し、
前記ホストプロセッサは、
前記複数のディスクリプタを、前記ストリームプロセッサからの連続した読み出しが可能に生成し、前記メモリに格納する請求項3記載の情報処理装置。 - 前記ホストプロセッサは、
前記ストリームプロセッサで処理中のデータに一意に対応するディスクリプタを交互にポーリングし、該ディスクリプタの前記オーナビット及び前記トランザクションコンプリートビットをそれぞれ監視する請求項8記載の情報処理装置。 - 前記ホストプロセッサは、
前記ストリームプロセッサによるデータの処理が完了し、前記ホストプロセッサから該データに一意に対応するディスクリプタへのアクセスが可能になった時点で、該ディスクリプタに付与した識別子を他の処理対象のデータに一意に対応するディスクリプタへ割り付ける請求項8記載の情報処理装置。 - 前記ストリームプロセッサは、
処理実行中のディスクリプタを保持する一時記憶装置を有する請求項1記載の情報処理装置。 - 前記複数のディスクリプタの各々は、
該複数のディスクリプタ各々を識別するための識別子を備え、
前記一時記憶装置は、
前記メモリから取得した前記複数のディスクリプタが前記識別子毎に格納されるディスクリプタ管理テーブルである請求項11記載の情報処理装置。 - 前記プロセッサグループは、
アレイ型プロセッサ、プログラマブルロジック、ハードワイヤードロジック、CPUまたはDSPのうちの少なくともいずれか一つを備える請求項3記載の情報処理装置。 - メモリから読み出したデータに対して複数の処理を並列に実行可能なストリームプロセッサであって、
処理対象のデータが格納されたアドレスを示す入力アドレス情報、及び処理後のデータの格納先アドレスを示す出力アドレス情報をそれぞれ含む複数のディスクリプタの各々から得られる、前記入力アドレス情報にしたがって前記処理対象のデータを前記メモリから読み出し、該データに対して所定の処理を実行し、前記出力アドレス情報にしたがって処理後のデータを前記メモリへ書き戻す、複数の前記所定の処理を並列に実行可能なストリームプロセッサ。 - 前記複数の所定の処理を並列に実行可能なプロセッサグループと、
前記複数のディスクリプタを前記メモリから取得し、該複数のディスクリプタの各々に含まれる入力アドレス情報にしたがって処理対象のデータを前記メモリから読み出し前記プロセッサグループへ供給する入力DMAと、
前記複数のディスクリプタ各々に含まれる前記出力アドレス情報にしたがって前記プロセッサグループの処理結果を前記メモリへ書き戻すメモリアクセス制御回路と、
を有する請求項14記載のストリームプロセッサ。 - 前記メモリから取得した前記複数のディスクリプタ各々が、該複数のディスクリプタ各々を識別するための識別子毎に格納されるディスクリプタ管理テーブルを有し、
前記入力DMAは、
前記処理対象のデータと共に前記識別子を前記プロセッサグループへ供給し、
前記メモリアクセス制御回路は、
前記プロセッサグループから出力される該識別子を用いて前記ディスクリプタ管理テーブルに格納された対応するディスクリプタから前記出力アドレス情報を読み出し、前記プロセッサグループの処理結果を前記メモリへ書き戻す請求項15記載のストリームプロセッサ。 - 前記入力DMAは、
前記複数のディスクリプタで指定された前記処理対象のデータの全てを前記プロセッサグループへ転送すると、全データの転送完了を示す完了信号を前記ディスクリプタ管理テーブルへ送信し、
前記ディスクリプタ管理テーブルは、
前記完了信号を受信するまで対応するディスクリプタの削除を保留する請求項15記載のストリームプロセッサ。 - 前記プロセッサグループは、
前記複数のディスクリプタの各々に含まれる前記入力アドレス情報にしたがって読み出した処理対象のデータに対する処理が完了すると、該データの終わりを示すエンド信号を出力する請求項15記載のストリームプロセッサ。 - 前記複数のディスクリプタの各々に、前記データに対するアクセス権が前記ストリームプロセッサにあるか否かを示すオーナビットを備え、
前記入力DMAは、
前記ディスクリプタに含まれる前記入力アドレス情報にしたがって処理対象のデータを前記メモリから読み出すと、前記メモリに格納されたディスクリプタに含まれる前記オーナビットを、前記ストリームプロセッサに前記アクセス権があることを示す値に更新する請求項15記載のストリームプロセッサ。 - 前記複数のディスクリプタの各々に、前記出力アドレス情報にしたがって前記ストリームプロセッサによる処理後のデータの前記メモリへの転送が完了したか否かを示すトランザクションコンプリートビットを備え、
前記メモリアクセス制御回路は、
前記プロセッサグループによる処理後のデータの前記メモリへの転送が全て完了したとき、対応するディスクリプタの前記トランザクションコンプリートビットを転送の完了を示す値に設定する請求項19記載のストリームプロセッサ。 - 前記ストリームプロセッサは、
処理実行中のディスクリプタを保持する一時記憶装置を有する請求項15記載のストリームプロセッサ。 - 前記複数のディスクリプタの各々は、
該複数のディスクリプタ各々を識別するための識別子を備え、
前記一時記憶装置は、
前記メモリから取得した前記複数のディスクリプタが前記識別子毎に格納されるディスクリプタ管理テーブルである請求項21記載のストリームプロセッサ。 - 処理対象のデータが格納されたアドレスを示す入力アドレス情報、及び処理後のデータの格納先アドレスを示す出力アドレス情報をそれぞれ含む複数のディスクリプタが格納されたメモリと、
前記メモリから前記複数のディスクリプタを取得し、該複数のディスクリプタ各々に含まれる前記入力アドレス情報にしたがって処理対象となるデータを前記メモリから読み出し、該データに対して所定の処理を実行し、前記出力アドレス情報にしたがって処理後のデータを前記メモリへ書き戻す、複数の前記所定の処理を並列に実行可能なストリームプロセッサと、
前記ストリームプロセッサの動作を制御するホストプロセッサと、
を有する情報処理装置において、
前記ホストプロセッサに実行させるためのプログラムであって、
前記複数のディスクリプタを、前記ストリームプロセッサからの連続した読み出しが可能に生成し、
前記メモリに格納するためのプログラム。 - 前記データに対するアクセス権が前記ストリームプロセッサにあるか否かを示すオーナビット、及び前記出力アドレス情報にしたがって前記ストリームプロセッサによる処理後のデータの前記メモリへの転送が完了したか否かを示すトランザクションコンプリートビットを含めて前記複数のディスクリプタを生成し、
前記ストリームプロセッサで処理中のデータに一意に対応するディスクリプタを交互にポーリングし、該ディスクリプタの前記オーナビット及び前記トランザクションコンプリートビットをそれぞれ監視するための請求項23記載のプログラム。 - 前記ストリームプロセッサによるデータの処理が完了し、前記ホストプロセッサから該データに一意に対応するディスクリプタへのアクセスが可能になった時点で、該ディスクリプタに付与した識別子を他の処理対象のデータに一意に対応するディスクリプタへ割り付けるための請求項23または24記載のプログラム。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005297721A JP4170330B2 (ja) | 2004-10-12 | 2005-10-12 | 情報処理装置 |
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004297639 | 2004-10-12 | ||
JP2005297721A JP4170330B2 (ja) | 2004-10-12 | 2005-10-12 | 情報処理装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2006139766A true JP2006139766A (ja) | 2006-06-01 |
JP4170330B2 JP4170330B2 (ja) | 2008-10-22 |
Family
ID=36620525
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005297721A Active JP4170330B2 (ja) | 2004-10-12 | 2005-10-12 | 情報処理装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4170330B2 (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2013065687A1 (ja) * | 2011-11-04 | 2013-05-10 | 学校法人 早稲田大学 | プロセッサシステム及びアクセラレータ |
WO2015198395A1 (ja) * | 2014-06-24 | 2015-12-30 | 株式会社日立製作所 | 並列計算装置及びその制御方法 |
JP2020173717A (ja) * | 2019-04-12 | 2020-10-22 | キヤノン株式会社 | 情報処理ユニット、情報処理装置、情報処理方法及びプログラム |
-
2005
- 2005-10-12 JP JP2005297721A patent/JP4170330B2/ja active Active
Cited By (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2013065687A1 (ja) * | 2011-11-04 | 2013-05-10 | 学校法人 早稲田大学 | プロセッサシステム及びアクセラレータ |
CN104025045A (zh) * | 2011-11-04 | 2014-09-03 | 学校法人早稻田大学 | 处理器***及加速器 |
GB2511672A (en) * | 2011-11-04 | 2014-09-10 | Univ Waseda | Processor system and accelerator |
JPWO2013065687A1 (ja) * | 2011-11-04 | 2015-04-02 | 学校法人早稲田大学 | プロセッサシステム及びアクセラレータ |
JP2017091589A (ja) * | 2011-11-04 | 2017-05-25 | 学校法人早稲田大学 | プロセッサコア及びプロセッサシステム |
US9846673B2 (en) | 2011-11-04 | 2017-12-19 | Waseda University | Processor, accelerator, and direct memory access controller within a processor core that each reads/writes a local synchronization flag area for parallel execution |
US10095657B2 (en) | 2011-11-04 | 2018-10-09 | Waseda University | Processor, accelerator, and direct memory access controller within a core reading/writing local synchronization flag area for parallel |
GB2511672B (en) * | 2011-11-04 | 2020-04-15 | Univ Waseda | Processor system and accelerator |
WO2015198395A1 (ja) * | 2014-06-24 | 2015-12-30 | 株式会社日立製作所 | 並列計算装置及びその制御方法 |
JP2020173717A (ja) * | 2019-04-12 | 2020-10-22 | キヤノン株式会社 | 情報処理ユニット、情報処理装置、情報処理方法及びプログラム |
JP7383390B2 (ja) | 2019-04-12 | 2023-11-20 | キヤノン株式会社 | 情報処理ユニット、情報処理装置、情報処理方法及びプログラム |
Also Published As
Publication number | Publication date |
---|---|
JP4170330B2 (ja) | 2008-10-22 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7370123B2 (en) | Information processing apparatus | |
US9086916B2 (en) | Architecture for efficient computation of heterogeneous workloads | |
JP2007207026A (ja) | Dma転送装置 | |
JP6880402B2 (ja) | メモリアクセス制御装置及びその制御方法 | |
JP2006195823A (ja) | Dma装置 | |
US11341087B2 (en) | Single-chip multi-processor communication | |
JP2006338538A (ja) | ストリームプロセッサ | |
EP1508100B1 (en) | Inter-chip processor control plane | |
JP2007034392A (ja) | 情報処理装置及びデータ処理方法 | |
JP5360061B2 (ja) | マルチプロセッサシステム及びその制御方法 | |
JP4170330B2 (ja) | 情報処理装置 | |
JP2008065478A (ja) | 情報処理装置、データ転送方法及びプログラム | |
JP2003271574A (ja) | 共有メモリ型マルチプロセッサシステムにおけるデータ通信方法 | |
US8928926B2 (en) | Image forming apparatus that buffers data in a storage device and reduces delays in process | |
JP6817827B2 (ja) | アクセラレータ処理管理装置、ホスト装置、アクセラレータ処理実行システム、方法およびプログラム | |
JP2006313479A (ja) | 半導体集積回路装置及びデータ転送方法 | |
US8706923B2 (en) | Methods and systems for direct memory access (DMA) in-flight status | |
JP2013196509A (ja) | 情報処理装置及びその制御方法 | |
US20080209085A1 (en) | Semiconductor device and dma transfer method | |
JP4117621B2 (ja) | データ一括転送装置 | |
JP2020017043A (ja) | ノード装置、並列計算機システム、及び並列計算機システムの制御方法 | |
RU2571376C1 (ru) | Способ и устройство для параллельной обработки цифровой информации в вычислительной системе | |
JP6204313B2 (ja) | 電子機器 | |
JP2007241922A (ja) | 共有資源利用のための調停方法及びその調停装置 | |
JP6698353B2 (ja) | 情報処理装置、dma転送制御方法およびdma転送制御プログラム |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070201 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070214 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070411 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20070620 |
|
RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20070720 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070809 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20070720 |
|
A911 | Transfer of reconsideration by examiner before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20070828 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080708 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080806 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110815 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 4170330 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110815 Year of fee payment: 3 |
|
S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110815 Year of fee payment: 3 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120815 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120815 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130815 Year of fee payment: 5 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |