JP2006138645A - 半導体装置 - Google Patents

Abstract

【課題】 メモリＬＳＩとロジックＬＳＩとを同一のパッケージ内に搭載した半導体装置において、追加するテスト回路の規模を最小限に抑えつつ、メモリＬＳＩとロジックＬＳＩとを同時にテストすること。
【解決手段】 同一パッケージ１０１内に搭載されているメモリＬＳＩ１０３とロジックＬＳＩ１０５において、メモリＬＳＩ１０３のテストに関しては、ロジックＬＳＩ１０５に搭載されたＣＰＵ１０９とメモリＬＳＩ１０３との間をテスト用のプログラム１２７に基づいて通常動作と同様に動作させ、ロジックＬＳＩ１０５（特に論理回路１０７）のテストに関しては、ＳＣＡＮ回路１１３とＢＩＳＴ回路１１５を駆使して動作させて、メモリＬＳＩ１０３とロジックＬＳＩ１０５の双方に対して同時に有効なバーンインストレスを与える。
【選択図】 図１

Description

本発明は、メモリＬＳＩとロジックＬＳＩとを同一のパッケージ内に搭載したマルチチップモジュール（ＭＣＭ）またはシステムインパッケージ（ＳＩＰ）の半導体装置に関し、特に、パッケージ後のメモリＬＳＩとロジックＬＳＩとを同時に試験することを可能にした半導体装置に関する。

近時、大容量のメモリＬＳＩとベースバンド処理などの特定の機能を有するロジックＬＳＩとを同一のパッケージ内に搭載した、ＭＣＭ（マルチチップモジュール）またはＳＩＰ（システムインパッケージ）と呼ばれる半導体装置が普及してきている。このような半導体装置としては、例えば、特許文献１に記載されているものがある。

図５は、従来のＭＣＭまたはＳＩＰの半導体装置の構成を示す図である。共通のパッケージ１内に、フラッシュメモリや擬似ＳＲＡＭなどの高速・大容量のメモリＬＳＩ３と、特定の機能を有するロジックＬＳＩ５とが搭載されている。ＭＣＭまたはＳＩＰの半導体装置においては、一般に、小型化が求められており、外部端子に割り当てられるピン数が限られているため、テスト用の端子は限られた本数しか割り当てることができない。そのため、本装置では、ロジックＬＳＩ５内に専用のメモリＬＳＩテスト回路７を設け、メモリＬＳＩ３に対して、ノーマル動作との選択を行うセレクタ９を介して、専用のメモリＬＳＩテスト回路７によって生成されるアドレス信号、データ信号、および制御信号を供給するようにしている。専用のメモリＬＳＩテスト回路７は、様々な機能を有しており、メモリＬＳＩ３に対して単体ＬＳＩのときと同様のテストを行うことができる。
特開２００３−７７２９６号公報

しかしながら、従来の半導体装置においては、メモリＬＳＩ３に対して単体時と同様のテストを行うために専用のテスト回路７を設ける必要があり、小型化の障害になってしまう。また、専用のテスト回路７はメモリ容量に比例した規模の回路が必要であり、メモリ容量に比例して大規模化されるため、そもそもメモリＬＳＩ３をテストするために設けた回路ではあるものの、無視できない大きさになってしまう。また、同時に専用のロジックＬＳＩ５をテストするモードがないため、テストを２度に分けて行う必要があり、効率化の点で問題がある。

本発明は、かかる点に鑑みてなされたものであり、メモリＬＳＩとロジックＬＳＩとを同一のパッケージ内に搭載した半導体装置において、追加するテスト回路の規模を最小限に抑えつつ、メモリＬＳＩとロジックＬＳＩとを同時にテストすることができる半導体装置を提供することを目的とする。

本発明の半導体装置は、所定の機能を有するロジックＬＳＩと、前記ロジックＬＳＩと接続され、データを記憶するメモリＬＳＩとを同一パッケージ内に搭載する半導体装置において、前記ロジックＬＳＩは、前記所定の機能を有する論理回路と、データを受け取り各種の処理を行うとともに前記メモリＬＳＩを制御するＣＰＵとを有し、前記論理回路は、ＬＳＩ用のテスト回路を有し、かつ、バーンイン時、前記ＣＰＵと機能的に分離されており、バーンイン時、前記ＣＰＵと前記メモリＬＳＩの間ではテスト用のプログラムに基づいて通常動作と同様の動作を行わせ、前記論理回路は前記テスト回路を駆使して動作させる構成を有する。

本発明によれば、追加するテスト回路の規模を最小限に抑えつつ、メモリＬＳＩとロジックＬＳＩとを同時にテストすることができる。

以下、本発明の実施の形態について図面を参照して詳細に説明する。

（実施の形態１）
図１は、本発明の実施の形態１に係る半導体装置の構成を示すブロック図である。

図１の半導体装置１００は、ＭＣＭ（マルチチップモジュール）またはＳＩＰ（システムインパッケージ）の半導体装置であって、共通のパッケージ１０１内にメモリＬＳＩ１０３とロジックＬＳＩ１０５とが搭載されている。

メモリＬＳＩ１０３は、フラッシュメモリや擬似ＳＲＡＭなどの高速・大容量のメモリＬＳＩである。

ロジックＬＳＩ１０５は、所定の機能を有する論理回路１０７と、データを受け取り各種の処理を行うＣＰＵ（Central Processing Unit）１０９とを有する。ＣＰＵ１０９には、機能的に見て、メモリＬＳＩ１０３を制御するメモリ制御部１１１が含まれている。

論理回路１０７には、ロジックＬＳＩ１０５をバーンインする際のテスト回路として、ＳＣＡＮ回路１１３とＢＩＳＴ（Built-In Self Test）回路１１５とが搭載されている。ＳＣＡＮ回路１１３とＢＩＳＴ回路１１５はともにＬＳＩ用のテスト回路であって、特に、一般的には、前者はロジック部を、後者はメモリ部をそれぞれテスト対象にしている。ここで、ＳＣＡＮとＢＩＳＴはいずれもＬＳＩテストのテスト容易化設計手法の一つである。ＳＣＡＮとは、ＬＳＩ内部のフリップフロップ（ＦＦ）を外部ピンから直接制御／観測するための回路を挿入する方式であり、ＢＩＳＴとは、ＬＳＩ内部にテスト回路を内蔵して、自動的に故障の有無を判断する方式である。

また、論理回路１０７にはセレクタ１１７が含まれている。このセレクタ１１７は、選択された動作モード（バーンインモード、ノーマルモード）に応じて、内部からの信号か状態固定（つまり「０」固定）かを選択する回路である。すなわち、セレクタ１１７によって、バーンインモードとノーマルモードとの切り替えが行われる。そのため、ロジックＬＳＩ１０５には、動作モード（バーンインモード、ノーマルモード）を選択するモード信号を入力するモード端子１１９が設けられている。このモード端子１１９は、パッケージ１０１の外部端子１２１に接続されている。

上記のようにＣＰＵ１０９はメモリ制御部１１１を有し、このメモリ制御部１１１を介してメモリＬＳＩ１０３とロジックＬＳＩ１０５との間でアドレス信号、データ信号、および制御信号がやり取りされる。

ＣＰＵ１０９は、バーンイン時、論理回路１０７とは機能的に分離されており、一方の動作が他方の動作に左右されないように構成されている。これにより、ロジックＬＳＩ１０５に対するバーンインテストが可能になる。ＣＰＵ１０９には、良否の判定信号をモニタする判定端子１２３が設けられている。この判定端子１２３は、パッケージ１０１の外部端子１２５に接続されている。

次いで、上記構成を有する半導体装置１００の動作を説明する。

まず、通常動作時において、メモリＬＳＩ１０３は、ＣＰＵ１０９内のメモリ制御部１１１を介して制御される。このとき、ノーマルモードを選択するモード信号が、外部端子１２１およびモード端子１１９を介して論理回路１０７に入力され、セレクタ１１７によって動作モードがノーマルモードに設定されている。

一方、バーンイン時においても、メモリＬＳＩ１０３は、ＣＰＵ１０９内のメモリ制御部１１１を介して制御されており、ＣＰＵ１０９がメモリＬＳＩ１０３にアクセスすることで、ＣＰＵ１０９、メモリＬＳＩ１０３、およびメモリ制御部１１１に対して通常動作時と同様のストレスを与えることができる。このとき、好ましくは、ＣＰＵ１０９を動かすためのテスト用のプログラム１２７を事前にメモリＬＳＩ１０３に与えておくことで、余分な処理時間を与えることなく、バーンインを行うことができる。また、好ましくは、良否の判定をプログラム上で行い、外部からその結果をモニタできる機能を有する。すなわち、例えば、プログラム内で期待値比較を行い、この判定結果を判定端子１２３および外部端子１２５を介して外部からモニタすることで、外部から判定結果を判断することができる。

これに対し、バーンイン時において、論理回路１０７に対しては、ＣＰＵ１０９が論理回路１０７と機能的に分離されており、論理回路１０７がＣＰＵ１０９の動作に左右されないため、スクリーニングテストに使用しているＳＣＡＮ回路１１３とＢＩＳＴ回路１１５を動作させることにより、バーンインストレスを与える。

なお、バーンイン時には、バーンインモードを選択するモード信号が、外部端子１２１およびモード端子１１９を介して論理回路１０７に入力され、セレクタ１１７によって動作モードがバーンインモードに設定されている。

このように、本実施の形態によれば、バーンイン時において、搭載されているＣＰＵ１０９を通常動作させるとともにＳＣＡＮ回路１１３およびＢＩＳＴ回路１１５を利用することにより、より具体的には、ＣＰＵ１０９とメモリＬＳＩ１０３の間ではテスト用のプログラム１２７に基づいて通常動作と同様の動作を行わせ、論理回路１０７はＳＣＡＮ回路１１３およびＢＩＳＴ回路１１５を駆使して動作させることにより、メモリＬＳＩ１０３とロジックＬＳＩ１０５を同時に動作させるテストモードを有するため、追加するテスト回路の規模を最小限に抑えつつ、メモリＬＳＩとロジックＬＳＩとを同時にテストすることができる。

すなわち、メモリＬＳＩとロジックＬＳＩを同一パッケージ内に搭載した半導体装置において、ロジックＬＳＩからメモリＬＳＩへアクセスすることを有効に活用して、ごく僅かな規模のテスト回路のみで、メモリＬＳＩのテストを可能にし、また、テストモードを設けることで、ロジックＬＳＩとメモリＬＳＩのテストを同時に行うことを可能にする。このように、ごく僅かな回路の追加のみで、メモリＬＳＩとロジックＬＳＩに対して同時にバーンインを行うことができるため、小型化が求められるＭＣＭまたはＳＩＰで効率的に有効なバーンインストレスを与えることができる。

（実施の形態２）
実施の形態２は、メモリＬＳＩおよびロジックＬＳＩをバーンインするモードと、ロジックＬＳＩのみをバーンインするモードとを有し、両モードを切り替えることができる機能を有する場合である。

図２は、本発明の実施の形態２に係る半導体装置の構成を示すブロック図である。なお、この半導体装置２００は、図１に示す半導体装置１００と同様の基本的構成を有しており、同一の構成要素には同一の符号を付し、その説明を省略する。

本実施の形態の特徴は、ＬＳＩ用のテスト回路であるＳＣＡＮ回路およびＢＩＳＴ回路が、論理回路１０７のみならずＣＰＵ１０９ａにも搭載されていることである。すなわち、論理回路１０７にはＳＣＡＮ回路１１３とＢＩＳＴ回路１１５が搭載され、ＣＰＵ１０９ａには別のＳＣＡＮ回路２０１とＢＩＳＴ回路２０３が搭載されている。

図３は、本実施の形態におけるモード表を示す図である。

まず、外部端子１２１およびモード端子１１９にモード信号「００」が入力された場合、メモリＬＳＩ１０３とロジックＬＳＩ１０５ａは共に通常動作を行う。

また、外部端子１２１およびモード端子１１９にモード信号「０１」が入力された場合、メモリＬＳＩ１０３は、ＣＰＵ１０９ａからアクセスすることで、バーンインストレスが与えられた状態となり、また、ＣＰＵ１０９ａおよびメモリ制御部１１１も、テスト用プログラム１２７によりメモリＬＳＩ１０３にアクセスすることで、バーンインストレスが与えられた状態になる。このとき、論理回路１０７については、ＣＰＵ１０９ａと機能的に分離された構成を有するため、ＳＣＡＮ回路１１３とＢＩＳＴ回路１１５が動作することで、バーンインストレスが与えられた状態になる。

また、外部端子１２１およびモード端子１１９にモード信号「１１」が入力された場合、メモリＬＳＩ１０３には何も入力されない状態となる。このとき、メモリＬＳＩ１０３とロジックＬＳＩ１０５ａとは分離された状態となるため、論理回路１０７内のＳＣＡＮ回路１１３およびＢＩＳＴ回路１１５と、ＣＰＵ１０９ａ内のＳＣＡＮ回路２０１およびＢＩＳＴ回路２０３とが別々に動作することで、ロジックＬＳＩ１０５ａにバーンインストレスを与えることができる。

このように、本実施の形態によれば、モード信号の入力値に応じてどの部分にバーンインストレスを与えるかを制御することができる。例えば、モード信号の入力値を「１１」に設定することにより、ロジックＬＳＩ１０５ａのみにバーンインストレスを与えることができる。この結果、モード信号を追加するのみで、有効なバーンインテストを行うことができる。

（実施の形態３）
実施の形態３は、実施の形態１または実施の形態２に係る半導体装置をＣＤＭＡ受信機に適用した場合である。

図４は、本発明の実施の形態３に係るＣＤＭＡ受信装置の構成を示すブロック図である。

図４のＣＤＭＡ受信装置３００は、受信アンテナ３０１と、所定の周波数でフィルタリングおよび増幅を行う高周波信号処理部３０３と、アナログ信号をデジタル信号に変換するＡＤ変換部３０５と、受信信号を復調するデータ復調部３０７と、復号を行うデータ復号部３０９と、復号された信号を音声に変換するＣＯＤＥＣ部３１１と、通信制御を行うＣＰＵ３１３と、プログラムなどを格納するメモリＬＳＩ３１５とを有する。

ＡＤ変換部３０５、データ復調部３０７、データ復号部３０９、ＣＯＤＥＣ部３１１、およびＣＰＵ３１３は、ロジックＬＳＩ３１７を構成している。

ここで、メモリＬＳＩ３１５およびロジックＬＳＩ３１７は、それぞれ、実施の形態１または実施の形態２におけるメモリＬＳＩ１０３およびロジックＬＳＩ１０５と同じ構成を有しており、追加するテスト回路の規模を最小限に抑えつつ、両者にバーンインストレスを与えることができ、メモリＬＳＩとロジックＬＳＩに対して同時に有効なバーンインテストを行うことができる。

なお、実施の形態１および実施の形態２に係る半導体装置のいずれかを、ＣＤＭＡ方式の移動体通信を行う基地局装置または移動局装置に搭載してもよいし、その他の通信装置に搭載してもよい。

本発明に係る半導体装置は、小型化を保ちつつ、有効なバーンインストレスを与えることを可能としており、小型化が要望されている移動体通信装置等に有用である。

本発明の実施の形態１に係る半導体装置の構成を示すブロック図 本発明の実施の形態２に係る半導体装置の構成を示すブロック図 本発明の実施の形態２におけるモード表を示す図 本発明の実施の形態３に係るＣＤＭＡ受信装置の構成を示すブロック図 従来の半導体装置の構成の一例を示すブロック図

符号の説明

１００、２００ 半導体装置
１０１ パッケージ
１０３、３１５ メモリＬＳＩ
１０５、１０５ａ、３１７ ロジックＬＳＩ
１０７ 論理回路
１０９、１０９ａ、３１３ ＣＰＵ
１１１ メモリ制御部
１１３、２０１ ＳＣＡＮ回路
１１５、２０３ ＢＩＳＴ回路
１１７ セレクタ
１１９ モード端子
１２１、１２５ 外部端子
１２３ 判定端子
１２７ テスト用プログラム
３００ ＣＤＭＡ受信装置
３０１ 受信アンテナ
３０３ 高周波信号処理部
３０５ ＡＤ変換部
３０７ データ復調部
３０９ データ復号部
３１１ ＣＯＤＥＣ部

Claims (6)

1. 所定の機能を有するロジックＬＳＩと、前記ロジックＬＳＩと接続され、データを記憶するメモリＬＳＩとを同一パッケージ内に搭載する半導体装置において、
   前記ロジックＬＳＩは、前記所定の機能を有する論理回路と、データを受け取り各種の処理を行うとともに前記メモリＬＳＩを制御するＣＰＵとを有し、
   前記論理回路は、ＬＳＩ用のテスト回路を有し、かつ、バーンイン時、前記ＣＰＵと機能的に分離されており、
   バーンイン時、前記ＣＰＵと前記メモリＬＳＩの間ではテスト用のプログラムに基づいて通常動作と同様の動作を行わせ、前記論理回路は前記テスト回路を駆使して動作させる、ことを特徴とする半導体装置。
2. 前記テスト用のプログラムは、あらかじめ前記メモリＬＳＩに記憶されており、バーンイン時、前記ＣＰＵによって実行される、ことを特徴とする請求項１記載の半導体装置。
3. 前記ＣＰＵは、バーンイン時の良否判定を前記テスト用のプログラム上で行い、判定結果を外部に出力する、ことを特徴とする請求項１記載の半導体装置。
4. 前記ＣＰＵは、ＬＳＩ用のテスト回路を有し、
   メモリＬＳＩおよびロジックＬＳＩをバーンインするモードと、ロジックＬＳＩのみをバーンインするモードとを選択可能に有する、ことを特徴とする請求項１記載の半導体装置。
5. 請求項１から請求項４のいずれかに記載の半導体装置を有することを特徴とするＣＤＭＡ受信装置。
6. 請求項５記載のＣＤＭＡ受信装置を有することを特徴とする通信装置。
   
   

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