JP2006135340A - Semiconductor device - Google Patents

Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device having shallow source and drain layers of high density. <P>SOLUTION: The semiconductor device comprises a substrate which has a surface region of silicon, a gate insulating film formed on the surface region, a gate electrode formed on the gate insulating film, side wall insulating films provided on both sides of the gate electrode, and burying formation type source and drain layers formed by depositing a silicon film containing impurities in grooves formed on a substrate surface at parts extending from below to outside the side wall insulating films. The impurity density of silicon films at bottoms of the grooves are 1×10<SP>19</SP>to 1×10<SP>22</SP>cm<SP>-3</SP>, the impurity density of the silicon films along the depths of the grooves is constant, and the burying formation type source and drain layers are formed outside the side wall insulating films and thicker than the 1st burying formation type source and drain layers, are include 1st burying formation type source and drain layers formed below the side wall insulating films and 2nd burying formation type source and drain layer. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明は、高濃度の浅いソース・ドレイン層を有する半導体装置に関する。   The present invention relates to a semiconductor device having a high concentration shallow source / drain layer.

近年、コンピュ−タ−や通信機器の重要部分には、多数のトランジスタや抵抗等を電気回路を達成するようにむすびつけ、１チップ上に集積化して形成した大規模集積回路（ＬＳＩ）が多用されている。   In recent years, large-scale integrated circuits (LSIs) formed by integrating a large number of transistors, resistors, and the like so as to achieve an electric circuit and integrating them on a single chip are often used in important parts of computers and communication devices. ing.

ＬＳＩ技術としては、最近、選択気相成長法（選択ＣＶＤ法）が検討されている。選択ＣＶＤ法は、例えば、エレベーテッドソース／ドレイン技術や、セルフアラインコンタクト技術に適用される。このような技術により、１回の選択成長工程により、優れた特性を有するソース・ドレイン不純物拡散層やダイレクトコンタクト層となるシリコン層の形成が可能となる。   Recently, a selective vapor deposition method (selective CVD method) has been studied as an LSI technology. The selective CVD method is applied to, for example, elevated source / drain technology and self-aligned contact technology. With this technique, it is possible to form a source / drain impurity diffusion layer having excellent characteristics and a silicon layer serving as a direct contact layer by a single selective growth process.

従来の代表的なシリコン層の選択ＣＶＤ法としては、例えば、図１３に示すように、Ｓｉ／Ｃｌ／Ｈ₂ 還元反応系のガス、特にジクロルシラン（ＳｉＨ₂ Ｃｌ₂ ）原料ガスに塩酸（ＨＣｌ）ガスおよびＨ₂ ガスを加えたガスを用いたＣＶＤ法により、シリコン酸化膜（ＳｉＯ₂ ）や窒化膜（Ｓｉ₃ Ｎ₄ ）等の絶縁膜２をマスクとしてその開口部内のシリコン基板１の露出面に選択的にシリコン層３を成長させるものが知られている。また、選択成長したシリコン層３への不純物のドーピングは、反応ガスに不純物原子を含むガス状の化合物を混合させることによって行なう。 As a conventional typical selective silicon layer CVD method, for example, as shown in FIG. 13, a gas of Si / Cl / H ₂ reduction reaction system, particularly dichlorosilane (SiH ₂ Cl ₂ ) source gas is hydrochloric acid (HCl). An exposed surface of the silicon substrate 1 in the opening by using the insulating film 2 such as a silicon oxide film (SiO ₂ ) or a nitride film (Si ₃ N ₄ ) as a mask by a CVD method using a gas and a gas containing H ₂ gas. Further, there is known one that selectively grows the silicon layer 3. Further, doping of the selectively grown silicon layer 3 with impurities is performed by mixing a gaseous compound containing impurity atoms in the reaction gas.

しかし、この種の選択ＣＶＤ法では、良好な選択性が得られるガス種が限定され、また、シリコン層３は、通常エピタキシャル成長する。したがって、図１３（ｂ）に示すように、通常、（１１１）面のファセットがシリコン層３に形成される。   However, in this type of selective CVD method, the gas types that can provide good selectivity are limited, and the silicon layer 3 is normally epitaxially grown. Therefore, as shown in FIG. 13B, a (111) facet is usually formed in the silicon layer 3.

また、浅い不純物拡散層を形成する場合、通常、不純物拡散層の抵抗を低減するためにシリサイド膜を形成する。具体的には、例えば、不純物拡散層上にチタン膜をスパッタ形成し、ＲＴＡにより７００℃３０秒の熱処理を施してチタンシリサイド膜を形成する。   When forming a shallow impurity diffusion layer, a silicide film is usually formed to reduce the resistance of the impurity diffusion layer. Specifically, for example, a titanium film is formed by sputtering on the impurity diffusion layer, and a titanium silicide film is formed by performing heat treatment at 700 ° C. for 30 seconds by RTA.

このとき、シリサイド膜となる高融点金属膜と不純物拡散層のシリコンとが反応することにより、シリサイド膜が形成されるので、不純物拡散層のシリコンは消費される。このため、不純物拡散層の深さが浅い場合には、不純物拡散層上にシリコン層を選択成長させ、実効的な不純物拡散層の厚みを増す必要がある。   At this time, the refractory metal film serving as the silicide film reacts with the silicon of the impurity diffusion layer to form the silicide film, so that the silicon of the impurity diffusion layer is consumed. For this reason, when the depth of the impurity diffusion layer is shallow, it is necessary to selectively grow a silicon layer on the impurity diffusion layer to increase the effective thickness of the impurity diffusion layer.

しかし、このシリコン層がエピタキシャル成長膜の場合には、図１２のシリコン層３のようにファセットが形成されるので、シリコン層の端部は薄くなり、シリコン層を積み上げる効果が低下する。   However, when this silicon layer is an epitaxially grown film, facets are formed as in the silicon layer 3 of FIG. 12, so that the edge of the silicon layer becomes thin, and the effect of stacking the silicon layers decreases.

このような問題を回避するために、非晶質シリコン層を選択的に堆積しようとした場合には、堆積温度または基板温度を下げる必要があるので、今度は堆積速度を確保できなくなるという新たな問題が生じる。   In order to avoid such a problem, when an amorphous silicon layer is selectively deposited, it is necessary to lower the deposition temperature or the substrate temperature. Problems arise.

図１４は、従来のダイレクトコンタクト技術を示す工程断面図である。   FIG. 14 is a process sectional view showing a conventional direct contact technique.

まず、図１４（ａ）に示すように、ｐ型シリコン基板１１の表面にＢＦ^{2 +} をイオン注入し、ｎ型不純物拡散領域１３を選択的に形成する。次に同図（ａ）に示すように、ｐ型シリコン基板１１上に絶縁膜１２を堆積した後、この絶縁膜１２に開口部（コンタクトホール）を形成する。 First, as shown in FIG. 14A, BF ^{2 +} is ion-implanted into the surface of a p-type silicon substrate 11 to selectively form an n-type impurity diffusion region 13. Next, as shown in FIG. 2A, after an insulating film 12 is deposited on the p-type silicon substrate 11, an opening (contact hole) is formed in the insulating film 12.

次に図１４（ｂ）に示すように、選択エピタキシャル成長法により、開口部内を不純物を含有した電極としての単結晶シリコン層１４で埋める。   Next, as shown in FIG. 14B, the opening is filled with a single crystal silicon layer 14 as an electrode containing an impurity by selective epitaxial growth.

最後に、図１４（ｃ）に示すように、全面に多結晶シリコン層を堆積した後、これをパターニングして配線１５を形成する。   Finally, as shown in FIG. 14C, after depositing a polycrystalline silicon layer on the entire surface, the wiring 15 is formed by patterning it.

このような方法を用いた場合、単結晶シリコン層１４はエピタキシャルシリコン層であるため、（１１１）面のファセットが現れ、平滑に開口部を埋め込むことが困難になる。   When such a method is used, since the single crystal silicon layer 14 is an epitaxial silicon layer, a facet of the (111) plane appears and it is difficult to fill the opening smoothly.

さらに、配線１５である多結晶シリコン層を堆積するために、選択堆積用の炉から多結晶シリコン層堆積用の炉へ搬送する際に大気に晒すと、単結晶シリコン層１４の上部に自然酸化膜が形成され、配線１５との間のコンタクト抵抗が増大する。また、大気に晒すことにより、ダスト等の汚染物により、良好な選択性が得られなくなり、絶縁膜１２上にシリコンが析出し、配線短絡が生じることもある。   Further, in order to deposit the polycrystalline silicon layer as the wiring 15, when it is exposed to the atmosphere when it is transferred from the selective deposition furnace to the polycrystalline silicon layer deposition furnace, it is naturally oxidized on the upper part of the single crystal silicon layer 14. A film is formed, and the contact resistance with the wiring 15 increases. Further, when exposed to the atmosphere, good selectivity cannot be obtained due to contaminants such as dust, and silicon may be deposited on the insulating film 12 to cause a wiring short circuit.

ところで、ＭＯＳトランジスタの短チャネル効果を抑止するために、従来より、ソース・ドレイン拡散層の拡散深さを浅く、そして、低抵抗を維持するためにソース・ドレイン拡散層の濃度を高くすることが要求されている。   By the way, in order to suppress the short channel effect of the MOS transistor, the diffusion depth of the source / drain diffusion layer is conventionally made shallower, and the concentration of the source / drain diffusion layer is increased in order to maintain low resistance. It is requested.

これらの要求は特にソース・ドレイン拡散層の端部において必要とされる。すなわち、微細化が進むほど、ソース・ドレイン拡散層の端部は高濃度でかつ拡散深さは浅いことが望ましい。このような要求を実現するために、従来より、ソース・ドレイン拡散層の構造として、これまでＬＤＤ（Lightly Doped Drain ）構造が採用されている。   These requirements are particularly required at the end of the source / drain diffusion layer. That is, as the miniaturization progresses, it is desirable that the end portions of the source / drain diffusion layers have a higher concentration and a smaller diffusion depth. In order to realize such a requirement, an LDD (Lightly Doped Drain) structure has heretofore been adopted as the structure of the source / drain diffusion layer.

ＬＤＤ構造は、ゲート電極を形成した後、まず、低加速度・低ドーズ量のイオン注入により低濃度の浅いソース・ドレイン拡散層を形成し、続いて側壁ゲート絶縁膜を形成した後、高加速度・高ドーズ量のイオン注入により高濃度の深いソース・ドレイン拡散層を形成することにより得られる。また、低抵抗化を進めるために、通常、ソース・ドレイン拡散層上にシリサイド膜を形成する。   In the LDD structure, after forming the gate electrode, first, a low-concentration shallow source / drain diffusion layer is formed by ion implantation with a low acceleration / low dose, and then a sidewall gate insulating film is formed. It can be obtained by forming a high concentration deep source / drain diffusion layer by high dose ion implantation. In order to reduce the resistance, a silicide film is usually formed on the source / drain diffusion layer.

ＬＤＤ構造による微細化をさらに進めるには、ゲート電極端部にイオン注入する不純物の加速度を低くするか、ドーズ量を低くすることが必要である。   In order to further advance the miniaturization by the LDD structure, it is necessary to reduce the acceleration of impurities implanted into the end portion of the gate electrode or to reduce the dose.

しかしながら、より低濃度の浅いソース・ドレイン拡散層を形成するために、イオン注入の加速度を下げると、イオン注入時のビーム電流が低下し、スループットが低下するという問題が生じる。さらに、上記低加速度でも、イオン注入時には基板表面がスパッタされる。   However, if the acceleration of ion implantation is reduced in order to form a shallower source / drain diffusion layer having a lower concentration, there arises a problem that the beam current at the time of ion implantation is lowered and the throughput is lowered. Further, even at the low acceleration, the substrate surface is sputtered during ion implantation.

なお、スパッタされない程度、例えば、加速電圧を１／２程度に下げると、今度はイオン注入のテイル部の深さがチャネリング等のために１／２ほどには下がらなくなるという問題が生じる。   If the acceleration voltage is lowered to about ½, for example, if the acceleration voltage is lowered to about 1/2, the depth of the tail portion of the ion implantation cannot be lowered to about ½ due to channeling or the like.

上記のようにイオン注入では、浅い接合の形成には原理的に限界がある。すなわち、注入された不純物分布はイオン注入時の加速エネルギーに大きく依存し、浅い接合を得るためには浅いイオン注入分布を得ることが必要である。   As described above, in ion implantation, the formation of a shallow junction is theoretically limited. That is, the implanted impurity distribution greatly depends on the acceleration energy at the time of ion implantation, and it is necessary to obtain a shallow ion implantation distribution in order to obtain a shallow junction.

注入深さは、イオンの質量にほぼ反比例するため、ボロン以外の適当な不純物のないｐ⁺ 層形成においてより問題となる。従来、実効的に加速エネルギーを低下させる方法として、ＢＦ²⁺イオンを用いていた。この方法の一例を図４７に示す。 Since the implantation depth is almost inversely proportional to the mass of ions, it becomes more problematic in forming a p ⁺ layer without appropriate impurities other than boron. Conventionally, BF ²⁺ ions have been used as a method for effectively reducing acceleration energy. An example of this method is shown in FIG.

この方法では、まず、図４７（ａ）に示すように、シリコン基板４１に形成された素子分離絶縁膜４２で分割された素子領域にシリコン酸化膜および多結晶シリコン膜を形成し、レジストパターンをマスクとしてパターニングし、ゲート絶縁膜４３およびゲート電極４４を形成する。   In this method, first, as shown in FIG. 47A, a silicon oxide film and a polycrystalline silicon film are formed in an element region divided by an element isolation insulating film 42 formed on a silicon substrate 41, and a resist pattern is formed. By patterning as a mask, the gate insulating film 43 and the gate electrode 44 are formed.

そして、図４７（ｂ）に示すように、このゲート電極４４をマスクとしてＢＦ²⁺イオン４６を打ち込む。注入されたＢＦ²⁺イオンはシリコン基板内部で衝突を繰り返し、加速エネルギーに依存するピーク深さを中心として分布する。その後、窒素雰囲気中で８５０℃３０分間の熱処理を行い、ボロンをシリコン中に拡散し活性化させ、図４７（ｃ）に示すように、ソース・ドレイン領域となる拡散層４５を形成する。 Then, as shown in FIG. 47B, BF ²⁺ ions 46 are implanted using the gate electrode 44 as a mask. The implanted BF ²⁺ ions repeatedly collide inside the silicon substrate and are distributed around the peak depth depending on the acceleration energy. Thereafter, a heat treatment is performed at 850 ° C. for 30 minutes in a nitrogen atmosphere to diffuse and activate boron in silicon, thereby forming a diffusion layer 45 serving as a source / drain region, as shown in FIG.

しかし、この方法でも、０．１μｍ以下の深さの拡散層を形成することは困難である。例えば、ＢＦ²⁺イオンを加速電圧２０ｋｅＶでドープ量５×１０¹⁵ｃｍ^-2にて注入した場合、拡散層深さｘ（１×１０¹⁷ｃｍ^-3以上のボロン濃度を有する領域の幅）はイオン注入直後で０．１２５μｍ、８５０℃３０分の窒素雰囲気中での熱処理では０．１７５μｍとなる。 However, even with this method, it is difficult to form a diffusion layer having a depth of 0.1 μm or less. For example, when BF ²⁺ ions are implanted at an acceleration voltage of 20 keV and a doping amount of 5 × 10 ¹⁵ cm ⁻² , the diffusion layer depth x (the width of the region having a boron concentration of 1 × 10 ¹⁷ cm ⁻³ or more) is Immediately after ion implantation, 0.125 μm, and heat treatment in a nitrogen atmosphere at 850 ° C. for 30 minutes yields 0.175 μm.

このように１Ｇビット（ＲＡＭ）などのチャネル長が０．１μｍ程度の微細な素子を作成する場合、拡散層深さ０．１μｍ以下の浅い拡散層が必要となるが、これら従来の方法では極めて困難である。   Thus, when a fine device having a channel length of about 0.1 μm such as 1 Gbit (RAM) is formed, a shallow diffusion layer having a diffusion layer depth of 0.1 μm or less is required. Have difficulty.

また、イオン注入のドーズ量を下げると、ＭＯＳトランジスタの寄生抵抗が増加するという問題が生じる。   Further, when the dose of ion implantation is lowered, there arises a problem that the parasitic resistance of the MOS transistor increases.

ソース・ドレイン拡散層の端部を浅く、高濃度にする他の方法としては、側壁ゲート絶縁膜を形成した後に、不純物を含んだ薄膜を堆積し、この薄膜を拡散源として固相拡散を行なって、ソース・ドレイン拡散層を形成する方法がある。   As another method of making the edge of the source / drain diffusion layer shallow and highly concentrated, a thin film containing impurities is deposited after forming a sidewall gate insulating film, and solid phase diffusion is performed using this thin film as a diffusion source. There is a method of forming a source / drain diffusion layer.

この問題を解決するために、不純物を含むガスからシリコン基板表面に不純物を吸着、拡散させたり、不純物を含有した不純物添加シリコン膜を堆積し、これより不純物を熱等のエネルギーでシリコン基板内部に拡散させる方法が提案させている。例えば、ジボラン（Ｂ₂ Ｈ₆ ）の熱分解からボロンをシリコン表面に吸着させ、シリコン基板内にこれを拡散せしめる方法がある。 In order to solve this problem, impurities are adsorbed and diffused on the surface of the silicon substrate from a gas containing impurities, or an impurity-added silicon film containing impurities is deposited. A diffusion method is proposed. For example, there is a method in which boron is adsorbed on the silicon surface from the thermal decomposition of diborane (B ₂ H ₆ ) and diffused in the silicon substrate.

この方法によれば、拡散層中のボロンは熱処理温度によって、つまり、熱処理温度の高温にすることにより拡散層を高濃度にすることができる。また、拡散層の深さは吸着後の熱処理温度、時間で決定することができる。すなわち、熱処理温度の高温化による拡散層の深さの延びは、熱処理時間の短時間化によって抑えることができる。したがって、浅く高濃度の拡散層を形成する上で有効な手法となっている。   According to this method, the concentration of boron in the diffusion layer can be increased by the heat treatment temperature, that is, by increasing the heat treatment temperature. The depth of the diffusion layer can be determined by the heat treatment temperature and time after adsorption. That is, the extension of the depth of the diffusion layer due to an increase in the heat treatment temperature can be suppressed by shortening the heat treatment time. Therefore, it is an effective method for forming a shallow and high-concentration diffusion layer.

しかし、不純物の熱分解を用いた方法では、不純物はシリコン表面以外の領域にも吸着されるので、このシリコン表面以外の領域に吸着した不純物層を後工程で取り除く必要があった。   However, in the method using the thermal decomposition of impurities, the impurities are adsorbed also in a region other than the silicon surface, and it is necessary to remove the impurity layer adsorbed in the region other than the silicon surface in a subsequent process.

また、ジボランの熱分解やジボランとシラン（ＳｉＨ₄ ）あるいはジシラン（Ｓｉ₂ Ｈ₆ ）を用いたボロン添加シリコン膜等を用いた拡散源となる材料からの不純物の拡散方法では、拡散層を形成しようとするシリコン表面を大気に晒すと自然酸化膜が形成され、これが不純物の拡散を阻害する。 In addition, a diffusion layer is formed in the thermal diffusion method of diborane or the method of diffusing impurities from a material serving as a diffusion source using a boron-added silicon film using diborane and silane (SiH ₄ ) or disilane (Si ₂ H ₆ ). When the surface of the silicon to be exposed is exposed to the atmosphere, a natural oxide film is formed, which inhibits impurity diffusion.

このために、拡散源となる材料を形成する前にシリコン基板表面の清浄化処理が必要となる。   For this reason, it is necessary to clean the surface of the silicon substrate before forming a material to be a diffusion source.

また、熱処理後のボロンの分布は、補誤差関数に従うので接合界面付近のボロン濃度は表面濃度よりも低くなり、拡散層抵抗が高くなる。例えば、拡散層深さが０．０７５μｍを実現できる条件においては、そのシート抵抗の値は、２５０Ω／□になってしまう。   Further, since the boron distribution after the heat treatment follows a complementary error function, the boron concentration near the bonding interface is lower than the surface concentration, and the diffusion layer resistance is increased. For example, under the condition that the diffusion layer depth can be 0.075 μm, the value of the sheet resistance is 250Ω / □.

また、この方法では、側壁ゲート絶縁膜の直下の不純物濃度がゲート電極端部において特に低くなり、この低不純物濃度の領域がトランジスタの直列抵抗となるため、寄生抵抗が増加するという問題があった。   In addition, this method has a problem that the impurity concentration immediately below the sidewall gate insulating film is particularly low at the end of the gate electrode, and this low impurity concentration region becomes the series resistance of the transistor, thereby increasing the parasitic resistance. .

また、ソース・ドレイン拡散層上にシリサイド膜を形成する方法を用いると、シリサイド膜の形成前にある程度以上の拡散層深さがあることが要求される。   Further, when a method of forming a silicide film on the source / drain diffusion layer is used, it is required that the diffusion layer has a certain depth or more before the formation of the silicide film.

これは、一般に、シリサイド膜を形成する方法として、シリコン基板上に高融点金属膜をスパッタ形成し、この高融点金属膜とソース・ドレイン拡散層のシリコンとを反応させる方法が用いられるため、シリサイド膜の形成の際にソース・ドレイン拡散層のシリコンが消費され、拡散層深さが減少するからである。   In general, as a method of forming a silicide film, a method of forming a refractory metal film on a silicon substrate by sputtering and reacting the refractory metal film with silicon in a source / drain diffusion layer is used. This is because silicon in the source / drain diffusion layer is consumed during the formation of the film, and the diffusion layer depth decreases.

また、他の理由としては、金属膜とソース・ドレイン拡散層との界面に凹凸があり、これにより、シリサイド膜の形成時の反応により、点欠陥がソース・ドレイン拡散層を越えて基板内部に拡散し、接合特性が劣化することが挙げられる。   Another reason is that the interface between the metal film and the source / drain diffusion layer has irregularities, so that a point defect may pass through the source / drain diffusion layer and enter the substrate due to a reaction during the formation of the silicide film. It may be diffused to deteriorate the bonding characteristics.

このような問題を解決するために、エレベーティッドソース・ドレインと呼ばれる方法が提案された。これは、イオン注入によりソース・ドレイン拡散層を形成した後、シリコンの選択成長によってソース・ドレイン拡散層の高さを持ち上げる方法である。   In order to solve such problems, a method called elevated source / drain has been proposed. In this method, after the source / drain diffusion layer is formed by ion implantation, the height of the source / drain diffusion layer is raised by selective growth of silicon.

この方法によれば、拡散層深さを深くすることなく、シリサイド技術を適用することができる。しかし、シリコンの選択成長工程が追加され、製造工程の増加するという問題がある。   According to this method, the silicide technique can be applied without increasing the depth of the diffusion layer. However, there is a problem that a selective growth process of silicon is added and the manufacturing process is increased.

また、ＳＯＩ基板のシリコン膜を薄膜化することにより、ＭＯＳＦＥＴを形成した場合に、シリコン膜の全体が空乏化し、短チャネル効果の抑止や、電流駆動能力の向上等の優れた性能が得られる可能性が見出された。   In addition, by thinning the silicon film of the SOI substrate, when the MOSFET is formed, the entire silicon film is depleted, and excellent performance such as suppression of the short channel effect and improvement of current driving capability can be obtained. Sex was found.

図４８は、従来のＳＯＩ基板を用いたＭＯＳトランジスタの形成方法を示す工程断面図である。   FIG. 48 is a process sectional view showing a method of forming a MOS transistor using a conventional SOI substrate.

まず、図４８（ａ）に示すように、ＳＯＩ基板（シリコン支持板２１、ＳＯＩ絶縁膜２２、ＳＯＩシリコン膜２３）のＳＯＩシリコン膜２２に素子分離絶縁膜２４を形成する。次にゲート酸化膜２９、不純物添加多結晶シリコン膜２５、タングステンシリサイド膜２６、側部シリコン窒化膜２７，上部シリコン窒化膜８からなるゲート部を形成する。   First, as shown in FIG. 48A, the element isolation insulating film 24 is formed on the SOI silicon film 22 of the SOI substrate (silicon support plate 21, SOI insulating film 22, SOI silicon film 23). Next, a gate portion including the gate oxide film 29, the doped polycrystalline silicon film 25, the tungsten silicide film 26, the side silicon nitride film 27, and the upper silicon nitride film 8 is formed.

次に図４８（ｂ）に示すように、ゲート部をマスクとして不純物イオン３０を注入した後、図４８（ｃ）に示すように、熱処理により不純物イオン３０を活性化して、ソース・ドレイン拡散層３１を形成する。   Next, as shown in FIG. 48B, after implanting impurity ions 30 using the gate portion as a mask, the impurity ions 30 are activated by heat treatment as shown in FIG. 31 is formed.

しかしながら、このようなＭＯＳトランジスタの形成方法には以下のような問題があった。   However, the method for forming such a MOS transistor has the following problems.

この形成方法ではイオン注入によりソース・ドレイン拡散層３１を形成しているので、ソース・ドレイン拡散層３１には、側部シリコン窒化膜２７の下からゲートエッジに至るまで、徐々に横方向に不純物濃度が低下するプロファイルが生じる。   In this forming method, since the source / drain diffusion layer 31 is formed by ion implantation, the source / drain diffusion layer 31 is gradually doped with impurities in the lateral direction from the bottom of the side silicon nitride film 27 to the gate edge. A profile with decreasing concentration occurs.

このため、ソース・ドレイン拡散層３１の抵抗は全体としては高くなり、二つのソース・ドレイン拡散層３１の間の寄生抵抗が増大し、電流駆動能力が低下するという問題が生じる。この問題はＳＯＩシリコン膜２３の膜厚が薄くなるほど深刻化する。   For this reason, the resistance of the source / drain diffusion layer 31 increases as a whole, and there arises a problem that the parasitic resistance between the two source / drain diffusion layers 31 increases and the current driving capability decreases. This problem becomes more serious as the SOI silicon film 23 becomes thinner.

さらに、上記ＭＯＳトランジスタのように、ＳＯＩ基板の半導体膜がシリコンで形成されている場合には、特にｎチャネルＭＯＳトランジスタにおいて、ゲート電圧が０またはＭＯＳトランジスタがＯＦＦの状態で、ドレイン電圧を増加させると、微小なリーク電流が発生して、サブスレッショルド電流が流れるようになる。   Further, when the semiconductor film of the SOI substrate is formed of silicon like the MOS transistor, the drain voltage is increased with the gate voltage being 0 or the MOS transistor being OFF, particularly in the n-channel MOS transistor. Then, a minute leak current is generated and a subthreshold current flows.

この結果、サブスレッショルド電流によるインパクトイオン化によるホールが発生し、このホールがチャネル下部に蓄積してポテンシャルが増大し、ソースから電子の注入を誘う現象が生じる。このような現象は、ＯＦＦ時のソース・ドレイン耐圧の低下の原因となる。また、サブスレッショルド特性が劣化するという問題も生じる。   As a result, holes are generated by impact ionization due to the subthreshold current, and the holes accumulate in the lower part of the channel to increase the potential, thereby causing a phenomenon in which electrons are injected from the source. Such a phenomenon causes a decrease in the source / drain breakdown voltage at the OFF time. In addition, there is a problem that the subthreshold characteristic is deteriorated.

上述の如く、従来のＭＯＳトランジスタ技術では、例えば、ＬＤＤ構造によるさらなる微細化を進めると、ソース・ドレイン拡散層の抵抗が上昇し、寄生抵抗が増加するという問題があった。また、固相拡散によるソース・ドレイン拡散層の形成方法の場合にも、ゲート電極端部のソース・ドレイン拡散層の濃度が低下し、寄生抵抗が増加するという問題があった。   As described above, in the conventional MOS transistor technology, for example, when further miniaturization by the LDD structure is advanced, there is a problem that the resistance of the source / drain diffusion layer increases and the parasitic resistance increases. Also, in the case of the method of forming the source / drain diffusion layer by solid phase diffusion, there is a problem that the concentration of the source / drain diffusion layer at the end of the gate electrode is lowered and the parasitic resistance is increased.

本発明は、上記事情を考慮してなされたもので、その目的とするところは、浅い高濃度のソース・ドレイン層を有する半導体装置を提供することにある。   The present invention has been made in view of the above circumstances, and an object thereof is to provide a semiconductor device having a shallow high-concentration source / drain layer.

上記目的を達成するために、本発明に係る半導体装置は、シリコンからなる表面領域を持つ基板と、前記表面領域上に形成されたゲート絶縁膜と、このゲート絶縁膜上に形成されたゲート電極と、前記ゲート電極の両側に設けられた側壁絶縁膜と、前記側壁絶縁膜の下から該側壁絶縁膜の外側に向かった部分の前記基板の表面に形成された溝内に不純物を含むシリコン膜を堆積することによって形成された埋め込み形成型のソースおよびドレイン層とを具備してなり、前記溝の底部の前記シリコン膜の不純物濃度は１×１０¹⁹ｃｍ^-3以上１×１０²²ｃｍ^-3以下、かつ、前記溝の深さ方向に沿った前記シリコン膜の不純物濃度は一定であり、かつ、前記埋め込み型形成型のソースおよびドレイン層は、前記側壁絶縁膜の下に形成された第１の埋め込み形成型のソースおよびドレイン層、ならびに、前記側壁絶縁膜の外側に形成され、前記第１の埋め込み形成型のソースおよびドレイン層よりも厚い第２の埋め込み型形成型のソースおよびドレイン層を含むことを特徴とする。 In order to achieve the above object, a semiconductor device according to the present invention includes a substrate having a surface region made of silicon, a gate insulating film formed on the surface region, and a gate electrode formed on the gate insulating film. And a sidewall insulating film provided on both sides of the gate electrode, and a silicon film containing impurities in a groove formed in the surface of the substrate in a portion from the bottom of the sidewall insulating film toward the outside of the sidewall insulating film And an impurity concentration of the silicon film at the bottom of the trench is 1 × 10 ¹⁹ cm ⁻³ or more and 1 × 10 ²² cm ^−3. In the following, the impurity concentration of the silicon film along the depth direction of the groove is constant, and the source and drain layers of the buried type are formed under the sidewall insulating film. Buried A buried source and drain layer, and a second buried source and drain layer formed outside the sidewall insulating film and thicker than the first buried source and drain layer. It is characterized by that.

ここで、上記半導体基板とは、例えば、シリコン基板、ＳＯＩ基板であり、この場合、上記半導体領域は、シリコン基板自身、ＳＯＩ基板を構成するシリコン膜である。   Here, the semiconductor substrate is, for example, a silicon substrate or an SOI substrate. In this case, the semiconductor region is the silicon substrate itself or a silicon film constituting the SOI substrate.

本発明に係るソース・ドレイン層は、半導体領域の表面に不純物をイオン注入や固相拡散等の方法によって導入して形成されたものではなく、半導体領域の表面に該半導体領域の半導体層とは別の不純物を含んだ半導体層を埋め込んで形成したものである。   The source / drain layer according to the present invention is not formed by introducing impurities into the surface of the semiconductor region by a method such as ion implantation or solid phase diffusion, and the semiconductor layer of the semiconductor region is formed on the surface of the semiconductor region. It is formed by embedding a semiconductor layer containing another impurity.

このような半導体層は、例えば、ＣＶＤ法により形成でき、しかも、不純物濃度が均一でかつ高濃度の薄い半導体層とすることができる。このため、イオン注入や固相拡散等を用いた場合とは異なり、微細化が進んでも高濃度の浅いソース・ドレイン層を形成できる。したがって、微細化が進んでも、チャネル効果の発生を効果的に防止でき、高信頼性の半導体装置を実現できるようになる。   Such a semiconductor layer can be formed by, for example, a CVD method, and can be a thin semiconductor layer having a uniform impurity concentration and a high concentration. For this reason, unlike the case of using ion implantation, solid phase diffusion or the like, a high concentration shallow source / drain layer can be formed even if miniaturization proceeds. Therefore, even if miniaturization progresses, the occurrence of the channel effect can be effectively prevented, and a highly reliable semiconductor device can be realized.

また、ＳＯＩ基板に形成されるソース・ドレイン層は、絶縁膜（ＳＯＩ絶縁膜）上に半導体膜（ＳＯＩ半導体膜）が形成されてなる基板（ＳＯＩ基板）上のＳＯＩ半導体膜の表面に不純物をイオン注入によって導入して形成されたものではなく、ＳＯＩ半導体膜の表面に該半導体膜とは別の不純物を含んだ半導体層を埋め込んで形成したものである。   Further, the source / drain layer formed on the SOI substrate has impurities on the surface of the SOI semiconductor film on the substrate (SOI substrate) in which the semiconductor film (SOI semiconductor film) is formed on the insulating film (SOI insulating film). It is not formed by ion implantation, but is formed by embedding a semiconductor layer containing impurities different from the semiconductor film on the surface of the SOI semiconductor film.

したがって、微細化が進んでも高濃度の浅いソース・ドレイン層を形成できる。したがって、微細化が進んでも、チャネル効果の発生を効果的に防止でき、高信頼性の半導体装置を実現できるようになる。   Therefore, even if miniaturization progresses, a high concentration shallow source / drain layer can be formed. Therefore, even if miniaturization progresses, the occurrence of the channel effect can be effectively prevented, and a highly reliable semiconductor device can be realized.

さらに、本発明者等は、シリコンを等方的にエッチングする工程と異なる面方位にエッチングが進行する異方的にエッチングする工程とから組み合わせることで、エッチング形状を、このように制御できるかを予め調べるために、次のような実験を行なった。   Furthermore, the present inventors can determine whether the etching shape can be controlled in this way by combining the step of isotropically etching silicon and the step of anisotropically etching in which etching proceeds in a different plane orientation. In order to investigate in advance, the following experiment was conducted.

なお、等方性エッチングとしては、ＣＦ₄ ガスと酸素との混合ガスをマイクロ波放電させた後、試料上に供給することで行なった。 The isotropic etching was performed by supplying a mixture gas of CF ₄ gas and oxygen to the sample after microwave discharge.

また、ファセットを形成しながらエッチングが進行する異方性エッチングは、このエッチングに主に作用していると考えるＣｌを含むガス例えばＣｌＦ₃ ガスを試料上に供給する方法を用いた。 For anisotropic etching in which etching proceeds while forming facets, a method of supplying a gas containing Cl, for example, ClF ₃ gas, which is considered to be mainly acting on the etching, to the sample was used.

ここで、エッチングの時に異なる面方位、例えばＣｌＦ₃ ガスを用いる方法ではシリコン基板に対して平行な面とシリコン基板の（１１１）面の方向にエッチングを行なうことができる。即ち、テーパを設けながらエッチングを行ななうことができる。 Here, in a method using a different plane orientation, for example, ClF ₃ gas, at the time of etching, the etching can be performed in the direction parallel to the silicon substrate and the (111) plane of the silicon substrate. That is, etching can be performed while providing a taper.

まず、ＣｌＦ₃ ガスを用い異方性エッチングと、ＣＦ₄ ガスと酸素との混合ガスによる等方性エッチングとを組み合わせたときの結果を示す。 First, the results when anisotropic etching using ClF ₃ gas and isotropic etching using a mixed gas of CF ₄ gas and oxygen are combined are shown.

（１００）面方位を有するシリコン基板上に、熱酸化膜を形成した後、酸化膜をパターニングし、異なる面方位にシリコンを異方的にエッチングする工程と、シリコンを等方的にエッチングする工程とを行い、エッチング形状を走査形電子顕微鏡で観察した。   Forming a thermal oxide film on a silicon substrate having a (100) plane orientation, patterning the oxide film, anisotropically etching silicon in different plane orientations, and etching the silicon isotropically The etching shape was observed with a scanning electron microscope.

ここで、図３８（ａ）〜（ｅ）に、異方性エッチングのエッチング深さを変化したときのエッチング形状を示す。エッチングは、全体で１００ｎｍとなるようにし、図３８（ａ）〜（ｅ）のそれぞれについて、異方性エッチングによるエッチングの深さを、１００ｎｍ，７５ｎｍ，５０ｎｍ，０ｎｍとなるようにした。   Here, FIGS. 38A to 38E show etching shapes when the etching depth of anisotropic etching is changed. Etching was set to 100 nm as a whole, and the etching depth by anisotropic etching was set to 100 nm, 75 nm, 50 nm, and 0 nm for each of FIGS.

この結果から分かるように、エッチング形状を自由に制御できる。   As can be seen from this result, the etching shape can be freely controlled.

また、シリコン基板上の面方位を（１００）から少しずつ変化させたときの、異方性エッチングによるエッチング形状を調べた。図３９（ａ）〜（ｃ）に、（１００）面から（１１０）面方向に、１０°，２０°，３０°のそれぞれの角度だけ傾けた基板を用いたときのエッチング形状を示す。   Further, the etching shape by anisotropic etching when the plane orientation on the silicon substrate was changed little by little from (100) was examined. FIGS. 39A to 39C show the etching shapes when using a substrate tilted by 10 °, 20 °, and 30 ° in the (110) plane direction from the (100) plane.

いずれの場合についても（１１１）面方位にエッチングが進むため、基板上の面方位に依存して、エッチング角度が変化できることがわかる。   In any case, since the etching proceeds in the (111) plane orientation, it can be seen that the etching angle can be changed depending on the plane orientation on the substrate.

以上の結果から本発明は、図３８（ｂ）〜（ｄ）に示すようにシリコンを等方的にエッチングする工程と異なる面方位にシリコンを異方的にエッチングする工程とを組み合わせ、また、基板の面方位も変化させることで、エッチングの形状およびゲート電極の絶縁膜直下をテーパを設けながらエッチングできたため横方向の不純物プロファイルを制御することが可能となる。   From the above results, the present invention combines the step of isotropically etching silicon and the step of anisotropically etching silicon in a different plane orientation as shown in FIGS. 38 (b) to (d). By changing the plane orientation of the substrate, the etching profile and the etching can be performed while providing a taper just under the insulating film of the gate electrode, so that the lateral impurity profile can be controlled.

次に、さらにＨＢｒと酸素との混合ガスを用いたＲＩＥ（Reactive Ion Etching）を組み合わせたときの結果を示す。ここで、ＨＢｒと酸素との混合ガスを用いたＲＩＥでは、シリコン酸化膜をマスクとした垂直なエッチングを行なうことができる。図３８（ｃ）の形状を形成した後、ＨＢｒと酸素との混合ガスを用いたＲＩＥを行なった。   Next, the results when RIE (Reactive Ion Etching) using a mixed gas of HBr and oxygen is combined are shown. Here, in RIE using a mixed gas of HBr and oxygen, vertical etching using a silicon oxide film as a mask can be performed. After forming the shape of FIG. 38C, RIE using a mixed gas of HBr and oxygen was performed.

このときの結果を図３８（ｆ）に示す。この図から、絶縁膜のない領域のみをエッチングでき、絶縁膜下の形状と、側壁絶縁膜に覆わせていない領域の形状とを独立に制御できることがわかる。   The result at this time is shown in FIG. From this figure, it can be seen that only the region without the insulating film can be etched, and the shape under the insulating film and the shape of the region not covered with the sidewall insulating film can be controlled independently.

本発明によれば、高濃度の浅いソース・ドレイン層を実現できるので、微細化が進んでも、ＭＯＳトランジスタのチャネル効果の発生を効果的に防止できるようになる。   According to the present invention, since a high-concentration shallow source / drain layer can be realized, the channel effect of the MOS transistor can be effectively prevented even if miniaturization proceeds.

以下、図面を参照しながら実施形態を説明する。   Hereinafter, embodiments will be described with reference to the drawings.

（第１の実施形態）
図１は、本発明の第１の実施形態に係る半導体装置の製造方法を示す工程断面図である。 (First embodiment)
FIG. 1 is a process cross-sectional view illustrating a method for manufacturing a semiconductor device according to a first embodiment of the present invention.

まず、図１（ａ）に示すように、周知の方法により、比抵抗４〜５Ωcmのｎ型シリコン基板１０１の表面に素子分離絶縁膜１０２を形成して分離された素子領域の表面に、ゲート絶縁膜１０３としてのシリコン酸化膜を形成する。   First, as shown in FIG. 1A, an element isolation insulating film 102 is formed on the surface of an n-type silicon substrate 101 having a specific resistance of 4 to 5 Ωcm by a well-known method. A silicon oxide film is formed as the insulating film 103.

次に同図（ａ）に示すように、ゲート絶縁膜１０３上にゲート電極となる多結晶シリコン膜１０４を形成した後、この多結晶シリコン膜１０４に熱拡散法等により不純物を添加する。次いで全面に酸化シリコン膜１０８を堆積した後、この酸化シリコン膜１０８および多結晶シリコン膜１０４をＲＩＥ法によりパターニングし、ゲート部を形成する。   Next, as shown in FIG. 2A, after a polycrystalline silicon film 104 to be a gate electrode is formed on the gate insulating film 103, an impurity is added to the polycrystalline silicon film 104 by a thermal diffusion method or the like. Next, after depositing a silicon oxide film 108 on the entire surface, the silicon oxide film 108 and the polycrystalline silicon film 104 are patterned by the RIE method to form a gate portion.

次に同図（ａ）に示すように、全面に側壁ゲート絶縁膜１０６となる酸化シリコン膜を堆積した後、ＲＩＥ法によりエッチバックし、ゲート部の側壁に上記酸化シリコン膜を選択的に残置させて、側壁ゲート絶縁膜１０６を形成する。   Next, as shown in FIG. 6A, a silicon oxide film to be a sidewall gate insulating film 106 is deposited on the entire surface, and then etched back by RIE to selectively leave the silicon oxide film on the sidewall of the gate portion. Thus, the sidewall gate insulating film 106 is formed.

次に同図（ａ）に示すように、ゲート部以外の領域（ソース・ドレイン領域）のゲート絶縁膜１０３を除去した後、ＨＦ溶液中で試料をディップさせ、続いて溶存酸素量が１０ｐｐｍ以下の純水中で基板をリンスすることにより、化学的に活性なシリコン表面を露出させる。   Next, as shown in FIG. 6A, after removing the gate insulating film 103 in the region other than the gate portion (source / drain region), the sample is dipped in the HF solution, and the dissolved oxygen amount is 10 ppm or less. A chemically active silicon surface is exposed by rinsing the substrate in pure water.

ここで、溶存酸素量が多い純水を用いた場合は、リンス中およびその後の乾燥中にシリコン表面上に自然酸化膜が形成されてしまい、均一なエッチングを行なうことができず、平滑なエッチング表面が得られない。したがって、１０ｐｐｍ以下といった溶存酸素量の少ない純水を用いることが望ましい。   Here, when pure water with a large amount of dissolved oxygen is used, a natural oxide film is formed on the silicon surface during rinsing and subsequent drying, so that uniform etching cannot be performed and smooth etching is performed. The surface cannot be obtained. Therefore, it is desirable to use pure water with a small amount of dissolved oxygen, such as 10 ppm or less.

この後、エッチングと成膜とを連続して行なうことができ、互いに接続されたエッチング室と成膜室とからなる減圧反応装置の該エッチング室内に基板を入れる。   Thereafter, etching and film formation can be performed continuously, and the substrate is placed in the etching chamber of the reduced-pressure reactor comprising the etching chamber and the film formation chamber connected to each other.

次にエッチング室において０℃〜７００℃の所定の温度に基板を冷却または加熱をする。次いで四フッ化炭素（ＣＦ₄ ）を１〜５００ｃｃ／ｍｉｎ流し、流量および圧力が安定した後、マイクロ波放電させ、生成された活性種を基板に供給する。 Next, the substrate is cooled or heated to a predetermined temperature of 0 ° C. to 700 ° C. in the etching chamber. Subsequently, carbon tetrafluoride (CF ₄ ) is allowed to flow at 1 to 500 cc / min. After the flow rate and pressure are stabilized, microwave discharge is performed, and the generated active species is supplied to the substrate.

これにより、シリコン表面では、主にシリコンとフッ素ラジカルとが反応し、四フッ化シリコン（ＳｉＦ₄ ）の形でシリコン表面から脱離しエッチングが進行する。この結果、図１（ｂ）に示すように、ソース・ドレイン領域のシリコン基板１０１の表面が所定の深さだけエッチングされ、基板表面に溝１０５が形成される。なお、上記エッチングの速度は１〜２０ｎｍ／ｍｉｎであった。 As a result, silicon and fluorine radicals mainly react on the silicon surface, desorb from the silicon surface in the form of silicon tetrafluoride (SiF ₄ ), and etching proceeds. As a result, as shown in FIG. 1B, the surface of the silicon substrate 101 in the source / drain region is etched by a predetermined depth, and a groove 105 is formed on the substrate surface. The etching rate was 1 to 20 nm / min.

次に基板を真空中または非酸化性ガス中で上記成膜室に搬送し、３００℃〜５５０℃の所定の成膜温度まで昇温する。   Next, the substrate is transferred to the film formation chamber in vacuum or in a non-oxidizing gas, and heated to a predetermined film formation temperature of 300 ° C. to 550 ° C.

次にジシランガス（Ｓｉ₂ Ｈ₆ ）を１０〜１００ｃｃ／ｍｉｎおよびジボランガス（Ｂ₂ Ｈ₆ ）を０．１〜１００ｃｃ／ｍｉｎ流す。このＳｉ₂ Ｈ₆ とＢ₂ Ｈ₆ はシリコン表面でのみ熱分解をして、図１（ｃ）に示すように、非晶質のボロン添加シリコン膜１０７がシリコン基板１０１の露出面に選択的に堆積する。 Next, 10-100 cc / min of disilane gas (Si ₂ H ₆ ) and 0.1-100 cc / min of diborane gas (B ₂ H ₆ ) are flowed. The Si ₂ H ₆ and B ₂ H ₆ are thermally decomposed only on the silicon surface, and an amorphous boron-added silicon film 107 is selectively formed on the exposed surface of the silicon substrate 101 as shown in FIG. To deposit.

このときの堆積速度は、１〜１０ｎｍ／ｍｉｎであった。また、このときのＳｉ₂ Ｈ₆ とＢ₂ Ｈ₆ の流量比によって、堆積する非晶質のボロン添加シリコン膜のボロン濃度は１×１０¹⁹〜１×１０²²atoms ／cm³ の所望の濃度にすることができる。また、ジボランガスは、ヘリウム等の不活性ガスにより所望の濃度に希釈することにより、制御性良くボロン濃度を決定することができる。 The deposition rate at this time was 1 to 10 nm / min. Further, depending on the flow rate ratio of Si ₂ H ₆ and B ₂ H ₆ at this time, the boron concentration of the deposited amorphous boron-added silicon film is a desired concentration of 1 × 10 ¹⁹ to 1 × 10 ²² atoms / cm ^3. Can be. Further, the diborane gas can be determined with good controllability by diluting it to a desired concentration with an inert gas such as helium.

このようにして堆積した非晶質ボロン添加シリコン膜１０７を６００℃、２時間固相成長すれば、図１（ｄ）に示すように、非晶質ボロン添加シリコン膜からなるｐ型ソース・ドレイン層１１０，１１１が形成される。これらｐ型ソース・ドレイン層１１０，１１１はファセットがないので、ソース・ドレイン電極の形成工程等の後工程に悪影響を与える心配はない。なお、ここでは、区別してないが、実際に使用する時は、ｐ型ソース・ドレイン層１１０，１１１の一方がソースとなり、他方がドレインとなる。他の実施形態も同様である。   When the amorphous boron-added silicon film 107 deposited in this way is subjected to solid phase growth at 600 ° C. for 2 hours, as shown in FIG. 1D, a p-type source / drain made of an amorphous boron-added silicon film is formed. Layers 110 and 111 are formed. Since these p-type source / drain layers 110 and 111 do not have facets, there is no fear of adversely affecting subsequent processes such as a source / drain electrode forming process. Although not distinguished here, when actually used, one of the p-type source / drain layers 110 and 111 is a source and the other is a drain. The same applies to the other embodiments.

エッチング深さを５０ｎｍとし、ここへボロンを３×１０²⁰atoms ／cm³ 含有する非晶質ボロン添加シリコン膜を５０ｎｍ成長させた場合について、ソース・ドレイン層のシート抵抗を測定したところ、１２０Ω／□であった。 When the etching depth is 50 nm and an amorphous boron-added silicon film containing 3 × 10 ²⁰ atoms / cm ^{3 of} boron is grown to 50 nm, the sheet resistance of the source / drain layer is measured. It was □.

さらに、この試料についてＳＩＭＳによりボロンの深さ方向分析をした結果、接合深さとエッチング深さが一致しており、しかも、ボロン濃度は接合界面で急激に低下し、急峻な濃度プロファイルが得られていることを確認した。   Furthermore, as a result of analyzing the depth direction of the boron by SIMS on this sample, the junction depth and the etching depth coincide with each other, and the boron concentration rapidly decreases at the junction interface, and a steep concentration profile is obtained. I confirmed.

このようにして、浅く高濃度のｐ型ソース・ドレイン層１１０，１１１を極めて制御性良くかつ選択性良く形成することが可能となる。   In this way, it is possible to form shallow and high-concentration p-type source / drain layers 110 and 111 with extremely good controllability and selectivity.

次に図１（ｅ）に示すように、ｐ型ソース・ドレイン層１１０，１１１上にチタン膜をスパッタ形成した後、ＲＴＡにより７００℃３０秒の熱処理を施し、チタンシリサイド膜１０９を形成する。   Next, as shown in FIG. 1E, a titanium film is formed on the p-type source / drain layers 110 and 111 by sputtering, and then heat-treated at 700 ° C. for 30 seconds by RTA to form a titanium silicide film 109.

次に同図（ｅ）に示すように、ＣＶＤ法によりシリコン酸化膜１１２，１１３を順次堆積した後、ＲＩＥ法によりコンタクトホールを開孔し、ここにソース・ドレイン電極１１４，１１５としてのボロン添加シリコン膜を堆積する。なお、ここでは、区別してないが、実際に使用する時は、ソース・ドレイン電極１１４，１１５の一方がソース電極となり、他方がドレイン電極となる。他の実施形態も同様である。   Next, as shown in FIG. 5E, silicon oxide films 112 and 113 are sequentially deposited by the CVD method, then contact holes are formed by the RIE method, and boron as source / drain electrodes 114 and 115 is added thereto. A silicon film is deposited. Although not distinguished here, in actual use, one of the source / drain electrodes 114 and 115 becomes a source electrode and the other becomes a drain electrode. The same applies to the other embodiments.

このソース・ドレイン電極１１４，１１５としてのボロン添加シリコン膜も、同様にＣＦ₄ のＣＤＥを行なうことによって、コンタクト孔にのみ選択的に堆積することができる。 The boron-added silicon films as the source / drain electrodes 114 and 115 can also be selectively deposited only in the contact holes by performing the CDE of CF _{4 in} the same manner.

ここでは、シリサイド膜として、チタンシリサイド膜を用いたが、これに限定されるものではなく、例えば、ニッケルシリサイド膜、コバルトシリサイド膜といったものでも同様の効果が得られる。   Here, a titanium silicide film is used as a silicide film, but the present invention is not limited to this. For example, a nickel silicide film or a cobalt silicide film can provide the same effect.

（第２の実施形態）
図２は、本発明の第２の実施形態に係る半導体装置の製造方法を示す工程断面図である。これは本発明をダイレクトコンタクトに適用した例で、具体的には、ボロン添加シリコン層の選択形成の例である。 (Second Embodiment)
FIG. 2 is a process cross-sectional view illustrating a method for manufacturing a semiconductor device according to a second embodiment of the present invention. This is an example in which the present invention is applied to a direct contact, and specifically, an example of selective formation of a boron-added silicon layer.

まず、図２（ａ）に示すように、ｎ型シリコン基板１３１上にレジストパターン（不図示）を形成し、これをマスクとして、例えば、ＢＦ^{2 +} をｎ型シリコン基板１３１にイオン注入することにより、ｐ型不純物拡散層１３３を形成する。 First, as shown in FIG. 2A, a resist pattern (not shown) is formed on an n-type silicon substrate 131, and using this as a mask, for example, BF ^{2 +} is ion-implanted into the n-type silicon substrate 131. Thus, the p-type impurity diffusion layer 133 is formed.

次に上記レジストパターンを剥離した後、同図（ａ）に示すように、全面にＣＶＤ法により厚さ６００ｎｍのシリコン酸化膜１３２を堆積し、続いて、ｐ型不純物拡散層１３３上のシリコン酸化膜１３２の一部分をＲＩＥによりエッチング除去して、コンタクトホールを形成する。   Next, after removing the resist pattern, as shown in FIG. 5A, a silicon oxide film 132 having a thickness of 600 nm is deposited on the entire surface by CVD, followed by silicon oxide on the p-type impurity diffusion layer 133. A part of the film 132 is removed by etching by RIE to form a contact hole.

この後、エッチングと成膜とを連続して行なうことができ、互いに接続されたエッチング室と成膜室とからなる減圧反応装置の該エッチング室内に基板を入れる。   Thereafter, etching and film formation can be performed continuously, and the substrate is placed in the etching chamber of the reduced-pressure reactor comprising the etching chamber and the film formation chamber connected to each other.

次にＣＦ₄ 流量：２５ｃｃ／ｍｉｎ、圧力：０．３Ｔｏｒｒ［×１３３Ｐａ］でマイクロ波放電によりフッ素ラジカルを基板表面に約１分間供給する。このとき、コンタクトホール内のｐ型不純物拡散層１３３は約１０ｎｍ程エッチングされる。 Next, fluorine radicals are supplied to the substrate surface for about 1 minute by microwave discharge at a CF ₄ flow rate of 25 cc / min and a pressure of 0.3 Torr [× 133 Pa]. At this time, the p-type impurity diffusion layer 133 in the contact hole is etched by about 10 nm.

この後、基板を真空中または非酸化性雰囲気に保たれた状態で上記成膜室に搬送してから基板を３００℃から５５０℃の所定の温度まで昇温する。   Thereafter, the substrate is transferred to the film forming chamber in a vacuum or in a non-oxidizing atmosphere, and then the substrate is heated to a predetermined temperature of 300 ° C. to 550 ° C.

次にジシランガス（Ｓｉ₂ Ｈ₆ ）を１０〜１００ｃｃ／ｍｉｎおよびジボランガス（Ｂ₂ Ｈ₆ ）を０．１〜１００ｃｃ／ｍｉｎ流す。このＳｉ₂ Ｈ₆ とＢ₂ Ｈ₆ はコンタクトホール内のｐ型不純物拡散層１３３の表面でのみ熱分解して、図２（ｂ）に示すように、上記表面上に選択的にコンタクト電極１３４としての非晶質ボロン添加シリコン膜が堆積する。 Next, 10-100 cc / min of disilane gas (Si ₂ H ₆ ) and 0.1-100 cc / min of diborane gas (B ₂ H ₆ ) are flowed. The Si ₂ H ₆ and B ₂ H ₆ are thermally decomposed only on the surface of the p-type impurity diffusion layer 133 in the contact hole, and as shown in FIG. 2B, the contact electrode 134 is selectively formed on the surface. As a result, an amorphous boron-added silicon film is deposited.

また、このときのＳｉ₂ Ｈ₆ とＢ₂ Ｈ₆ の流量比によって、堆積する非晶質ボロン添加シリコン膜１３４のボロン濃度は、１×１０¹⁹〜１×１０²²atoms ／cm³ の所望の濃度にすることができ、さらに、ファセットが形成されないため、堆積膜表面は平滑である。 Further, the boron concentration of the amorphous boron-added silicon film 134 to be deposited is 1 × 10 ¹⁹ to 1 × 10 ²² atoms / cm ³ depending on the flow rate ratio of Si ₂ H ₆ and B ₂ H ₆ at this time. The surface of the deposited film is smooth because the concentration can be increased and facets are not formed.

なお、このようにして得られた非晶質ボロン添加シリコン膜を６００℃、２時間で固相成長して、図１（ｅ）に示したボロン添加シリコン膜１１４，１１５の代わりに用いれば、上記非晶質ボロン添加シリコン膜をソース電極、ドレイン電極として用いることが可能となる。   If the amorphous boron-added silicon film thus obtained is grown in a solid phase at 600 ° C. for 2 hours and used in place of the boron-added silicon films 114 and 115 shown in FIG. The amorphous boron-added silicon film can be used as a source electrode and a drain electrode.

最後に、図２（ｃ）に示すように、このコンタクト電極１３４上に配線１３５としてのＣＶＤ多結晶シリコン膜を形成する。   Finally, as shown in FIG. 2C, a CVD polycrystalline silicon film as a wiring 135 is formed on the contact electrode 134.

ここで、従来法の場合には、選択成長をする炉からＣＶＤ多結晶シリコンを形成するＣＶＤ炉へ搬送する際、大気に晒してしまうので、電極上部に自然酸化膜が形成され、コンタクト電極と配線との間のコンタクト抵抗が増大する。   Here, in the case of the conventional method, when it is transferred from the furnace for selective growth to the CVD furnace for forming the CVD polycrystalline silicon, it is exposed to the atmosphere, so that a natural oxide film is formed on the electrode, and the contact electrode and Contact resistance with the wiring increases.

そこで、本実施形態では、コンタクト電極１３４である非晶質ボロン添加シリコン膜を堆積した後、大気に晒さず連続して基板温度を７００℃以上に加熱することにより、配線１３５としての非選択的なＣＶＤ多結晶シリコン膜を形成し、自然酸化膜によるコンタクト抵抗の増大を防止する。   Therefore, in this embodiment, after depositing an amorphous boron-added silicon film that is the contact electrode 134, the substrate temperature is continuously heated to 700 ° C. or higher without being exposed to the atmosphere, so that the non-selection as the wiring 135 is performed. A CVD polycrystalline silicon film is formed to prevent an increase in contact resistance due to a natural oxide film.

なお、本実施形態では、コンタクトホール内のｐ型不純物拡散層１３３を形成する方法として、ＢＦ^{2 +} のイオン注入を用いているが、このボロン添加シリコン膜を用いても同様の効果が得られる。 In the present embodiment, BF ^{2 +} ion implantation is used as a method of forming the p-type impurity diffusion layer 133 in the contact hole, but the same effect can be obtained even if this boron-added silicon film is used. .

例えば、まず、ｎ型半導体基板上にＣＶＤ法により厚さ６００ｎｍのシリコン酸化膜を６００ｎｍ堆積し、次いでｐ型不純物拡散層を形成しようとする領域上の上記シリコン酸化膜をＲＩＥにより除去する。   For example, first, a 600 nm-thick silicon oxide film is deposited on an n-type semiconductor substrate by CVD, and then the silicon oxide film on the region where the p-type impurity diffusion layer is to be formed is removed by RIE.

次にエッチングと成膜とを連続して行える上記減圧反応装置内に基板を入れ、コンタクトホールの底部をＣＦ₄ ダウンフローによりエッチングし、この領域に非晶質ボロン添加シリコン膜を選択的に堆積することにより、基板側のｐ型不純物拡散層も電極も、所望のボロン濃度のコンタクトが形成でき、さらに連続工程のため自然酸化膜の形成によるコンタクト抵抗の増大を抑えることができる。 Next, the substrate is placed in the above-described reduced pressure reactor that can perform etching and film formation continuously, the bottom of the contact hole is etched by CF ₄ down flow, and an amorphous boron-added silicon film is selectively deposited in this region. As a result, both the p-type impurity diffusion layer and the electrode on the substrate side can form contacts with a desired boron concentration, and further, an increase in contact resistance due to the formation of a natural oxide film can be suppressed due to the continuous process.

また、これ以外の方法では、例えば、まず、上記と同じ手順でシリコン酸化膜にコンタクトホールを形成した後、ＣＦ₄ ダウンフローにより生成されたフッ素ラジカルに基板表面を晒す。 In other methods, for example, a contact hole is first formed in the silicon oxide film by the same procedure as described above, and then the substrate surface is exposed to fluorine radicals generated by CF ₄ downflow.

次に非晶質ボロン添加シリコン膜を堆積した後、この状態で９５０℃、３０分間真空中または非酸化性ガス雰囲気中で熱処理する。これにより、非晶質ボロン添加シリコン膜が固相成長すると同時に、ここからボロンが基板中に拡散し、ＢＦ^{2 +} のイオン注入をせずにｐ型不純物拡散層を形成することができる。このようにしてダイレクトコンタクトを形成しても同様の効果が得られる。 Next, after depositing an amorphous boron-added silicon film, heat treatment is performed in this state at 950 ° C. for 30 minutes in a vacuum or in a non-oxidizing gas atmosphere. As a result, the amorphous boron-added silicon film is solid-phase grown, and at the same time, boron diffuses into the substrate, and a p-type impurity diffusion layer can be formed without ion implantation of BF ^{2 +} . Even if the direct contact is formed in this way, the same effect can be obtained.

図３に、ＣＦ₄ 流量：２５ｃｃ／ｍｉｎ、圧力：０．３Ｔｏｒｒ［×１３３Ｐａ］におけるエッチング速度と基板温度との関係を示す。 FIG. 3 shows the relationship between the etching rate and the substrate temperature at a CF ₄ flow rate of 25 cc / min and a pressure of 0.3 Torr [× 133 Pa].

図３から、０℃以下の基板温度では、エッチング速度が小さく実用性に欠けることが分かる。一方、７００℃以上の温度では以降で示すように酸化膜上にフッ素を大量に残留させることができなくなるので選択性が保てない。このため、フッ素ラジカルを基板に供給するときの基板温度は０℃から７００℃とする。   From FIG. 3, it can be seen that at a substrate temperature of 0.degree. On the other hand, at a temperature of 700 ° C. or higher, selectivity cannot be maintained because a large amount of fluorine cannot remain on the oxide film as will be described later. Therefore, the substrate temperature when supplying fluorine radicals to the substrate is set to 0 ° C. to 700 ° C.

さらに、加熱中にシリコン表面上に自然酸化膜が形成されるのを抑えるために１×１０-3Ｔｏｒｒ以下の真空またはアルゴンを１００〜５０００ｃｃ／ｍｉｎ流すと良い。これは減圧反応装置（成膜室）内の酸化性ガス分圧を低下させるためである。なお、非酸化性ガスとしてアルゴン以外の非酸化性ガスを用いても同様な効果が得られる。   Further, in order to suppress the formation of a natural oxide film on the silicon surface during heating, it is preferable to flow a vacuum of 1 × 10 −3 Torr or less or argon at 100 to 5000 cc / min. This is because the partial pressure of the oxidizing gas in the reduced pressure reactor (film formation chamber) is reduced. The same effect can be obtained even if a non-oxidizing gas other than argon is used as the non-oxidizing gas.

図４に、真空装置（成膜室）内の酸化性ガス分圧と、堆積膜（シリコン膜）とシリコン基板との界面の酸化量との関係を示す。   FIG. 4 shows the relationship between the oxidizing gas partial pressure in the vacuum apparatus (film formation chamber) and the amount of oxidation at the interface between the deposited film (silicon film) and the silicon substrate.

図４から、非晶質シリコン膜を堆積し、これを固相成長させた場合、単結晶シリコン膜を得るためには、酸化性ガス分圧を１×１０-3Ｔｏｒｒ以下にする必要があることが分かる。   From FIG. 4, when an amorphous silicon film is deposited and solid-phase grown, the oxidizing gas partial pressure needs to be 1 × 10 −3 Torr or less in order to obtain a single crystal silicon film. I understand.

図５に、堆積膜（シリコン膜）とシリコン基板との界面の酸素量と、堆積膜の選択性（シリコン基板上に開口部を有するＳｉＯ₂ 膜が形成された基体にシリコンを１００ｎｍ堆積したときのシリコン膜の平均膜厚）との関係を示す。 FIG. 5 shows the amount of oxygen at the interface between the deposited film (silicon film) and the silicon substrate, and the selectivity of the deposited film (when silicon is deposited to a thickness of 100 nm on a substrate on which an SiO ₂ film having an opening is formed on the silicon substrate). The average film thickness of the silicon film) is shown.

図５から、界面の酸化量を抑制し良好な選択性を得るためには、シリコン表面の酸化量を１×１０¹⁵atoms ／cm² 以下に抑える必要があることが分かる。 FIG. 5 shows that the amount of oxidation on the silicon surface must be suppressed to 1 × 10 ¹⁵ atoms / cm ² or less in order to suppress the amount of oxidation at the interface and obtain good selectivity.

本実施形態では、エッチング室と成膜室とが互いに接続された減圧反応装置内を用いて処理雰囲気を真空または非酸化性雰囲気に保つようにしているが、これは図５に示したように、エッチングして露出したシリコン表面の酸化を抑止し、良好な選択性を確保するためである。   In this embodiment, the processing atmosphere is maintained in a vacuum or non-oxidizing atmosphere using a reduced pressure reactor in which the etching chamber and the film forming chamber are connected to each other, as shown in FIG. This is to suppress the oxidation of the silicon surface exposed by etching and to ensure good selectivity.

また、界面の酸素量が１×１０¹⁵atoms ／cm² を越えると、堆積膜を固相成長させた場合、図４９に示すように結晶化し、また、ボロン添加シリコン膜からのボロンの拡散が阻害され、制御性に優れた不純物拡散が困難となるためである。 When the amount of oxygen at the interface exceeds 1 × 10 ¹⁵ atoms / cm ² , when the deposited film is solid-phase grown, it is crystallized as shown in FIG. 49, and boron is diffused from the boron-added silicon film. This is because impurity diffusion is hindered and excellent in controllability.

図６に、シリコン酸化膜上のフッ素量と堆積するシリコン層との選択性について検討した結果を示す。   FIG. 6 shows the results of studying the selectivity between the amount of fluorine on the silicon oxide film and the deposited silicon layer.

図６から、良好な選択性を得るためには、シリコン酸化膜上のフッ素量を７×１０¹⁴atoms ／cm² 以上とする必要性があることが分かる。 FIG. 6 shows that the fluorine amount on the silicon oxide film needs to be 7 × 10 ¹⁴ atoms / cm ² or more in order to obtain good selectivity.

図７に、ＣＦ₄ 流量：２５ｃｃ／ｍｉｎ、圧力：０．３Ｔｏｒｒ、基板温度：２５℃でＣＤＥをした試料のシリコン表面および酸化膜表面のフッ素量の温度変化をＸＰＳによって分析した結果を示す。 FIG. 7 shows the result of XPS analysis of the change in the amount of fluorine on the silicon surface and oxide film surface of a sample subjected to CDE at a CF ₄ flow rate: 25 cc / min, pressure: 0.3 Torr, and substrate temperature: 25 ° C.

図７から、シリコン表面上のフッ素は基板を昇温することによって、ＳｉＦxとして脱離し、５００℃には１×１０¹⁴atoms ／cm² 程度まで減少する。これに対し、酸化膜上は５００℃付近においても約１×１０¹⁵atoms ／cm² のフッ素が残留する。 From FIG. 7, the fluorine on the silicon surface is desorbed as SiFx by raising the temperature of the substrate, and decreases to about 1 × 10 ¹⁴ atoms / cm ^{2 at} 500 ° C. In contrast, about 1 × 10 ¹⁵ atoms / cm ² of fluorine remains on the oxide film even at around 500 ° C.

この条件でエッチングした試料上に、基板温度：５００℃で非晶質のボロン添加シリコン膜を堆積したところ、図５０に示すようにシリコン表面上にのみ選択的に堆積できることを確認した。このように、非晶質膜を堆積するため、選択エピタキシャル成長のように（１１１）面のファセットは形成されず、端部は丸みを帯びた形状になっている。   When an amorphous boron-added silicon film was deposited at a substrate temperature of 500 ° C. on the sample etched under these conditions, it was confirmed that it could be selectively deposited only on the silicon surface as shown in FIG. As described above, since the amorphous film is deposited, the facet of the (111) plane is not formed unlike the selective epitaxial growth, and the end has a rounded shape.

図８に、例として５００℃で成膜した場合のシリコン表面および酸化膜上に形成されるそれぞれの非晶質ボロン添加シリコン膜の堆積時間（成膜時間）と膜厚との関係を示す。   FIG. 8 shows the relationship between the deposition time (film formation time) and the film thickness of each amorphous boron-added silicon film formed on the silicon surface and the oxide film when the film is formed at 500 ° C. as an example.

図８から、Ｓｉ₂ Ｈ₆ とＢ₂ Ｈ₆ を流し始めてから約１時間は酸化膜上にはボロン添加シリコン膜の堆積はみられず、シリコン表面上に約２００ｎｍの非晶質ボロン添加シリコン膜が選択的に成長することが分かる。 FIG. 8 shows that no boron-added silicon film is deposited on the oxide film for about one hour after Si ₂ H ₆ and B ₂ H ₆ start to flow, and about 200 nm of amorphous boron-added silicon on the silicon surface. It can be seen that the film grows selectively.

また、基板温度を高温にし、６００℃で上記と同じ条件でボロン添加シリコン膜を堆積したところ、酸化膜上のフッ素量は８×１０¹⁴atoms ／cm² となり、堆積膜は図５１に示すようにファセットの形成された選択エピタキシャル成長膜となる。 Further, when the boron-added silicon film was deposited at 600 ° C. under the same conditions as described above, the fluorine amount on the oxide film was 8 × 10 ¹⁴ atoms / cm ² , and the deposited film was as shown in FIG. Thus, a selective epitaxial growth film having facets is formed.

さらに昇温した場合、特に７００℃以上では図７に示したように酸化膜上のフッ素量は２×１０¹⁴atoms ／cm² 以下となり、選択性は大きく崩れ、酸化膜上にも多結晶シリコン層の堆積が起こる。 When the temperature is further raised, especially at 700 ° C. or higher, the fluorine amount on the oxide film becomes 2 × 10 ¹⁴ atoms / cm ² or less as shown in FIG. 7, and the selectivity is greatly lost, and polycrystalline silicon is also formed on the oxide film. Layer deposition occurs.

図９に、Ｓｉ₂ Ｈ₆ 流量：１００ｃｃ／ｍｉｎ、Ｂ₂ Ｈ₆ （１％Ｈｅ希釈）流量：５ｃｃ／ｍｉｎとしたときの基板温度とシリコン表面上に堆積するボロン添加シリコン層の堆積速度との関係を示す。 FIG. 9 shows the substrate temperature and the deposition rate of the boron-added silicon layer deposited on the silicon surface when the Si ₂ H ₆ flow rate is 100 cc / min and the B ₂ H ₆ (1% He dilution) flow rate is 5 cc / min. The relationship is shown.

各基板温度で堆積した試料の結晶性を断面ＴＥＭで調べたところ、５００℃以下では非晶質になっており、５５０℃では所々エピタキシャル成長しており、それを越えた温度では単結晶シリコン膜が得られていた。   When the crystallinity of the sample deposited at each substrate temperature was examined by a cross-sectional TEM, it was amorphous at 500 ° C. or lower, and was epitaxially grown at 550 ° C., and at a temperature higher than that, a single crystal silicon film was formed. It was obtained.

このことから、３００℃から５５０℃の温度範囲では非晶質シリコン膜が、５５０℃から７００℃以上では単結晶シリコン膜がシリコン表面にのみ選択的に堆積する。   Therefore, an amorphous silicon film is selectively deposited only on the silicon surface at a temperature range of 300 ° C. to 550 ° C. and a single crystal silicon film is selectively deposited at a temperature of 550 ° C. to 700 ° C. or higher.

図１０に、上記のＣＤＥ条件でエッチングした後、５５０℃で非晶質ボロン添加シリコン膜を成膜したときの堆積時間と膜厚との関係を示す。   FIG. 10 shows the relationship between the deposition time and the film thickness when an amorphous boron-added silicon film is formed at 550 ° C. after etching under the above CDE conditions.

図７に示したように、酸化膜上には約１×１０¹⁵atoms ／cm² のフッ素が残留しており、図８と同様に、Ｓｉ₂ Ｈ₆ とＢ₂ Ｈ₆ を流し始めてから約３０分間は選択的にボロン添加シリコン膜が堆積する。 As shown in FIG. 7, about 1 × 10 ¹⁵ atoms / cm ² of fluorine remains on the oxide film, and, similar to FIG. 8, after Si ₂ H ₆ and B ₂ H ₆ begin to flow, A boron-added silicon film is selectively deposited for 30 minutes.

ここで、酸化膜上に非晶質シリコンが選択し始める前に、約２０分おきにＣＤＥを約１分間行なうと、図１０に示すように、酸化膜上の堆積を抑えることができる。   Here, if CDE is performed for about one minute every about 20 minutes before amorphous silicon starts to be selected on the oxide film, deposition on the oxide film can be suppressed as shown in FIG.

また、酸化膜上にシリコン膜が堆積しても、ＣＦ₄ ダウンフローエッチングによりこれら酸化膜上のシリコン膜をエッチングすれば、同様な効果が得られ、良好な選択堆積を達成することができる。 Even if a silicon film is deposited on the oxide film, the same effect can be obtained and good selective deposition can be achieved by etching the silicon film on the oxide film by CF ₄ downflow etching.

この方法によれば、基板温度が５５０℃から７００℃の範囲でエピタキシャルシリコン層を得ることも可能である。   According to this method, it is possible to obtain an epitaxial silicon layer when the substrate temperature is in the range of 550 ° C. to 700 ° C.

なお、上記実施形態ではフッ素を含有するガスとしてＣＦ₄ を用い、ＣＤＥにより活性種を基板へ供給した場合について説明したが、本発明はこれに限定するものではなく、他のハロゲン系エッチングガスでマイクロ波放電により活性化し、基板へフッ素ラジカルを供給しても良い。 In the above embodiment, CF ₄ is used as the fluorine-containing gas and the active species is supplied to the substrate by CDE. However, the present invention is not limited to this, and other halogen-based etching gases are used. It may be activated by microwave discharge to supply fluorine radicals to the substrate.

また、三フッ化塩素（ＣｌＦ₃ ）と言ったプラズマレスでフッ素を含有するガスを用いても同様の効果が得られる。 The same effect can be obtained even when a plasma-less gas containing fluorine such as chlorine trifluoride (ClF ₃ ) is used.

例えば、ＲＩＥによりシリコン酸化膜に開口部を開孔し、活性なシリコン表面を露出した後、エッチングと成膜とを連続して行なえる上記減圧反応装置に入れ、真空排気後２５℃〜４００℃の所定の温度に基板を加熱する。   For example, an opening is opened in the silicon oxide film by RIE to expose the active silicon surface, and then placed in the above-described reduced pressure reactor capable of continuously performing etching and film formation. After evacuation, 25 ° C. to 400 ° C. The substrate is heated to a predetermined temperature.

次に窒素ガスの流量を適当な条件、例えば、窒素ガス流量を３０００ｃｃ／ｍｉｎに設定して安定させた後、三フッ化塩素ガス（ＣｌＦ₃ ）を１〜１０００ｃｃ／ｍｉｎ流す。 Next, after stabilizing the flow rate of nitrogen gas under appropriate conditions, for example, setting the nitrogen gas flow rate to 3000 cc / min, chlorine trifluoride gas (ClF ₃ ) is allowed to flow for 1 to 1000 cc / min.

ここで、窒素ガスを流すのは、ＣｌＦ₃ のシリコンとの反応性が極めて高く、エッチング速度を制御するのが困難であるため、窒素によりＣｌＦ₃ を希釈して、エッチング速度を低下させるためである。なお、これ以外の不活性なガスを用いても同様な効果が得られる。 Here, the nitrogen gas is flowed because ClF ₃ is extremely reactive with silicon and it is difficult to control the etching rate, so that ClF ₃ is diluted with nitrogen to lower the etching rate. is there. Note that the same effect can be obtained by using other inert gas.

図５２に、ＣｌＦ₃ 流量：２００ｃｃ／ｍｉｎ、Ｎ₂ 流量：３８００ｃｃ／ｍｉｎ、圧力：１．０Ｔｏｒｒ［×１３３Ｐａ］、基板温度：３００℃でエッチングした試料のＳＥＭ像を示すが、この場合、エッチング面に（１１１）面のファセットが形成されていることが分かる。 FIG. 52 shows an SEM image of a sample etched at a ClF ₃ flow rate: 200 cc / min, an N ₂ flow rate: 3800 cc / min, a pressure: 1.0 Torr [× 133 Pa], and a substrate temperature: 300 ° C. In this case, etching is performed. It can be seen that (111) facets are formed on the surface.

また、同条件でエッチングした試料のシリコン酸化膜上を分析したところ、フッ素が１×１０¹⁵atoms ／cm² 以上残留していることが確認された。 Further, when the silicon oxide film of the sample etched under the same conditions was analyzed, it was confirmed that fluorine remained at 1 × 10 ¹⁵ atoms / cm ² or more.

次に真空排気後、３００℃〜５５０℃の所定の成膜温度まで真空中あるいは非酸化性ガス中で基板を加熱する。   Next, after evacuation, the substrate is heated in vacuum or in a non-oxidizing gas to a predetermined film formation temperature of 300 ° C. to 550 ° C.

このとき、上述したように、炉内に残留した水分や酸素といった酸化性ガスにより、シリコン表面の酸化を１×１０¹⁵atoms ／cm² 以下に抑止するために、昇温時の雰囲気中の酸化性ガス分圧は１×１０-3Ｔｏｒｒ［×１３３Ｐａ］に保つようにする。 At this time, as described above, the oxidation of the silicon surface is suppressed to 1 × 10 ¹⁵ atoms / cm ² or less by the oxidizing gas such as moisture and oxygen remaining in the furnace. The reactive gas partial pressure is maintained at 1 × 10 −3 Torr [× 133 Pa].

次にＳｉ₂ Ｈ₆ を１０〜１００ｃｃ／ｍｉｎ、Ｂ₂ Ｈ₆ を０．１〜１００ｃｃ／ｍｉｎ流す。 Next, Si ₂ H ₆ is supplied at 10 to 100 cc / min, and B ₂ H ₆ is supplied at 0.1 to 100 cc / min.

このとき、シリコン酸化膜上では、Ｓｉ₂ Ｈ₆ およびＢ₂ Ｈ₆ はシリコン酸化膜上に残留しているフッ素により分解、析出が抑制され、ボロン添加シリコン膜の堆積は起こらなく、結果的にシリコン表面のみ選択的に成長させることができる。 At this time, Si ₂ H ₆ and B ₂ H ₆ are decomposed and suppressed by fluorine remaining on the silicon oxide film on the silicon oxide film, and no boron-added silicon film is deposited. Only the silicon surface can be selectively grown.

図１１に、基板温度：３００℃、ＣｌＦ₃ ：２００ｃｃ／ｍｉｎ、窒素ガス：３８００ｃｃ／ｍｉｎの条件でエッチングした後、基板温度：３５０℃、Ｓｉ₂ Ｈ₆ ：１００ｃｃ／ｍｉｎ、ヘリウムで１０％に希釈されたＢ₂ Ｈ₆ ：２０ｃｃ／ｍｉｎの条件でボロン添加シリコン膜を成長した場合の堆積時間と膜厚との関係を示す。 In FIG. 11, after etching under conditions of substrate temperature: 300 ° C., ClF ₃ : 200 cc / min, nitrogen gas: 3800 cc / min, substrate temperature: 350 ° C., Si ₂ H ₆ : 100 cc / min, and 10% with helium. The relationship between the deposition time and the film thickness when a boron-added silicon film is grown under the condition of diluted B ₂ H ₆ : 20 cc / min is shown.

図１１から、Ｓｉ₂ Ｈ₆ およびＢ₂ Ｈ₆ を流し始めてから約３０分間では、シリコン酸化膜上にはボロン添加シリコン膜の堆積はみられず、シリコン表面には約１５００オングストロームのボロン添加シリコン膜が選択的に成長することが分かる。 From FIG. 11, in about 30 minutes after starting to flow Si ₂ H ₆ and B ₂ H ₆ , no boron-added silicon film was deposited on the silicon oxide film, and about 1500 angstroms of boron-added silicon was formed on the silicon surface. It can be seen that the film grows selectively.

また、図１２に、基板温度：３００℃、ＣｌＦ₃ 流量：２００ｃｃ／ｍｉｎ、Ｎ₂ 流量：３８００ｃｃ／ｍｉｎの条件でエッチングした後、基板温度：３５０℃、Ｓｉ₂ Ｈ₆ 流量：１００ｃｃ／ｍｉｎ、ヘリウムで１０％に希釈されたＢ₂ Ｈ₆ ：２０ｃｃ／ｍｉｎの条件でボロン添加シリコンを１５分間成長させる工程とＣｌＦ₃ 流量：２００ｃｃ／ｍｉｎ、Ｎ₂ 流量：３８００ｃｃ／ｍｉｎを３０秒間流す工程とを数回繰り返した場合の、シリコン表面およびシリコン酸化膜上に堆積したボロン添加シリコン膜の膜厚と堆積時間との関係を示す。 FIG. 12 shows the substrate temperature: 300 ° C., the ClF ₃ flow rate: 200 cc / min, the N ₂ flow rate: 3800 cc / min, the substrate temperature: 350 ° C., the Si ₂ H ₆ flow rate: 100 cc / min, B ₂ H ₆ diluted to 10% with helium: a step of growing boron-added silicon for 15 minutes under a condition of 20 cc / min, a step of flowing ClF ₃ flow rate: 200 cc / min, N ₂ flow rate: 3800 cc / min for 30 seconds, The relationship between the film thickness of the boron-added silicon film deposited on the silicon surface and the silicon oxide film and the deposition time when the above is repeated several times is shown.

図１２から、シリコン酸化膜上のボロン添加シリコン膜の成長を抑えることができることが分かる。   12 that growth of the boron-added silicon film on the silicon oxide film can be suppressed.

以上のように、ここではＣｌＦ₃ を用いた場合を例に挙げたが、これ以外のフッ素を含有するガスを用いても同様の効果が得られる。 As described above, the case where ClF ₃ is used has been described as an example here, but the same effect can be obtained even when other gas containing fluorine is used.

さらには、ボロン添加シリコン膜成長用ガスとして、ジシラン（Ｓｉ₂ Ｈ₆ ）およびジボラン（Ｂ₂ Ｈ₆ ）を例に取り上げたが、これに限定されるものではなく、シラン（ＳｉＨ₄ ）をはじめ、ＳｉＨ₂ Ｃｌ₂ ，ＳｉＣｌ₄ ，ＳｉＦ₄ ，Ｓｉ₂ Ｈ₄ Ｃｌ₂ ，ＳｉＨ₂ Ｆ₂ ，Ｓｉ₂ Ｈ₂ Ｃｌ₄ ，Ｓｉ₂ Ｃｌ₆ ，Ｓｉ₂ Ｈ₄ Ｆ₂ ，Ｓｉ₂ Ｈ₂ Ｆ₄ ，Ｓｉ₂ Ｆ₆ 、さらにＢＦ₃ ，ＢＣｌ₃ でもよい。 Further, although disilane (Si ₂ H ₆ ) and diborane (B ₂ H ₆ ) are taken as examples of the boron-added silicon film growth gas, the present invention is not limited to this, but includes silane (SiH ₄ ) and the like. SiH ₂ Cl ₂ , SiCl ₄ , SiF ₄ , Si ₂ H ₄ Cl ₂ , SiH ₂ F ₂ , Si ₂ H ₂ Cl ₄ , Si ₂ Cl ₆ , Si ₂ H ₄ F ₂ , Si ₂ H ₂ F ₄ , Si ₂ F ₆ , further BF ₃ , BCl ₃ may be used.

また、ｎ型不純物拡散層を形成する場合は、ホスフィン（ＰＨ₃ ）やアルシン（ＡｓＨ₃ ）、あるいは燐や砒素を含むハロゲン化物を用いても同様な効果が得られる。 In the case of forming an n-type impurity diffusion layer, the same effect can be obtained by using a phosphine (PH ₃ ), arsine (AsH ₃ ), or a halide containing phosphorus or arsenic.

また、単なる熱分解反応による堆積のみではなく、光照射等、解離反応を促進する方法を組み合わせても実施できる。   Moreover, it can be implemented not only by deposition by simple thermal decomposition reaction but also by combining methods for promoting dissociation reaction such as light irradiation.

また、絶縁膜として酸化膜（ＳｉＯ₂ ）を用いたが、これに限定されるものではなく、ＰＳＧ，ＢＳＧ，ＢＰＳＧ，Ｓｉ₃ Ｎ₄ などの他の絶縁膜でも同様な効果が得られる。 In addition, although an oxide film (SiO ₂ ) is used as the insulating film, the present invention is not limited to this, and the same effect can be obtained with other insulating films such as PSG, BSG, BPSG, Si ₃ N ₄ .

（第３の実施形態）
図１５および図１６は、本発明の第３の実施形態に係るｐチャネルＭＯＳトランジスタの製造方法を示す工程断面図である。 (Third embodiment)
15 and 16 are process cross-sectional views illustrating a method of manufacturing a p-channel MOS transistor according to the third embodiment of the present invention.

まず、図１５（ａ）に示すように、例えば、面方位（１００）、比抵抗４〜６Ωcmのｎ型シリコン基板２０１を用意し、このｎ型シリコン基板２０１の表面に通常の選択酸化法によって厚さ０．６μｍ程度の素子分離絶縁膜２０２を形成する。   First, as shown in FIG. 15A, for example, an n-type silicon substrate 201 having a plane orientation (100) and a specific resistance of 4 to 6 Ωcm is prepared, and the surface of the n-type silicon substrate 201 is formed by a normal selective oxidation method. An element isolation insulating film 202 having a thickness of about 0.6 μm is formed.

次に同図（ａ）に示すように、熱酸化によって厚さ１０ｎｍのゲート酸化膜２０３を形成し、この上にゲート電極としての厚さ１００ｎｍの不純物ドープ多結晶シリコン膜２０４、厚さ３００ｎｍのタングステンシリサイド膜２０５を順次形成する。   Next, as shown in FIG. 6A, a gate oxide film 203 having a thickness of 10 nm is formed by thermal oxidation, and an impurity-doped polycrystalline silicon film 204 having a thickness of 100 nm as a gate electrode is formed thereon, and a 300 nm-thickness is formed. A tungsten silicide film 205 is sequentially formed.

次に同図（ａ）に示すように、全面にＬＰＣＶＤ法によって厚さ１５０ｎｍのシリコン酸化膜２０６を形成した後、これらの積層膜を反応性イオンエッチング法によりエッチングして、ゲート部を形成する。   Next, as shown in FIG. 5A, after a silicon oxide film 206 having a thickness of 150 nm is formed on the entire surface by LPCVD, these stacked films are etched by reactive ion etching to form a gate portion. .

次に図１５（ｂ）に示すように、ゲート部の側壁に厚さ１００ｎｍ程度のシリコン窒化膜からなる側壁ゲート絶縁膜２０７を形成する。この側壁ゲート絶縁膜２０７は、例えば、全面に厚さ５０ｎｍのシリコン窒化膜をＣＶＤ法により堆積した後、異方性ドライエッチングにより全面エッチングすることにより得られる。   Next, as shown in FIG. 15B, a sidewall gate insulating film 207 made of a silicon nitride film having a thickness of about 100 nm is formed on the sidewall of the gate portion. The sidewall gate insulating film 207 is obtained, for example, by depositing a silicon nitride film having a thickness of 50 nm on the entire surface by the CVD method and then etching the entire surface by anisotropic dry etching.

次に図１５（ｃ）に示すように、全体でのエッチング深さが５０ｎｍとなるように、ソース・ドレイン領域のシリコン基板２０１の表面を選択的に等方的にエッチングする。このエッチングは、例えば、ＣＦ₄ と酸素の混合ガスをマイクロ波によって放電させた後、試料上に供給することにより行なう。 Next, as shown in FIG. 15C, the surface of the silicon substrate 201 in the source / drain regions is selectively and isotropically etched so that the total etching depth is 50 nm. This etching is performed, for example, by discharging a mixed gas of CF ₄ and oxygen by microwaves and then supplying the mixture onto the sample.

次に図１６（ａ）に示すように、シリコン基板２０１の表面が露出しているソース・ドレイン領域上にのみ、２％ボロンを含有する厚さ１００ｎｍのシリコン薄膜２０８を選択的に堆積する。   Next, as shown in FIG. 16A, a silicon thin film 208 having a thickness of 100 nm containing 2% boron is selectively deposited only on the source / drain regions where the surface of the silicon substrate 201 is exposed.

このときの選択堆積は、例えば、ＳｉＨ₂ Ｃｌ₂ とＢＣｌ₃ の混合ガスを用いて、基板温度８００℃に設定して行なう。これによって、高濃度のｐ型ソース・ドレイン散層２０９を形成できる。ここで、堆積層中のボロン濃度は、低抵抗のｐ型ソース・ドレイン散層２０９を形成するために、少なくとも１０¹⁹ｃｍ^-3であることが必要である。 The selective deposition at this time is performed, for example, using a mixed gas of SiH ₂ Cl ₂ and BCl ₃ and setting the substrate temperature to 800 ° C. Thereby, a high concentration p-type source / drain diffused layer 209 can be formed. Here, the boron concentration in the deposited layer needs to be at least 10 ¹⁹ cm ⁻³ in order to form the low-resistance p-type source / drain diffused layer 209.

この後、図１６（ｂ）に示すように、全面に厚さ３００ｎｍのシリコン酸化膜２１３をＣＶＤ法により堆積した後、異方性ドライエッチングによりシリコン酸化膜３１３にコンタクトホールを開口する。   Thereafter, as shown in FIG. 16B, a silicon oxide film 213 having a thickness of 300 nm is deposited on the entire surface by a CVD method, and then a contact hole is opened in the silicon oxide film 313 by anisotropic dry etching.

次に同図１６（ｂ）に示すように、シリコン、銅をそれぞれ例えば０．５％ずつ含有する厚さ８００ｎｍのアルミニウム膜を堆積した後、これをパターニングしてソース・ドレイン電極２１４を形成する。この後、４５０℃で１５分、水素を１０％含む窒素雰囲気中で熱処理した。   Next, as shown in FIG. 16B, after depositing an 800 nm-thick aluminum film containing 0.5% of silicon and copper, for example, this is patterned to form source / drain electrodes 214. . Thereafter, heat treatment was performed at 450 ° C. for 15 minutes in a nitrogen atmosphere containing 10% hydrogen.

このようなＭＯＳトランジスタについて、その特性を、ソース・ドレイン層２０９となるシリコン薄膜２０８の厚さを変えた試料と比較した。   The characteristics of such a MOS transistor were compared with a sample in which the thickness of the silicon thin film 208 to be the source / drain layer 209 was changed.

図１７に、堆積厚さを５０ｎｍ，１００ｎｍ，１５０ｎｍのそれぞれの値としたときの、ＭＯＳトランジスタのドレイン電圧に対するドレイン電流の変化の様子を調べた結果を示す。   FIG. 17 shows the result of examining the state of change in the drain current with respect to the drain voltage of the MOS transistor when the deposition thickness is 50 nm, 100 nm, and 150 nm.

この結果から明らかにわかるように、堆積厚さを５０ｎｍと薄くした場合には、同じドレイン電圧を印加した場合と比較して、低いドレイン電流値しか得られていないことが分かる。これは、堆積膜厚、つまり、ソース・ドレイン層の厚さが薄いために、この抵抗成分が直列抵抗として働き、ドレイン電流値が低下するからである。   As can be clearly seen from this result, it can be seen that when the deposition thickness is reduced to 50 nm, only a low drain current value is obtained as compared with the case where the same drain voltage is applied. This is because the deposited film thickness, that is, the thickness of the source / drain layer is thin, so that this resistance component acts as a series resistance, and the drain current value is lowered.

これに対して、堆積厚さを１００ｎｍ以上と、ある程度厚くした場合には、直列抵抗値を決めているものが他の要素となるために、ドレイン電流値に大きな違は生じない。   On the other hand, when the deposition thickness is increased to a certain extent, such as 100 nm or more, since what determines the series resistance value is another factor, there is no significant difference in the drain current value.

この堆積膜厚として必要な値としては、トランジスタの構造等によって異なるが、概ね、エッチング前のシリコン基板表面よりも厚くなる程度、つまり、エッチングした深さよりも厚い膜厚のシリコン薄膜を堆積することによって、寄生抵抗を低下させる上での効果を得ることができる。   The required value for the deposited film thickness varies depending on the structure of the transistor, etc., but generally, a silicon thin film having a thickness that is thicker than the silicon substrate surface before etching, that is, thicker than the etched depth is deposited. Thus, the effect of reducing the parasitic resistance can be obtained.

これは、実効的にソース・ドレイン層の断面積（基板表面に対して垂直な断面の面積）が広がり、イオン注入法を用いてドーピングを行なうよりも、低い抵抗値を得ることができるからである。   This is because the cross-sectional area of the source / drain layer (the area of the cross section perpendicular to the substrate surface) is effectively increased, and a lower resistance value can be obtained than when doping is performed using the ion implantation method. is there.

また、本実施形態では、ｐチャネルＭＯＳトランジスタを形成するために、ボロンを含有するシリコンを堆積したが、ｎ型ＭＯＳトランジスタを形成するためには、ボロンの代わりに燐またはヒ素を含有するシリコンを堆積すればよい。さらに、これらを組み合わせることにより、後述するように、ＣＭＯＳトランジスタを形成することもできる。   In this embodiment, boron-containing silicon is deposited to form a p-channel MOS transistor. However, to form an n-type MOS transistor, silicon containing phosphorus or arsenic is used instead of boron. Just deposit. Further, by combining them, a CMOS transistor can be formed as described later.

（第４の実施形態）
図１８は、本発明の第４の実施形態に係るｐチャネルＭＯＳトランジスタの製造方法を示す工程断面図である。 (Fourth embodiment)
FIG. 18 is a process sectional view showing a method of manufacturing a p-channel MOS transistor according to the fourth embodiment of the present invention.

まず、第４の実施形態の図１６（ａ）までの製造工程を行なう。   First, the manufacturing process up to FIG. 16A of the fourth embodiment is performed.

次に図１８（ａ）に示すように、全面に厚さ２５ｎｍのチタン薄膜２１０、厚さ５０ｎｍのチタンナイトライド薄膜２１１をスパッタ法により順次堆積する。   Next, as shown in FIG. 18A, a titanium thin film 210 having a thickness of 25 nm and a titanium nitride thin film 211 having a thickness of 50 nm are sequentially deposited on the entire surface by sputtering.

次に図１８（ｂ）に示すように、窒素雰囲気中、７００℃で１分間熱処理することにより、チタン薄膜２１０を全てシリコン基板２０１と反応させ、ソース・ドレイン領域上にのみチタンシリサイド膜２１２を形成する。この後、例えば、フッ化水素酸の水溶液、硫酸と過酸化水素の混合溶液によって、チタンナイトライド膜２１１および素子分離絶縁膜２０２上の未反応のチタン薄膜２１０を選択的に剥離する。   Next, as shown in FIG. 18B, the titanium thin film 210 is completely reacted with the silicon substrate 201 by heat treatment at 700 ° C. for 1 minute in a nitrogen atmosphere, and the titanium silicide film 212 is formed only on the source / drain regions. Form. Thereafter, for example, the titanium nitride film 211 and the unreacted titanium thin film 210 on the element isolation insulating film 202 are selectively separated with an aqueous solution of hydrofluoric acid or a mixed solution of sulfuric acid and hydrogen peroxide.

次に図１８（ｃ）に示すように、全面に厚さ３００ｎｍのシリコン酸化膜２１３をＣＶＤ法により堆積した後、異方性ドライエッチングによりシリコン酸化膜２１３にコンタクトホールを開口する。   Next, as shown in FIG. 18C, after a silicon oxide film 213 having a thickness of 300 nm is deposited on the entire surface by a CVD method, a contact hole is opened in the silicon oxide film 213 by anisotropic dry etching.

次に同図（ｃ）に示すように、シリコン、銅をそれぞれ例えば０．５％ずつ含有する厚さ８００ｎｍのアルミニウム膜を堆積した後、このアルミニウム膜をパターニングしてソース・ドレイン電極２１４を形成する。この後、４５０℃で１５分、水素を１０％含む窒素雰囲気中で熱処理する。   Next, as shown in FIG. 3C, after depositing an 800 nm thick aluminum film containing 0.5% of silicon and copper, for example, the aluminum film is patterned to form source / drain electrodes 214. To do. Thereafter, heat treatment is performed at 450 ° C. for 15 minutes in a nitrogen atmosphere containing 10% hydrogen.

このＭＯＳトランジスタについて、その特性を、ソース・ドレイン層を形成するために堆積したシリコン薄膜の堆積厚さを変えた試料と比較した。   The characteristics of this MOS transistor were compared with a sample in which the deposition thickness of the silicon thin film deposited to form the source / drain layers was changed.

図１９に、シリコン薄膜の堆積厚さが５０ｎｍ，１００ｎｍ，１５０ｎｍのＭＯＳトランジスタのゲート電圧に対するドレイン電流の変化の様子を調べた結果を示す。   FIG. 19 shows the result of investigating how the drain current changes with respect to the gate voltage of MOS transistors having deposited silicon thin films of 50 nm, 100 nm, and 150 nm.

図１９から、堆積厚さを５０ｎｍと薄くした場合には、堆積厚さがより厚い場合（１００ｎｍ、１５０ｎｍ）と比較して、ゲート電圧を印加していない場合でも、高いドレイン電流値であることが分かる。   From FIG. 19, it can be seen that when the deposition thickness is reduced to 50 nm, the drain current value is higher even when no gate voltage is applied than when the deposition thickness is larger (100 nm, 150 nm). I understand.

図２０は、シリコン膜（ソース・ドレイン層）の厚さとドレイン電流との関係を示す特性図である。これはチタン薄膜の膜厚２５ｎｍ、ゲート電圧０Ｖ、ドレイン電圧３．３Ｖとしたときの結果である。   FIG. 20 is a characteristic diagram showing the relationship between the thickness of the silicon film (source / drain layer) and the drain current. This is the result when the thickness of the titanium thin film is 25 nm, the gate voltage is 0 V, and the drain voltage is 3.3 V.

図２０から、ドレイン電流値を低く押さえるためには、ある程度の堆積膜厚が必要であることが分かる。これは、チタンとシリコンとの反応により基板表面のシリコンが消費されるからである（チタン膜厚１に対して、消費されるチタンの膜厚はその約２．２倍）。   As can be seen from FIG. 20, a certain amount of deposited film thickness is necessary to keep the drain current value low. This is because silicon on the substrate surface is consumed by the reaction between titanium and silicon (the film thickness of titanium consumed is about 2.2 times that of titanium film thickness 1).

堆積膜厚が小さいと、ソース・ドレイン層の接合深さの位置と、ソース・ドレイン層とシリサイド膜との界面とが近付き、この界面には凹凸がある等の理由によって、局所的にリークパスが形成され、リーク電流が流れてしまう。   When the deposited film thickness is small, the position of the junction depth of the source / drain layer and the interface between the source / drain layer and the silicide film are close to each other. As a result, leakage current flows.

これに対して、堆積厚さを１００ｎｍ以上と、ある程度厚くした場合には、接合深さの位置と、ソース・ドレイン層とシリサイド膜との界面との間の距離をある程度確保できるため、リーク電流の値を低く抑えることができる。   On the other hand, when the deposition thickness is increased to a certain extent, such as 100 nm or more, the distance between the position of the junction depth and the interface between the source / drain layer and the silicide film can be secured to some extent. The value of can be kept low.

なお、本実施形態では。シリサイドを形成するための金属としてチタンを用いた場合について説明したが、他の金属、例えば、ニッケル、コバルト、プラチナ、バナジウム、パラジウム等、いずれの金属を用いても同様の効果が得られる。   In the present embodiment. Although the case where titanium is used as the metal for forming the silicide has been described, the same effect can be obtained by using any other metal such as nickel, cobalt, platinum, vanadium, and palladium.

ただし、金属によって、シリサイド形成にともなって消費されるシリコンの厚さが異なるので、ドレイン電流のリークを抑えるために、ソース・ドレイン層としてのシリコン膜およびシリサイド膜となる金属膜の厚さに注意を払う必要がある。少なくとも、上記シリコン膜は、シリサイド化に伴って消費されるシリコンの量に対応する厚さよりも厚くする必要がある。   However, the thickness of silicon consumed by silicide formation differs depending on the metal. Therefore, in order to suppress drain current leakage, pay attention to the thickness of the silicon film as the source / drain layer and the metal film that will become the silicide film. Need to pay. At least the silicon film needs to be thicker than the thickness corresponding to the amount of silicon consumed with silicidation.

また、（ソース・ドレイン層を埋め込み形成する）第３、第４の実施形態によれば、ＭＯＳ集積回路の素子の微細化にともなって必要とされる、浅く低抵抗のソース・ドレイン層を形成できることも確かめられた。   In addition, according to the third and fourth embodiments (embedding the source / drain layers), the shallow and low-resistance source / drain layers are formed which are required as the elements of the MOS integrated circuit are miniaturized. I was able to confirm that I could do it.

また、製造工程数については、第４の実施形態の場合、側壁ゲート絶縁膜の形成後、シリサイド膜の形成までの間に、（１）ソース・ドレイン領域のエッチング、（２）エッチング深さよりも厚い膜厚のドープトシリコンの堆積のみを行なえば良い。これに対して従来法の場合では、（１）ゲート側壁絶縁膜の形成前のイオン注入、（２）ゲート側壁絶縁膜の形成後のイオン注入、（３）イオン注入によって生じた欠陥を回復させるための熱処理、（４）シリコン膜の堆積が必要である。このことから、本発明の構造（埋め込み形成型のソース・ドレイン層）は製造工程数の削減に有利な構造であることが分かる。すなわち、本構造は、高濃度で浅いソース・ドレイン層を容易に形成できる構造である。   As for the number of manufacturing steps, in the case of the fourth embodiment, after the formation of the sidewall gate insulating film and before the formation of the silicide film, (1) etching of the source / drain regions, and (2) the etching depth. It is only necessary to deposit thick doped silicon. On the other hand, in the case of the conventional method, (1) ion implantation before forming the gate sidewall insulating film, (2) ion implantation after forming the gate sidewall insulating film, and (3) recovering defects caused by the ion implantation. Heat treatment, and (4) deposition of a silicon film is necessary. From this, it can be seen that the structure of the present invention (buried source / drain layer) is advantageous for reducing the number of manufacturing steps. That is, this structure is a structure in which a high concentration and shallow source / drain layer can be easily formed.

（第５の実施形態）
図２１は、本発明の第５の実施形態に係るＳＯＩ（Semiconductor On Insulator）基板を用いたＭＯＳトランジスタの製造方法を示す工程断面図である。 (Fifth embodiment)
FIG. 21 is a process cross-sectional view illustrating a method of manufacturing a MOS transistor using an SOI (Semiconductor On Insulator) substrate according to the fifth embodiment of the present invention.

なお、本実施形態および以下の他の実施形態では、主としてＳＯＩ絶縁膜、ＳＯＩ半導体膜として、それぞれ、シリコン酸化膜、シリコン膜を用いた場合について説明するが、他の絶縁膜、半導体膜を用いても良い。   In the present embodiment and the following other embodiments, a case where a silicon oxide film and a silicon film are mainly used as an SOI insulating film and an SOI semiconductor film, respectively, will be described. However, other insulating films and semiconductor films are used. May be.

まず、図２１（ａ）のように、シリコン支持体３０１上にシリコン酸化膜（ＳＯＩ絶縁膜）３０２、ｎ型シリコン層（ＳＯＩ半導体膜）３０３が順次設けられてなるＳＯＩ基板を用意する。ｎ型シリコン層３０３は、例えば、面方位（１００）、比抵抗４〜６Ωｃｍ、厚さ５０ｎｍのものとする。   First, as shown in FIG. 21A, an SOI substrate in which a silicon oxide film (SOI insulating film) 302 and an n-type silicon layer (SOI semiconductor film) 303 are sequentially provided on a silicon support 301 is prepared. For example, the n-type silicon layer 303 has a plane orientation (100), a specific resistance of 4 to 6 Ωcm, and a thickness of 50 nm.

次に同図（ａ）に示すように、ＲＩＥでｎ型シリコン層３０３にトレンチを形成し、ＴＥＯＳといったような有機系シリコン化合物を用いてシリコン酸化膜を埋め込んだ後、高温で熱処理することにより、通常の埋め込み型素子分離絶縁膜３０４を形成する。   Next, as shown in FIG. 6A, a trench is formed in the n-type silicon layer 303 by RIE, a silicon oxide film is embedded using an organic silicon compound such as TEOS, and then heat treatment is performed at a high temperature. Then, a normal buried element isolation insulating film 304 is formed.

次に同図（ａ）に示すように、熱酸化によって厚さ１０ｎｍのゲート酸化膜３０９を形成した後、この上にゲート電極としての厚さ７０ｎｍの不純物添加多結晶シリコン膜３０５、厚さ２０ｎｍのタングステンシリサイド膜３０６を順次形成し、さらにその表面にＬＰＣＶＤ法によって厚さ１０ｎｍのシリコン酸化膜３０８を形成する。その後、ＲＩＥによりこれらの積層膜をエッチングして、ゲート部を形成する。   Next, as shown in FIG. 6A, after forming a gate oxide film 309 having a thickness of 10 nm by thermal oxidation, an impurity-doped polycrystalline silicon film 305 having a thickness of 70 nm as a gate electrode is formed thereon, and a thickness of 20 nm. The tungsten silicide film 306 is sequentially formed, and a silicon oxide film 308 having a thickness of 10 nm is formed on the surface by LPCVD. Thereafter, these laminated films are etched by RIE to form gate portions.

次に同図（ａ）に示すように、全面に側壁ゲート絶縁膜３０７となる厚さ５０ｎｍのシリコン窒化膜をＣＶＤ法により堆積した後、異方性ドライエッチング法により、このシリコン窒化膜を全面エッチングすることにより、側壁ゲート絶縁膜３０７を形成する。   Next, as shown in FIG. 6A, after depositing a silicon nitride film having a thickness of 50 nm to be the sidewall gate insulating film 307 on the entire surface by the CVD method, the silicon nitride film is deposited on the entire surface by an anisotropic dry etching method. By etching, the sidewall gate insulating film 307 is formed.

次に図２１（ｂ）に示すように、エッチング深さが４０ｎｍとなるように、ソース・ドレイン領域のｎ型シリコン層３０３の表面を選択的に等方エッチングする。   Next, as shown in FIG. 21B, the surface of the n-type silicon layer 303 in the source / drain region is selectively isotropically etched so that the etching depth becomes 40 nm.

ここで、エッチングは例えばＣＦ₄ ガスをマイクロ波により放電して得られたフッ素ラジカルを基板に供給することにより行なう。また、エッチングの際、下地のシリコン酸化膜３０２が露出しないようにする。 Here, the etching is performed, for example, by supplying fluorine radicals obtained by discharging CF ₄ gas with microwaves to the substrate. Also, the underlying silicon oxide film 302 is not exposed during etching.

次に図２１（ｃ）に示すように、基板を大気に曝すことなく、連続して（連続真空プロセスにより）露出したシリコン表面にのみ選択的にｐ型不純物であるボロンを含有するｐ型ソース・ドレイン層３１２としてのシリコン膜を厚さ５０ｎｍで堆積した。   Next, as shown in FIG. 21C, a p-type source containing boron, which is a p-type impurity, selectively only on the silicon surface exposed continuously (by a continuous vacuum process) without exposing the substrate to the atmosphere. A silicon film as the drain layer 312 was deposited with a thickness of 50 nm.

この選択堆積は、例えば、Ｓｉ₂ Ｈ₆ とＢ₂ Ｈ₆ の混合ガスを用いて、基板温度３００℃で行なう。また、この条件で堆積したシリコン膜は、非晶質状態であり、ファセットは現れない。 This selective deposition is performed, for example, using a mixed gas of Si ₂ H ₆ and B ₂ H ₆ at a substrate temperature of 300 ° C. In addition, the silicon film deposited under these conditions is in an amorphous state and no facets appear.

ここで、堆積時の基板温度を５５０℃以上とすれば、得られるシリコン膜は選択エピタキシャル成長膜となる。また、このシリコン膜中に含有するボロン濃度は低抵抗のソース・ドレイン層を形成する点から、少なくとも１×１０¹⁹／ｃｍ³ が必要である。このような濃度のシリコン膜は、Ｓｉ₂ Ｈ₆ とＢ₂ Ｈ₆ の混合比を制御することにより得られる。 Here, if the substrate temperature during deposition is 550 ° C. or higher, the resulting silicon film becomes a selective epitaxial growth film. Further, the boron concentration contained in the silicon film is required to be at least 1 × 10 ¹⁹ / cm ³ in order to form a low resistance source / drain layer. A silicon film having such a concentration can be obtained by controlling the mixing ratio of Si ₂ H ₆ and B ₂ H ₆ .

次に図２１（ｄ）に示すように、全面に厚さ３０ｎｍのチタン薄膜、厚さ５０ｎｍのチタンナイトライド薄膜をスパッタ法により順次堆積した後、窒素雰囲気中、７００℃で１分間熱処理し、チタン薄膜を全てシリコン層と反応させ、ソース・ドレイン領域のみにチタンシリサイド膜３１３を形成する。   Next, as shown in FIG. 21 (d), a titanium thin film having a thickness of 30 nm and a titanium nitride thin film having a thickness of 50 nm are sequentially deposited on the entire surface by sputtering, and then heat-treated at 700 ° C. for 1 minute in a nitrogen atmosphere. All of the titanium thin film is reacted with the silicon layer to form a titanium silicide film 313 only in the source / drain regions.

この後、例えば、フッ化水素酸の水溶液、硫酸と過酸化水素の混合溶液によって、チタンナイトライド薄膜および絶縁膜上の未反応のチタン薄膜のみを選択的に剥離する。   Thereafter, only the titanium nitride thin film and the unreacted titanium thin film on the insulating film are selectively peeled off by, for example, an aqueous solution of hydrofluoric acid or a mixed solution of sulfuric acid and hydrogen peroxide.

次に図２１（ｅ）に示すように、全面に厚さ３００ｎｍのシリコン酸化膜３１４をＣＶＤ法により堆積した後、異方性ドライエッチングによりシリコン酸化膜３１４にコンタクトホールを開口する。   Next, as shown in FIG. 21E, after depositing a silicon oxide film 314 having a thickness of 300 nm on the entire surface by CVD, a contact hole is opened in the silicon oxide film 314 by anisotropic dry etching.

次に同図２１（ｅ）に示すように、シリコン、銅をそれぞれ例えば０．５％ずつ含有する厚さ８００ｎｍのアルミニウム膜を堆積した後。このアルミニウム膜をパターニングしてソース・ドレイン電極３１５を形成する。この後、４５０℃で１５分間、水素を１００％含有する窒素雰囲気中で熱処理する。   Next, as shown in FIG. 21E, after an aluminum film having a thickness of 800 nm containing, for example, 0.5% each of silicon and copper is deposited. The aluminum film is patterned to form source / drain electrodes 315. Thereafter, heat treatment is performed at 450 ° C. for 15 minutes in a nitrogen atmosphere containing 100% hydrogen.

本実施形態でも、先の実施形態と同様に、ソース・ドレイン層を埋め込み形成することにより、微細化が進んでも高濃度の浅いソース・ドレイン層を形成できるようになり、したがって、微細化が進んでも、チャネル効果の発生を効果的に防止できる。   Also in this embodiment, as in the previous embodiment, by embedding the source / drain layers, it becomes possible to form a high-concentration shallow source / drain layer even if the miniaturization progresses. However, the channel effect can be effectively prevented.

（第６の実施形態）
図２２は、本発明の第６の実施形態に係るＳＯＩ基板を用いたＭＯＳトランジスタの製造方法を示す工程断面図である。 (Sixth embodiment)
FIG. 22 is a process cross-sectional view illustrating a method of manufacturing a MOS transistor using an SOI substrate according to the sixth embodiment of the present invention.

まず、図２２（ａ）に示すように、第５の実施形態と同様に、例えば、面方位（１００）、比抵抗４〜６Ωｃｍ、厚さ５０ｎｍのｎ型シリコン層３０３等からなるＳＯＩ基板を用い、素子分離絶縁膜３０４およびゲート部を形成する。   First, as shown in FIG. 22A, an SOI substrate made of, for example, an n-type silicon layer 303 having a plane orientation (100), a specific resistance of 4 to 6 Ωcm, and a thickness of 50 nm, as in the fifth embodiment. In use, an element isolation insulating film 304 and a gate portion are formed.

次に図２２（ｂ）に示すように、例えば、ＣＦ₄ ガスをマイクロ波により放電させ、フッ素ラジカルを基板に供給することにより、エッチング深さがｎシリコン層３０３の厚さより深いエッチングを行なって、シリコン酸化膜３０２を露出させる。これにより、ゲートエッジのさらに近傍までエッチングできる。 Next, as shown in FIG. 22B, for example, CF ₄ gas is discharged by microwaves, and fluorine radicals are supplied to the substrate so that the etching depth is deeper than the thickness of the n silicon layer 303. Then, the silicon oxide film 302 is exposed. As a result, etching can be performed up to the vicinity of the gate edge.

次に図２２（ｃ）に示すように、基板を大気に曝すことなく、連続して全面にｐ型不純物であるボロンを所望の濃度含有するｐ型シリコン膜３１２ａを厚さ５０ｎｍで堆積した。   Next, as shown in FIG. 22C, a p-type silicon film 312a containing a desired concentration of boron, which is a p-type impurity, was continuously deposited on the entire surface to a thickness of 50 nm without exposing the substrate to the atmosphere.

この堆積は、例えば、Ｓｉ₂ Ｆ₆ とＢ₂ Ｈ₆ の混合ガスを用いて、基板温度３００℃で行なう。また、この条件で堆積したシリコン膜は、非晶質状態となり、全面に均一に堆積する。 This deposition is performed at a substrate temperature of 300 ° C. using a mixed gas of Si ₂ F ₆ and B ₂ H ₆ , for example. Further, the silicon film deposited under these conditions is in an amorphous state and is uniformly deposited on the entire surface.

次に図２２（ｄ）に示すように、異方性ドライエッチング法で、このシリコン膜３１２ａを全面エッチングすることにより、ゲート部の側壁および素子分離絶縁膜３０２の端部にシリコン膜３１２ａを選択的に残置させる。   Next, as shown in FIG. 22 (d), the silicon film 312a is etched on the entire surface by anisotropic dry etching to select the silicon film 312a on the side wall of the gate portion and the end portion of the element isolation insulating film 302. Leave behind.

次に図２２（ｅ）に示すように、全面に厚さ３０ｎｍのチタン薄膜、厚さ５０ｎｍのチタンナイトライド薄膜をスパッタ法により順次堆積した後、窒素雰囲気中、７００℃で１分間熱処理することにより、チタン薄膜を全てｎシリコン層と反応させ、ソース・ドレイン領域のみチタンシリサイド膜３１３を形成する。   Next, as shown in FIG. 22E, a titanium thin film having a thickness of 30 nm and a titanium nitride thin film having a thickness of 50 nm are sequentially deposited on the entire surface by sputtering, and then heat-treated at 700 ° C. for 1 minute in a nitrogen atmosphere. Thus, the titanium thin film is all reacted with the n silicon layer, and the titanium silicide film 313 is formed only in the source / drain regions.

この後、例えば、フッ化水素酸の水溶液、硫酸と過酸化水素の混合溶液によって、チタンナイトライド薄膜および絶縁膜上の未反応のチタン薄膜を選択的に剥離する。   Thereafter, the titanium nitride thin film and the unreacted titanium thin film on the insulating film are selectively peeled off by, for example, an aqueous solution of hydrofluoric acid or a mixed solution of sulfuric acid and hydrogen peroxide.

次に図２２（ｆ）に示すように、全面に厚さ３００ｎｍのシリコン酸化膜３１４をＣＶＤ法により堆積した後、異方性ドライエッチングによりシリコン酸化膜３１４にコンタクトホールを開口する。   Next, as shown in FIG. 22F, after depositing a silicon oxide film 314 having a thickness of 300 nm on the entire surface by a CVD method, a contact hole is opened in the silicon oxide film 314 by anisotropic dry etching.

次に同図（ｆ）に示すように、シリコン、銅をそれぞれ例えば０．５％ずつ含有する厚さ８００ｎｍのアルミニウム膜を堆積した後、このアルミニウム膜をパターニングしてソース・ドレイン電極３１５を形成する。この後、４５０℃で１５分間、水素を１０％含有する窒素雰囲気中で熱処理する。   Next, as shown in FIG. 5F, after depositing an aluminum film having a thickness of 800 nm containing, for example, 0.5% each of silicon and copper, the aluminum film is patterned to form source / drain electrodes 315. To do. Thereafter, heat treatment is performed at 450 ° C. for 15 minutes in a nitrogen atmosphere containing 10% hydrogen.

（第７の実施形態）
図２３は、本発明の第７の実施形態に係るＳＯＩ基板を用いたＭＯＳトランジスタの製造方法を示す工程断面図である。 (Seventh embodiment)
FIG. 23 is a process cross-sectional view illustrating a method of manufacturing a MOS transistor using an SOI substrate according to the seventh embodiment of the present invention.

まず、図２３（ａ）に示すように、第５の実施形態と同様に、例えば、面方位（１００）、比抵抗４〜６Ωｃｍ、厚さ５０ｎｍのｎ型シリコン層３０３等からなるＳＯＩ基板を用い、素子分離絶縁膜３０４およびゲート部を形成する。   First, as shown in FIG. 23A, as in the fifth embodiment, for example, an SOI substrate including an n-type silicon layer 303 having a plane orientation (100), a specific resistance of 4 to 6 Ωcm, and a thickness of 50 nm is formed. In use, an element isolation insulating film 304 and a gate portion are formed.

次に図２３（ｂ）に示すように、例えば、ＣＦ₄ ガスをマイクロ波により放電させ、フッ素ラジカルを基板に供給することにより、エッチング深さがｎシリコン層３０３の厚さより深いエッチングを行なって、シリコン酸化膜３０２を露出させる。これにより、ゲートエッジのさらに近傍までエッチングできる。 Next, as shown in FIG. 23B, for example, CF ₄ gas is discharged by microwaves, and fluorine radicals are supplied to the substrate, so that the etching depth is deeper than the thickness of the n silicon layer 303. Then, the silicon oxide film 302 is exposed. As a result, etching can be performed up to the vicinity of the gate edge.

次に図２３（ｃ）に示すように、基板を大気に曝すことなく、連続して全面にｐ型不純物であるボロンを所望の濃度含有するシリコン膜３１２ａを厚さ５０ｎｍで堆積する。   Next, as shown in FIG. 23C, a silicon film 312a containing a desired concentration of boron, which is a p-type impurity, is continuously deposited to a thickness of 50 nm on the entire surface without exposing the substrate to the atmosphere.

この堆積は、例えば、Ｓｉ₂ Ｆ₆ とＢ₂ Ｈ₆ の混合ガスを用いて、基板温度３００℃で行なう。また、この条件で堆積したシリコン膜は、非晶質状態となり、全面に均一に堆積する。 This deposition is performed at a substrate temperature of 300 ° C. using a mixed gas of Si ₂ F ₆ and B ₂ H ₆ , for example. Further, the silicon film deposited under these conditions is in an amorphous state and is uniformly deposited on the entire surface.

次に図２３（ｄ）に示すように、異方性ドライエッチング法で、このシリコン膜３１２ａを全面エッチングすることにより、ゲート部の側壁および素子分離絶縁膜３０２の端部にシリコン膜３１２ａを選択的に残置させる。   Next, as shown in FIG. 23 (d), the silicon film 312a is etched on the entire surface by anisotropic dry etching to select the silicon film 312a on the side wall of the gate portion and the end portion of the element isolation insulating film 302. Leave behind.

次に図２３（ｅ）に示すように、ＣＦ₄ ガスをマイクロ波により放電させ、フッ素ラジカルを基板に供給した後、基板を大気に曝すことなく連続してボロンを所望の濃度含有するシリコン膜３１２ｂをシリコン膜３１２ａ上に選択的に堆積する。 Next, as shown in FIG. 23E, after CF ₄ gas is discharged by microwaves and fluorine radicals are supplied to the substrate, the silicon film containing boron at a desired concentration continuously without exposing the substrate to the atmosphere. 312b is selectively deposited on the silicon film 312a.

この選択堆積は、例えば、Ｓｉ₂ Ｈ₆ とＢ₂ Ｈ₆ の混合ガスを用いて、基板温度３００℃で行なう。また、この条件で堆積したシリコン膜は、非晶質状態となる。 This selective deposition is performed, for example, using a mixed gas of Si ₂ H ₆ and B ₂ H ₆ at a substrate temperature of 300 ° C. Further, the silicon film deposited under these conditions is in an amorphous state.

次に図２３（ｆ）に示すように、全面に厚さ３０ｎｍのチタン薄膜、厚さ５０ｎｍのチタンナイトライド薄膜をスパッタ法により順次堆積した後、窒素雰囲気中、７００℃で１分間熱処理することにより、チタン薄膜を全てｎ型シリコン層と反応させ、ソース・ドレイン領域上にチタンシリサイド膜３１３を選択的に形成する。この後、例えば、フッ化水素酸水溶液、硫酸と過酸化水素の混合溶液によって、チタンナイトライド薄膜および絶縁膜上の未反応のチタン薄膜を選択的に剥離する。   Next, as shown in FIG. 23 (f), a titanium thin film having a thickness of 30 nm and a titanium nitride thin film having a thickness of 50 nm are sequentially deposited on the entire surface by sputtering, and then heat-treated at 700 ° C. for 1 minute in a nitrogen atmosphere. Thus, the titanium thin film is entirely reacted with the n-type silicon layer, and the titanium silicide film 313 is selectively formed on the source / drain regions. Thereafter, the titanium nitride thin film and the unreacted titanium thin film on the insulating film are selectively peeled off by, for example, a hydrofluoric acid aqueous solution or a mixed solution of sulfuric acid and hydrogen peroxide.

次に図２３（ｇ）に示すように、全面に厚さ３００ｎｍのシリコン酸化膜３１４をＣＶＤ法により堆積した後、異方性ドライエッチングによりシリコン酸化膜３１４にコンタクトホールを開口する。   Next, as shown in FIG. 23G, after a silicon oxide film 314 having a thickness of 300 nm is deposited on the entire surface by a CVD method, a contact hole is opened in the silicon oxide film 314 by anisotropic dry etching.

次に同図２３（ｇ）に示すように、シリコン、銅をそれぞれ例えば０．５％ずつ含有する厚さ８００ｎｍのアルミニウム膜を堆積した後、このアルミニウム膜をパターニングしてソース・ドレイン電極３１５を形成する。この後、４５０℃で１５分間、水素を１０％含有する窒素雰囲気中で熱処理する。   Next, as shown in FIG. 23 (g), after depositing an 800 nm thick aluminum film containing 0.5% of silicon and copper, for example, the aluminum film is patterned to form source / drain electrodes 315. Form. Thereafter, heat treatment is performed at 450 ° C. for 15 minutes in a nitrogen atmosphere containing 10% hydrogen.

（第８の実施形態、第９の実施形態）
図２４、図２５は、それぞれ、本発明の第８の実施形態、第９の実施形態に係るＳＯＩ基板を用いたＭＯＳトランジスタの製造方法を示す工程断面図である。 (Eighth and ninth embodiments)
24 and 25 are process cross-sectional views illustrating a method of manufacturing a MOS transistor using an SOI substrate according to the eighth and ninth embodiments of the present invention, respectively.

まず、図２４（ａ）、図２５（ａ）に示すように、第５の実施形態と同様に、例えば、面方位（１００）、比抵抗４〜６Ωｃｍ、厚さ５０ｎｍのｎ型シリコン層３０３等からなるＳＯＩ基板を用い、素子分離絶縁膜３０４およびゲート部を形成する。   First, as shown in FIGS. 24A and 25A, as in the fifth embodiment, for example, the n-type silicon layer 303 having a plane orientation (100), a specific resistance of 4 to 6 Ωcm, and a thickness of 50 nm is used. An element isolation insulating film 304 and a gate portion are formed using an SOI substrate made of, for example.

次に図２４（ｂ）、図２５（ｂ）に示すように、例えば、ＣＦ₄ ガスをマイクロ波により放電させ、フッ素ラジカルを基板に供給することにより、エッチング深さがｎシリコン層３０３の厚さより深いエッチングを行なって、シリコン酸化膜３０２を露出させる。これにより、ゲートエッジのさらに近傍までエッチングできる。 Next, as shown in FIGS. 24B and 25B, for example, CF ₄ gas is discharged by microwaves, and fluorine radicals are supplied to the substrate so that the etching depth is the thickness of the n silicon layer 303. A deeper etching is performed to expose the silicon oxide film 302. As a result, etching can be performed up to the vicinity of the gate edge.

次に図２５（ｃ）に示すように、基板を大気に曝すことなく、ｎ型シリコン層の表面にｐ型不純物であるボロンを所望の濃度含有するシリコン膜３１２ｂを選択的に堆積する。   Next, as shown in FIG. 25C, a silicon film 312b containing a desired concentration of boron, which is a p-type impurity, is selectively deposited on the surface of the n-type silicon layer without exposing the substrate to the atmosphere.

この選択堆積は、例えば、Ｓｉ₂ Ｆ₆ とＢ₂ Ｈ₆ の混合ガスを用いて、基板温度３００℃で行なう。また、この条件で堆積したシリコン膜は、非晶質状態となる。 This selective deposition is performed, for example, using a mixed gas of Si ₂ F ₆ and B ₂ H ₆ at a substrate temperature of 300 ° C. Further, the silicon film deposited under these conditions is in an amorphous state.

ここで、基板温度を５５０℃以上とすれば、図２４（ｃ）に示すように、得られるシリコン膜３１２ｃは、選択エピタキシャル成長膜となる。   Here, if the substrate temperature is set to 550 ° C. or higher, as shown in FIG. 24C, the resulting silicon film 312c becomes a selective epitaxial growth film.

次に図２４（ｄ）、図２５（ｄ）に示すように、全面に厚さ３０ｎｍのチタン薄膜、厚さ５０ｎｍのチタンナイトライド薄膜をスパッタ法により順次堆積した後、窒素雰囲気中、７００℃で１分間熱処理することにより、チタン薄膜を全てｎ型シリコン層と反応させ、ソース・ドレイン領域上にチタンシリサイド膜３１３を選択的に形成する。この後、例えば、フッ化水素酸水溶液、硫酸と過酸化水素の混合溶液によって、チタンナイトライド薄膜および絶縁膜上の未反応のチタン薄膜を選択的に剥離する。   Next, as shown in FIGS. 24D and 25D, a titanium thin film having a thickness of 30 nm and a titanium nitride thin film having a thickness of 50 nm are sequentially deposited on the entire surface by a sputtering method, followed by 700 ° C. in a nitrogen atmosphere. The titanium thin film is all reacted with the n-type silicon layer by heat treatment for 1 minute to selectively form a titanium silicide film 313 on the source / drain regions. Thereafter, the titanium nitride thin film and the unreacted titanium thin film on the insulating film are selectively peeled off by, for example, a hydrofluoric acid aqueous solution or a mixed solution of sulfuric acid and hydrogen peroxide.

次に図２４（ｅ）、図２５（ｅ）に示すように、全面に厚さ３００ｎｍのシリコン酸化膜３１４をＣＶＤ法により堆積した後、異方性ドライエッチングによりシリコン酸化膜３１４にコンタクトホールを開口する。   Next, as shown in FIGS. 24E and 25E, a silicon oxide film 314 having a thickness of 300 nm is deposited on the entire surface by a CVD method, and then contact holes are formed in the silicon oxide film 314 by anisotropic dry etching. Open.

次に同図２５（ｅ）に示すように、シリコン、銅をそれぞれ例えば０．５％ずつ含有する厚さ８００ｎｍのアルミニウム膜を堆積した後、このアルミニウム膜をパターニングしてソース・ドレイン電極３１５を形成する。この後、４５０℃で１５分間、水素を１０％含有する窒素雰囲気中で熱処理する。   Next, as shown in FIG. 25 (e), an aluminum film having a thickness of 800 nm containing 0.5% of silicon and copper, for example, is deposited, and then the aluminum film is patterned to form source / drain electrodes 315. Form. Thereafter, heat treatment is performed at 450 ° C. for 15 minutes in a nitrogen atmosphere containing 10% hydrogen.

図２６に、本発明の方法、従来方法でソース・ドレインを形成した不純物（ボロン）の２次元分布を示す。   FIG. 26 shows a two-dimensional distribution of impurities (boron) in which the source and drain are formed by the method of the present invention and the conventional method.

図２６から、従来方法と比較して、接合位置付近で、急峻なプロファイルを得られることが分かる。   From FIG. 26, it can be seen that a steep profile can be obtained in the vicinity of the bonding position as compared with the conventional method.

したがって、例えば同じ接合深さとした場合においても、本発明により形成されたソース・ドレインの方が低抵抗であり、ＭＯＳトランジスタの駆動能力に影響を及ぼす寄生抵抗を低減できる。   Therefore, even when the junction depth is the same, for example, the source / drain formed according to the present invention has a lower resistance, and the parasitic resistance that affects the driving capability of the MOS transistor can be reduced.

例えば、図２７にシート抵抗ρs のソース・ドレイン深さｘｊの依存性を示すが、本発明（図中の黒丸、白丸）によれば、シート抵抗ρs はｘｊに反比例しており、例えば、ボロン濃度１×１０²⁴／ｃｍ³ の場合、ｘｊが２０ｎｍであっても比抵抗が０．２Ωｃｍであるのに対し、従来（図中の三角、＋）のイオン注入で形成したソース・ドレインは、１００ｎｍ以下のｘｊを実現するのは困難で、かつシート抵抗ρs は、同じｘｊであっても高い値を示す。 For example, FIG. 27 shows the dependence of the sheet resistance ρs on the source / drain depth xj. According to the present invention (black circle and white circle in the figure), the sheet resistance ρs is inversely proportional to xj. When the concentration is 1 × 10 ²⁴ / cm ³ , the specific resistance is 0.2 Ωcm even if xj is 20 nm, whereas the source / drain formed by conventional ion implantation (triangle, + in the figure) It is difficult to realize xj of 100 nm or less, and the sheet resistance ρs shows a high value even with the same xj.

本発明でソース・ドレインを形成したＣＭＯＳインバータを用いて、リングオシレータを構成し、その一段あたりの遅延時間を測定した。図２８に、遅延時間の電源電圧依存性を示す。また、図２８には、比較のために従来方法であるイオン注入法でソース・ドレインを形成したＣＭＯＳトランジスタについて、同様の測定を行なった結果も示されている。   A ring oscillator was constructed using the CMOS inverter having the source / drain formed in the present invention, and the delay time per stage was measured. FIG. 28 shows the dependency of the delay time on the power supply voltage. For comparison, FIG. 28 also shows the result of the same measurement performed on a CMOS transistor having a source / drain formed by an ion implantation method which is a conventional method.

ここで、本発明では、ＳＯＩ半導体膜をＳＯＩ絶縁膜の表面が露出するまでエッチングする方法を採用しているので、実効的な接合深さをソース・ドレイン層の厚さとしている。一方、従来方法では、接合界面がＳＯＩ半導体膜の膜厚より深いところで形成されるような条件で不純物のイオン注入している。   Here, in the present invention, since the method of etching the SOI semiconductor film until the surface of the SOI insulating film is exposed is adopted, the effective junction depth is the thickness of the source / drain layer. On the other hand, in the conventional method, impurities are ion-implanted under the condition that the junction interface is formed deeper than the thickness of the SOI semiconductor film.

図２８から、本発明と従来方法で形成した場合の遅延時間を、同じ電源電圧で比較すると、本発明の方が遅延時間が短いことが分かる。   FIG. 28 shows that the delay time in the present invention is shorter when the delay time in the case where the present invention is formed by the conventional method is compared with the same power supply voltage.

図２６に示したように、本発明で形成したソース・ドレイン層は、従来方法と比較して、接合界面近傍で、急峻なプロファイルを有するので、例えば、同じ接合深さにおいても、トランジスタの駆動能力を低下させる寄生抵抗（シート抵抗ρs ）を低減することができる。これにより、本発明の方法によりＣＭＯＳインバータを構成すると、遅延時間が短くなる。   As shown in FIG. 26, the source / drain layer formed according to the present invention has a steep profile near the junction interface as compared with the conventional method. For example, even at the same junction depth, the driving of the transistor is performed. It is possible to reduce the parasitic resistance (sheet resistance ρs) that lowers the capability. Thus, when a CMOS inverter is configured by the method of the present invention, the delay time is shortened.

（第１０の実施形態）
本実施形態は、ＳＯＩ基板を用いたｎチャネルＭＯＳトランジスタの製造方法に関するものである。 (Tenth embodiment)
The present embodiment relates to a method for manufacturing an n-channel MOS transistor using an SOI substrate.

まず、第５の実施形態と同様に、例えば、面方位（１００）、比抵抗４〜６Ωｃｍ、厚さ５０ｎｍのｎ型シリコン層等からなるＳＯＩ基板を用い、埋め込み型素子分離絶縁膜およびゲート部を形成する。   First, as in the fifth embodiment, for example, an SOI substrate made of an n-type silicon layer having a plane orientation (100), a specific resistance of 4 to 6 Ωcm, and a thickness of 50 nm is used. Form.

次に、例えば、ＣＦ₄ ガスをマイクロ波により放電させ、フッ素ラジカルを基板に供給することにより、エッチング深さがｎシリコン層の厚さより深いエッチングを行なって、シリコン酸化膜を露出させる。これにより、ゲートエッジのさらに近傍までエッチングできる。 Next, for example, CF ₄ gas is discharged by microwaves, and fluorine radicals are supplied to the substrate, so that the etching depth is deeper than the thickness of the n silicon layer to expose the silicon oxide film. As a result, etching can be performed up to the vicinity of the gate edge.

次に基板を大気に曝すことなく、連続してｎシリコン層の表面のみにｐ型不純物であるボロンを所望の濃度含有するＳｉＧｅ膜を選択的に形成する。   Next, without exposing the substrate to the atmosphere, an SiGe film containing boron as a p-type impurity at a desired concentration is selectively formed only on the surface of the n silicon layer.

この選択堆積は、例えば、Ｓｉ₂ Ｈ₆ 、ＧｅＨ₄ およびＡｓＨ₄ の混合ガスを用いて、基板温度３００℃で行なう。また、この条件で堆積した膜は、非晶質状態であるが、さらに堆積時の基板温度を５５０℃以上とすれば、得られるＳｉＧｅ膜は選択エピタキシャル成長膜となる。 This selective deposition is performed, for example, using a mixed gas of Si ₂ H ₆ , GeH ₄ and AsH ₄ at a substrate temperature of 300 ° C. The film deposited under these conditions is in an amorphous state. However, if the substrate temperature during deposition is 550 ° C. or higher, the resulting SiGe film becomes a selective epitaxial growth film.

次に全面に厚さ３０ｎｍのチタン薄膜、厚さ５０ｎｍのチタンナイトライド薄膜をスパッタ法により順次堆積した後、窒素雰囲気中、７００℃で１分間熱処理することにより、チタン薄膜を全てｎ型シリコン層と反応させ、ソース・ドレイン領域上にチタンシリサイド膜を選択的に形成する。この後、例えば、フッ化水素酸水溶液、硫酸と過酸化水素の混合溶液によって、チタンナイトライド薄膜および絶縁膜上の未反応のチタン薄膜を選択的に剥離する。   Next, a titanium thin film having a thickness of 30 nm and a titanium nitride thin film having a thickness of 50 nm are sequentially deposited on the entire surface by sputtering, and then heat-treated at 700 ° C. for 1 minute in a nitrogen atmosphere, so that the titanium thin film is entirely formed of an n-type silicon layer. And a titanium silicide film is selectively formed on the source / drain regions. Thereafter, the titanium nitride thin film and the unreacted titanium thin film on the insulating film are selectively peeled off by, for example, a hydrofluoric acid aqueous solution or a mixed solution of sulfuric acid and hydrogen peroxide.

次に全面に厚さ３００ｎｍのシリコン酸化膜をＣＶＤ法により堆積した後、シリコン酸化膜にコンタクトホールを異方性ドライエッチングにより開口する。   Next, after a silicon oxide film having a thickness of 300 nm is deposited on the entire surface by CVD, a contact hole is opened in the silicon oxide film by anisotropic dry etching.

次にシリコン、銅をそれぞれ例えば０．５％ずつ含有する厚さ８００ｎｍのアルミニウム膜を堆積した後、このアルミニウム膜をパターニングしてソース・ドレイン電極を形成する。この後、４５０℃で１５分間、水素を１０％含有する窒素雰囲気中で熱処理する。   Next, after depositing an aluminum film having a thickness of 800 nm containing, for example, 0.5% each of silicon and copper, the aluminum film is patterned to form source / drain electrodes. Thereafter, heat treatment is performed at 450 ° C. for 15 minutes in a nitrogen atmosphere containing 10% hydrogen.

図２９は、本実施形態のＭＯＳトランジスタ（ソース・ドレイン層が不純物を含有するＳｉＧｅ膜：図２９（ａ））、ＭＯＳトランジスタ（ソース・ドレイン層が不純物を含有するシリコン膜：図２９（ｂ））のＩD −ＶD 特性を示している。   FIG. 29 shows the MOS transistor (SiGe film in which the source / drain layer contains impurities: FIG. 29A) and the MOS transistor (silicon film in which the source / drain layers contain impurities: FIG. 29B). ID-VD characteristics of ().

図２９から、ソース・ドレイン層がシリコン膜の場合、ブレイクダウン電圧が低く、ゲート電圧が０Ｖにおいてもドレイン電圧ＶD を３Ｖとするとドレイン電流が流れることが分かる。   FIG. 29 shows that when the source / drain layer is a silicon film, the breakdown voltage is low, and even when the gate voltage is 0V, the drain current flows when the drain voltage VD is 3V.

これに対して、ソース・ドレイン層がＳｉＧｅ膜の場合、ブレイクダウン電圧は改善され、ＭＯＳトランジスタが０Ｖにおいてドレイン電圧ＶD を３Ｖとしてもドレイン電流は流れないことが分かる。   On the other hand, when the source / drain layer is a SiGe film, the breakdown voltage is improved, and it can be seen that no drain current flows even when the MOS transistor has a drain voltage VD of 3V when the drain voltage VD is 3V.

これはＳｉＧｅ膜とすることにより、インパクトイオン化により生成されたホールが、チャネル下部に蓄積することなしにソース側に抜けて行くためと考えられる。上記効果はソース側のみをＳｉＧｅ膜としても得ることが可能である。   This is presumably because holes generated by impact ionization escape to the source side without accumulating in the lower part of the channel by using the SiGe film. The above effect can be obtained even if only the source side is a SiGe film.

なお、上記第５〜第１０の実施形態では、エッチング用ガスとして、ＣＦ₄ を用いた場合を例に挙げたが、これ以外のエッチング用ガス、例えば、ＣｌＦ₃ を用いても同様の効果が得られる。 In the fifth to tenth embodiments, CF ₄ is used as an example of the etching gas, but the same effect can be obtained by using other etching gas, for example, ClF _3. can get.

また、上記第５〜第１０の実施形態では、ボロンを含有するシリコン膜の形成用ガスとしてＳｉ₂ Ｈ₆ とＢ₂ Ｈ₆ の混合ガス、ボロンを含有するＳｉＧｅ膜の形成用ガスとしてＧｅＨ₄ およびＢ₂ Ｈ₆ の混合ガスを例に取り上げたが、これに限定されるものではない。 In the fifth to tenth embodiments, a mixed gas of Si ₂ H ₆ and B ₂ H ₆ is used as a gas for forming a silicon film containing boron, and GeH _{4 is} used as a gas for forming a SiGe film containing boron. The mixed gas of B ₂ H ₆ is taken as an example, but is not limited thereto.

すなわち、シリコンを含有する材料ガスとしては、ＳｉＨ₄ をはじめＳｉＨ2Ｃｌ₂ 、ＳｉＣｌ₄ 、ＳｉＦ₄ 、Ｓｉ₂ Ｈ₄ Ｃｌ₂ 、ＳｉＨ₂ Ｆ₂ 、Ｓｉ₂ Ｈ₂ Ｃｌ₄ 、Ｓｉ₂ Ｃｌ₅ 、Ｓｉ₃ Ｈ₄ Ｆ₂ 、Ｓｉ₂ Ｈ₂ Ｆ₄ 、Ｓｉ₂ Ｆ₆ 、およびシリコンの高次の水素化物でもよい。 That is, as the material gas containing silicon, including _{SiH 4 SiH2Cl 2, SiCl 4,} SiF 4, Si 2 H 4 Cl 2, SiH 2 F 2, Si 2 H 2 Cl 4, Si 2 Cl 5, Si 3 H ₄ F ₂ , Si ₂ H ₂ F ₄ , Si ₂ F ₆ , and higher-order hydrides of silicon may be used.

また、ゲルマニウムを含有するガスとしてはＧｅＨ₄ 以外に、Ｇｅの高次の水素化物でも同様な効果が得られる。 In addition to GeH ₄ as the gas containing germanium, the same effect can be obtained with a Ge hydride.

また、ｐ型ソース・ドレイン層を形成する場合には、Ｂ₂ Ｈ₆ 以外に、ＢＦ3や、ＢＣｌ₃ でも良い。 In the case of forming a p-type source-drain layer, in addition to B ₂ H _6, BF3 or it may be a BCl _3.

また、ｎ型ソース・ドレイン層を形成する場合には、例えば、ＰＨ₃ 、ＡｓＨ₄ あるいは燐や砒素を含有するハロゲン化物を用いることにより、同様な効果が得られる。 Further, when forming an n-type source / drain layer, the same effect can be obtained by using, for example, a halide containing PH ₃ , AsH _4, or phosphorus or arsenic.

（第１１の実施形態）
図３０〜図３３は、本発明の第１１の実施形態に係るＣＭＯＳトランジスタの製造方法を示す工程断面図である。 (Eleventh embodiment)
30 to 33 are process cross-sectional views illustrating a method of manufacturing a CMOS transistor according to the eleventh embodiment of the present invention.

まず、図３０（ａ）に示すように、例えば、面方位（１００）、比抵抗４〜６Ωｃｍのｎ型シリコン基板４０１を用意し、そのｎ型ＭＯＳトランジスタの領域をレジスト４００によりマスクし、ｐ型ウエル層を形成する領域にのみ、ボロンを加速電圧２２０ｋＶ、ドーズ量５×１０¹³ｃｍ^-2の条件でイオン注入する。この後、窒素雰囲気中で１１５０℃で６時間熱処理することで、図３０（ｂ）に示すように、ｐ型ウエル層４０２を形成する。 First, as shown in FIG. 30A, for example, an n-type silicon substrate 401 having a plane orientation (100) and a specific resistance of 4 to 6 Ωcm is prepared, and the region of the n-type MOS transistor is masked with a resist 400, and p Boron is ion-implanted only in a region where the mold well layer is formed under the conditions of an acceleration voltage of 220 kV and a dose of 5 × 10 ¹³ cm ⁻² . Thereafter, heat treatment is performed in a nitrogen atmosphere at 1150 ° C. for 6 hours to form a p-type well layer 402 as shown in FIG.

次に図３０（ｃ）に示すように、通常の選択酸化法によって厚さ０．６μｍ程度の素子分離絶縁膜４０３を形成する。   Next, as shown in FIG. 30C, an element isolation insulating film 403 having a thickness of about 0.6 μm is formed by a normal selective oxidation method.

次に図３０（ｄ）に示すように、熱酸化によって厚さ１０ｎｍのゲート酸化膜４０４を形成し、この上にゲート電極としての厚さ７０ｎｍの不純物添加多結晶シリコン膜４０５、厚さ２００ｎｍのタングステンシリサイド膜４０６を順次形成し、さらにその表面にＬＰＣＶＤ法によって厚さ１００ｎｍのシリコン酸化膜４０７を形成する。   Next, as shown in FIG. 30D, a gate oxide film 404 having a thickness of 10 nm is formed by thermal oxidation, and an impurity-added polycrystalline silicon film 405 having a thickness of 70 nm as a gate electrode is formed thereon. A tungsten silicide film 406 is sequentially formed, and a silicon oxide film 407 having a thickness of 100 nm is formed on the surface by LPCVD.

次に図３１（ａ）に示すように、これらの積層膜を反応性イオンエッチング法によりエッチングして、ゲート部を形成した後、全面に厚さ４０ｎｍのシリコン窒化膜４０８をＣＶＤ法により堆積する。   Next, as shown in FIG. 31A, these stacked films are etched by reactive ion etching to form a gate portion, and then a silicon nitride film 408 having a thickness of 40 nm is deposited on the entire surface by CVD. .

次に同図（ａ）に示すように、フォトリソグラフィにより、ｐチャネルＭＯＳトランジスタを形成する領域をレジスト４００により覆った後、異方性ドライエッチングによりシリコン窒化膜４０８を全面エッチングすることにより、ｎチャネルＭＯＳトランジスタのゲート部側壁にシリコン窒化膜４０８を残置させる。このシリコン窒化膜４０８は、ｎチャネルＭＯＳトランジスタの側壁ゲート絶縁膜となる。この後、図３１（ｂ）に示すように、レジスト４００を剥離する。   Next, as shown in FIG. 6A, the region for forming the p-channel MOS transistor is covered with a resist 400 by photolithography, and then the silicon nitride film 408 is etched on the entire surface by anisotropic dry etching. A silicon nitride film 408 is left on the side wall of the gate portion of the channel MOS transistor. This silicon nitride film 408 becomes a sidewall gate insulating film of the n-channel MOS transistor. Thereafter, as shown in FIG. 31B, the resist 400 is peeled off.

次に図３１（ｃ）に示すように、全体でのエッチング深さが４０ｎｍとなるように、ｐ型ウェル層４０２の表面を等方向にエッチングする。   Next, as shown in FIG. 31C, the surface of the p-type well layer 402 is etched in the same direction so that the total etching depth is 40 nm.

このエッチングは、例えば、ＣＦ₄ と酸素の混合ガスをマイクロ波によって放電させ、フッ素ラジカルを基板に供給することにより行なう。 This etching is performed, for example, by discharging a mixed gas of CF ₄ and oxygen by microwaves and supplying fluorine radicals to the substrate.

次に図３１（ｄ）に示すように、ｐ型ウェル層４０２の表面が露出しているソース・ドレイン領域上に２％砒素を含有する厚さ１００ｎｍのシリコン薄膜を選択的に堆積する。   Next, as shown in FIG. 31D, a silicon thin film having a thickness of 100 nm containing 2% arsenic is selectively deposited on the source / drain regions where the surface of the p-type well layer 402 is exposed.

この選択堆積は、例えば、ＳｉＨ₂ Ｃｌ₂ とＡＢＨ₅ の混合ガスを用いて、基板温度７５０℃にて行なう。このシリコン薄膜４０９は、ｎチャネルＭＯＳトランジスタにおける高濃度の浅いｎ型ソース・ドレイン層となる。なお、堆積層中の砒素濃度は、低抵抗のソース・ドレインを形成する点から、少なくとも１０¹⁹ｃｍ^-3が必要である。 This selective deposition is performed, for example, using a mixed gas of SiH ₂ Cl ₂ and ABH ₅ at a substrate temperature of 750 ° C. The silicon thin film 409 becomes a high-concentration shallow n-type source / drain layer in an n-channel MOS transistor. The arsenic concentration in the deposited layer needs to be at least 10 ¹⁹ cm ⁻³ in order to form a low resistance source / drain.

次に図３２（ａ）に示すように、全面に厚さ４０ｎｍのシリコン窒化膜４１０をＣＶＤ法により堆積した後、フォトリソグラフィによりｎチャネルＭＯＳトランジスタの領域を覆うレジスト４００を形成する。   Next, as shown in FIG. 32A, after depositing a silicon nitride film 410 having a thickness of 40 nm on the entire surface by the CVD method, a resist 400 covering the region of the n-channel MOS transistor is formed by photolithography.

次に同図（ａ）に示すように、異方性ドライエッチングによりシリコン窒化膜４１０，４０８を全面エッチングすることにより、ｐチャネルＭＯＳトランジスタのゲート部側壁にシリコン窒化膜４１０，４０８を残置させる。このシリコン窒化膜４１０，４０８は、ｐチャネルＭＯＳトランジスタの側壁ゲート絶縁膜となる。この後、図３２（ｂ）に示すように、レジスト４００を剥離する。   Next, as shown in FIG. 6A, the silicon nitride films 410 and 408 are etched on the entire surface by anisotropic dry etching to leave the silicon nitride films 410 and 408 on the side walls of the gate of the p-channel MOS transistor. These silicon nitride films 410 and 408 serve as sidewall gate insulating films of the p-channel MOS transistor. Thereafter, as shown in FIG. 32B, the resist 400 is peeled off.

次に図３２（ｃ）に示すように、全体でのエッチング深さが８０ｎｍとなるように、ｐチャネルＭＯＳトランジスタ領域のｎシリコン基板４０１の表面を等方性エッチングする。   Next, as shown in FIG. 32C, the surface of the n silicon substrate 401 in the p channel MOS transistor region is isotropically etched so that the total etching depth becomes 80 nm.

このエッチングは、例えば、ＣＦ₄ と酸素の混合ガスをマイクロ波によって放電させ、フッ素ラジカルを基板に供給することにより行なう。 This etching is performed, for example, by discharging a mixed gas of CF ₄ and oxygen by microwaves and supplying fluorine radicals to the substrate.

次に図３２（ｄ）に示すように、ｎ型シリコン基板４０１の表面が露出しているソース・ドレイン領域上に、２％ボロンを含有する厚さ１００ｎｍのシリコン薄膜４１１を選択的に堆積する。   Next, as shown in FIG. 32D, a 100 nm thick silicon thin film 411 containing 2% boron is selectively deposited on the source / drain regions where the surface of the n-type silicon substrate 401 is exposed. .

この選択堆積は、例えば、ＳｉＨ₂ Ｃｌ₂ とＢＣｌ₃ の混合ガスを用いて、基板温度８００℃にて行なう。このシリコン薄膜４１１は、ｐチャネルトランジスタにおける高濃度で浅いｐ型ソース・ドレイン層となる。なお、堆積層中のボロン濃度は、低抵抗のｎ型ソース・ドレイン層を形成する点から、少なくとも１０¹⁹ｃｍ^-3が必要である。 This selective deposition is performed, for example, using a mixed gas of SiH ₂ Cl ₂ and BCl ₃ at a substrate temperature of 800 ° C. This silicon thin film 411 becomes a high-concentration and shallow p-type source / drain layer in the p-channel transistor. Note that the boron concentration in the deposited layer needs to be at least 10 ¹⁹ cm ⁻³ in order to form a low-resistance n-type source / drain layer.

次に図３３（ａ）に示すように、異方性エッチングにより、ｎチャネルＭＯＳトランジスタ領域のｎ型ソース・ドレイン層上のシリコン窒化膜４１０を除去する。すなわち、ゲート部側壁にシリコン窒化膜４１０を残置させる。   Next, as shown in FIG. 33A, the silicon nitride film 410 on the n-type source / drain layer in the n-channel MOS transistor region is removed by anisotropic etching. That is, the silicon nitride film 410 is left on the gate side wall.

次に図３３（ｂ）に示すように、全面に厚さ３０ｎｍのチタン薄膜４１２、厚さ５０ｎｍのチタンナイトライド薄膜４１３をスパッタ法により順次堆積した後、窒素雰囲気中、７００℃で１分間，熱処理することにより、チタン薄膜４１２を全てシリコン基板と反応させ、ｎ型ソース・ドレイン層上にのみチタンシリサイド膜４１４を形成する。   Next, as shown in FIG. 33B, a titanium thin film 412 having a thickness of 30 nm and a titanium nitride thin film 413 having a thickness of 50 nm are sequentially deposited on the entire surface by sputtering, and then at 700 ° C. for 1 minute in a nitrogen atmosphere. By performing heat treatment, the titanium thin film 412 is completely reacted with the silicon substrate, and the titanium silicide film 414 is formed only on the n-type source / drain layer.

次に図３３（ｃ）に示すように、例えば、フッ化水素酸の水溶液、硫酸と過酸化水素の混合溶液によって、チタンナイトライド薄膜４１３、絶縁膜上の未反応のチタン薄膜４１２を選択的に剥離する。   Next, as shown in FIG. 33C, the titanium nitride thin film 413 and the unreacted titanium thin film 412 on the insulating film are selectively formed by, for example, an aqueous solution of hydrofluoric acid or a mixed solution of sulfuric acid and hydrogen peroxide. Peel off.

次に図３３（ｄ）に示すように、全面に厚さ３００ｎｍのシリコン酸化膜４１５をＣＶＤ法により堆積した後、異方性ドライエッチングによりシリコン酸化膜４１５にコンタクトホールを開口する。   Next, as shown in FIG. 33D, a silicon oxide film 415 having a thickness of 300 nm is deposited on the entire surface by a CVD method, and then a contact hole is opened in the silicon oxide film 415 by anisotropic dry etching.

次に同図（ｄ）に示すように、シリコン、銅をそれぞれ例えば０．５％ずつ含有する厚さ３００ｎｍのアルミニウム膜を堆積した後、このアルミニウム膜をパターニングしてソース・ドレイン電極４１６を形成する。この後、４５０℃で１５分、水素を１０％含む窒素雰囲気中で熱処理する。   Next, as shown in FIG. 4D, after depositing a 300 nm thick aluminum film containing 0.5% of silicon and copper, for example, the aluminum film is patterned to form source / drain electrodes 416. To do. Thereafter, heat treatment is performed at 450 ° C. for 15 minutes in a nitrogen atmosphere containing 10% hydrogen.

この方法で形成したＣＭＯＳインバータを用い、リングオシレータを構成し、その一段当たりの遅延時間を測定した。図３４に，遅延時間の動作電圧依存性を示した。また、比較のため、イオン注入法でソース・ドレイン拡散層を形成する従来方法で形成した場合の結果も示してある。ここで、接合深さは、７００オングストロームと同じ値としている。すなわち、本発明を用いた方法については、接合深さを決定する、シリコンのエッチング深さを７００オングストローム、従来方法については、ＬＤＤ領域の接合深さを７００オングストロームとした。図３４から、動作電圧によらず、本発明の方が遅延時間が短いことが分かる。   Using a CMOS inverter formed by this method, a ring oscillator was constructed, and the delay time per stage was measured. FIG. 34 shows the operating voltage dependence of the delay time. In addition, for comparison, the results of the conventional method of forming source / drain diffusion layers by ion implantation are also shown. Here, the junction depth is set to the same value as 700 angstroms. That is, in the method using the present invention, the junction depth is determined, the silicon etching depth is 700 angstroms, and in the conventional method, the junction depth in the LDD region is 700 angstroms. FIG. 34 shows that the delay time is shorter in the present invention regardless of the operating voltage.

図３５に、本発明の方法、従来方法でソース・ドレインを形成したそれぞれの場合についての不純物の二次元分布を示す。単位はｃｍ^-2である。 FIG. 35 shows a two-dimensional distribution of impurities in each case where the source and drain are formed by the method of the present invention and the conventional method. The unit is cm ⁻² .

本発明の方法（図３５（ａ））によると、従来方法（図３５（ｂ））と比較して、接合位置付近で、急俊なプロファイルを得ることができる。したがって、同じ接合深さの場合でも、本発明の方が従来よりもＭＯＳトランジスタの動作にとって寄生抵抗となるソース・ドレインのシート抵抗を低減できる。これにより、本発明を用いてＣＭＯＳインバータを構成すると、図３４R>４に示したように、遅延時間は短縮される。   According to the method of the present invention (FIG. 35A), a steep profile can be obtained in the vicinity of the joining position as compared with the conventional method (FIG. 35B). Therefore, even in the case of the same junction depth, the present invention can reduce the sheet resistance of the source / drain, which becomes a parasitic resistance for the operation of the MOS transistor, as compared with the conventional case. Thus, when a CMOS inverter is configured using the present invention, the delay time is shortened as shown in FIG.

なお、本実施形態では、ｎ型ソース・ドレイン層を形成した後に、ｐ型ソース・ドレイン層を形成したが、この順序は必ずしもこの通りではなくとも、例えば逆とすることも可能である。   In this embodiment, the p-type source / drain layer is formed after the n-type source / drain layer is formed. However, this order is not necessarily the same, but the order may be reversed.

また、一方のチャネルタイプのＭＯＳトランジスタのみ、不純物添加シリコン膜を埋め込むことで形成し、他方のチャネルタイプのＭＯＳトランジスタは、従来技術である、イオン注入で形成することも、必要に応じて行なっても良い。   In addition, only one channel type MOS transistor is formed by embedding an impurity-doped silicon film, and the other channel type MOS transistor is formed by ion implantation, which is a conventional technique, if necessary. Also good.

また、本実施形態の方法は、ＣＭＯＳ集積回路の素子の微細化にともなって必要とされる、浅く低抵抗のソース・ドレイン層を形成でき、動作上の高速化にも有効であることが確かめられた。   In addition, it is confirmed that the method of this embodiment can form a shallow and low-resistance source / drain layer, which is required as the elements of the CMOS integrated circuit are miniaturized, and is effective in increasing the operation speed. It was.

また、製造工程数については、マスク工程数で比較して、本発明の方法によれば、２工程で済むのに対し、従来方法では、ｎチャネルおよびｐチャネルのそれぞれのＭＯＳトランジスタについて、側壁ゲート絶縁膜の形成前のＬＤＤ形成のためのイオン注入と、側壁ゲート絶縁膜の形成後のイオン注入が必要であり、合計４工程となる。このことから、本発明の構造（埋め込み形成型のソース・ドレイン層）は製造工程数の削減に有利な構造であることが分かる。すなわち、本構造は、高濃度で浅いソース・ドレイン層を容易に形成できる構造である。   Further, the number of manufacturing steps is compared with the number of mask steps. According to the method of the present invention, only two steps are required, whereas in the conventional method, the sidewall gates of the n-channel and p-channel MOS transistors are used. Ion implantation for forming the LDD before forming the insulating film and ion implantation after forming the sidewall gate insulating film are necessary, which is a total of four steps. From this, it can be seen that the structure of the present invention (buried source / drain layer) is advantageous for reducing the number of manufacturing steps. That is, this structure is a structure in which a high concentration and shallow source / drain layer can be easily formed.

（第１２の実施形態）
図３６および図３７は、本発明の第１２の実施形態に係るＭＯＳトランジスタの製造方法を示す工程断面図である。 (Twelfth embodiment)
36 and 37 are process cross-sectional views illustrating a method of manufacturing a MOS transistor according to the twelfth embodiment of the present invention.

まず、図３６（ａ）に示すように、半導体基板、例えば面方位（１００）、比抵抗４〜６Ωｃｍのｎ型シリコン基板５０１を用い、通常の選択酸化法によって０．６μｍ程度の素子分離絶縁膜５０２を形成する。続いて、熱酸化によって厚さ１０ｎｍのゲート絶縁膜５０３を形成し、この上に厚さ１００ｎｍの不純物ドープ多結晶シリコン膜５０４、厚さ３００ｎｍのタングステンシリサイド膜５０５を順次形成し、さらにその表面にＣＶＤ法によって厚さ１５０ｎｍのシリコン酸化膜５０６を形成する。その後、これらの積層膜を反応性イオンエッチング法によりエッチングして、ゲート部を形成する。   First, as shown in FIG. 36A, a semiconductor substrate, for example, an n-type silicon substrate 501 having a plane orientation (100) and a specific resistance of 4 to 6 Ωcm is used, and an element isolation insulation of about 0.6 μm is obtained by a normal selective oxidation method. A film 502 is formed. Subsequently, a gate insulating film 503 having a thickness of 10 nm is formed by thermal oxidation, and an impurity-doped polycrystalline silicon film 504 having a thickness of 100 nm and a tungsten silicide film 505 having a thickness of 300 nm are sequentially formed on the gate insulating film 503. A silicon oxide film 506 having a thickness of 150 nm is formed by CVD. Thereafter, these stacked films are etched by a reactive ion etching method to form a gate portion.

その後、図３６（ｂ）に示すように、ゲート部側壁に厚さ１００ｎｍ程度のシリコン酸化膜５０７を形成する。このシリコン酸化膜５０７は、全面に厚さ１５０ｎｍのシリコン酸化膜をＣＶＤ法により堆積した後、異方性ドライエッチングにより全面エッチングすることにより得られる。   Thereafter, as shown in FIG. 36B, a silicon oxide film 507 having a thickness of about 100 nm is formed on the side wall of the gate portion. The silicon oxide film 507 is obtained by depositing a silicon oxide film having a thickness of 150 nm on the entire surface by the CVD method and then etching the entire surface by anisotropic dry etching.

この後、シリコンを等方的にエッチングする工程とシリコンを異方的にエッチングする工程とを組み合わせることで、エッチング形状を制御した。   Thereafter, the etching shape was controlled by combining the step of isotropically etching silicon and the step of anisotropically etching silicon.

まず、エッチング条件は、ＣｌＦ₃ ガスによって、エッチング深さが３０ｎｍとなるように、異方性エッチングした。このときの形状を図３６（ｃ）に示す。図３６（ｃ）では、基板に対して垂直方向にエッチングが進行する面（面方位（１００））と、ゲート電極側壁の下にもぐり込むようにして形成される面（面方位（１１１））とが、形成されていることがわかる。 First, the etching conditions were anisotropic etching with ClF ₃ gas so that the etching depth was 30 nm. The shape at this time is shown in FIG. In FIG. 36C, a surface (surface orientation (100)) where etching proceeds in a direction perpendicular to the substrate, and a surface (surface orientation (111)) formed so as to dig under the side wall of the gate electrode. However, it can be seen that it is formed.

さらに、等方性エッチングによって、全体でのエッチング深さが５０ｎｍと薄くなるようにエッチングを行なった。ここで、エッチングは、ＣＦ₄ と酸素との混合ガスをマイクロ波によって放電させた後、試料上に供給することによって行なった。このときの形状を図３７（ａ）に示す。 Furthermore, etching was performed by isotropic etching so that the entire etching depth was as thin as 50 nm. Here, the etching was performed by discharging a mixed gas of CF ₄ and oxygen by microwaves and supplying the mixture onto the sample. The shape at this time is shown in FIG.

この後、図３７（ｂ）に示すように、ＲＩＥによって基板を５０ｎｍエッチングした。ここではＨＢｒと酸素との混合ガスを用いＲＩＥを行なった。   Thereafter, as shown in FIG. 37B, the substrate was etched by 50 nm by RIE. Here, RIE was performed using a mixed gas of HBr and oxygen.

この後、図３７（ｃ）に示すように、基板が露出しているソース・ドレイン領域にボロンを含有するシリコン薄膜５０８を形成した。この時ボロンの濃度は、低抵抗の拡散層を形成する点から、１０¹⁹ｃｍ^-3以上であることが望ましい。 Thereafter, as shown in FIG. 37C, a silicon thin film 508 containing boron is formed in the source / drain regions where the substrate is exposed. At this time, the concentration of boron is preferably 10 ¹⁹ cm ⁻³ or more from the viewpoint of forming a low-resistance diffusion layer.

この後、全面に３００ｎｍのシリコン酸化膜５０９をＣＶＤ法により堆積した後、図３７（ｄ）に示すように、シリコン酸化膜５０９中にコンタクト孔を異方性ドライエッチングにより開口した。続いて、シリコン、銅をそれぞれ例えば０．５％ずつ含有するアルミニウム膜５１０を８００ｎｍ堆積した。このアルミニウム膜と電極としてパターニングした後、４５０℃で１５分、水素を１０％含む窒素雰囲気中で熱処理した。   Thereafter, a silicon oxide film 509 having a thickness of 300 nm was deposited on the entire surface by a CVD method, and then contact holes were opened in the silicon oxide film 509 by anisotropic dry etching, as shown in FIG. Subsequently, an aluminum film 510 containing 0.5% of silicon and copper, for example, was deposited to 800 nm. After patterning as this aluminum film and electrode, it was heat-treated at 450 ° C. for 15 minutes in a nitrogen atmosphere containing 10% hydrogen.

このＭＯＳトランジスタについて、ＣｌＦ₃ による異方性エッチングおよびＣＦ₄ と酸素との混合ガスを用いた等方性エッチングの両方を行なった場合、ＣｌＦ₃ による異方性エッチングのみを行なった場合、ＣＦ₄ と酸素との混合ガスを用いたエッチングのみを行なった場合、それぞれのＭＯＳトランジスタの特性を比較した。ゲート長をパラメータとして、ＭＯＳトランジスタのしきい値の変化を調べた。 This MOS transistor, when performed both isotropic etching using a mixed gas of the anisotropic etching and CF ₄ and oxygen by ClF _3, when performed only anisotropic etching using ClF _3, CF ₄ When only etching using a mixed gas of oxygen and oxygen was performed, the characteristics of the MOS transistors were compared. Using the gate length as a parameter, the change in the threshold value of the MOS transistor was examined.

図４０に示したように、等方性エッチングのみを行なったもの（図中△印）では、ゲート長が短くなるにつれてしきい値電圧の低下が起こった。これに対して、異方性エッチングのみ（図中□印）、また、異方性エッチングと等方性エッチングの両方を行なったもの（図中○印）では、しきい値電圧の低下が起こらなかった。したがって、ショートチャネル効果に対して、異方性エッチングが効果があることがわかった。これは、ＣＦ₄ と酸素との混合ガスを用いたエッチングのみを行なった場合では、等方性エッチングの結果ゲート下の深い領域で高濃度領域の距離が近づいているためと考えられる。 As shown in FIG. 40, in the case of performing only isotropic etching (Δ mark in the figure), the threshold voltage was lowered as the gate length was shortened. On the other hand, in the case of only anisotropic etching (marked with □ in the figure) and both anisotropic etching and isotropic etching (marked with ○ in the figure), the threshold voltage was lowered. There wasn't. Therefore, it was found that anisotropic etching is effective for the short channel effect. This is considered to be because when only etching using a mixed gas of CF ₄ and oxygen is performed, the distance of the high concentration region is closer to the deep region under the gate as a result of the isotropic etching.

また、図４１に示したように、その静特性を比較したところ、低いドレイン電圧の領域においては、ドレイン電流に違いはほとんど見られない。このことは、等方性エッチングのみを行なった場合（図中ｂ）に、拡散層における高濃度領域は大きくできるにもかかわらず、チャネルに近い領域で高濃度層が深く形成されていても、寄生抵抗の低抵抗化には効いていないことを示している。   As shown in FIG. 41, when the static characteristics are compared, there is almost no difference in drain current in the region of low drain voltage. This means that when only isotropic etching is performed (b in the figure), the high concentration region in the diffusion layer can be enlarged, but the high concentration layer is formed deep in the region near the channel. It shows that it is not effective in reducing the parasitic resistance.

なお、異方性エッチングおよび等方性エッチングを行なった場合にも図中ｂのような曲線を描いた。しかし、ＣｌＦ₃ による異方性エッチングのみを行なった場合（図中ａ）には、ドレイン電圧が高くなるに従い、ドレイン電流が増大してしまっていることがわかる。これは、異方性エッチングによって、曲率半径の極めて小さい部分が形成され、この領域の電界強度が極めて強くなったため、ブレークダウンによって電流値が増大したものと考えられる。なお、異方性エッチングおよび等方性エッチングを行なった場合にも図中ｂのような曲線を描いた。 In addition, even when anisotropic etching and isotropic etching were performed, a curve as shown in FIG. However, when only anisotropic etching with ClF ₃ is performed (a in the figure), it can be seen that the drain current increases as the drain voltage increases. This is presumably because a portion with an extremely small radius of curvature was formed by anisotropic etching, and the electric field strength in this region became extremely strong, so that the current value increased due to breakdown. In addition, even when anisotropic etching and isotropic etching were performed, a curve as shown in FIG.

さらにまた、図４１に、異方性エッチングおよび等方性エッチングを行なった後に続けてＲＩＥを行なった場合（図中ｃ）の結果を示した。ＲＩＥを行なった場合、ドレイン電流の立上がりが鋭いことがわかるが、これは、ＲＩＥにより拡散層の深さ方向が高濃度に形成でき、寄生抵抗が低くなったことを示している。   Furthermore, FIG. 41 shows the results when RIE was performed after anisotropic etching and isotropic etching (c in the figure). When the RIE is performed, the drain current rises sharply. This indicates that the RIE can form the diffusion layer at a high concentration in the depth direction and the parasitic resistance is reduced.

この結果から、本発明の、異方性エッチングと等方性エッチングを行なった後、不純物を高濃度に含有するシリコンを堆積し、拡散するプロセスが、短チャネル効果の抑止と同時に、ドレイン耐圧の高いトランジスタの形成に有効であり、ＭＯＳ集積回路の素子の微細に伴う浅い拡散層の形成に有効であることが確かめられた。   From this result, after performing anisotropic etching and isotropic etching according to the present invention, the process of depositing and diffusing silicon containing a high concentration of impurities is effective in suppressing the short channel effect and at the same time reducing the drain breakdown voltage. It has been confirmed that it is effective in forming a high transistor and effective in forming a shallow diffusion layer associated with the fine elements of a MOS integrated circuit.

なお、シリコン基板として、面方位の異なったものを使用することで、エッチング細部の形状を制御することができ、これによって、個々のトランジスタに対して、最適の拡散層形状を形成することができる。   Note that by using a silicon substrate having a different plane orientation, the shape of the etching details can be controlled, whereby an optimum diffusion layer shape can be formed for each transistor. .

また、本実施形態では、ｐ型ＭＯＳトランジスタを形成するために、ボロンを含有するシリコンを用いたが、ｎ型ＭＯＳトランジスタを形成するためには、ボロンの代わりに燐、またはヒ素を含有するシリコン膜を形成すればよい。   In this embodiment, silicon containing boron is used to form a p-type MOS transistor. However, silicon containing phosphorus or arsenic instead of boron is used to form an n-type MOS transistor. A film may be formed.

本実施形態では、異なる面方位にエッチングが進行する異方性エッチングをＣｌＦ₃ ガスにより行なったが、Ｃｌを含むガスまたはプラズマガスを用いることもできる。 In this embodiment, anisotropic etching in which etching proceeds in different plane orientations is performed using ClF ₃ gas, but a gas containing Cl or a plasma gas can also be used.

また、ＫＯＨ等のウェットエッチングでも構わない。また、等方性エッチングをＣＦ₄ と酸素との混合ガスにより行なったが、ＣＦ₄ のみでもよく、塩素以外のハロゲン例えば弗素を含むガス例えば、Ｆ，ＮＦ₃ 等のガスでもよい。また、弗硝酸系のウェットエッチングでも構わない。 Further, wet etching such as KOH may be used. In addition, although isotropic etching is performed with a mixed gas of CF ₄ and oxygen, only CF ₄ may be used, or a gas containing a halogen other than chlorine, for example, fluorine, for example, a gas such as F or NF ₃ may be used. Also, hydrofluoric acid based wet etching may be used.

また、本実施形態では、異なる面方位に異方性エッチングを行なった後に、等方性エッチングを行なっているが、所望の拡散層の形状によってエッチングの順序は逆でも構わない。   In this embodiment, isotropic etching is performed after anisotropic etching is performed in different plane orientations. However, the order of etching may be reversed depending on the shape of a desired diffusion layer.

（第１３の実施形態）
図４２は、本発明の第１３の実施形態に係る半導体装置の製造方法を示す工程断面図である。 (13th Embodiment)
FIG. 42 is a process sectional view showing the method for manufacturing the semiconductor device according to the thirteenth embodiment of the present invention.

まず、従来例と同様にして被抵抗４〜５Ωｃｍのｎ型シリコン基板６０１の表面に素子分離絶縁膜６０２を形成して分割された素子領域内に、ゲート絶縁膜３となる酸化シリコン膜を介して多結晶シリコン膜６０４を形成し、続いてこの多結晶シリコン膜６０４に熱拡散法等により不純物を添加する。そして、酸化シリコン膜６０８を全面堆積し、チャネル領域のみを残して酸化シリコン膜６０８および多結晶シリコン膜６０４をＲＩＥ法によりパターニングし、ゲート電極４を形成する。この後、さらにこの上層に酸化シリコン膜６０８を堆積し、ＲＩＥ法によりエッチバックしゲート電極側壁にのみ酸化シリコン膜６０８Ｓを残置せしめる。続いてソース・ドレインとなる拡散層領域のゲート絶縁膜６０３を除去する。その後、ＨＦ溶液中に試料を入れ、続いて溶存酸素量が１０ｐｐｍ以下の純水中で試料を洗浄することにより、化学的に活性なシリコン表面を露出する（図４２（ａ））。ここで、洗浄に溶存酸素量が多い純水を用いた場合は、洗浄中およびその後の乾燥中にシリコン表面上に自然酸化膜が形成されてしまい、均一な堆積膜を成長させることはできず、さらにはこの堆積膜を拡散源としてドーパントを拡散する際の障害となってしまう。したがって、１０ｐｐｍ以下といった溶存酸素量の少ない純水を用いることが望ましい。   First, as in the conventional example, an element isolation insulating film 602 is formed on the surface of an n-type silicon substrate 601 having a resistance of 4 to 5 Ωcm, and a silicon oxide film serving as the gate insulating film 3 is interposed in the divided element region. Then, a polycrystalline silicon film 604 is formed, and then an impurity is added to the polycrystalline silicon film 604 by a thermal diffusion method or the like. Then, a silicon oxide film 608 is deposited on the entire surface, and the silicon oxide film 608 and the polycrystalline silicon film 604 are patterned by the RIE method, leaving only the channel region, and the gate electrode 4 is formed. Thereafter, a silicon oxide film 608 is further deposited on the upper layer and etched back by RIE to leave the silicon oxide film 608S only on the side wall of the gate electrode. Subsequently, the gate insulating film 603 in the diffusion layer region to be the source / drain is removed. Thereafter, the sample is put in an HF solution, and then the sample is washed in pure water having a dissolved oxygen content of 10 ppm or less, thereby exposing a chemically active silicon surface (FIG. 42A). Here, when pure water with a large amount of dissolved oxygen is used for cleaning, a natural oxide film is formed on the silicon surface during cleaning and subsequent drying, and a uniform deposited film cannot be grown. Furthermore, it becomes an obstacle when the dopant is diffused using the deposited film as a diffusion source. Therefore, it is desirable to use pure water with a small amount of dissolved oxygen, such as 10 ppm or less.

この後、通常の拡散炉型の減圧ＣＶＤ炉に入れ、水素を１００〜３０００ｃｃ／ｍｉｎ流し、１８０〜４００℃の所定の温度に基板を加熱する。この後、水素ガスの流量を適当な堆積条件、例えば水素ガス流量を１０００ｃｃ／ｍｉｎに設定して安定させた後、シランガス（ＳｉＨ₄ ）を１〜１００ｃｃ／ｍｉｎ流す。このとき、上記温度領域でシランが分解して基板上にシリコンが堆積するという現象は見られなかった。これは、基板の温度が通常のシリコンの選択成長が起こる温度よりも十分低く、かつ水素ガスを流すことによりシランガスの分解が抑制されているためである。 Thereafter, the substrate is put into a normal diffusion furnace type reduced pressure CVD furnace, hydrogen is allowed to flow at 100 to 3000 cc / min, and the substrate is heated to a predetermined temperature of 180 to 400 ° C. Thereafter, the flow rate of hydrogen gas is stabilized by setting an appropriate deposition condition, for example, the hydrogen gas flow rate is set to 1000 cc / min, and then silane gas (SiH ₄ ) is allowed to flow for 1 to 100 cc / min. At this time, the phenomenon that silane was decomposed and silicon was deposited on the substrate in the temperature range was not observed. This is because the temperature of the substrate is sufficiently lower than the temperature at which normal selective growth of silicon occurs, and the decomposition of the silane gas is suppressed by flowing hydrogen gas.

このようにして、水素ガスおよびシランガスを流したまま、さらに三塩化硼素ガスを０．１〜１００ｃｃ／ｍｉｎ流す。この三塩化硼素は導電性部分であるシリコン表面に吸着し、電子を受け取ることにより還元される。さらに、この還元により形成された塩素はシランあるいは他の塩素と反応することにより、シリコン表面から脱離する。この結果、図４２（ｂ）に示すように、ソース・ドレイン領域を露呈するシリコン表面にのみ選択的にボロン堆積膜が形成される。このとき堆積速度は、１〜５０ｎｍ／ｍｉｎであった。   In this way, boron trichloride gas is further supplied for 0.1 to 100 cc / min while hydrogen gas and silane gas are supplied. This boron trichloride is adsorbed on the silicon surface, which is a conductive part, and is reduced by receiving electrons. Furthermore, the chlorine formed by this reduction is detached from the silicon surface by reacting with silane or other chlorine. As a result, as shown in FIG. 42B, a boron deposition film is selectively formed only on the silicon surface exposing the source / drain regions. At this time, the deposition rate was 1 to 50 nm / min.

図４３に、基板温度３７０℃、三塩化硼素ガス流量５０ｓｃｃｍ、シランガス流量５０ｓｃｃｍ、水素ガス流量１０００ｓｃｃｍとして、ボロン堆積膜を選択的に成長した一例を示すが、これに見られるように三塩化硼素ガスおよびシランガスを流しはじめてから約２０分間はシリコン酸化膜上には成長せず、シリコン表面には約３００ｎｍのボロン堆積膜が成長した。なお、シランガス１〜１００ｃｃ／ｍｉｎ、三塩化硼素ガス０．１〜５０ｃｃ／ｍｉｎで基板温度を４００〜８００℃とすると、シランガスの分解も誘起され、シリコン表面上にのみ選択的にボロン添加シリコン膜が形成された。このとき、シランガスと三塩化硼素ガスとの流量比によって、堆積するボロン添加シリコン膜のボロン濃度は１×１０¹⁹ｃｍ^-3〜１×１０²²ｃｍ^-3の所望の濃度にすることができる。 FIG. 43 shows an example in which a boron deposited film is selectively grown at a substrate temperature of 370 ° C., a boron trichloride gas flow rate of 50 sccm, a silane gas flow rate of 50 sccm, and a hydrogen gas flow rate of 1000 sccm. As can be seen from FIG. In addition, the boron deposition film of about 300 nm grew on the silicon surface without growing on the silicon oxide film for about 20 minutes after starting to flow silane gas. When the substrate temperature is 400 to 800 ° C. with silane gas 1 to 100 cc / min, boron trichloride gas 0.1 to 50 cc / min, decomposition of silane gas is induced, and boron-doped silicon film is selectively formed only on the silicon surface. Formed. At this time, the boron concentration of the boron-added silicon film to be deposited can be set to a desired concentration of 1 × 10 ¹⁹ cm ⁻³ to 1 × 10 ²² cm ⁻³ depending on the flow ratio of the silane gas and the boron trichloride gas.

この後、１０００℃２分間の窒素雰囲気中で熱処理を施すことにより、このようにして形成されたボロン堆積膜あるいはボロン添加シリコン膜から、シリコン基板中へボロン原子を取り込ませ、図４２（ｃ）に示すように拡散層６０５を形成する。ここで、ボロンを３×１０²⁰ｃｍ^-3含有するボロン添加シリコン膜を５０ｎｍ成長させた場合について、拡散層の接合深さおよびシート抵抗を測定したところ、それぞれ７５ｎｍ、１２０Ω／□であった。このようにして、浅い拡散層を制御性良くかつ選択性良く形成することができた。 Thereafter, by performing heat treatment in a nitrogen atmosphere at 1000 ° C. for 2 minutes, boron atoms are taken into the silicon substrate from the boron deposited film or boron-added silicon film thus formed, and FIG. A diffusion layer 605 is formed as shown in FIG. Here, when the boron-added silicon film containing 3 × 10 ²⁰ cm ^{−3 of} boron was grown to 50 nm, the junction depth and the sheet resistance of the diffusion layer were measured and found to be 75 nm and 120Ω / □, respectively. In this way, a shallow diffusion layer could be formed with good controllability and selectivity.

さらに、図４２（ｄ）に示されるように、拡散層上にチタンをスパッタし、７００℃３０秒の熱処理を施し、シリサイド層６０９を形成する。続いて、ＣＶＤによりシリコン酸化膜６１０を堆積し、ＲＩＥ法によりコンタクトホールをパターニングし、ここに電極としてアルミニウム膜６１１を堆積する。このとき、シリサイド層へボロンが拡散するが、図４２（ｃ）で形成されたボロン堆積膜あるいはボロン添加シリコン膜のボロン濃度は十分高いために、シリサイド中にボロンが拡散してもソース・ドレインとなる拡散層中のボロン濃度への影響は少ない。ここで、拡散層上にチタンのシリサイド層を設けたが、これに限定されるものではなく、ニッケル、コバルトのシリサイド層といったものでも同様の効果が得られる。   Further, as shown in FIG. 42D, titanium is sputtered on the diffusion layer, and heat treatment is performed at 700 ° C. for 30 seconds to form a silicide layer 609. Subsequently, a silicon oxide film 610 is deposited by CVD, a contact hole is patterned by RIE, and an aluminum film 611 is deposited thereon as an electrode. At this time, boron diffuses into the silicide layer. However, since the boron concentration of the boron deposition film or boron-added silicon film formed in FIG. 42C is sufficiently high, even if boron diffuses into the silicide, the source / drain There is little influence on the boron concentration in the diffusion layer. Here, the titanium silicide layer is provided on the diffusion layer. However, the present invention is not limited to this, and a similar effect can be obtained with a nickel or cobalt silicide layer.

なお、本実施形態では第２のガスとしてシランガスに水素ガスを混合させたが、水素は省いてもよい。また、ボロンのハロゲン化物として三塩化硼素の場合について説明したが、これに限定されるものではなく、他のハロゲン化物、三弗化硼素（ＢＦ₃ ）や三臭化硼素（ＢＢｒ₃ ）等でもよい。さらには、シラン系ガスとしてモノシランを例にとり挙げたが、ジシラン（Ｓｉ₂ Ｈ₆ ）をはじめ、ＳｉＨ₂ Ｃｌ₂ ，ＳｉＣｌ₄ ，ＳｉＦ₄ ，Ｓｉ₂ Ｈ₄ Ｃｌ₂ ，ＳｉＨ₂ Ｆ₂ ，Ｓｉ₂ Ｈ₂ Ｃｌ₄ ，Ｓｉ₂ Ｃｌ₆ ，Ｓｉ₂ Ｈ₄ Ｆ₂ ，Ｓｉ₂ Ｈ₂ Ｆ₄ ，Ｓｉ₂ Ｆ₆ でもよい。 In this embodiment, hydrogen gas is mixed with silane gas as the second gas, but hydrogen may be omitted. Further, although boron trichloride has been described as the boron halide, the present invention is not limited to this, and other halides such as boron trifluoride (BF ₃ ), boron tribromide (BBr ₃ ), etc. Good. Furthermore, although monosilane was taken as an example of the silane-based gas, disilane (Si ₂ H ₆ ), SiH ₂ Cl ₂ , SiCl ₄ , SiF ₄ , Si ₂ H ₄ Cl ₂ , SiH ₂ F ₂ , Si _{2 were used.} H ₂ Cl ₄ , Si ₂ Cl ₆ , Si ₂ H ₄ F ₂ , Si ₂ H ₂ F ₄ , and Si ₂ F ₆ may be used.

また、上記ガスの分解は、単なる熱分解反応のみでなく、光照射等、解離反応を促進する方法を組み合わせても実行可能である。   Moreover, the decomposition of the gas can be performed not only by a simple thermal decomposition reaction but also by a combination of methods for promoting a dissociation reaction such as light irradiation.

また、堆積したボロン層あるいはボロン添加シリコン膜からボロン原子をシリコン結晶中に取り込む方法として、熱エネルギーを加えるようにしたが、表面からＵＶ光を照射したりするなど、光、イオンあるいは電子線によるエネルギーを用いてボロン原子をシリコン中に取り込ませるようにしてもよい。これらの方法のうち、表面からＵＶ光を照射する方法は、シリコン表面にのみエネルギーを付与することができるため、シリコン基板中の表面以外の不純物状態を変えることがなく表面付近にボロンを取り込ませることができる。   In addition, as a method for incorporating boron atoms into the silicon crystal from the deposited boron layer or boron-added silicon film, heat energy is applied, but UV light is irradiated from the surface, etc., using light, ions, or electron beams. You may make it take in a boron atom in silicon | silicone using energy. Among these methods, the method of irradiating UV light from the surface can impart energy only to the silicon surface, so that boron is incorporated near the surface without changing the impurity state other than the surface in the silicon substrate. be able to.

（第１４の実施形態）
図４４は、本発明の第１４の実施形態に係る半導体装置の製造方法を示す工程断面図である。 (Fourteenth embodiment)
FIG. 44 is a process sectional view showing the method for manufacturing the semiconductor device according to the fourteenth embodiment of the present invention.

まず、従来例と同様にして被抵抗４〜５Ωｃｍのｎ型シリコン基板６０１表面に素子分離絶縁膜６０２を形成して分解された素子領域内に、ゲート絶縁膜６０３となる酸化シリコン膜を介して多結晶シリコン膜６０４を形成し、続いてこの多結晶シリコン膜６０４に熱拡散法等により不純物を添加する。そして、酸化シリコン膜６０８を全面堆積し、チャネル領域のみを残して酸化シリコン膜６０８および多結晶シリコン膜６０４をＲＩＥ法によりパターニングし、ゲート電極６０４を形成する。この後、さらにこの上層に酸化シリコン膜６０８を堆積し、ＲＩＥ法によりエッチバックしゲート電極側壁にのみ酸化シリコン膜６０８Ｓを残置せしめる。続いてソース・ドレインとなる拡散層領域のゲート絶縁膜６０３を除去する。その後ＨＦ溶液中に試料を入れ、続いて溶存酸素量が１０ｐｐｍ以下の純水中で試料を洗浄することにより、化学的に活性なシリコン表面を露出する（図４４（ａ））。ここで、溶存酸素量が多い純水を用いた場合は、洗浄中およびその後の乾燥中にシリコン表面上に自然酸化膜が形成されてしまい、均一なエッチングを行なうことはできず、平滑なエッチング表面が得られない。したがって、１０ｐｐｍ以下といった溶存酸素量の少ない純水を用いることが望ましい。   First, in the same manner as in the conventional example, an element isolation insulating film 602 is formed on the surface of an n-type silicon substrate 601 having a resistance of 4 to 5 Ωcm, and the element region is decomposed, with a silicon oxide film serving as a gate insulating film 603 interposed therebetween. A polycrystalline silicon film 604 is formed, and then an impurity is added to the polycrystalline silicon film 604 by a thermal diffusion method or the like. Then, a silicon oxide film 608 is deposited on the entire surface, and the silicon oxide film 608 and the polycrystalline silicon film 604 are patterned by the RIE method leaving only the channel region, thereby forming a gate electrode 604. Thereafter, a silicon oxide film 608 is further deposited on the upper layer and etched back by RIE to leave the silicon oxide film 608S only on the side wall of the gate electrode. Subsequently, the gate insulating film 603 in the diffusion layer region to be the source / drain is removed. Thereafter, the sample is put in an HF solution, and then the sample is washed in pure water having a dissolved oxygen content of 10 ppm or less to expose a chemically active silicon surface (FIG. 44 (a)). Here, when pure water with a large amount of dissolved oxygen is used, a natural oxide film is formed on the silicon surface during cleaning and subsequent drying, and uniform etching cannot be performed. The surface cannot be obtained. Therefore, it is desirable to use pure water with a small amount of dissolved oxygen, such as 10 ppm or less.

この後、エッチング室とＣＶＤ室とが接続された真空装置に試料を入れ、まずエッチング室において−１９６℃〜３００℃の所定の温度に基板を冷却あるいは加熱する。このとき、シリコン表面上に自然酸化膜が形成されるのを抑えるために、０．１３３Ｐａ以下の真空あるいはアルゴンを１００〜５０００ｃｃ／ｍｉｎ流す。ここでは、非酸化性ガスとしてアルゴンを用いたが、これ以外の非酸化性ガスを用いても同様の効果が得られる。   Thereafter, the sample is put in a vacuum apparatus in which the etching chamber and the CVD chamber are connected, and first, the substrate is cooled or heated to a predetermined temperature of −196 ° C. to 300 ° C. in the etching chamber. At this time, in order to suppress the formation of a natural oxide film on the silicon surface, a vacuum of 0.133 Pa or less or argon is flowed at 100 to 5000 cc / min. Here, argon is used as the non-oxidizing gas, but the same effect can be obtained by using other non-oxidizing gases.

次いで、四弗化炭素（ＣＦ₄ ）を１〜５００ｃｃ／ｍｉｎ流し、流量および圧力が安定した後、マイクロ波放電により四弗化炭素を活性化し、生成されたラジカルを試料に供給する。シリコン表面では、主にシリコンと弗素ラジカルとが反応し、四弗化シリコン（ＳｉＦ₄ ）の形でシリコン表面から脱離し、エッチングが進行する。このとき、エッチング速度は、１〜２０ｎｍ／ｍｉｎであった。このようにして、所望の深さだけエッチングした後、試料をＣＶＤ室に真空搬送し、３００℃〜８００℃の所定の成膜温度まで酸化性ガス分圧を１３３０Ｐａ以下に抑えて基板を加熱する。 Next, carbon tetrafluoride (CF ₄ ) is allowed to flow at 1 to 500 cc / min. After the flow rate and pressure are stabilized, the carbon tetrafluoride is activated by microwave discharge, and the generated radicals are supplied to the sample. On the silicon surface, silicon and fluorine radicals mainly react to desorb from the silicon surface in the form of silicon tetrafluoride (SiF ₄ ), and etching proceeds. At this time, the etching rate was 1 to 20 nm / min. In this way, after etching to a desired depth, the sample is vacuum-transferred to the CVD chamber, and the substrate is heated with the oxidizing gas partial pressure kept at 1330 Pa or lower to a predetermined film formation temperature of 300 ° C. to 800 ° C. .

次いで、ジクロルシラン（ＳｉＨ₂ Ｃｌ₂ ）ガスを１０〜１００ｃｃ／ｍｉｎ、および三塩化硼素（ＢＣｌ₃ ）を０．１〜１００ｃｃ／ｍｉｎ流す。このジクロルシランと三塩化硼素はシリコン表面でのみ熱分解し、選択的にボロン添加シリコン膜が堆積する。このとき、堆積速度は、１〜１０ｎｍ／ｍｉｎであった。また、このときのジクロルシランガスと三塩化硼素ガスとの流量比によって、堆積するボロン添加シリコン膜のボロン濃度は１×１０¹⁹〜１×１０²²ｃｍ^-3の所望の濃度にすることができる。 Next, dichlorosilane (SiH ₂ Cl ₂ ) gas is supplied at 10 to 100 cc / min, and boron trichloride (BCl ₃ ) is supplied at 0.1 to 100 cc / min. The dichlorosilane and boron trichloride are thermally decomposed only on the silicon surface, and a boron-added silicon film is selectively deposited. At this time, the deposition rate was 1 to 10 nm / min. Further, the boron concentration of the boron-added silicon film to be deposited can be set to a desired concentration of 1 × 10 ¹⁹ to 1 × 10 ²² cm ⁻³ depending on the flow rate ratio of dichlorosilane gas and boron trichloride gas at this time. .

上記のように、エッチング後連続して成膜の工程に移ったが、このときシリコン基板の晒される雰囲気によって、シリコン基板とボロン添加シリコン膜界面に吸着する酸素量は異なる。例えば、エッチング後大気に一旦晒したり、酸素や水といった酸化性ガスが多量に存在する雰囲気下で試料を加熱すると、エッチングしたシリコン表面にその水分子や酸素分子が吸着し酸化が進行してしまう。   As described above, the process proceeds to the film forming process continuously after etching. At this time, the amount of oxygen adsorbed on the interface between the silicon substrate and the boron-added silicon film differs depending on the atmosphere to which the silicon substrate is exposed. For example, if the sample is exposed to the atmosphere after etching or if the sample is heated in an atmosphere containing a large amount of oxidizing gas such as oxygen or water, the water molecules and oxygen molecules are adsorbed on the etched silicon surface and oxidation proceeds. .

図４５（ａ）にシリコン基板とボロン添加シリコン膜との界面を含む領域の酸素濃度をＳＩＭＳにより分析した例を示すが、シリコン表面がエッチング工程と成膜工程の間酸化されると、界面に多量に検出される。   FIG. 45 (a) shows an example in which the oxygen concentration in the region including the interface between the silicon substrate and the boron-added silicon film is analyzed by SIMS. When the silicon surface is oxidized between the etching process and the film forming process, A large amount is detected.

図４５（ｂ）に、３５０℃における真空装置内の酸素分圧と、試料をその雰囲気に１時間晒したときのシリコン基板とボロン添加シリコン膜界面の酸素量の関係を示す。これによると、酸素分圧を１３３０Ｐａ以上ではシリコン表面の酸化が進行し、１×１０¹⁵ｃｍ^-2以上の酸素が検出されている。 FIG. 45B shows the relationship between the oxygen partial pressure in the vacuum apparatus at 350 ° C. and the oxygen amount at the interface between the silicon substrate and the boron-added silicon film when the sample is exposed to the atmosphere for 1 hour. According to this, when the oxygen partial pressure is 1330 Pa or more, the oxidation of the silicon surface proceeds and oxygen of 1 × 10 ¹⁵ cm ⁻² or more is detected.

このように、酸化されたシリコン表面上にボロン添加シリコン膜を成長させると、図４６（ａ）に示されるように良好な選択性が得られないばかりでなく、シリコン基板上のボロン添加シリコン膜の結晶は多結晶になる。また、このような自然酸化膜が存在していると、ボロン添加シリコン膜からのボロンの拡散が阻害され、制御性に優れた不純物拡散が困難となる。   As described above, when the boron-added silicon film is grown on the oxidized silicon surface, not only good selectivity is not obtained as shown in FIG. 46A, but also the boron-added silicon film on the silicon substrate is obtained. The crystal becomes polycrystalline. In addition, when such a natural oxide film exists, the diffusion of boron from the boron-added silicon film is hindered, making it difficult to diffuse impurities with excellent controllability.

一方、この酸素分圧を１３３０Ｐａ以下に下げると、シリコン表面の酸化が抑止され、図４６（ｂ）に示されるように選択成長が可能となった。   On the other hand, when this oxygen partial pressure was lowered to 1330 Pa or less, the oxidation of the silicon surface was suppressed, and selective growth became possible as shown in FIG.

特に、シリコン基板とボロン添加シリコン膜界面の酸素量を４×１０¹⁴ｃｍ^-2以下に抑えることができれば、シリコン基板上のボロン添加シリコン膜はエピタキシャル成長する。 In particular, if the amount of oxygen at the interface between the silicon substrate and the boron-added silicon film can be suppressed to 4 × 10 ¹⁴ cm ⁻² or less, the boron-added silicon film on the silicon substrate grows epitaxially.

また、エッチング後その表面が酸化してしまったシリコン基板でもＨＦ溶液中でディップさせ、続いて溶存酸素量が１０ｐｐｍ以下の純水中で試料をリンスして、ＣＶＤ炉に入れて成膜すれば、シリコン表面に吸着する酸素量を４×１０¹⁴ｃｍ^-2まで減少させることができるが、同時に図４６（ｃ）に示されるように、ゲート酸化膜３までもエッチングしてしまう。したがって、接続された真空装置内で酸化性ガス分圧を１３３０Ｐａ以下に抑えて、エッチング工程と成膜工程とを連続して行うことが望ましい。 Further, even if a silicon substrate whose surface has been oxidized after etching is dipped in an HF solution, and then the sample is rinsed in pure water having a dissolved oxygen content of 10 ppm or less, and placed in a CVD furnace to form a film. The amount of oxygen adsorbed on the silicon surface can be reduced to 4 × 10 ¹⁴ cm ^−2, but at the same time, the gate oxide film 3 is also etched as shown in FIG. Therefore, it is desirable to continuously perform the etching process and the film forming process while suppressing the oxidizing gas partial pressure to 1330 Pa or less in the connected vacuum apparatus.

このようにして堆積したボロン添加シリコン膜６０７が図４４（ｃ）に示すように直接拡散層を形成することになる。エッチングの深さを５０ｎｍとし、ここへボロンを３×１０²⁰ｃｍ^-3含有するボロン添加シリコン膜を５０ｎｍ成長させた場合について、拡散層のシート抵抗を測定したところ、１２０Ω／□であった。さらに、この試料についてＳＩＭＳによりボロンの深さ方向を分析した結果、接合深さとエッチング深さとが一致しており、しかもボロン濃度は接合界面で急激に低下し、急峻なプロファイルが得られていることを確認した。このようにして、本実施形態によれば、シリコン表面の酸化、汚染を避けることができ、浅く高濃度の拡散層を極めて制御性良くかつ選択性良く形成することができた。 The boron-added silicon film 607 deposited in this way forms a direct diffusion layer as shown in FIG. When the etching depth was 50 nm and a boron-added silicon film containing 3 × 10 ²⁰ cm ^{−3 of} boron was grown to 50 nm, the sheet resistance of the diffusion layer was measured and found to be 120Ω / □. Furthermore, as a result of analyzing the depth direction of boron for this sample by SIMS, the junction depth and the etching depth are in agreement, and the boron concentration rapidly decreases at the junction interface, and a steep profile is obtained. It was confirmed. Thus, according to this embodiment, oxidation and contamination of the silicon surface can be avoided, and a shallow and high-concentration diffusion layer can be formed with extremely good controllability and selectivity.

また、図４４（ｄ）に示されるように拡散層上にチタンをスパッタし、アニールにより７００℃３０秒の熱処理を施し、シリサイド層６０９を形成する。続いて、ＣＶＤによりシリコン酸化膜６１０を堆積し、ＲＩＥ法によりコンタクトホールをパターニングし、ここに電極としてアルミニウム膜６１１を堆積する。このとき、シリサイド層を形成する際にシリサイド層にボロンが拡散するが、図４４（ｃ）で形成されたボロン添加シリコン膜６０７のボロン濃度は十分に高いために、シリサイド層中にボロンが拡散してもソース・ドレインとなる拡散層中のボロン濃度への影響は少ない。ここで、拡散層上にチタンのシリサイド層を設けたが、これに限定されるものではなくニッケル、コバルトのシリサイド層といったものでも同様の効果が得られる。   Further, as shown in FIG. 44D, titanium is sputtered on the diffusion layer, and heat treatment is performed at 700 ° C. for 30 seconds by annealing to form a silicide layer 609. Subsequently, a silicon oxide film 610 is deposited by CVD, a contact hole is patterned by RIE, and an aluminum film 611 is deposited thereon as an electrode. At this time, boron is diffused into the silicide layer when the silicide layer is formed. However, since the boron concentration of the boron-added silicon film 607 formed in FIG. 44C is sufficiently high, boron diffuses into the silicide layer. Even so, there is little influence on the boron concentration in the diffusion layer serving as the source and drain. Here, the titanium silicide layer is provided on the diffusion layer. However, the present invention is not limited to this, and the same effect can be obtained with a nickel or cobalt silicide layer.

なお、上記実施形態ではエッチングガスとして四弗化炭素を用い、マイクロ波により放電させて生成される弗素ラジカルでエッチングを行った場合について説明したが、これに限定されるものではなく、三弗化塩素（ＣｌＦ₃ ）、六弗化硫黄（ＳＦ₆ ）、弗素（Ｆ₂ ）、塩素（Ｃｌ₂ ）等のハロゲン系エッチングガスでもよい。 In the above embodiment, carbon tetrafluoride is used as an etching gas and etching is performed with fluorine radicals generated by discharging with microwaves. However, the present invention is not limited to this. A halogen-based etching gas such as chlorine (ClF ₃ ), sulfur hexafluoride (SF ₆ ), fluorine (F ₂ ), chlorine (Cl ₂ ) or the like may be used.

さらには、ボロン添加シリコン膜成長用ガスの少なくとも水素およびシリコンを含むガスとして、ジクロルシラン（ＳｉＨ₂ Ｃｌ₂ ）を例に挙げたが、シラン（ＳｉＨ₄ ）をはじめ、Ｓｉ₂ Ｈ₆ ，ＳｉＣｌ₄ ，Ｓｉ₂ Ｆ₄ Ｃｌ₂ ，Ｓｉ₂ Ｈ₄ Ｃｌ₂ ，ＳｉＨ₂ Ｆ₂ ，Ｓｉ₂ Ｈ₂ Ｃｌ₄ ，Ｓｉ₂ Ｃｌ₆ ，Ｓｉ₂ Ｈ₄ Ｆ₂ ，Ｓｉ₂ Ｈ₂ Ｆ₄ ，Ｓｉ₂ Ｆ₆ でもよい。また、３族または５族元素のハロゲン化物を含むガスとして、三塩化硼素（ＢＣｌ₃ ）を例に挙げたが、Ｂ₂ Ｈ₆ ，ＢＦ₃ 等でもよい。また、ｎ型不純物拡散層を形成する場合には、ＰＨ₃ やＡｓＨ3、あるいはリンやヒ素を含むハロゲン化物を用いても同様な効果が得られる。 Furthermore, although dichlorosilane (SiH ₂ Cl ₂ ) is given as an example of a gas containing at least hydrogen and silicon as a boron-added silicon film growth gas, silane (SiH ₄ ), Si ₂ H ₆ , SiCl ₄ , Si ₂ F ₄ Cl ₂ , Si ₂ H ₄ Cl ₂ , SiH ₂ F ₂ , Si ₂ H ₂ Cl ₄ , Si ₂ Cl ₆ , Si ₂ H ₄ F ₂ , Si ₂ H ₂ F ₄ , Si ₂ F ₆ Good. In addition, boron trichloride (BCl ₃ ) is taken as an example of a gas containing a halide of a group 3 or group 5 element, but B ₂ H ₆ , BF ₃ or the like may be used. In the case of forming an n-type impurity diffusion layer, the same effect can be obtained by using a halide containing PH ₃ or AsH ₃ or phosphorus or arsenic.

また、単なる熱分解反応のみでなく、光照射等、解離反応を促進する方法を組み合わせても実行可能である。   Further, not only a simple thermal decomposition reaction but also a combination of methods for promoting a dissociation reaction such as light irradiation can be performed.

本発明の第１の実施形態に係る半導体装置の製造方法を示す工程断面図Sectional drawing which shows the manufacturing method of the semiconductor device which concerns on the 1st Embodiment of this invention 本発明の第２の実施形態に係る半導体装置の製造方法を示す工程断面図Sectional drawing which shows the manufacturing method of the semiconductor device which concerns on the 2nd Embodiment of this invention. エッチング速度と基板温度との関係を示す特性図Characteristic diagram showing the relationship between etching rate and substrate temperature 酸化性ガス分圧と界面の酸化量との関係を示す特性図Characteristic diagram showing the relationship between the oxidizing gas partial pressure and the amount of oxidation at the interface 界面酸素量とシリコン膜の平均膜厚との関係を示す特性図Characteristic diagram showing the relationship between the amount of interfacial oxygen and the average film thickness of the silicon film シリコン酸化膜上のフッ素量と堆積するシリコン膜の選択性比との関係を示す特性図Characteristic diagram showing the relationship between fluorine content on silicon oxide film and selectivity ratio of deposited silicon film シリコン表面および酸化膜表面のフッ素量の基板温度の依存性を示す図Diagram showing the substrate temperature dependence of the fluorine content on the silicon and oxide surfaces シリコン表面および酸化膜上に形成される非晶質ボロン添加シリコン膜の膜厚の成膜時間の依存性を示す図The figure which shows the dependence of the film formation time of the film thickness of the amorphous boron addition silicon film formed on the silicon surface and an oxide film 基板温度とシリコン表面上に堆積するボロン添加シリコン膜の堆積速度との関係を示す特性図Characteristic diagram showing relationship between substrate temperature and deposition rate of boron-doped silicon film deposited on silicon surface 堆積時間と膜厚と下地との関係を示す特性図Characteristic diagram showing the relationship between deposition time, film thickness and substrate 他の条件での堆積時間と膜厚と下地との関係を示す特性図Characteristic diagram showing the relationship between deposition time, film thickness and substrate under other conditions 他の条件での堆積時間と膜厚と下地との関係を示す特性図Characteristic diagram showing the relationship between deposition time, film thickness and substrate under other conditions 従来の選択ＣＶＤ法を示す工程断面図Process cross section showing conventional selective CVD method 従来のダイレクトコンタクト技術を示す工程断面図Process cross section showing conventional direct contact technology 本発明の第３の実施形態に係るｐチャネルＭＯＳトランジスタの前半の製造方法を示す工程断面図Process sectional drawing which shows the manufacturing method of the first half of the p channel MOS transistor which concerns on the 3rd Embodiment of this invention 本発明の第３の実施形態に係るｐチャネルＭＯＳトランジスタの後半の製造方法を示す工程断面図Process sectional drawing which shows the manufacturing method of the second half of the p channel MOS transistor which concerns on the 3rd Embodiment of this invention ドレイン電圧とドレイン電流とソース・ドレイン層の厚さとの関係を示す特性図Characteristic diagram showing the relationship between drain voltage, drain current and source / drain layer thickness 本発明の第４の実施形態に係るｐチャネルＭＯＳトランジスタの製造方法を示す工程断面図Process sectional drawing which shows the manufacturing method of the p channel MOS transistor which concerns on the 4th Embodiment of this invention ゲート電圧とドレイン電流とソース・ドレイン層の厚さとの関係を示す特性図Characteristic diagram showing the relationship between gate voltage, drain current and source / drain layer thickness ソース・ドレイン層の厚さとドレイン電流との関係を示す特性図Characteristic diagram showing the relationship between source / drain layer thickness and drain current 本発明の第５の実施形態に係るＳＯＩ基板を用いたＭＯＳトランジスタの製造方法を示す工程断面図Process sectional drawing which shows the manufacturing method of the MOS transistor using the SOI substrate based on the 5th Embodiment of this invention 本発明の第６の実施形態に係るＳＯＩ基板を用いたＭＯＳトランジスタの製造方法を示す工程断面図Process sectional drawing which shows the manufacturing method of the MOS transistor using the SOI substrate based on the 6th Embodiment of this invention 本発明の第７の実施形態に係るＳＯＩ基板を用いたＭＯＳトランジスタの製造方法を示す工程断面図Process sectional drawing which shows the manufacturing method of the MOS transistor using the SOI substrate based on the 7th Embodiment of this invention 本発明の第８の実施形態に係るＳＯＩ基板を用いたＭＯＳトランジスタの製造方法を示す工程断面図Process sectional drawing which shows the manufacturing method of the MOS transistor using the SOI substrate based on the 8th Embodiment of this invention 本発明の第９の実施形態に係るＳＯＩ基板を用いたＭＯＳトランジスタの製造方法を示す工程断面図Process sectional drawing which shows the manufacturing method of the MOS transistor using the SOI substrate based on the 9th Embodiment of this invention 本発明、従来法によるソース・ドレインの不純物（ボロン）の２次元分布を示す図The figure which shows the two-dimensional distribution of the impurity (boron) of the source / drain by this invention and the conventional method 本発明、従来法によるソース・ドレインの深さとシート抵抗との関係を示す図The figure which shows the relationship between the depth of the source / drain by this invention, the conventional method, and sheet resistance 本発明、従来法によるリングオシレータの遅延時間の電源電圧依存性を示す図The figure which shows the power supply voltage dependence of the delay time of the ring oscillator by this invention and the conventional method シリコンからなるソース・ドレイン層およびＳｉＧｅからなるソース・ドレイン層のＩD −ＶD 特性を示す図The figure which shows ID-VD characteristic of the source / drain layer which consists of silicon, and the source / drain layer which consists of SiGe 本発明の第１１の実施形態に係るＣＭＯＳトランジスタの前半の製造方法を示す工程断面図Process sectional drawing which shows the manufacturing method of the first half of the CMOS transistor which concerns on the 11th Embodiment of this invention 本発明の第１１の実施形態に係るＣＭＯＳトランジスタの中半の製造方法を示す工程断面図Process sectional drawing which shows the manufacturing method of the middle half of the CMOS transistor which concerns on the 11th Embodiment of this invention 本発明の第１１の実施形態に係るＣＭＯＳトランジスタの中半の製造方法を示す工程断面図Process sectional drawing which shows the manufacturing method of the middle half of the CMOS transistor which concerns on the 11th Embodiment of this invention 本発明の第１１の実施形態に係るＣＭＯＳトランジスタの後半の製造方法を示す工程断面図Process sectional drawing which shows the manufacturing method of the latter half of the CMOS transistor which concerns on the 11th Embodiment of this invention 本発明、従来法によるリングオシレータの遅延時間の電源電圧依存性を示す図The figure which shows the power supply voltage dependence of the delay time of the ring oscillator by this invention and the conventional method 本発明、従来法によるソース・ドレインの不純物の二次元分布を示す図The figure which shows the two-dimensional distribution of the impurity of the source / drain by this invention and the conventional method 本発明の第１２の実施形態に係るＭＯＳトランジスタの前半の製造方法を示す工程断面図Process sectional drawing which shows the manufacturing method of the first half of the MOS transistor which concerns on the 12th Embodiment of this invention 本発明の第１２の実施形態に係るＭＯＳトランジスタの後半の製造方法を示す工程断面図Process sectional drawing which shows the manufacturing method of the second half of the MOS transistor which concerns on the 12th Embodiment of this invention 異方性エッチングのエッチング深さとエッチング形状との関係を示す断面図Sectional drawing which shows the relationship between the etching depth of anisotropic etching, and an etching shape 異方性エッチングのエッチング形状と面方位との関係を示す断面図Sectional drawing which shows the relationship between the etching shape and surface orientation of anisotropic etching 本発明の効果を説明するためのゲート長としきい値電圧との関係を示す特性図The characteristic view which shows the relationship between the gate length and threshold voltage for demonstrating the effect of this invention 本発明の効果を説明するためのドレイン電圧とドレイン電流との関係を示す特性図The characteristic view which shows the relationship between the drain voltage and drain current for demonstrating the effect of this invention 本発明の第１３の実施形態に係る半導体装置の製造方法を示す工程断面図Sectional drawing which shows the manufacturing method of the semiconductor device which concerns on the 13th Embodiment of this invention. 堆積時間と膜厚と下地との関係を示す特性図Characteristic diagram showing the relationship between deposition time, film thickness and substrate 本発明の第１４の実施形態に係る半導体装置の製造方法を示す工程断面図Sectional drawing which shows the manufacturing method of the semiconductor device which concerns on the 14th Embodiment of this invention. 本発明の効果を説明するための特性図Characteristic diagram for explaining the effect of the present invention 本発明の効果を説明するための特性図および断面図Characteristic diagram and sectional view for explaining the effect of the present invention 従来のＭＯＳトランジスタの製造方法を示す工程断面図Cross-sectional process drawing showing a conventional MOS transistor manufacturing method 従来のＳＯＩ基板を用いたＭＯＳトランジスタの製造方法を示す工程断面図Process sectional drawing which shows the manufacturing method of the MOS transistor using the conventional SOI substrate 基板上に形成された微細パターンを表す写真A photograph showing a fine pattern formed on a substrate 基板上に形成された他の微細パターンを表す写真Photo showing other fine patterns formed on the substrate 基板上に形成された他の微細パターンを表す写真Photo showing other fine patterns formed on the substrate 基板上に形成された他の微細パターンを表す写真Photo showing other fine patterns formed on the substrate

符号の説明Explanation of symbols

１０１…ｎ型シリコン基板、１０２…素子分離絶縁膜、１０３…ゲート絶縁膜、１０４…多結晶シリコン膜、１０５…溝、１０６…側壁ゲート絶縁膜、１０７…ボロン添加シリコン膜、１０８…酸化シリコン膜、１０９…チタンシリサイド膜、１１０…ｐ型ソース・ドレイン層、１１１…ｐ型ソース・ドレイン層、１１２…シリコン酸化膜、１１３…シリコン酸化膜、１１４…ソース・ドレイン電極、１１５…ソース・ドレイン電極、２０１…ｎ型シリコン基板、２０２…素子分離絶縁膜、２０３…ゲート酸化膜、２０４…不純物ドープ多結晶シリコン膜、２０５…タングステンシリサイド膜、２０６…シリコン酸化膜、２０７…側壁ゲート絶縁膜、２０８…シリコン薄膜、２０９…ｐ型ソース・ドレイン散層、２１０…チタン薄膜、２１１…チタンナイトライド薄膜、２１２…チタンシリサイド膜、２１３…シリコン酸化膜、２１４…ソース・ドレイン電極、３０１…シリコン支持体、３０２…シリコン酸化膜、３０３…ｎ型シリコン層、３０４…素子分離絶縁膜、３０５…不純物添加多結晶シリコン膜、３０６…タングステンシリサイド膜、３０７…側壁ゲート絶縁膜、３０８…シリコン酸化膜、３０９…ゲート酸化膜、３１２…ｐ型ソース・ドレイン層、３１３…チタンシリサイド膜、３１４…シリコン酸化膜、３１５…ソース・ドレイン電極、４００…レジスト、４０１…ｎ型シリコン基板、４０２…ｐ型ウエル層、４０３…素子分離絶縁膜、４０４…ゲート酸化膜、４０５…不純物添加多結晶シリコン膜、４０６…タングステンシリサイド膜、４０７…シリコン酸化膜、４０８…シリコン窒化膜、４０９…シリコン薄膜（ｎ型ソース・ドレイン層）、４１０…シリコン窒化膜、４１１…シリコン薄膜（ｐ型ソース・ドレイン層）、４１２…チタン薄膜、４１３…チタンナイトライド薄膜、４１４…チタンシリサイド膜、４１５…シリコン酸化膜、４１６…ソース・ドレイン電極、５０１…シリコン基板、５０２…素子分離絶縁膜、５０３…ゲート絶縁膜、５０４…不純物ドープ多結晶シリコン膜、５０５…タングステンシリサイド膜、５０６…シリコン酸化膜、５０７…シリコン酸化膜、５０８…ボロンを含有したシリコン膜、５０９…シリコン酸化膜、５１０…アルミニウム膜、５１１…酸化膜、６０１…シリコン基板、６０２…素子分離絶縁膜、６０３…ゲート絶縁膜、６０４…ゲート電極、６０５…拡散層、６０６…イオン、６０７…不純物添加シリコン膜、６０８…酸化シリコン膜、６０９…シリサイド層、６１０…ＣＶＤ酸化シリコン膜、６１１…アルミニウム膜、６１２…エッチング表面。   DESCRIPTION OF SYMBOLS 101 ... N-type silicon substrate, 102 ... Element isolation insulating film, 103 ... Gate insulating film, 104 ... Polycrystalline silicon film, 105 ... Groove, 106 ... Side wall gate insulating film, 107 ... Boron addition silicon film, 108 ... Silicon oxide film 109 ... Titanium silicide film, 110 ... p-type source / drain layer, 111 ... p-type source / drain layer, 112 ... silicon oxide film, 113 ... silicon oxide film, 114 ... source / drain electrode, 115 ... source / drain electrode , 201 ... n-type silicon substrate, 202 ... element isolation insulating film, 203 ... gate oxide film, 204 ... impurity doped polycrystalline silicon film, 205 ... tungsten silicide film, 206 ... silicon oxide film, 207 ... sidewall gate insulating film, 208 ... Silicon thin film, 209 ... p-type source / drain diffused layer, 210 ... titanium thin film, 211 Titanium nitride thin film, 212 ... Titanium silicide film, 213 ... Silicon oxide film, 214 ... Source / drain electrode, 301 ... Silicon support, 302 ... Silicon oxide film, 303 ... n-type silicon layer, 304 ... element isolation insulating film, 305... Doped polycrystalline silicon film, 306. Tungsten silicide film, 307. Sidewall gate insulating film, 308. ... Silicon oxide film, 315 ... Source / drain electrode, 400 ... Resist, 401 ... n-type silicon substrate, 402 ... p-type well layer, 403 ... element isolation insulating film, 404 ... gate oxide film, 405 ... impurity doped polycrystalline silicon Film, 406 ... tungsten silicide film, 407 ... silicon oxide film, DESCRIPTION OF SYMBOLS 08 ... Silicon nitride film, 409 ... Silicon thin film (n-type source / drain layer), 410 ... Silicon nitride film, 411 ... Silicon thin film (p-type source / drain layer), 412 ... Titanium thin film, 413 ... Titanium nitride thin film, 414 ... titanium silicide film, 415 ... silicon oxide film, 416 ... source / drain electrode, 501 ... silicon substrate, 502 ... element isolation insulating film, 503 ... gate insulating film, 504 ... impurity doped polycrystalline silicon film, 505 ... tungsten silicide 506 ... Silicon oxide film, 507 ... Silicon oxide film, 508 ... Silicon film containing boron, 509 ... Silicon oxide film, 510 ... Aluminum film, 511 ... Oxide film, 601 ... Silicon substrate, 602 ... Element isolation insulating film 603 ... Gate insulating film 604 ... Gate electrode 605 ... Diffusion layer 606 ... Ions, 607 ... Si doped silicon film, 608 ... Silicon oxide film, 609 ... Silicide layer, 610 ... CVD silicon oxide film, 611 ... Aluminum film, 612 ... etching surface.

Claims (2)

シリコンからなる表面領域を持つ基板と、
前記表面領域上に形成されたゲート絶縁膜と、
このゲート絶縁膜上に形成されたゲート電極と、
前記ゲート電極の両側に設けられた側壁絶縁膜と、
前記側壁絶縁膜の下から該側壁絶縁膜の外側に向かった部分の前記基板の表面に形成された溝内に不純物を含むシリコン膜を堆積することによって形成された埋め込み形成型のソースおよびドレイン層とを具備してなり、
前記溝の底部の前記シリコン膜の不純物濃度は１×１０¹⁹ｃｍ^-3以上１×１０²²ｃｍ^-3以下、かつ、前記溝の深さ方向に沿った前記シリコン膜の不純物濃度は一定であり、かつ、前記埋め込み型形成型のソースおよびドレイン層は、前記側壁絶縁膜の下に形成された第１の埋め込み形成型のソースおよびドレイン層、ならびに、前記側壁絶縁膜の外側に形成され、前記第１の埋め込み形成型のソースおよびドレイン層よりも厚い第２の埋め込み型形成型のソースおよびドレイン層を含むことを特徴とする半導体装置。 A substrate having a surface region made of silicon;
A gate insulating film formed on the surface region;
A gate electrode formed on the gate insulating film;
Sidewall insulating films provided on both sides of the gate electrode;
Buried source and drain layers formed by depositing a silicon film containing impurities in a groove formed in the surface of the substrate in a portion from the bottom of the sidewall insulating film to the outside of the sidewall insulating film And comprising
The impurity concentration of the silicon film at the bottom of the trench is 1 × 10 ¹⁹ cm ⁻³ or more and 1 × 10 ²² cm ⁻³ or less, and the impurity concentration of the silicon film along the depth direction of the trench is constant. And the buried-type source and drain layers are formed on the outside of the first buried-type source and drain layers formed under the sidewall insulating film and the sidewall insulating film, A semiconductor device comprising: a second buried type source and drain layer thicker than the first buried type source and drain layer. 前記シリコンからなる表面領域の前記不純物の濃度は、１×１０¹⁷ｃｍ^-3未満であることを特徴とする請求項１に記載の半導体装置。 2. The semiconductor device according to claim 1, wherein the concentration of the impurity in the surface region made of silicon is less than 1 × 10 ¹⁷ cm ⁻³ .

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