JP2006135329A - 基板およびこの上にヘテロエピタキシャル堆積した珪素とゲルマニウムからなる層を有する多層構造体およびその製造方法 - Google Patents

基板およびこの上にヘテロエピタキシャル堆積した珪素とゲルマニウムからなる層を有する多層構造体およびその製造方法 Download PDF

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Abstract

【課題】表面の粗さが少なく、ねじれのずれおよびその蓄積の密度が少ない多層構造体を提供する。
【解決手段】基板およびこの上にヘテロエピタキシャル堆積した、組成Si1−xGeを有し、珪素の格子定数と異なる格子定数を有する珪素とゲルマニウムからなる層(SiGe層)を有する多層構造体において、前記構造体がSiGe層上に堆積した、ねじれのずれを結合する、組成Si1−yGeを有する薄い中間層および前記中間層上に堆積した少なくとも1個の他の層を有することを特徴とする。
【選択図】図1

Description

本発明の対象は基板および前記基板の上にヘテロエピタキシャル堆積した、基板の格子定数と異なる格子定数を有する、珪素とゲルマニウムからなる層(SiGe層)を有する多層構造体である。
前記SiGe層に堆積する珪素は二軸方向に張設する。張設された珪素中の電荷担体の移動性が張設されない珪素中の電荷担体の移動性より高いので、切り換え速度を高めるために張設された珪素を使用する電子部品がますます注目される。
張設された珪素を堆積するために、特にゲルマニウム割合20〜50%を有する珪素とゲルマニウムの混合物からなり、できるだけ完全に弛緩(緩和)されているSiGe層が適している。SiGe層の格子定数が珪素の格子定数より大きいので、前記層に堆積する珪素格子が拡大し、張設された珪素の層を形成する。
珪素は一般に基板として用いられ、前記基板に弛緩したSiGe層を堆積する。異なる格子定数のために、成長するヘテロエピタキシャル層がまずそれ自体張設する。臨界的層厚から張設がゆるみ、その際ずれが形成される。間違った適合のずれ(misfit dislocation)は成長する層の成長方向に沿った平面で継続する傾向がある。しかし間違った適合のずれの継続としてねじれのずれ(threading dislocation)が生じる。このずれはSiGe層の成長方向に延び、その表面にまで達する。堆積したSiGe層が簡単な熱処理(アニール)に伴って弛緩する場合に、これは高い程度で行われる。ねじれのずれは一般にSiGe層に堆積され、前記層に組み込まれる電子部品の機能を妨害する層に継続するので、ねじれのずれをできるだけ回避することが問題である。ねじれのずれの蓄積(パイルアップ)が特に問題である。SiGe層の特性に関する他の重要なパラメーターは表面の粗さであり、これをできるだけ少なくすべきである。間違った適合のずれは電界を生じ、SiGe層が成長する際に成長速度の位置的相違を生じ、最終的に表面トポグラフィー、いわゆるクロスハッチを生じ、これがSiGe層に堆積する層に同様に転移する。このクロスハッチの程度は例えばAFM(原子間力顕微鏡)で測定した表面のRMS粗さである。
ねじれのずれの密度を減少するためにすでに多くの方法が開発された。1つの可能性はSiGe層でのゲルマニウムの濃度を徐々にまたは連続的に増加することである。他の試みは高い濃度の点欠陥を有する層にSiGe層を堆積する目的を追求する。間違った適合のずれはSiGe層の表面に配向されるねじれのずれに延長する代わりに、閉じたずれの環を形成し、この環が高い濃度の点欠陥を有する部分を通過する。それにもかかわらず基板の表面に到達するねじれのずれの密度は少なくとも1×10ねじれのずれ/cmの程度の大きさであり、電子部品の製造の適合性を考慮して明らかになお高すぎる。ねじれのずれの密度を1×10ねじれのずれ/cm未満に減少する方法は文献に記載されている(特許文献1参照)。これは実質的にSiGe層の弛緩を生じる熱処理の間にSiGe層の表面を同時にエッチングする(エッチアニール)ことにある。その際有利な二次的効果として表面の粗さが減少する。
米国特許2004/0067644A1号明細書
本発明の課題は、構造体の表面が低い粗さおよび少ないねじれのずれおよびその蓄積の密度を有する多層構造体およびその簡単な製造方法を提供することである。
前記課題は本発明により、基板およびこの基板の上にヘテロエピタキシャル堆積した、組成Si1−xGeを有し、珪素の格子定数と異なる格子定数を有する、珪素とゲルマニウムからなる層(SiGe層)を有する多層構造体により解決され、前記構造体はSiGe層上に堆積した、ねじれのずれを結合する、組成Si1−yGeを有する薄い中間層および前記中間層上に堆積した少なくとも1個の他の層を有することを特徴とする。
多層構造体の表面はねじれのずれおよびその蓄積の特に低い密度および低い粗さにより特徴付けられる。多層構造体の特別の特徴は珪素とゲルマニウムからなる中間層(境界層)であり、前記中間層はこの下に存在するSiGe層に対する境界面でねじれのずれを結合する。これにより中間層およびこの上に堆積された少なくとも1個の他の層の表面が明らかに少ないねじれのずれを達成する。
本発明の対象は更に
基板上にヘテロエピタキシャル堆積した、組成Si1−xGeを有し、珪素の格子定数と異なる格子定数を有する珪素とゲルマニウムからなる層(SiGe層)を準備し、
SiGe層上にねじれのずれを結合する組成Si1−yGeを有する薄い中間層を堆積し、
前記中間層上に少なくとも1個の他の層を堆積する
ことからなる多層構造体の製造方法である。
SiGe層は張設(緊張)していても、弛緩(緩和)していてもよい。SiGe層は珪素とゲルマニウムの一定の濃度Si1−xGeを有することができる。しかしゲルマニウムの濃度が層の厚さに沿って徐々にまたは連続的に増加し(勾配のある層)、層の表面ではじめて濃度Si1−xGeを達成する層が有利である。指数xは有利に0.2〜0.5の値を有する。
SiGe層は有利に基板として珪素からなる表面に、特に有利に珪素からなる半導体ウェーハまたは珪素層とこの下に存在する酸化物層を有するSOI層構造体(silion on insulator)に存在する。
本発明によりSiGe層上に、SiGe層に対する境界面でねじれのずれを結合する薄い中間層を堆積し、多層構造体の表面上の中間層の密度がSiGe層の表面上のねじれのずれの密度に比べて明らかに減少する。多層構造体の表面上のねじれのずれの密度(TDD)は最高で1.5E+4ねじれのずれ/cm、有利に5E+3ねじれのずれ/cm未満である。ねじれのずれの蓄積の密度(PuD)は有利に最高で1cm/cmである。多層構造体の表面の粗さは有利に最高で2Årms(1μm×1μm測定窓)である。中間層の厚さは有利に2〜30nmである。有利な厚さ範囲の下限を下回るかまたは上限を上まわる場合は、このことが中間層の表面の粗さに、同時に多層構造体の表面に不利に作用する。中間層は一定の組成Si1−yGeを有し、指数yは有利に指数xと同じ値を取ることができる。
中間層を堆積するために、SiGe層を、水素、ハロゲン化水素化合物、珪素化合物、およびゲルマニウム化合物を含有するガス状混合物にさらす。これは有利にエピタキシャル反応器中で行う。選択された温度条件および圧力条件下で組成Si1−yGeの材料の純粋な堆積を行うように、ガス状化合物の濃度を調節する。堆積は有利に900〜1100℃の温度および気圧下または減圧下で行う。堆積速度は0nm/分より大きく、有利に最高で50nm/分である。
適当な珪素化合物はSiHおよびクロロシランであり、その際ジクロロシランが有利である。適当なゲルマニウム化合物はクロロゲルマンおよびそのアルキル誘導体およびGeHである。特に有利にGeH、GeClおよびCHGeClである。中間層を堆積する際のガス雰囲気中の珪素化合物とゲルマニウム化合物の比は成長する中間層が所望の組成Si1−yGeを有するように調節する。ガス雰囲気中の有利なハロゲン化水素化合物はHClである。一方でハロゲン化水素化合物および他方で珪素化合物およびゲルマニウム化合物の比は有利に100:1〜1:1の範囲内である。表面上のねじれのずれの少ない密度および中間層の表面の少ない粗さのために、他の層として張設された珪素の層を直接中間層の表面に堆積することが特に有利である。それにもかかわらず予め1個以上の他の層を堆積することも可能である。例えば緩衝層として一定の組成Si1−zGeを有する弛緩したヘテロエピタキシャル層を張設した珪素からなる層の前に中間層に堆積することができ、その際指数zは有利に指数yと同じ値を取ることができる。緩衝層の弛緩の程度は有利に90%より大きい。
比較例
珪素からなる基板ウェーハを単独ウェーハエピタキシャル反応器中で減圧下で処理した。以下の処理工程を実施した。
工程1:反応器を充填する
工程2:水素(Hベーク)下1120℃の温度で基板ウェーハを熱処理する
工程3:800〜900℃の温度で成長するゲルマニウム部分(勾配のある層)(0〜20%)を有するSiGe層を堆積する
工程4:ゲルマニウム20%の一定の割合を有する珪素とゲルマニウムからなる緩衝層(一定の組成の層)を堆積する
工程5:700℃の温度で張設された珪素からなる厚さ18nmの層を堆積する
工程6:反応器から得られた多層構造体を取り出す。
実施例
比較例と同じ形式の他の基板ウェーハを比較例と同じ反応器中で処理したが、以下の点が相違した。
工程1〜3:比較例と同じ
工程4:1050℃の温度で塩化水素、ジクロロシランおよびゲルマンの混合物を導入することによりゲルマニウム20%の一定の割合を有する珪素とゲルマニウムからなる中間層を堆積する
工程5〜7:比較例の工程4〜6と同じ。
得られた多層構造体の検査
中間層の検査を横断面TEM(透過型電子顕微鏡、X−TEM)で行った。図1は勾配のある層(ずれの網状組織を有する)と一定の組成の層の間の中間層(境界層)を明らかに示す。中間層の厚さは約2〜3nmである。図2は中間層中の深いSiGe層からのずれをどのように捕捉するかを示す。ずれはSiGe層と中間層の間の境界面の内部に延びるが、緩衝層には更に成長しない。
中間層の堆積はねじれのずれの密度(TDD)、特に前記ずれの蓄積の密度(PuD)の減少およびクロスハッチ構造体の分解によるRMS粗さの減少を生じた。表面の形態は中間層の堆積の際の処理条件の変動により広い範囲に影響を与えることができる。
勾配のある層(ずれの網状組織を有する)と一定の組成の層の間の中間層(境界層)の微細構造を示す図である。 中間層中の深いSiGe層からのずれをどのように捕捉するかを示す微細構造の図である。

Claims (20)

  1. 基板およびこの上にヘテロエピタキシャル堆積した、組成Si1−xGeを有し、珪素の格子定数と異なる格子定数を有する珪素とゲルマニウムからなる層(SiGe層)を有する多層構造体において、前記構造体がSiGe層上に堆積した、ねじれのずれを結合する、組成Si1−yGeを有する薄い中間層および前記中間層上に堆積した少なくとも1個の他の層を有することを特徴とする多層構造体。
  2. ゲルマニウムの濃度がSiGe層の厚さに沿って増加する請求項1記載の多層構造体。
  3. 中間層の厚さが2〜30nmである請求項1または2記載の多層構造体。
  4. 表面上に最高で1.5E+4ねじれのずれ/cmの密度を有する請求項1から3までのいずれか1項記載の多層構造体。
  5. 最高で1cm/cmのねじれのずれの蓄積の密度を有する請求項1から4までのいずれか1項記載の多層構造体。
  6. 最高で2Årms(1μm×1μm窓)の表面粗さを有する請求項1から5までのいずれか1項記載の多層構造体。
  7. 中間層上に堆積される組成Si1−zGeを有する弛緩したヘテロエピタキシャル緩衝層および組成Si1−zGeを有する弛緩したヘテロエピタキシャル緩衝層上に堆積される張設された珪素の層を有する請求項1から6までのいずれか1項記載の多層構造体。
  8. 中間層上に堆積される張設された珪素の層を有する請求項1から6までのいずれか1項記載の多層構造体。
  9. 基板上にヘテロエピタキシャル堆積した、組成Si1−xGeを有し、珪素の格子定数と異なる格子定数を有する珪素とゲルマニウムからなる層(SiGe層)を準備し、SiGe層上にねじれのずれを結合する組成Si1−yGeを有する薄い中間層を堆積し、前記中間層上に少なくとも1個の他の層を堆積することからなる多層構造体の製造方法。
  10. 中間層を堆積するためにSiGe層を水素、ハロゲン化水素化合物、珪素化合物およびゲルマニウム化合物を含有するガス状混合物にさらす請求項9記載の方法。
  11. 中間層を最高で50nm/分の堆積速度で2〜30nmの厚さにまで堆積する請求項9または10記載の方法。
  12. 900〜1100℃の温度で中間層を堆積する請求項9から11までのいずれか1項記載の方法。
  13. 中間層を気圧または減圧下で堆積する請求項9から12までのいずれか1項記載の方法。
  14. 中間層を堆積する際にハロゲン化水素としてHClを使用する請求項10記載の方法。
  15. 中間層を堆積する際に珪素化合物としてジクロロシランを使用する請求項10記載の方法。
  16. 中間層を堆積する際にゲルマニウム化合物としてGeHを使用する請求項10記載の方法。
  17. ガス状混合物が一方でハロゲン化水素および他方で珪素化合物およびゲルマニウム化合物を100:1〜1:1の容積比で含有する請求項10記載の方法。
  18. SiGe層を層として準備し、前記層内でSiGe層の厚さに沿ってゲルマニウム濃度が増加する請求項9から17までのいずれか1項記載の方法。
  19. 中間層に組成Si1−zGeを有する弛緩したヘテロエピタキシャル層を堆積し、組成Si1−zGeを有する弛緩したヘテロエピタキシャル層に張設した珪素からなる層を堆積する請求項9から18までのいずれか1項記載の方法。
  20. 中間層に張設した珪素からなる層を堆積する請求項9から18までのいずれか1項記載の方法。
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102008062685A1 (de) * 2008-12-17 2010-06-24 Siltronic Ag Halbleiterscheibe mit einer SiGe-Schicht und Verfahren zur Herstellung der SiGe-Schicht
CN102117741B (zh) * 2010-01-06 2013-03-13 上海华虹Nec电子有限公司 改善锗硅或锗硅碳单晶与多晶交界面形貌的方法
US20150194307A1 (en) * 2014-01-06 2015-07-09 Globalfoundries Inc. Strained fin structures and methods of fabrication
US9752224B2 (en) * 2015-08-05 2017-09-05 Applied Materials, Inc. Structure for relaxed SiGe buffers including method and apparatus for forming
US9922941B1 (en) 2016-09-21 2018-03-20 International Business Machines Corporation Thin low defect relaxed silicon germanium layers on bulk silicon substrates
US10535516B2 (en) * 2018-02-01 2020-01-14 Asm Ip Holdings B.V. Method for depositing a semiconductor structure on a surface of a substrate and related semiconductor structures
CN110265402B (zh) * 2019-06-27 2020-09-18 长江存储科技有限责任公司 一种3d nand存储器件及其制造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001035794A (ja) * 1999-07-19 2001-02-09 Nec Corp 半導体装置の製造方法および製造装置
JP2003197905A (ja) * 2001-12-28 2003-07-11 Sumitomo Mitsubishi Silicon Corp 半導体基板及び電界効果型トランジスタ並びにこれらの製造方法
JP2004241507A (ja) * 2003-02-04 2004-08-26 Sumitomo Mitsubishi Silicon Corp 半導体基板及び電界効果型トランジスタ並びにこれらの製造方法
WO2004081986A2 (en) * 2003-03-12 2004-09-23 Asm America Inc. Method to planarize and reduce defect density of silicon germanium

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5442205A (en) * 1991-04-24 1995-08-15 At&T Corp. Semiconductor heterostructure devices with strained semiconductor layers
CA2062134C (en) * 1991-05-31 1997-03-25 Ibm Heteroepitaxial layers with low defect density and arbitrary network parameter
JP3535527B2 (ja) * 1997-06-24 2004-06-07 マサチューセッツ インスティテュート オブ テクノロジー 傾斜GeSi層と平坦化を用いたゲルマニウム・オン・シリコンの貫通転位の制御
US6524935B1 (en) * 2000-09-29 2003-02-25 International Business Machines Corporation Preparation of strained Si/SiGe on insulator by hydrogen induced layer transfer technique
US6515335B1 (en) * 2002-01-04 2003-02-04 International Business Machines Corporation Method for fabrication of relaxed SiGe buffer layers on silicon-on-insulators and structures containing the same
US6562703B1 (en) * 2002-03-13 2003-05-13 Sharp Laboratories Of America, Inc. Molecular hydrogen implantation method for forming a relaxed silicon germanium layer with high germanium content
US6995430B2 (en) * 2002-06-07 2006-02-07 Amberwave Systems Corporation Strained-semiconductor-on-insulator device structures
US7008857B2 (en) * 2002-08-26 2006-03-07 S.O.I.Tec Silicon On Insulator Technologies S.A. Recycling a wafer comprising a buffer layer, after having separated a thin layer therefrom
US8187377B2 (en) 2002-10-04 2012-05-29 Silicon Genesis Corporation Non-contact etch annealing of strained layers
WO2004068556A2 (en) * 2003-01-27 2004-08-12 Amberwave Systems Corporation Semiconductor structures with structural homogeneity
WO2004081982A2 (en) * 2003-03-07 2004-09-23 Amberwave Systems Corporation Shallow trench isolation process
US6882025B2 (en) * 2003-04-25 2005-04-19 Taiwan Semiconductor Manufacturing Company, Ltd. Strained-channel transistor and methods of manufacture
US6831350B1 (en) * 2003-10-02 2004-12-14 Freescale Semiconductor, Inc. Semiconductor structure with different lattice constant materials and method for forming the same
US6902965B2 (en) * 2003-10-31 2005-06-07 Taiwan Semiconductor Manufacturing Company, Ltd. Strained silicon structure
JP2006108365A (ja) * 2004-10-05 2006-04-20 Renesas Technology Corp 半導体装置およびその製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001035794A (ja) * 1999-07-19 2001-02-09 Nec Corp 半導体装置の製造方法および製造装置
JP2003197905A (ja) * 2001-12-28 2003-07-11 Sumitomo Mitsubishi Silicon Corp 半導体基板及び電界効果型トランジスタ並びにこれらの製造方法
JP2004241507A (ja) * 2003-02-04 2004-08-26 Sumitomo Mitsubishi Silicon Corp 半導体基板及び電界効果型トランジスタ並びにこれらの製造方法
WO2004081986A2 (en) * 2003-03-12 2004-09-23 Asm America Inc. Method to planarize and reduce defect density of silicon germanium

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