JP2006129421A - オンダイターミネーション回路を備えた半導体メモリ素子 - Google Patents
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Abstract
半導体メモリにおいて、製造条件、電圧、温度の変動に関係なく、安定した有効ターミネーション抵抗値及びプルアップ/プルダウン経路抵抗値との間の不整合を安定化できるオンダイターミネーション回路を提供する。
【解決手段】
EMRSの設定値を復号化し復号出力信号を出力する復号化手段と、ODT出力信号を出力する出力ノードに並列接続され異なるターミネーション抵抗値を有する複数の出力駆動部を含むODT出力駆動手段と、復号化手段の復号出力信号に応答して前記複数の出力駆動部をターンオン/ターンオフさせるための複数の制御信号を生成する制御信号生成手段とを備えてなる。
【選択図】図4
Description
次いで、制御信号生成部200は、復号化部100の復号出力信号S0、S1、S2に応答して、プルアップ制御信号ODT_PU<1>、ODT_PU<2>、プルダウン制御信号ODT_PD<1>、ODT_PD<2>をアクティブすることによって、ターンオンされる出力駆動部の数を選定して、ターミネーション抵抗値を決定する。
200 制御信号生成部
300 出力駆動部
Claims (15)
- EMRSの設定値を復号化し復号出力信号を出力する復号化手段と、
ODT出力信号を出力する出力ノードに並列接続され異なるターミネーション抵抗値を有する複数の出力駆動部を含む出力駆動手段と、
前記復号化手段の復号出力信号に応答して前記複数の出力駆動部をターンオン/ターンオフさせるための複数の制御信号を生成する制御信号生成手段と
を備えてなるオンダイターミネーション回路。 - 前記出力駆動部が、
前記制御信号に応答して前記出力ノードをプルアップ駆動するためのプルアップ駆動部と、
前記制御信号に応答して前記出力ノードをプルダウン駆動するためのプルダウン駆動部とを含む
ことを特徴とする請求項1に記載のオンダイターミネーション回路。 - 前記プルアップ駆動部及びプルダウン駆動部は、いずれもがPMOSトランジスタ及びNMOSトランジスタを使用して構成される
ことを特徴とする請求項2に記載のオンダイターミネーション回路。 - 前記複数の制御信号は、プルアップ制御信号及びプルダウン制御信号を含んでおり、
前記プルアップ駆動部が、
前記プルアップ制御信号をゲート入力とし、第1電源電圧に自分のソース端が接続された第1ないし第3PMOSトランジスタと、
前記第1ないし第3PMOSトランジスタの共通接続されたドレイン端と前記出力ノードとの間に配置されたプルアップ抵抗と、
前記プルダウン制御信号をゲート入力とし、前記第1電源電圧に自分のドレイン端が接続され、前記共通接続されたドレイン端に自分のソース端が接続された第1NMOSトランジスタとを含む
ことを特徴とする請求項3に記載のオンダイターミネーション回路。 - 前記プルダウン駆動部が、
前記プルダウン制御信号をゲート入力とし、第2電源電圧に自分のソース端が接続された第2ないし第4NMOSトランジスタと、
前記第2ないし第4NMOSトランジスタの共通接続されたドレイン端と前記出力ノードとの間に配置されたプルダウン抵抗と、
前記プルアップ制御信号をゲート入力とし、前記第2電源電圧に自分のドレイン端が接続され、前記第2ないし第4NMOSトランジスタの共通接続されたドレイン端に自分のソース端が接続された第4PMOSトランジスタとを含む
ことを特徴とする請求項4に記載のオンダイターミネーション回路。 - 前記復号化手段は、第1ないし第3の復号出力信号を出力するものであり、
前記制御信号生成手段が、
前記復号化手段の前記第1または第3の復号出力信号がアクティブレベルを呈するときに、第1プルアップ制御信号及び第1プルダウン制御信号をアクティブレベルにする第1制御信号生成部と、
前記復号化手段の前記第2または第3の復号出力信号がアクティブレベルを呈するときに、第2プルアップ制御信号及び第2プルダウン制御信号をアクティブレベルにする第2制御信号生成部とを含む
ことを特徴とする請求項5に記載のオンダイターミネーション回路。 - 前記第1制御信号生成部が、
前記第1復号出力信号を反転させるための第1インバータと、
前記第1インバータの出力信号と前記第1復号出力信号とを入力とする第1NANDゲートと、
前記第3復号出力信号を反転させるための第2インバータと、
前記第1NANDゲートと前記第2インバータとの出力信号を入力される第2NANDゲートと、
前記第2NANDゲートの出力信号を反転させ、前記第1プルアップ制御信号を出力するための第3インバータと、
前記第2NANDゲートの出力信号を遅延させ、前記第1プルダウン制御信号を出力するための第1インバータチェーンとを含む
ことを特徴とする請求項6に記載のオンダイターミネーション回路。 - 前記第2制御信号生成部が、
前記第2及び第3復号出力信号を入力される第1NORゲートと、
前記第1NORゲートの出力信号を反転させるための第4インバータと、
前記第4インバータの出力信号を反転させ、前記第2プルアップ制御信号を出力するための第5インバータと、
前記第4インバータの出力信号を遅延させ、前記第2プルダウン制御信号を出力するための第2インバータチェーンとを含む
ことを特徴とする請求項7に記載のオンダイターミネーション回路。 - EMRS値を復号化し復号出力信号を出力する復号化手段と、
相互に異なるタイプのMOSトランジスタを有し、プルアップ制御信号及びプルダウン制御信号に応答してODT出力信号を出力する出力ノードをプルアップ駆動するプルアップ駆動部と、相互に異なるタイプのMOSトランジスタを有し、プルダウン制御信号及びプルアップ制御信号に応答して前記出力ノードをプルダウン駆動するプルダウン駆動部とを有する複数の出力駆動部を含む出力駆動手段と、
前記復号化手段の復号出力信号に応答し、前記出力駆動部をターンオン/ターンオフさせるための複数のプルアップ及びプルダウン制御信号を生成する制御信号生成手段と
を備えてなるオンダイターミネーション回路を備えた半導体メモリ素子。 - 前記プルアップ駆動部及び前記プルダウン駆動部を、PMOSトランジスタ及びNMOSトランジスタ、すなわち、互いに異なるタイプのMOSトランジスタの両者を使用して構成した
ことを特徴とする請求項9に記載のオンダイターミネーション回路を備えた半導体メモリ素子。 - 前記複数の制御信号は、プルアップ制御信号及びプルダウン制御信号を含んでおり、
前記プルアップ駆動部が、
前記プルアップ制御信号をゲート入力とし、第1電源電圧に自分のソース端が接続された第1ないし第3のPMOSトランジスタと、
前記第1ないし第3のPMOSトランジスタの共通接続されたドレイン端と前記出力ノードとの間に配置されたプルアップ抵抗と、
前記プルダウン制御信号をゲート入力とし、前記第1電源電圧に自分のドレイン端が接続され、前記共通接続されたドレイン端に自分のソース端が接続された第1NMOSトランジスタとを含む
ことを特徴とする請求項10に記載のオンダイターミネーション回路を備えた半導体メモリ素子。 - 前記プルダウン駆動部が、
前記プルダウン制御信号をゲート入力とし、第2電源電圧に自分のソース端が接続された第2ないし第4のNMOSトランジスタと、
前記第2ないし第4のNMOSトランジスタの共通接続されたドレイン端と前記出力ノードとの間に配置されたプルダウン抵抗と、
前記プルアップ制御信号をゲート入力とし、前記第2電源電圧に自分のドレイン端が接続され、前記第2ないし第4のNMOSトランジスタの共通接続されたドレイン端に自分のソース端が接続された第4PMOSトランジスタとを含む
ことを特徴とする請求項11に記載のオンダイターミネーション回路を備えた半導体メモリ素子。 - 前記復号化手段は、第1ないし第3の復号出力信号を出力するものであり、
前記制御信号生成手段が、
前記復号化手段の前記第1または第3の復号出力信号がアクティブレベルを呈するときに、第1プルアップ制御信号及び第1プルダウン制御信号をアクティブレベルにする第1制御信号生成部と、
前記復号化手段の前記第2または第3の復号出力信号がアクティブレベルを呈するときに、第2プルアップ制御信号及び第2プルダウン制御信号をアクティブれべるにする第2制御信号生成部とを含む
ことを特徴とする請求項12に記載のオンダイターミネーション回路を備えた半導体メモリ素子。 - 前記第1制御信号生成部が、
前記第1復号出力信号を反転させるための第1インバータと、
前記第1インバータの出力信号と前記第1復号出力信号とを入力とする第1NANDゲートと、
前記第3復号出力信号を反転させるための第2インバータと、
前記第1NANDゲートと前記第2インバータとの出力信号を入力とする第2NANDゲートと、
前記第2NANDゲートの出力信号を反転させ、前記第1プルアップ制御信号を出力するための第3インバータと、
前記第2NANDゲートの出力信号を遅延させ、前記第1プルダウン制御信号に出力するための第1インバータチェーンとを含む
ことを特徴とする請求項13に記載のオンダイターミネーション回路を備えた半導体メモリ素子。 - 前記第2制御信号生成部が、
前記第2及び第3復号出力信号を入力とする第1NORゲートと、
前記第1NORゲートの出力信号を反転させるための第4インバータと、
前記第4インバータの出力信号を反転させ、前記第2プルアップ制御信号を出力するための第5インバータと、
前記第4インバータの出力信号を遅延させ、前記第2プルダウン制御信号を出力するための第2インバータチェーンとを含む
ことを特徴とする請求項14に記載のオンダイターミネーション回路を備えた半導体メモリ素子。
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Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010182393A (ja) * | 2009-02-03 | 2010-08-19 | Hynix Semiconductor Inc | プリドライバ及びこれを用いた出力ドライバ回路 |
JP2014182861A (ja) * | 2013-03-20 | 2014-09-29 | Toshiba Corp | 半導体記憶装置 |
JP2014187162A (ja) * | 2013-03-22 | 2014-10-02 | Toshiba Corp | 半導体装置とそのトリミング方法 |
JP7438157B2 (ja) | 2021-03-02 | 2024-02-26 | 東芝三菱電機産業システム株式会社 | 故障検出装置、故障検出方法及び半導体スイッチ装置 |
Families Citing this family (34)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4086757B2 (ja) * | 2003-10-23 | 2008-05-14 | Necエレクトロニクス株式会社 | 半導体集積回路の入出力インターフェース回路 |
US7020818B2 (en) * | 2004-03-08 | 2006-03-28 | Intel Corporation | Method and apparatus for PVT controller for programmable on die termination |
US7389194B2 (en) * | 2005-07-06 | 2008-06-17 | Rambus Inc. | Driver calibration methods and circuits |
KR100738961B1 (ko) * | 2006-02-22 | 2007-07-12 | 주식회사 하이닉스반도체 | 반도체 메모리의 출력 드라이빙 장치 |
KR100744004B1 (ko) * | 2006-06-30 | 2007-07-30 | 주식회사 하이닉스반도체 | 온 다이 터미네이션 회로를 구비하는 반도체메모리소자 및그의 구동방법 |
KR100844932B1 (ko) * | 2006-09-27 | 2008-07-10 | 주식회사 하이닉스반도체 | 온 다이 터미네이션 회로를 갖는 반도체메모리소자 |
KR100900083B1 (ko) * | 2007-07-25 | 2009-06-01 | 고려대학교 산학협력단 | 복수의 트랜지스터 저항을 이용한 전류원 |
US7764082B2 (en) * | 2007-11-20 | 2010-07-27 | Montage Technology Group Limited | On-die termination circuit |
KR100940854B1 (ko) * | 2008-09-10 | 2010-02-09 | 주식회사 하이닉스반도체 | 데이터 출력 장치 및 이를 포함하는 반도체 메모리 장치 |
CN102396156A (zh) * | 2009-02-12 | 2012-03-28 | 莫塞德技术公司 | 用于片内终结的终结电路 |
US7843213B1 (en) * | 2009-05-21 | 2010-11-30 | Nanya Technology Corp. | Signal termination scheme for high speed memory modules |
KR101009348B1 (ko) * | 2009-07-01 | 2011-01-19 | 주식회사 하이닉스반도체 | 반도체 장치 |
KR101168337B1 (ko) * | 2010-07-08 | 2012-07-24 | 에스케이하이닉스 주식회사 | 데이터 출력 임피던스를 조절할 수 있는 집적회로 및 데이터 출력 임피던스 조절방법 |
CN102136838A (zh) * | 2010-12-16 | 2011-07-27 | 苏州华芯微电子股份有限公司 | 一种上拉电阻电路结构 |
TWI503821B (zh) * | 2012-07-09 | 2015-10-11 | Faraday Tech Corp | 靜態隨機存取記憶裝置及其位元線電壓控制電路 |
US9218859B2 (en) * | 2013-03-20 | 2015-12-22 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
KR102185284B1 (ko) | 2013-12-12 | 2020-12-01 | 삼성전자 주식회사 | 온 다이 터미네이션 저항들의 부정합을 보상하는 버퍼 회로, 반도체 장치 반도체 장치의 동작방법 |
KR20160085007A (ko) | 2015-01-07 | 2016-07-15 | 삼성전자주식회사 | 반도체 장치 |
US20170255412A1 (en) * | 2016-03-04 | 2017-09-07 | Intel Corporation | Techniques for Command Based On Die Termination |
US9998123B2 (en) * | 2016-05-31 | 2018-06-12 | SK Hynix Inc. | Impedance calibration device for semiconductor device |
KR102646905B1 (ko) * | 2016-07-21 | 2024-03-12 | 삼성전자주식회사 | 온 다이 터미네이션 회로, 이를 구비하는 메모리 장치 및 메모리 시스템 |
CN106356089B (zh) * | 2016-08-31 | 2019-05-17 | 西安紫光国芯半导体有限公司 | 一种减小电源网络电阻影响的ddr2 dram odt结构 |
US10530617B2 (en) | 2017-08-07 | 2020-01-07 | Micron Technology, Inc. | Programmable channel equalization for multi-level signaling |
US10447512B2 (en) | 2017-08-07 | 2019-10-15 | Micron Technology, Inc. | Channel equalization for multi-level signaling |
US10425260B2 (en) | 2017-08-07 | 2019-09-24 | Micron Technology, Inc. | Multi-level signaling in memory with wide system interface |
US10403337B2 (en) * | 2017-08-07 | 2019-09-03 | Micron Technology, Inc. | Output driver for multi-level signaling |
US10277435B2 (en) | 2017-08-07 | 2019-04-30 | Micron Technology, Inc. | Method to vertically align multi-level cells |
KR102491576B1 (ko) * | 2017-11-08 | 2023-01-25 | 삼성전자주식회사 | 비휘발성 메모리 장치 |
US11114171B2 (en) | 2017-11-08 | 2021-09-07 | Samsung Electronics Co., Ltd. | Non-volatile memory device |
KR102526256B1 (ko) * | 2018-03-06 | 2023-04-28 | 에스케이하이닉스 주식회사 | 데이터 출력 버퍼 |
US10128842B1 (en) | 2018-03-23 | 2018-11-13 | Micron Technology, Inc. | Output impedance calibration for signaling |
KR20210077976A (ko) * | 2019-12-18 | 2021-06-28 | 에스케이하이닉스 주식회사 | 임피던스 조정회로 및 이를 포함하는 반도체 장치 |
CN112088406B (zh) | 2020-08-06 | 2023-10-03 | 长江存储科技有限责任公司 | 用于三维存储器的多管芯峰值功率管理 |
WO2022165791A1 (en) | 2021-02-07 | 2022-08-11 | Yangtze Memory Technologies Co., Ltd. | Peak power management for multi-die operations |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH10224201A (ja) * | 1997-02-03 | 1998-08-21 | Fujitsu Ltd | 半導体集積回路装置 |
JP2003133943A (ja) * | 2001-10-29 | 2003-05-09 | Elpida Memory Inc | 入出力回路と基準電圧生成回路及び半導体集積回路 |
JP2003143002A (ja) * | 2001-11-01 | 2003-05-16 | Mitsubishi Electric Corp | 抵抗可変器 |
JP2004096759A (ja) * | 2002-09-02 | 2004-03-25 | Hynix Semiconductor Inc | 抵抗補正回路 |
Family Cites Families (17)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2724104B2 (ja) * | 1994-02-04 | 1998-03-09 | 川崎製鉄株式会社 | プログラマブル入力回路 |
JPH08335871A (ja) * | 1995-06-07 | 1996-12-17 | Matsushita Electron Corp | 半導体装置 |
EP1382605A3 (en) * | 1998-11-27 | 2004-09-15 | Neurosearch A/S | 8-azabicyclo(3.2.1)oct-2-ene derivatives and their use as nAChR ligands |
US6249142B1 (en) * | 1999-12-20 | 2001-06-19 | Intel Corporation | Dynamically terminated bus |
KR100429870B1 (ko) * | 2001-02-14 | 2004-05-03 | 삼성전자주식회사 | Pvt 변화와 출력단자의 부하 커패시턴스의 변화에 의한슬루율 변화를 최소화할 수 있는 출력버퍼 회로 |
US6424170B1 (en) * | 2001-05-18 | 2002-07-23 | Intel Corporation | Apparatus and method for linear on-die termination in an open drain bus architecture system |
KR100422451B1 (ko) * | 2002-05-24 | 2004-03-11 | 삼성전자주식회사 | 온-다이 터미네이션 제어방법 및 그에 따른 제어회로 |
US6807650B2 (en) * | 2002-06-03 | 2004-10-19 | International Business Machines Corporation | DDR-II driver impedance adjustment control algorithm and interface circuits |
KR100448901B1 (ko) * | 2002-08-23 | 2004-09-16 | 삼성전자주식회사 | 종결 회로를 갖는 반도체 집적 회로의 레이아웃 |
KR100464437B1 (ko) * | 2002-11-20 | 2004-12-31 | 삼성전자주식회사 | 온칩 dc 전류 소모를 최소화할 수 있는 odt 회로와odt 방법 및 이를 구비하는 메모리장치를 채용하는메모리 시스템 |
KR100882117B1 (ko) * | 2002-12-23 | 2009-02-05 | 주식회사 하이닉스반도체 | 온 다이 터미네이션 회로 |
KR100506976B1 (ko) * | 2003-01-03 | 2005-08-09 | 삼성전자주식회사 | 온다이 터미네이션 회로를 가지는 동기 반도체 메모리 장치 |
KR100532426B1 (ko) * | 2003-03-25 | 2005-11-30 | 삼성전자주식회사 | 온-칩 터미네이션 저항의 미스매치를 보상할 수 있는반도체 장치 |
KR100543211B1 (ko) * | 2003-04-29 | 2006-01-20 | 주식회사 하이닉스반도체 | 온 디램 터미네이션 저항 조정 회로 및 그 방법 |
KR100558489B1 (ko) * | 2003-09-02 | 2006-03-07 | 삼성전자주식회사 | 반도체 장치의 온 다이 터미네이션 회로 및 방법 |
KR100729916B1 (ko) * | 2004-04-08 | 2007-06-18 | 주식회사 하이닉스반도체 | 온 다이 터미네이션 회로 |
JP4887607B2 (ja) * | 2004-08-30 | 2012-02-29 | 富士通株式会社 | 抵抗値補償方法、抵抗値補償機能を有する回路、回路の抵抗値試験方法,抵抗値補償プログラム及び回路の抵抗値試験プログラム |
-
2004
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Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH10224201A (ja) * | 1997-02-03 | 1998-08-21 | Fujitsu Ltd | 半導体集積回路装置 |
JP2003133943A (ja) * | 2001-10-29 | 2003-05-09 | Elpida Memory Inc | 入出力回路と基準電圧生成回路及び半導体集積回路 |
JP2003143002A (ja) * | 2001-11-01 | 2003-05-16 | Mitsubishi Electric Corp | 抵抗可変器 |
JP2004096759A (ja) * | 2002-09-02 | 2004-03-25 | Hynix Semiconductor Inc | 抵抗補正回路 |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010182393A (ja) * | 2009-02-03 | 2010-08-19 | Hynix Semiconductor Inc | プリドライバ及びこれを用いた出力ドライバ回路 |
JP2014182861A (ja) * | 2013-03-20 | 2014-09-29 | Toshiba Corp | 半導体記憶装置 |
JP2014187162A (ja) * | 2013-03-22 | 2014-10-02 | Toshiba Corp | 半導体装置とそのトリミング方法 |
JP7438157B2 (ja) | 2021-03-02 | 2024-02-26 | 東芝三菱電機産業システム株式会社 | 故障検出装置、故障検出方法及び半導体スイッチ装置 |
Also Published As
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