JP2006128666A - 表示装置の作製方法 - Google Patents

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Abstract

【課題】本発明は、しきい値のずれが生じにくく、高速動作が可能な逆スタガ型ＴＦＴを有する表示装置の作製方法を提供する。また、スイッチング特性が高く、コントラストがすぐれた表示が可能な表示装置の作製方法を提供する。
【解決手段】 本発明は、耐熱性の高い材料でゲート電極を形成した後、非晶質半導体膜の結晶化を促進する触媒元素を有する層、非晶質半導体膜、及びドナー型元素又は希ガス元素を有する層を形成し加熱して、非晶質半導体膜を結晶化すると共に触媒元素を結晶性半導体膜から除いた後、該結晶性半導体膜の一部を用いて半導体領域を形成し、該半導体領域に電気的に接するソース電極及びドレイン電極を形成し、ゲート電極に接続するゲート配線を形成して、逆スタガ型ＴＦＴを形成する。
【選択図】図２

Description

本発明は、結晶性半導体膜で形成される逆スタガ型薄膜トランジスタを有する表示装置の作製方法に関するものである。
近年、液晶ディスプレイ（ＬＣＤ）やＥＬディスプレイに代表されるフラットパネルディスプレイ（ＦＰＤ）は、これまでのＣＲＴに替わる表示装置として注目を集めている。特にアクティブマトリクス駆動の大型液晶パネルを搭載した大画面液晶テレビの開発は、液晶パネルメーカーにとって注力すべき重要な課題になっている。また、近年液晶テレビに追随し、大画面ＥＬテレビの開発も行われている。
従来の発光素子を有する表示装置において、各画素を駆動する半導体素子としてはアモルファスシリコンを用いた薄膜トランジスタ（以下、ＴＦＴと示す。）が用いられている（特許文献１）。
特開平５−３５２０７号公報
しかしながら、非晶質半導体膜を用いたＴＦＴを直流駆動した場合は、しきい値がずれやすく、それに伴いＴＦＴの特性にバラツキが生じやすい。このため、非晶質半導体膜を用いたＴＦＴを画素のスイッチングに用いた表示装置は、輝度ムラが発生する。このような現象は、対角３０インチ以上（典型的には４０インチ以上）の大画面ＴＶであるほど顕著であり、画質の低下が深刻な問題である。
本発明は、このような状況に鑑みなされたものであり、少ない工程数で、しきい値のずれが生じにくいＴＦＴの作製方法を提供する。また、高速動作が可能な逆スタガ型ＴＦＴを有する表示装置の作製方法を提供する。
本発明は、耐熱性の高い材料でゲート電極を形成した後、非晶質半導体膜を成膜し、該非晶質半導体膜に接する触媒元素層を形成し、該触媒元素層上にドナー型元素又は希ガス元素を有する層、若しくはドナー型元素及び希ガス元素を有する層を形成し加熱して結晶性半導体膜を形成し、触媒元素を結晶性半導体膜から除いた後、該結晶性半導体膜の一部を用いて半導体領域を形成し、該半導体領域に電気的に接するソース電極及びドレイン電極を形成し、ゲート電極に接続する走査線を形成して、逆スタガ型ＴＦＴを形成すると共に、ソース電極又はドレイン電極に接続する第１の電極を形成し、該第１の電極上に発光物質を含む層、及び第２の電極を形成して表示装置を形成することを要旨とする。
本発明の一は、絶縁表面上にゲート電極を形成し、前記ゲート電極上にゲート絶縁膜を形成し、前記ゲート絶縁膜上に触媒元素を有する層を形成し、前記触媒元素を有する層上に第１の半導体膜を形成し、前記第１の半導体膜上に不純物元素を有する第２の半導体膜を形成した後加熱し、加熱された前記第２の半導体膜に接する第１の導電層を形成し、前記第１の導電層の一部をエッチングして、ソース電極及びドレイン電極を形成し、前記第２の半導体膜の一部をエッチングして、ソース領域及びドレイン領域を形成し、前記ゲート絶縁膜及び前記ソース電極及びドレイン電極上に絶縁膜を形成し、前記絶縁膜及び前記ゲート絶縁膜の一部をエッチングして、前記ゲート電極の一部を露出した後、前記ゲート電極に接続するゲート配線を形成し、前記絶縁膜の一部をエッチングして前記ソース電極又はドレイン電極の一部を露出した後、前記ソース電極又はドレイン電極に接続する第１の電極を形成し、前記第１の電極上に発光物質を含む層、及び第２の電極を形成することを特徴とする表示装置の作製方法である。
本発明の一は、絶縁表面上にゲート電極を形成し、前記ゲート電極上にゲート絶縁膜を形成し、前記ゲート絶縁膜上に第１の半導体膜を形成し、前記第１の半導体膜上に触媒元素を有する層を形成し、前記触媒元素を有する層上に不純物元素を有する第２の半導体膜を形成した後加熱し、加熱された前記第２の半導体膜に接する第１の導電層を形成し、前記第１の導電層の一部をエッチングして、ソース電極及びドレイン電極を形成し、前記第２の半導体膜の一部をエッチングして、ソース領域及びドレイン領域を形成し、前記ゲート絶縁膜及び前記ソース電極及びドレイン電極上に絶縁膜を形成し、前記絶縁膜及び前記ゲート絶縁膜の一部をエッチングして、前記ゲート電極の一部を露出した後、前記ゲート電極に接続するゲート配線を形成し、前記絶縁膜の一部をエッチングして前記ソース電極又はドレイン電極の一部を露出した後、前記ソース電極又はドレイン電極に接続する第１の電極を形成し、前記第１の電極上に発光物質を含む層、及び第２の電極を形成することを特徴とする表示装置の作製方法である。
本発明の一は、絶縁表面上にゲート電極を形成し、前記ゲート電極上にゲート絶縁膜を形成し、前記ゲート絶縁膜上に触媒元素を有する層を形成し、前記触媒元素を有する層上に第１の半導体膜を形成し、前記ゲート電極、前記触媒元素を有する層、及び前記第１の半導体膜が重畳する領域上に保護層を形成し、前記第１の半導体膜及び前記保護層上に不純物元素を有する第２の半導体膜を形成した後加熱し、加熱された前記第２の半導体膜に接する第１の導電層を形成し、前記第１の導電層の一部をエッチングして、ソース電極及びドレイン電極を形成し、前記第２の半導体膜の一部をエッチングして、ソース領域及びドレイン領域を形成し、前記ゲート絶縁膜及び前記ソース電極及びドレイン電極上に絶縁膜を形成し、前記絶縁膜及び前記ゲート絶縁膜の一部をエッチングして、前記ゲート電極の一部を露出した後、前記ゲート電極に接続するゲート配線を形成し、前記絶縁膜の一部をエッチングして前記ソース電極又はドレイン電極の一部を露出した後、前記ソース電極又はドレイン電極に接続する第１の電極を形成し、前記第１の電極上に発光物質を含む層、及び第２の電極を形成することを特徴とする表示装置の作製方法である。
本発明の一は、絶縁表面上にゲート電極を形成し、前記ゲート電極上にゲート絶縁膜を形成し、前記ゲート絶縁膜上に第１の半導体膜を形成し、前記第１の半導体膜上に触媒元素を有する層を形成し、前記ゲート電極、前記第１の半導体膜及び前記触媒元素を有する層が重畳する領域に保護層を形成し、前記保護層及び前記触媒元素を有する層上に不純物元素を有する第２の半導体膜を形成した後加熱し、加熱された前記第２の半導体膜に接する第１の導電層を形成し、前記第１の導電層の一部をエッチングして、ソース電極及びドレイン電極を形成し、前記第２の半導体膜の一部をエッチングして、ソース領域及びドレイン領域を形成し、前記ゲート絶縁膜及び前記ソース電極及びドレイン電極上に絶縁膜を形成し、前記絶縁膜及び前記ゲート絶縁膜の一部をエッチングして、前記ゲート電極の一部を露出した後、前記ゲート電極に接続するゲート配線を形成し、前記絶縁膜の一部をエッチングして前記ソース電極又はドレイン電極の一部を露出した後、前記ソース電極又はドレイン電極に接続する第１の電極を形成し、前記第１の電極上に発光物質を含む層、及び第２の電極を形成することを特徴とする表示装置の作製方法である。
本発明の一は、基板上にゲート電極を形成し、前記ゲート電極上にゲート絶縁膜を形成し、前記ゲート絶縁膜上に触媒元素を有する層を形成し、前記触媒元素を有する層上に第１の半導体膜を形成し、前記第１の半導体膜上に不純物元素を有する第２の半導体膜を形成した後加熱し、加熱された前記第２の半導体膜をエッチングしてソース領域及びドレイン領域を形成し、前記ゲート絶縁膜の一部をエッチングして、前記ゲート電極の一部を露出した後、前記ゲート電極に接続するゲート配線と、前記ソース領域及びドレイン領域に接するソース電極及びドレイン電極とを形成し、前記ゲート絶縁膜、ゲート配線、前記ソース電極及びドレイン電極上に絶縁膜を形成し、前記絶縁膜の一部をエッチングして、前記ゲート配線の一部を露出した後、前記ゲート配線に接続する導電層を形成し、前記絶縁膜の一部をエッチングして前記ソース電極又はドレイン電極の一部を露出した後、前記ソース電極又はドレイン電極に接する第１の電極を形成し、前記第１の電極上に発光物質を含む層、及び第２の電極を形成することを特徴とする表示装置の作製方法である。
本発明の一は、基板上にゲート電極を形成し、前記ゲート電極上にゲート絶縁膜を形成し、前記ゲート絶縁膜上に第１の半導体膜を形成し、前記第１の半導体膜上に触媒元素を有する層を形成し、前記触媒元素を有する層上に不純物元素を有する第２の半導体膜を形成した後加熱し、加熱された前記第２の半導体膜をエッチングしてソース領域及びドレイン領域を形成し、前記ゲート絶縁膜の一部をエッチングして、前記ゲート電極の一部を露出した後、前記ゲート電極に接続するゲート配線と、前記ソース領域及びドレイン領域に接するソース電極及びドレイン電極とを形成し、前記ゲート絶縁膜、ゲート配線、前記ソース電極及びドレイン電極上に絶縁膜を形成し、前記絶縁膜の一部をエッチングして、前記ゲート配線の一部を露出した後、前記ゲート配線に接続する導電層を形成し、前記絶縁膜の一部をエッチングして前記ソース電極又はドレイン電極の一部を露出した後、前記ソース電極又はドレイン電極に接する第１の電極を形成し、前記第１の電極上に発光物質を含む層、及び第２の電極を形成することを特徴とする表示装置の作製方法である。
本発明の一は、基板上にゲート電極を形成し、前記ゲート電極上にゲート絶縁膜を形成し、前記ゲート絶縁膜上に触媒元素を有する層を形成し、前記触媒元素を有する層上に第１の半導体膜を形成し、前記ゲート電極、前記触媒元素を有する層、及び前記第１の半導体膜が重畳する領域上に保護層を形成し、前記第１の半導体膜及び前記保護層上に不純物元素を有する第２の半導体膜を形成した後加熱し、加熱された前記第２の半導体膜をエッチングしてソース領域及びドレイン領域を形成し、前記ゲート絶縁膜の一部をエッチングして、前記ゲート電極の一部を露出した後、前記ゲート電極に接続するゲート配線と、前記ソース領域及びドレイン領域に接するソース電極及びドレイン電極とを形成し、前記ゲート絶縁膜、ゲート配線、前記ソース電極及びドレイン電極上に絶縁膜を形成し、前記絶縁膜の一部をエッチングして、前記ゲート配線の一部を露出した後、前記ゲート配線に接続する導電層を形成し、前記絶縁膜の一部をエッチングして前記ソース電極又はドレイン電極の一部を露出した後、前記ソース電極又はドレイン電極に接する第１の電極を形成し、前記第１の電極上に発光物質を含む層、及び第２の電極を形成することを特徴とする表示装置の作製方法である。
本発明の一は、基板上にゲート電極を形成し、前記ゲート電極上にゲート絶縁膜を形成し、前記ゲート絶縁膜上に第１の半導体膜を形成し、前記第１の半導体膜上に触媒元素を有する層を形成し、前記ゲート電極、前記第１の半導体膜及び前記触媒元素を有する層が重畳する領域に保護層を形成し、前記保護層及び前記触媒元素を有する層上に不純物元素を有する第２の半導体膜を形成した後加熱し、加熱された前記第２の半導体膜をエッチングしてソース領域及びドレイン領域を形成し、前記ゲート絶縁膜の一部をエッチングして、前記ゲート電極の一部を露出した後、前記ゲート電極に接続するゲート配線と、前記ソース領域及びドレイン領域に接するソース電極及びドレイン電極とを形成し、前記ゲート絶縁膜、ゲート配線、前記ソース電極及びドレイン電極上に絶縁膜を形成し、前記絶縁膜の一部をエッチングして、前記ゲート配線の一部を露出した後、前記ゲート配線に接続する導電層を形成し、前記絶縁膜の一部をエッチングして前記ソース電極又はドレイン電極の一部を露出した後、前記ソース電極又はドレイン電極に接する第１の電極を形成し、前記第１の電極上に発光物質を含む層、及び第２の電極を形成することを特徴とする表示装置の作製方法である。
なお、前記ソース電極又はドレイン電極に接する第１の電極を形成した後、前記ゲート電極に接続するゲート配線を形成してもよい。また、前記ゲート電極に接続するゲート配線を形成した後、前記ソース電極又はドレイン電極に接する第１の電極を形成してもよい。
前記ゲート配線は、３つ以上の前記ゲート電極に接続されていてもよい。また、前記ゲート配線は、２つの前記ゲート電極に接続されていてもよい。
なお、前記ゲート絶縁膜、ゲート配線、前記ソース電極及びドレイン電極上に形成する絶縁膜の代わりに、ソース電極又はドレイン電極の一部を覆う絶縁膜を形成してもよい。
また、ゲート電極は、絶縁表面上に導電膜を形成し、導電膜上に感光性樹脂を吐出又は塗布し、感光性樹脂の一部に紫外光または近傍の波長の光を照射し、現像後マスクを形成した後、マスクを用いて導電膜をエッチングして形成する。
また、ゲート電極は、耐熱性を有する導電層で形成されている。代表的には、タングステン、モリブデン、ジルコニウム、ハフニウム、バナジウム、ニオブ、タンタル、クロム、コバルト、ニッケル、白金又はリンを含有する結晶性珪素膜、酸化インジウムスズ、酸化亜鉛、酸化インジウム亜鉛、ガリウムを添加した酸化亜鉛、又は酸化珪素を含む酸化インジウムスズで形成される。
また、触媒元素は、タングステン、モリブデン、ジルコニウム、ハフニウム、バナジウム、ニオブ、タンタル、クロム、コバルト、銅、チタン、ニッケル、及び白金から選ばれる一つ又は複数である。
また、前記第１の電極は、画素電極である。
なお、本発明において、表示装置とは、発光素子を用いたデバイス、即ち画像表示デバイスを指す。また、発光表示パネルにコネクター、例えばフレキシブルプリント配線（ＦＰＣ：Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ）もしくはＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）テープもしくはＴＣＰ（Ｔａｐｅ Ｃａｒｒｉｅｒ Ｐａｃｋａｇｅ）が取り付けられたモジュール、ＴＡＢテープやＴＣＰの先にプリント配線基板が設けられたモジュール、または発光素子にＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）方式によりＩＣ（集積回路）やＣＰＵが直接実装されたモジュールも全て表示装置に含むものとする。
また、本発明の一は、上記表示装置を有するＥＬテレビジョンである。
本発明により、少ないフォトマスク数で、結晶性半導体膜で形成される逆スタガ型ＴＦＴを形成することができる。本発明の逆スタガ型ＴＦＴは、非晶質半導体膜の結晶化工程と、非晶質半導体膜の結晶化を促進するための金属触媒のゲッタリング工程とを同時に行うことが可能であるため、工程数の削減が可能であり、スループットを向上させることができる。また、加熱処理数を削減できるため、省エネルギー化が可能である。
また、本発明の逆スタガ型ＴＦＴは、ゲート電極に耐熱性の高い材料を用いており、また、結晶化工程、及びゲッタリング工程の加熱処理を行った後、低抵抗材料を用いて信号線、走査線等の配線を形成している。このため、結晶性を有し、不純物金属元素が少なく、配線抵抗の低いＴＦＴを形成することが可能である。また、本発明の発光素子を有する表示装置は、絶縁膜上に画素電極を形成することが可能であり、開口率を増加させることが可能である。
結晶性半導体膜で形成されるＴＦＴは、非晶質半導体膜で形成される逆スタガ型ＴＦＴと比較して１０〜５０倍程度、移動度が高い。また、ソース領域及びドレイン領域には、アクセプター型元素又はドナー型元素に加え、触媒元素をも含む。このため、半導体領域との接触抵抗の低いソース領域及びドレイン領域が形成できる。この結果、高速動作が必要な発光素子を有する表示装置を作製することが可能である。
また、発光素子を有する表示装置の周辺部に、画素領域内のＴＦＴと同時に走査線駆動回路を形成することが可能である。このため、小型化された表示装置を作製することが可能である。
また、非晶質半導体膜で形成されるＴＦＴと比較して、しきい値のずれが生じにくく、ＴＦＴ特性のバラツキを低減することが可能である。このため、非晶質半導体膜で形成されるＴＦＴをスイッチング素子として用いた発光素子を有する表示装置と比較して、表示ムラを低減することが可能である。
更には、結晶化工程と共に行われるゲッタリング工程により、成膜段階で半導体膜中に混入する金属元素をもゲッタリングするため、オフ電流を低減することが可能であり、代表的には６桁以上のＯＮ／ＯＦＦ比を有するＴＦＴを形成することが可能である。このようなＴＦＴを有する表示装置のスイッチング素子に設けることにより、コントラストを向上させることが可能である。
さらには、上記の作製工程により形成された発光素子を有する表示装置を備えるテレビジョン装置（ＥＬ（エレクトロルミネッセンス）テレビジョン装置と示す。）の、スループットや歩留まりを向上させることが可能であり、低コストで作製することができる。
以下、発明を実施するための最良の形態について図面を参照しながら説明する。但し、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は本実施の形態の記載内容に限定して解釈されるものではない。また、各図面において共通の部分は同じ符号を付して詳しい説明を省略する。
（実施形態１）
本実施形態においては、結晶性半導体膜を有するボトムゲ−ト構造チャネルエッチ型ＴＦＴの発光素子を駆動する素子として有するアクティブマトリクス基板の作製工程を、図１〜図２、図２０、及び図３９を用いて説明する。本実施形態では、発光素子を駆動する素子として、スイッチング用ＴＦＴと駆動用ＴＦＴとを有する発光素子を代表例として示す。図７は、発光素子を駆動する素子を有する発光素子の上面図であり、図１及び図２は、スイッチング用ＴＦＴのゲート電極と走査線の接続部、駆動用ＴＦＴ、及び発光素子を示す断面図である。
図１（Ａ）に示すように、基板１０１上に第１の導電層１０２を形成し、第１の導電層１０２上に通常のリソグラフィ−工程を行い、第１のマスク１０３、１０４を形成する。
基板１０１としては、ガラス基板、石英基板、アルミナなどのセラミック等絶縁物質で形成される基板、シリコンウェハ、金属板等を用いることができる。また、基板１０１として、３２０ｍｍ×４００ｍｍ、３７０ｍｍ×４７０ｍｍ、５５０ｍｍ×６５０ｍｍ、６００ｍｍ×７２０ｍｍ、６８０ｍｍ×８８０ｍｍ、１０００ｍｍ×１２００ｍｍ、１１００ｍｍ×１２５０ｍｍ、１１５０ｍｍ×１３００ｍｍのような大面積基板を用いることができる。
第１の導電層１０２は、膜厚１００〜１０００ｎｍのスパッタ法、ＰＶＤ法（Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）、ＣＶＤ法（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）、蒸着法等により基板全面に形成する。
第１の導電層１０２は、高融点材料を用いて形成することが好ましい。高融点材料を用いることにより、後の結晶化工程、ゲッタリング工程、活性化工程等の加熱工程が可能となる。高融点材料としては、タングステン（Ｗ）、モリブデン（Ｍｏ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、バナジウム（Ｖ）、ニオブ（Ｎｂ）、タンタル（Ｔａ）、クロム（Ｃｒ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、チタン（Ｔｉ）、白金（Ｐｔ）等の金属又はその合金、若しくはその金属窒化物を適宜用いることができる。また、これら複数の層を積層して形成しても良い。代表的には、基板表面側から窒化タンタル膜及びその上に形成されるタングステン膜、窒化タンタル膜及びその上に形成されるモリブデン、窒化チタン膜及びその上に形成されるタングステン膜、窒化チタン膜及びその上に形成されるモリブデン膜等の積層構造としてもよい。また、リンを含有する珪素膜（非晶質半導体膜、結晶性半導体膜を含む）、酸化インジウムスズ、酸化亜鉛、酸化インジウム亜鉛、ガリウムを添加した酸化亜鉛、又は酸化珪素を含む酸化インジウムスズを用いることもできる。
リソグラフィ−工程によって形成される第１のマスク１０３、１０４の材料としては、紫外光から赤外光に感光するネガ型感光性材料又はポジ型感光性材料を用いる。感光性材料の代表例としては、エポキシ樹脂、クリル樹脂、フェノール樹脂、ノボラック樹脂、アクリル樹脂、メラミン樹脂、ウレタン樹脂等の感光性を示す樹脂材料を用いる。また、ベンゾシクロブテン、パリレン、フレア、ポリイミドなどの感光性を示す有機材料等を用いることができる。また、代表的なポジ型感光性樹脂として、ノボラック樹脂と感光剤であるナフトキノンジアジド化合物を有する感光性樹脂が挙げられ、ネガ型感光性樹脂として、ベース樹脂、ジフェニルシランジオール及び酸発生剤などを有する感光性樹脂が挙げられる。ここでは、ポジ型感光性材料を用いる。
次に、図１（Ｂ）に示すように、第１のマスクを用いて、第１の導電層１０２をエッチングして、第２の導電層１１１、１１２を形成する。第２の導電層１１１は、駆動用ＴＦＴのゲート電極として機能し、第２の導電層１１２は、スイッチング用ＴＦＴのゲート電極として機能する。
次に、第１のマスクを除去した後、膜厚１０〜２００ｎｍ、好ましくは５０〜１００ｎｍの第１の絶縁膜１１３を形成し、第１の絶縁膜１１３上に膜厚５０〜２５０ｎｍ、好ましくは１００〜２００ｎｍの第２の絶縁膜１１４を形成し、第２の絶縁膜１１４上に膜厚０．１〜１０ｎｍ、好ましくは１〜３ｎｍの第３の絶縁膜１１５を形成する。
第１の絶縁膜１１３は、ゲート絶縁膜として機能するほかガラス基板からの可動イオンの拡散を防止する役割を果たす。第１の絶縁膜１１３は、窒化珪素（ＳｉＮｘ）、窒化酸化珪素（ＳｉＮｘＯｙ）（ｘ＞ｙ）などを適宜用いることができる。第２の絶縁膜１１４はゲ−ト絶縁膜として機能する。第２の絶縁膜１１４は酸化珪素（ＳｉＯｘ）、酸化窒化珪素（ＳｉＯｘＮｙ）（ｘ＞ｙ）などを適宜用いることができる。第３の絶縁膜１１５は、窒化珪素（ＳｉＮｘ）、窒化酸化珪素（ＳｉＮｘＯｙ）（ｘ＞ｙ）などを適宜用いることができる。本実施の形態では、半導体層に結晶化を促進する触媒元素を用い、その後ゲッタリング処理を行って除去する。酸化珪素と珪素膜は界面状態が良好であるが、界面において珪素膜中の金属元素と酸化珪素中の酸素が反応し、金属酸化物（本実施の形態では酸化ニッケル（ＮｉＯｘ））になりやすく、触媒元素がゲッタリングされにくくなる場合がある。また、窒化珪素膜は、窒化珪素膜の応力や、トラップの影響により、半導体層との界面状態に悪影響を与える恐れがある。よって、半導体層に接する絶縁層の最上層に、膜厚０．１〜１０ｎｍの窒化珪素膜、あるいは窒化酸化珪素膜を形成する。本実施の形態ではゲ−ト絶縁膜は３層の積層構造とする。このような構造であると、半導体層中の触媒元素のゲッタリング効率も上がり、かつ半導体層への窒化珪素膜中の悪影響も軽減できる。また積層される絶縁膜は、同チャンバ−内で真空を破らずに同一温度下で、反応ガスを切り替えながら連続的に形成するとよい。真空を破らずに連続的に形成すると、積層する膜同士の界面が汚染されるのを防ぐことができる。
なお、酸化珪素（ＳｉＯｘ）、酸化窒化珪素（ＳｉＯｘＮｙ）（ｘ＞ｙ）、窒化珪素（ＳｉＮｘ）、窒化酸化珪素（ＳｉＮｘＯｙ）（ｘ＞ｙ）には、水素が含まれている。第１、第２、第３の絶縁膜１１３、１１４、１１５は、ＣＶＤ法、ＰＶＤ法等の公知の手法により形成する。
第３の絶縁膜１１５上には触媒元素を有する層１１９を形成する。触媒元素を有する層１１９の形成方法としては、ＰＶＤ法、ＣＶＤ法、蒸着法等により第３の絶縁膜１１５表面に、触媒元素又は触媒元素の珪化物の薄膜を形成する方法、第３の絶縁膜１１５表面に触媒元素を含む溶液を塗布する方法などがある。触媒元素としては、タングステン（Ｗ）、モリブデン（Ｍｏ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、バナジウム（Ｖ）、ニオブ（Ｎｂ）、タンタル（Ｔａ）、クロム（Ｃｒ）、コバルト（Ｃｏ）、銅（Ｃｕ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、白金（Ｐｔ）等の一つ又は複数を用いて形成することができる。また、ＮｉＣｌ2などのイオンドープ法又はイオン注入法により、上記触媒元素を絶縁膜表面から浅く注入しても良い。また、上記触媒元素で形成される電極を用いて、半導体膜表面をプラズマ処理してもよい。ここでは、厚さ１〜１００ｎｍのニッケル膜を蒸着法にて形成する。なお、ここでは触媒元素とは半導体膜の結晶化を促進又は助長させる元素のことである。
次に、図１（Ｄ）に示すように、触媒元素を有する層１１９上に膜厚５０〜２００ｎｍ、好ましくは１００から１５０ｎｍの第１の半導体膜１３１を形成する。
次に、ＴＦＴのチャネル領域となる領域に３族元素（１３族元素、以下、アクセプター型元素と示す。）、または５族元素（１５族元素、以下、ドナー型元素と示す。）を低濃度に添加するチャネルドープ工程を全面に、または選択的に行う。このチャネルドープ工程は、ＴＦＴしきい値電圧を制御するための工程である。なお、ここではジボラン（Ｂ2Ｈ6）を質量分離しないでプラズマ励起したイオンドープ法でボロンを添加する。なお、質量分離を行うイオン注入法を用いてもよい。
次に、真空を破壊せず第２の半導体膜と第３の半導体膜を形成する。第２の半導体膜１３２の膜厚は、３０〜２００ｎｍ、好ましくは５０〜１００ｎｍである。第３の半導体膜１３３の膜厚は、３０〜２００ｎｍ、好ましくは５０〜１００ｎｍである。第２の半導体膜は低濃度領域（以下、ｎ-領域と示す。）、その上に第３の半導体膜は高濃度領域（以下、ｎ+領域と示す。）の積層構造である。
第１の半導体膜１３１としては、非晶質半導体、非晶質状態と結晶状態とが混在したセミアモルファス半導体、非晶質半導体中に０．５ｎｍ〜２０ｎｍの結晶粒を観察することができる微結晶半導体、及び結晶性半導体から選ばれたいずれかの状態を有する膜で形成する。特に、０．５ｎｍ〜２０ｎｍの結晶を粒観察することができる微結晶状態はいわゆるマイクロクリスタル（μｃ）と呼ばれている。いずれも、シリコン、シリコン・ゲルマニウム（ＳｉＧｅ）等を主成分とする半導体膜を用いることができる。
なお、後の結晶化で良質な結晶構造を有する半導体膜を得るためには、第１の半導体膜１３１の膜中に含まれる酸素、窒素などの不純物濃度を５×１０18／ｃｍ3（以下、濃度はすべて二次イオン質量分析法（ＳＩＭＳ）にて測定した原子濃度として示す。）以下に低減させておくと良い。これらの不純物は、触媒元素と反応しやすく、後の結晶化を妨害する要因となり、また、結晶化後においても捕獲中心や再結合中心の密度を増加させる要因となる。
第２の半導体膜１３２と第３の半導体膜１３３は、ドナー型元素が含まれる半導体である。珪化物気体にリン、ヒ素のようなドナー型元素を有する気体を加えたプラズマＣＶＤ法で成膜する。このような手法により第２の半導体膜１３２と第３の半導体膜１３３を形成することで、第１の半導体膜１３１と第２の半導体膜１３２、第３の半導体膜１３３とに汚染物質の少ない清浄な界面が形成される。また、ドナー型元素が含まれる第２の半導体膜１３２、第３の半導体膜１３３としては、第１の半導体膜１３１と同様の半導体膜を形成した後、ドナー型元素をイオンドープ法又はイオン注入法により添加して形成することができる。このときの、第２の半導体膜１３２では、リンの濃度が１×１０16〜１×１０18／ｃｍ3であることが好ましい。また、第３の半導体膜１３３はリンの濃度が１×１０19〜１×１０21／ｃｍ3であることが好ましい。
このときのドナー型元素が含まれる第２の半導体膜１３２、第３の半導体膜１３３の不純物のプロファイルを図２０に示す。図２０（Ａ）は、第１の半導体膜１３１上に、プラズマＣＶＤ法によりドナー型元素が含まれる第２の半導体膜１３２及び第３の半導体膜１３３を形成した時の、ドナー型元素のプロファイル１５０ａを示す。なお、第３の半導体膜１３３では、膜の深さ方向に対して一定の濃度（第１の濃度）のドナー型元素が分布している。また、第２の半導体膜１３２では、膜の深さ方向に対して一定の濃度（第２の濃度）のドナー型元素が分布している。このとき、第１の濃度は第２の濃度より高い。
一方、図２０（Ｂ）は、第１の半導体膜１３１上に、非晶質半導体、セミアモルファス半導体、微結晶半導体、及び結晶性半導体から選ばれたいずれかの状態を有する膜の半導体膜を形成し、イオンドープ法又はイオン注入法により該半導体膜にドナー型元素を添加して第２の半導体膜１３２ａを形成した時の、ドナー型元素のプロファイル１５０ｂを示す。このとき、第３の半導体膜１３３は形成しなくとも良い。図２０（Ｂ）に示すように、第２の半導体膜１３２ａの表面付近は、ドナー型元素濃度が比較的高い。この領域をｎ+領域１４４ａと示す。一方、第１の半導体膜１３１に近づくにつれ、ドナー型元素濃度が減少している。この領域をｎ―領域１４４ｂと示す。ｎ+領域１４４ａのドナー型元素の濃度は、ｎ-領域１４４ｂのドナー型元素の１０〜１００倍である。
第３の半導体膜１３３及びｎ+領域１４４ａは後にソース領域及びドレイン領域として機能し、第２の半導体膜１３２及びｎ-領域１４４ｂはＬＤＤ領域として機能する。なお、ｎ+領域とｎ-領域それぞれの界面は存在せず、相対的なドナー型元素濃度の大小によって変化する。このようにイオンドープ法又はイオン注入法により形成されたドナー型元素が含まれる第２の半導体膜は、添加条件によって濃度プロファイルを制御することが可能であり、ｎ+領域とｎ-領域の膜厚を適宜制御することが可能である。
なお、ドナー型元素が含まれる第２の半導体膜１３２、第３の半導体膜１３３、第２の半導体膜１３２ａは、希ガス元素、代表的にはアルゴンが添加されることにより、結晶格子の歪が形成され、後に行われるゲッタリング工程で、より触媒元素をゲッタリングすることが可能である。
触媒元素を有する層１１９、第１の半導体膜１３１、第２の半導体膜１３２、第３の半導体膜１３３を加熱して第１の半導体膜１３１を結晶化させ、第１の結晶性半導体膜１４１とすると共に、図１（Ｅ）の矢印で示すように、第１の結晶性半導体膜１４１に含まれる触媒元素を第２の半導体膜１３２、第３の半導体膜１３３に移動させて、触媒元素をゲッタリングする。
熱処理は脱水素化のための熱処理（４００〜５５０℃、０．５〜２時間）の後、結晶化のための熱処理（５５０℃〜６５０℃で１〜２４時間）を行う。また、ＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）により結晶化を行っても良い。結晶化は半導体の結晶化を助長する触媒元素が接した半導体膜の部分でシリサイドが形成され、それを核として結晶化が進行する。同時にゲッタリングも行われ触媒元素の固溶度が高い第２の半導体膜１３２、第３の半導体膜１３３に移動させて、触媒元素をゲッタリングする。
この工程により、第１の結晶性半導体膜中の触媒元素がデバイス特性に影響を与えない濃度、即ち膜中のニッケル濃度が１×１０18／ｃｍ3以下、望ましくは１×１０17／ｃｍ3以下とすることができる。このような膜を第１の結晶性半導体膜１４１と示す。また、ゲッタリング後の触媒元素が移動した第２の半導体膜１３２及び第３の半導体膜１３３も同様に結晶化されているため、これらを合わせて第２の結晶性半導体膜１４２と示す。なお、本実施形態においては、ゲッタリング工程と共に、第２の結晶性半導体膜１４２中のドナー型元素の活性化を行っている。
次に、図１（Ｆ）に示すように、第２の結晶性半導体膜１４２上に第２のマスク１４３を形成し、該第２のマスクを用いて第２の結晶性半導体膜１４２及び第１の結晶性半導体膜１４１をエッチングして、図２（Ａ）に示すような第１の半導体領域１５１及び第２の半導体領域１５２を形成する。
なお、以下の実施形態及び実施例のマスク形成工程において、半導体材料で形成される膜又は領域上に感光性材料を塗布する前には、半導体膜又は領域表面に、膜厚が数ｎｍ程度の絶縁膜を形成することが好ましい。この工程により半導体材料と感光性材料とが直接接触すること回避することが可能であり、不純物が半導体膜中に侵入するのを防止できる。なお、絶縁膜の形成方法としては、オゾン水等の酸化力のある溶液を塗布する方法、酸素プラズマ、オゾンプラズマを照射する方法等が挙げられる。
第１の結晶性半導体膜１４１及び第２の結晶性半導体膜１４２は、Ｃｌ2、ＢＣｌ3、ＳｉＣｌ4もしくはＣＣｌ4などを代表とする塩素系ガス、ＣＦ4、ＳＦ6、ＮＦ3、ＣＨＦ3などを代表とするフッ素系ガス、あるいはＯ2を用いてエッチングすることができる。
次に、第２のマスクを除去した後、膜厚２００〜１０００ｎｍ、好ましくは５００〜１０００ｎｍの第３の導電層１５３を成膜する。次に、第３の導電層１５３上にレジストなどの感光性材料を塗布又し、露光、現像後、図２（Ｂ）に示すような第３のマスク１６１を形成する。
第３の導電層１５３はスパッタ法、ＰＶＤ法、ＣＶＤ法、蒸着法等により基板全面に形成する。材料としては、Ａｇ、Ａｕ、Ｃｕ、Ｎｉ、Ｐｔ、Ｐｄ、Ｉｒ、Ｒｈ、Ｗ、Ａｌ、Ｔａ、Ｍｏ、Ｃｄ、Ｚｎ、Ｆｅ、Ｔｉ等の金属を複数組み合わせて用いる事が出来る。また、これらの材料からなる導電層を積層して第３の導電層を形成することができる。第３の導電層は配線として機能する。配線抵抗を低下させるため、低抵抗材料を用いることが好ましい。ここでは膜厚１００ｎｍのＭｏ上に膜厚５００ｎｍのＡｌと膜厚５０ｎｍのＭｏを積層する。Ａｌは２５０℃以上の温度でスパイキングを発生しやすい。そこでＡｌの拡散防止を行うためにＡｌ膜の上下を高融点金属Ｍｏで挟む。ＭｏとＡｌはリン酸：硝酸：酢酸：水＝７２：２：１０：１６で混合された液でエッチングできる。また、種々のガスを選択してドライエッチングを行ってもよい。
ここで、銅を配線として用いる場合のバリア膜としては、窒化シリコン、酸化窒化シリコン、窒化アルミニウム、窒化チタン、窒化タンタルなど窒素を含む絶縁性又は導電性の物質を用いるとよい。
次に、第３のマスク１６１を用いて第３の導電層を所望の形状にエッチングして、図２（Ｂ）に示すような、第４の導電層１６２、１６３、図７（Ｂ）及び（Ｃ）に示す第４の導電層１６７、１６９を形成する。第４の導電層１６２は電源線及び容量配線として機能し第４の導電層１６３は、駆動用ＴＦＴのソース電極又はドレイン電極として機能する。また、図７（Ｃ）に示す、第４の導電層１６７は信号線として機能し、第４の導電層１６９はスイッチング用ソース領域又はドレイン領域として機能する。このとき、第３の導電層を分断して、各配線及び各電極を形成すると共に、ソース配線又はドレイン配線の幅が細くなるようにエッチングすることで、後に形成される透過型表示装置の開口率を高めることが可能である。
次に、第３のマスク１６１を用いて、第１の半導体領域１５２の露出部をエッチングして、ソース領域及びドレイン領域として機能する第３の半導体領域１６４、１６５を形成する。このとき、第２の半導体領域１５１の一部がオーバーエッチングされても良い。このときのオーバーエッチングされた第２の半導体領域を第４の半導体領域１６６と示す。第４の半導体領域１６６は、駆動用ＴＦＴのチャネル形成領域として機能する。一方、同様の工程によりスイッチング用ＴＦＴのチャネル形成領域として機能する第４の半導体領域１６８も形成する。
次に、第３のマスク１６１を除去した後、図２（Ｃ）に示すように、第４の導電層１６２、１６３及び第４の半導体領域１６６表面上に、パッシベーション膜として機能する膜厚５０〜３００ｎｍの第４の絶縁膜１７１を成膜することが好ましい。パッシベーション膜は、プラズマＣＶＤ法又はスパッタリング法などの薄膜形成法を用い、窒化珪素、酸化珪素、窒化酸化珪素、酸化窒化珪素、酸化窒化アルミニウム、または酸化アルミニウム、ダイアモンドライクカーボン（ＤＬＣ）、窒素含有炭素（ＣＮ）、その他の絶縁性材料を用いて形成することができる。なお、パッシベーション膜は単層でも積層構造でもよい。ここでは、第４の半導体領域１６６の界面特性から酸化珪素、又は酸化窒化珪素を形成し、その上に窒化珪素膜、又は窒化酸化珪素膜を成膜することが好ましい。
この後、第４の半導体領域１６６を水素雰囲気又は窒素雰囲気で加熱して水素化することが好ましい。なお、窒素雰囲気で加熱する場合は、第３の絶縁膜１１５に水素を含む絶縁膜を形成することが好ましい。
以上の工程により、結晶性半導体膜を有するボトムゲ−ト構造チャネルエッチ型ＴＦＴを形成することができる。
次に、第４の絶縁膜１７１上に、膜厚５００〜１５００ｎｍの第５の絶縁膜１７２を形成する。第５の絶縁膜１７２としては、酸化珪素、窒化珪素、酸化窒化珪素、酸化アルミニウム、窒化アルミニウム、酸窒化アルミニウムその他の無機絶縁性材料、又はアクリル酸、メタクリル酸及びこれらの誘導体、又はポリイミド（ｐｏｌｙｉｍｉｄｅ）、芳香族ポリアミド、ポリベンゾイミダゾール（ｐｏｌｙｂｅｎｚｉｍｉｄａｚｏｌｅ）などの耐熱性高分子、又はシリカガラスに代表されるシロキサンポリマー系材料を出発材料として形成された珪素、酸素、水素からなる化合物のうちＳｉ−Ｏ−Ｓｉ結合を含む無機シロキサンポリマー、アルキルシロキサンポリマー、アルキルシルセスキオキサンポリマー、水素化シルセスキオキサンポリマー、水素化アルキルシルセスキオキサンポリマーに代表される珪素上の水素がメチルやフェニルのような有機基によって置換された有機シロキサンポリマー系の絶縁材料を用いることができる。形成方法としては、ＣＶＤ法、塗布法、印刷法等公知の手法を用いて形成する。なお、塗布法で形成することにより、第５の絶縁膜１７２の表面を平坦化することが可能である。ここでは、塗布法によりアクリル樹脂を塗布し焼成して、第５の絶縁膜１７２を形成する。
なお、第４の絶縁膜１７１が、後に形成される第６の導電層１７５と第４の導電層１６２、１６３との間に寄生容量が生じない程度の膜厚を有する場合、第５の絶縁膜１７２は必ずしも必要ではない。
次に、第５の絶縁膜１７２上に第４のマスク（図示しない。）を形成した後、第５の絶縁膜１７２及び第４の絶縁膜１７１の一部をエッチングして、スイッチング用ＴＦＴのゲート電極として機能する第２の導電層１１２（図２（Ｃ））、１２２ａ（図７（Ａ））を露出する。次に、第４のマスクを除去した後、膜厚５００〜１５００ｎｍ、好ましくは５００〜１０００ｎｍの第５の導電層１７３を形成する。第５の導電層１７３は、走査線として機能する。
第４のマスクは、第２のマスク１４３と同様の手法及び材料を適宜用いることが可能である。第５の導電層１７３の材料及び形成方法は、第３の導電層１５３と同様の材料及び形成方法を適宜選択すればよい。なお、配線抵抗を抑制するため、低抵抗材料を用いることが好ましい。
以上の工程により、図２（Ｃ）、図７（Ａ）及び図７（Ｃ）に示すような、第２の導電層１１１又は第２の導電層１２１、ゲート絶縁膜として機能する第１の絶縁膜１１３、第２の絶縁膜１１４、第３の絶縁膜１１５、又は第１の絶縁膜１２３、チャネル形成領域として機能する第４の半導体領域１６６、ソース領域又はドレイン領域として機能する第３の半導体領域１６４、１６５、電源線として機能する第４の導電層１６２、及びソース電極又はドレイン電極として機能する第４の導電層１６３を有する駆動用ＴＦＴ１９１を形成することができる。
また、図７（Ｂ）及び図７（Ｃ）に示すような、第２の導電層１２２ａ、ゲート絶縁膜として機能する第１の絶縁膜１２３、チャネル形成領域として機能する第４の半導体領域１６８、ソース領域又はドレイン領域として機能する第３の半導体領域１６４、１６５、信号線として機能する第４の導電層１６７、及びソース電極又はドレイン電極として機能する第４の導電層１６９を有するスイッチング用ＴＦＴ１９２を形成する。
なお、スイッチング用ＴＦＴ１９２のソース電極又はドレイン電極として機能する第２の導電層１６９は、駆動用ＴＦＴ１９１のゲート電極として機能する第２の導電層１２１と接続している。また、スイッチング用ＴＦＴ１９２のゲート電極として機能する１２２ａは、走査線として機能する第５の導電層１７３と接続している。
次に、第５の導電層１７３及び第５の絶縁膜１７２上に第６の絶縁膜１７４を形成する。第６の絶縁膜１７４としては、第５の絶縁膜１７２と同様の材料を適宜用いることが可能である。
次に、第６の絶縁膜１７４上に第５のマスク（図示しない。）を形成した後、第６の絶縁膜１７４、第５の絶縁膜１７２及び第４の絶縁膜１７１の一部をエッチングして、第４の導電層１６３の一部を露出する。次に、第５のマスクを除去した後、画素電極として機能する膜厚１００〜２００ｎｍの第６の導電層１７５を形成する。第５のマスクは、第２のマスク１４３と同様の手法及び材料を適宜用いることが可能である。
第６の導電層１７５の形成方法としては、スパッタリング法、蒸着法、ＣＶＤ法、塗布法等を適宜用いる。
なお、ここでは第５の導電層１７３としては走査線として機能する導電層を形成し、第６の導電層１７５としては第１の画素電極として機能する導電層を形成したが、これに限定されない。画素電極として機能する導電層を形成した後、走査線として機能する導電層を形成してもよい。
以上の工程により、アクティブマトリクス基板を形成することが可能である。
次に、図２（Ｄ）に示すように、第６の導電層１７５及び第６の絶縁膜１７４上に第７の絶縁膜１８１を形成する。第７の絶縁膜１８１は、第６の導電層１７５の端部を囲む隔壁層として機能する。第７の絶縁膜１８１としては、有機材料からなるが、感光性と非感光性のどちらを用いてもよい。但し、感光性の材料を用いると、その側壁は曲率半径が連続的に変化する形状となり、後に形成する発光物質を含む層が段切れすることなく、形成することができる。特に、ネガ型の感光性の材料を用いると、第７の絶縁膜１８１の上端部に第１の曲率半径を有する曲面、第７の絶縁膜１８１の下端部に第２の曲率半径を有する曲面が設けられる。第１及び第２の曲率半径は０．２〜３μｍ、第７の絶縁膜１８１の角度は３５度以上とすることが好ましい。また、ポジ型の感光性の材料を用いると、第７の絶縁膜１８１の上端部のみに曲率半径を有する曲面が設けられる。図示する断面構造では、ネガ型の感光性材料を用いたときの場合を示している。
次に、第６の導電層１７５及び第７の絶縁膜１８１上に発光物質を含む層１８２及び第７の導電層１８３を形成する。第７の導電層１８３は、第２の画素電極として機能する。第１の画素電極として機能する第６の導電層１７５及び第２の画素電極として機能する第７の導電層１８３は、仕事関数を考慮して材料を選択する必要がある。但し第１の画素電極及び第２の画素電極は、画素構成によりいずれも陽極、又は陰極となりうる。駆動用ＴＦＴの極性がｐチャネル型である場合、第１の画素電極を陽極、第２の画素電極を陰極とするとよい。また、駆動用ＴＦＴの極性がｎチャネル型である場合、第１の画素電極を陰極、第２の画素電極を陽極とすると好ましい。
陽極の材料としては、仕事関数の大きい導電性材料を用いることが好ましい。陽極側を光の取り出し方向とするのであれば、透明導電材料（インジウム錫酸化物（ＩＴＯ）、酸化珪素を含むインジウム錫酸化物、酸化亜鉛（ＺｎＯ）、酸化スズ（ＳｎＯ2））、酸化インジウム亜鉛（ＩＺＯ）、ガリウムを添加した酸化亜鉛（ＧＺＯ）等を用いればよい。また、陽極側を遮光性とするのであれば、ＴｉＮ、ＺｒＮ、Ｔｉ、Ｗ、Ｎｉ、Ｐｔ、Ｃｒ、Ａｌ等の単層膜の他、窒化チタンとアルミニウムを主成分とする膜との積層、窒化チタン膜とアルミニウムを主成分とする膜と窒化チタン膜との三層構造等を用いることができる。あるいは、上記の遮光性を有する膜の上に上述した透明導電性材料を積層する方法でもよい。
また、陰極の材料としては、仕事関数の小さい導電性材料を用いることが好ましく、具体的には、ＬｉやＣｓ等のアルカリ金属、およびＭｇ、Ｃａ、Ｓｒ等のアルカリ土類金属、およびこれらを含む合金（Ｍｇ：Ａｇ、Ａｌ：Ｌｉなど）の他、ＹｂやＥｒ等の希土類金属を用いて形成することもできる。また、Ａｕ（金）、Ｃｕ（銅）、Ｗ（タングステン）、Ａｌ（アルミニウム）、Ｔｉ（チタン）、タンタル（Ｔａ）などの金属材料、又は該金属材料と化学量論的組成比以下の濃度で窒素を含む金属材料、若しくは該金属の窒化物である窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）、若しくは１〜２０ａｔ％のニッケルを含むアルミニウムを用いて形成することもできる。
また、陰極側を光の取り出し方向とする場合は、ＬｉやＣｓ等のアルカリ金属、およびＭｇ、Ｃａ、Ｓｒ等のアルカリ土類金属を含む超薄膜と、透明導電膜（透明導電材料（インジウム錫酸化物（ＩＴＯ）、酸化珪素を含むインジウム錫酸化物（ＩＴＳＯ）、酸化亜鉛（ＺｎＯ）、酸化スズ（ＳｎＯ2））、酸化インジウム亜鉛（ＩＺＯ）、ガリウムを添加した酸化亜鉛（ＧＺＯ）等）との積層構造を用いればよい。あるいは、アルカリ金属またはアルカリ土類金属と電子輸送材料を共蒸着した電子注入層を形成し、その上に透明導電膜を積層してもよい。
なお、第６の導電層１７５または第７の導電層１８３として用いることが可能な、酸化珪素を含むＩＴＯは、通電、或いは熱処理によって結晶化しにくく表面の平坦性が高い材料である。
ここでは、駆動用ＴＦＴとしてｎチャネル型ＴＦＴを用いているため、第６の導電層１７５は、窒化タンタルからなる下層と、酸化珪素を含むＩＴＯからなる上層との積層構造で形成する。また、第７の導電層１８３酸化珪素を含むＩＴＯで形成する。
ここでは、駆動用ＴＦＴとしてｎチャネル型ＴＦＴを用いているため、発光物質を含む層１８２は、第６の導電層１７５（陰極）側から順に、ＥＩＬ（電子注入層、）ＥＴＬ（電子輸送層）、ＥＭＬ（発光層）、ＨＴＬ（ホール輸送層）、ＨＩＬ（ホール注入層）の順に積層されている。なお、発光物質を含む層は、積層構造以外に単層構造、又は混合構造をとることができる。
また、水分や脱ガスによるダメージから発光素子を保護するため、第７の導電層１８３を覆う保護膜１８５を設けることが好ましい。保護膜１８５としては、ＰＣＶＤ法による緻密な無機絶縁膜（ＳｉＮx：ｘ＞０、ＳｉＮxＯy：ｘ＞ｙ＞０、など）、スパッタ法による緻密な無機絶縁膜（ＳｉＮx：ｘ＞０、ＳｉＮxＯy：ｘ＞ｙ＞０、など）、炭素を主成分とする薄膜（ＤＬＣ（ダイアモンドライクカーボン）膜、ＣＮ膜、アモルファスカーボン膜）、金属酸化物膜（ＷＯ2、ＣａＦ2、Ａｌ2Ｏ3など）などを用いることが好ましい。
なお、発光素子１８４は第１の画素電極として機能する第６の導電層１７５、発光物質を含む層１８２、及び第２の画素電極として機能する第７の導電層１８３で形成される。
本実施形態で形成されるチャネルエッチ型ＴＦＴは、ゲート電極に耐熱性の高い材料を用いており、また活性化工程、ゲッタリング工程、及び結晶化工程の加熱処理を同時に行った後、低抵抗材料を用いて信号線、走査線等の配線を形成している。このため、結晶性を有し、不純物金属元素が少なく、配線抵抗の低いＴＦＴを形成することが可能である。また、本発明の表示装置は、絶縁膜上に画素電極を形成することが可能であり、開口率を増加させることが可能である。
このため、結晶性半導体膜で形成され、非晶質半導体膜で形成されるボトムゲ−ト構造チャネルエッチ型ＴＦＴと比較して移動度が高い。また、ソース領域及びドレイン領域には、ドナー型元素に加え、触媒元素をも含む。このため、半導体領域との接触抵抗の低いソース領域及びドレイン領域が形成できる。この結果、高速動作が必要な半導体装置を作製することが可能である。
また、非晶質半導体膜で形成されるＴＦＴと比較して、しきい値のずれが生じにくく、ＴＦＴ特性のバラツキを低減することが可能である。このため、非晶質半導体膜で形成されるＴＦＴをスイッチング素子として用いた表示装置と比較して、表示ムラを低減することが可能であり、信頼性の高い表示装置を作製することが可能である。
更には、結晶化、活性化、及びゲッタリング工程を同時に行う一度の加熱により、成膜段階で半導体膜中に混入する金属元素をもゲッタリングするため、オフ電流を低減することが可能である。このようなＴＦＴを表示装置のスイッチング素子に設けることにより、コントラストを向上させることが可能である。
（実施形態２）
本実施形態では、実施形態１で示した結晶性半導体膜を有するボトムゲ−ト構造チャネルエッチ型ＴＦＴとは異なる作製工程について図３を用いて説明する。
図３（Ａ）に示すように、基板１０１上に第１の導電層１０２を形成し、第１の導電層上に通常のリソグラフィ−工程を行い、第１のマスク１０３、１０４を形成する。
次に、図３（Ｂ）に示すように、第１のマスク１０３、１０４を用いて、第１の導電層１０２をエッチングして、第２の導電層１１１、１１２を形成する。第２の導電層１１１は、駆動用ＴＦＴのゲート電極として機能し、第２の導電層１１２は、スイッチング用ＴＦＴのゲート電極として機能する。
次に、第１のマスクを除去した後、膜厚１０〜２００ｎｍ、好ましくは５０〜１００ｎｍの第１の絶縁膜１１３を形成し、第１の絶縁膜上１１３に膜厚５０〜２５０ｎｍ、好ましくは１００〜２００ｎｍの第２の絶縁膜１１４を形成し、第２の絶縁膜１１４上に膜厚０．１〜１０ｎｍ、好ましくは１〜３ｎｍの第３の絶縁膜１１５を形成する。
第１、第２、第３の絶縁膜１１３、１１４、１１５上に真空の状態を保ったまま連続して第１の半導体膜１１６を成膜する。次に、第１の半導体膜１１６上には触媒元素を有する層１１７を形成する。第１の半導体膜１１６は、実施形態１の第１の半導体膜１３１と、触媒元素を有する層１１７は、実施形態１の触媒元素を有する層１１７と、それぞれ同様の材料及び手法を用いて形成することができる。
次に、ＴＦＴのチャネル領域となる領域に３族元素（１３族元素、以下、アクセプター型元素と示す。）、または５族元素（１５族元素、以下、ドナー型元素と示す。）を低濃度に添加するチャネルドープ工程を全面または選択的に行う。
次に、図３（Ｄ）に示すように、触媒元素を有する層１１７上に、真空の状態を保ったまま第２の半導体膜１３２と第３の半導体膜１３３を形成する。第２の半導体膜１３２は膜厚３０〜２００ｎｍ、好ましくは５０〜１００ｎｍである。第３の半導体膜１３３は３０〜２００ｎｍ、好ましくは５０〜１００ｎｍである。低濃度不純物領域（以下、ｎ-領域と示す。）である第２の半導体膜１３２、その上に高濃度不純物領域（以下、ｎ+領域と示す。）である第３の半導体領域１３３の積層構造である。なお、第２の半導体膜１３２と第３の半導体膜１３３は、ドナー型元素が含まれる半導体である。
なお、ドナー型元素が含まれる第３の半導体膜１３３は、希ガス元素、代表的にはアルゴンが添加されることにより、結晶格子の歪が形成され、後に行われるゲッタリング工程で、より効果的に触媒元素をゲッタリングすることが可能である。
第１の半導体膜１１６、触媒元素を有する層１１７、第２の半導体膜１３２、第３の半導体膜１３３を加熱して、第１の半導体膜１１６を結晶化させ、第１の結晶性半導体膜１４１とすると共に、図３（Ｅ）の矢印で示すように、第１の結晶性半導体膜１４１に含まれる触媒元素を第２の半導体膜１３２、第３の半導体膜１３３に移動させて、触媒元素をゲッタリングする。熱処理は、実施形態１と同様に行うことができる。
この工程により、第１の結晶性半導体膜中の触媒元素がデバイス特性に影響を与えない濃度、即ち膜中のニッケル濃度が１×１０18／ｃｍ3以下、望ましくは１×１０17／ｃｍ3以下とすることができる。このような膜を第１の結晶性半導体膜１４１と示す。また、ゲッタリング後の触媒元素が移動した第２の半導体膜１３２と第３の半導体膜１３３も同様に結晶化されているため、これらを合わせて第２の結晶性半導体膜１４２と示す。なお、本実施形態においては、ゲッタリング工程と共に、第２の結晶性半導体膜１４２中のドナー型元素の活性化を行っている。
次に、図３（Ｆ）に示すように、第２の結晶性半導体膜１４２上に第２のマスク１４３を形成し、該第２のマスク１４３を用いて第２の結晶性半導体膜１４２及び第１の結晶性半導体膜１４１をエッチングして、図２（Ａ）に示すような第２の半導体領域１５１及び第３の半導体領域１５２を形成する。
以下、実施形態１と同様の工程により、ボトムゲ−ト構造チャネルエッチ型ＴＦＴを形成することができる。
（実施形態３）
本実施形態においては、結晶性半導体膜を有するボトムゲ−ト構造チャネル保護型ＴＦＴの発光素子を駆動する素子として有するアクティブマトリクス基板の作製工程を、図４、図５、及び図３８を用いて説明する。本実施形態では、発光素子を駆動する素子として、スイッチング用ＴＦＴと駆動用ＴＦＴとを有する発光素子を代表例として示す。図４及び図５は、スイッチング用ＴＦＴのゲート電極と走査線の接続部、駆動用ＴＦＴ、及び発光素子を示す断面図である。
図４（Ａ）に示すように、基板１０１上に第１の導電層１０２を形成し、第１の導電層上に通常のリソグラフィ−工程を行い、第１のマスク１０３、１０４を形成する。
次に、図４（Ｂ）に示すように、第１のマスクを用いて、第１の導電層１０２をエッチングして、第２の導電層１１１、１１２を形成する。第２の導電層１１１は、駆動用ＴＦＴのゲート電極として機能し、第２の導電層１１２は、スイッチング用ＴＦＴのゲート電極として機能する。
次に、第１のマスクを除去した後、膜厚１０〜２００ｎｍ、好ましくは５０〜１００ｎｍの第１の絶縁膜１１３を形成し、第１の絶縁膜１１３上に膜厚５０〜２５０ｎｍ、好ましくは１００〜２００ｎｍの第２の絶縁膜１１４を形成し、第２の絶縁膜１１４上に膜厚０．１〜１０ｎｍ、好ましくは１〜３ｎｍの第３の絶縁膜１１５を形成する。
第３の絶縁膜１１５上には触媒元素を有する層１１９を形成する。触媒元素を有する層１１９は、実施形態１と同様の触媒元素を用いることができる。
次に、図４（Ｃ）に示すように、触媒元素を有する層１１９上に膜厚５０〜２００ｎｍ、好ましくは１００から１５０ｎｍの第１の半導体膜１３１を形成する。次に、真空の状態を保ったまま第１の半導体膜１３１上に絶縁膜を形成し、選択的にエッチングすることによって第１の導電膜の直上に膜厚５０〜３００ｎｍ、好ましくは１００〜２００ｎｍのチャネル保護用絶縁膜１２８を形成する。チャネル保護用絶縁膜１２８は窒化珪素（ＳｉＮｘ）、窒化酸化珪素（ＳｉＮｘＯｙ）（ｘ＞ｙ）、酸化珪素（ＳｉＯｘ）、酸化窒化珪素（ＳｉＯｘＮｙ）（ｘ＞ｙ）などから単膜、積層膜など適宜用いることができる。
第１の半導体膜１３１成膜後にチャネルドープ工程を全面または選択的に行っても良い。
次に、図４（Ｄ）に示すように、チャネル保護用絶縁膜１２８上に第２の半導体膜１３２と第３の半導体膜１３３を形成する。第２の半導体膜１３２は３０〜２００ｎｍ、好ましくは５０〜１００ｎｍである。第３の半導体膜１３３は３０〜２００ｎｍ、好ましくは５０〜１００ｎｍである。低濃度不純物領域（以下、ｎ-領域と示す。）である第２の半導体膜１３２、その上に高濃度不純物領域（以下、ｎ+領域と示す。）である第３の半導体膜１３３の積層構造である。
第２の半導体膜１３２と第３の半導体膜１３３は、ドナー型元素が含まれる半導体であり、実施形態１と同様に形成することができる。
触媒元素を有する層１１９、第１の半導体膜１３１、第２の半導体膜１３２、第３の半導体膜１３３を加熱して、第１の半導体膜１３１を結晶化させ第１の結晶性半導体膜１４１とすると共に、図４（Ｅ）の矢印で示すように、第１の結晶性半導体膜１４１に含まれる触媒元素を第２の半導体膜１３２、第３の半導体膜１３３に移動させて、触媒元素をゲッタリングする。熱処理は、実施形態１と同様に行うことができる。この工程により、第１の結晶性半導体膜中の触媒元素がデバイス特性に影響を与えない濃度、即ち膜中のニッケル濃度が１×１０18／ｃｍ3以下、望ましくは１×１０17／ｃｍ3以下とすることができる。このような膜を第１の結晶性半導体膜１４１と示す。また、ゲッタリング後の触媒元素が移動した第２の半導体膜１３２と第３の半導体膜１３３も同様に結晶化されているため、これらを合わせて第２の結晶性半導体膜１４２と示す。なお、本実施形態においては、ゲッタリング工程と共に、第２の結晶性半導体膜１４２中のドナー型元素の活性化を行っている。
次に、図４（Ｆ）に示すように、第２の結晶性半導体膜１４２上に第２のマスク１４３を形成し、該第２のマスクを用いて第２の結晶性半導体膜１４２及び第１の結晶性半導体膜１４１をエッチングして、図５（Ａ）に示すような第１の半導体領域１５１及び第２の半導体領域１５２を形成する。
第１の結晶性半導体膜１４１及び第２の結晶性半導体膜１４２は、実施形態１と同様にエッチングすることが可能である。
次に、第２のマスクを除去した後、膜厚２００〜１０００ｎｍ、好ましくは５００〜１０００ｎｍの第３の導電層１５３を成膜する。次に、第３の導電層１５３上にレジストなどの感光性材料を塗布又し、露光、現像後、図５（Ａ）に示すような第３のマスク１６１を形成する。
第３の導電層１５３は実施形態１と同様に形成することが可能である。
次に、第３のマスク１６１を用いて第３の導電層を所望の形状にエッチングして、第４の導電層１６２、１６３を形成する。第４の導電層１６２は電源線及び容量配線として機能し第４の導電層１６３は、駆動用ＴＦＴのソース電極又はドレイン電極として機能する。
次に、第３のマスク１６１を用いて、第２の半導体領域１５２の露出部をエッチングして、ソース領域及びドレイン領域として機能する第３の半導体領域１６４、１６５を形成する。このとき、チャネル保護用絶縁膜１２８が第１の半導体領域１５２の露出部をエッチングする際、部分的にエッチングされる。そのため第２の半導体領域１５１がオ−バ−エッチングされる事はない。エッチングされないだけでなくエッチング時のプラズマダメ−ジも防ぐことができ、ＴＦＴ特性のばらつきや異常点を無くす事が可能である。これによって形成された第２の半導体領域を第４の半導体領域１６６と示す。第４の半導体領域１６６は、駆動用ＴＦＴのチャネル形成領域として機能する。
次に、第３のマスクを除去した後、図５（Ｃ）に示すように、第４の導電層１６２、１６３及び第４の半導体領域１６６表面上に、パッシベーション膜として機能する膜厚１００〜３００ｎｍの第４の絶縁膜１７１を成膜することが好ましい。
この後、第４の半導体領域１６６を水素雰囲気又は窒素雰囲気で加熱して水素化することが好ましい。なお、窒素雰囲気で加熱する場合は、第４の絶縁膜１７１に水素を含む絶縁膜を形成することが好ましい。
以上の工程により、結晶性半導体膜を有するチャネル保護型ＴＦＴを形成することができる。
この後、実施形態１と同様の工程により、図５（Ｃ）に示すような、第２の導電層１２２ａに接続する第５の導電層１７３を形成してアクティブマトリクス基板を形成することが可能である。
次に、図５（Ｄ）に示すように、実施形態１と同様の工程により、第６の導電層１７５及び第６の絶縁膜１７４上に第７の絶縁膜１８１を形成し、その上に発光素子１８４を形成することができる。
本実施形態で形成されるチャネル保護型ＴＦＴは、ゲート電極に耐熱性の高い材料を用いており、また活性化工程、ゲッタリング工程、及び結晶化工程を同時に行う加熱処理を行った後、低抵抗材料を用いて信号線、走査線等の配線を形成している。このため、結晶性を有し、不純物金属元素が少なく、配線抵抗の低いＴＦＴを形成することが可能である。また、本発明の表示装置は、絶縁膜上に画素電極を形成することが可能であり、開口率を増加させることが可能である。
（実施形態４）
本実施形態では、実施形態３で示した結晶性半導体膜を有するチャネル保護型ＴＦＴとは異なる作製工程について図６を用いて説明する。
図６（Ａ）に示すように、実施形態１と同様に、基板１０１上に第１の導電層１０２を形成し、第１の導電層上に通常のリソグラフィ−工程を行い、第１のマスク１０３、１０４を形成する。
次に、図６（Ｂ）に示すように、第１のマスクを用いて、第１の導電層１０２をエッチングして、第２の導電層１１１、１１２を形成する。第２の導電層１１１は、駆動用ＴＦＴのゲート電極として機能し、第２の導電層１１２は、スイッチング用ＴＦＴのゲート電極として機能する。
次に、第１のマスクを除去した後、膜厚１０〜２００ｎｍ、好ましくは５０〜１００ｎｍの第１の絶縁膜１１３を形成し、第１の絶縁膜１１３上に膜厚５０〜２５０ｎｍ、好ましくは１００〜２００ｎｍの第２の絶縁膜１１４を形成し、第２の絶縁膜１１４上に膜厚０．１〜１０ｎｍ、好ましくは１〜３ｎｍの第３の絶縁膜１１５を形成する。
第１、第２、第３の絶縁膜１１３、１１４、１１５上に真空の状態を保ったまま連続して第１の半導体膜１１６を成膜する。
次に、ＴＦＴのチャネル領域となる領域に３族元素（１３族元素、以下、アクセプター型元素と示す。）、または５族元素（１５族元素、以下、ドナー型元素と示す。）を低濃度に添加するチャネルドープ工程を全面または選択的に行う。
第１の半導体膜１１６上には触媒元素を有する層１１７を形成する。触媒元素を有する層１１７の形成方法としては、ＰＶＤ法、ＣＶＤ法、蒸着法等により第１の半導体膜１１６表面に、触媒元素又は触媒元素の珪化物の薄膜を形成する方法、第１の半導体膜１１６表面に触媒元素を含む溶液を塗布する方法などがある。
次に、触媒元素を有する層１１７上に絶縁膜を形成し、選択的にエッチングすることによってチャネル保護用絶縁膜１２８を実施形態３と同様に形成する。チャネル保護用絶縁膜１２８は以下に示す第２の半導体膜１３２と第３の半導体膜１３３をエッチングする際、第１の導電層１１１上の第１の半導体膜１１６を保護する役割を果たす。
次に、図６（Ｄ）に示すように、第４の絶縁膜１２８上に、第２の半導体膜１３２と第３の半導体膜１３３を、実施形態１と同様に形成する。
第１の半導体膜１１６、触媒元素を有する層１１７、第２の半導体膜１３２、第３の半導体膜１３３を加熱して、第１の半導体膜１１６を結晶化させ第１の結晶性半導体膜１４１とすると共に、図６（Ｅ）の矢印で示すように、第１の結晶性半導体膜１４１に含まれる触媒元素を第２の半導体膜１３２、第３の半導体膜１３３に移動させて、触媒元素をゲッタリングする。熱処理は、実施形態１と同様に行うことができる。この工程により、第１の結晶性半導体膜中の触媒元素がデバイス特性に影響を与えない濃度、即ち膜中のニッケル濃度が１×１０18／ｃｍ3以下、望ましくは１×１０17／ｃｍ3以下とすることができる。このような膜を第１の結晶性半導体膜１４１と示す。また、ゲッタリング後の触媒元素が移動した第２の半導体膜１３２と第３の半導体膜１３３も同様に結晶化されているため、これらを合わせて第２の結晶性半導体膜１４２と示す。なお、本実施形態においては、ゲッタリング工程と共に、第２の結晶性半導体膜１４２中のドナー型元素の活性化を行っている。
次に、図６（Ｆ）に示すように、第２の結晶性半導体膜１４２上に第２のマスク１４３を形成し、該第２のマスクを用いて第２の結晶性半導体膜１４２及び第１の結晶性半導体膜１４１をエッチングして、図５（Ａ）に示すような第１の半導体領域１５１及び第２の半導体領域１５２を形成する。
以下、実施形態３と同様の工程により、チャネル保護型逆スタガＴＦＴを形成することができる。
（実施形態５）
本実施形態では、実施形態１で示したアクティブマトリクス基板の電源線、信号線、ソース電極又はドレイン電極、走査線、及び画素電極の積層の構造について、図７を用いて説明する。以下の実施形態では、発光素子を形成する前の図２（Ｃ）に対応する縦断面図及び上面図面を示す。
図７（Ａ）は、駆動用ＴＦＴ１９１と、スイッチング用ＴＦＴ１９２の走査線として機能する第５の導電層１７３との積層構造を示す図であり、図７（Ｃ）のＡ−Ｂの断面構造に相当する。
図７（Ｂ）は、スイッチング用ＴＦＴ１９２と駆動用ＴＦＴ１９１との接続構造を示す図であり、図７（Ｃ）のＣ−Ｄの断面構造に相当する。
以下、電源線及び容量配線として機能する第４の導電層を電源線１６２、信号線として機能する第４の導電層を信号線１６７、ソース電極又はドレイン電極として機能する第４の導電層１６３、１６９、走査線として機能する第５の導電層を走査線１７３、ゲート電極として機能する第２の導電層をゲート電極１２１、１２２ａ、及び画素電極として機能する第６の導電層を画素電極１７５と示す。
図７（Ａ）に示すように、駆動用ＴＦＴ１９１のゲート電極１２１、及びスイッチング用ＴＦＴ１９２のゲート電極１２２ａ上に第１の絶縁膜１２３が形成され、第１の絶縁膜１２３上に、信号線１６７、駆動用ＴＦＴ１９１のドレイン電極１６３、電源線１６２、及び第４の半導体領域１６６が形成される。なお、図７においては、実施形態１で示される第１の絶縁膜１１３、第２の絶縁膜１１４、第３の絶縁膜１１５の３層を示しているが、これらを代表して第１の絶縁膜１２３として示す。
また、信号線１６７、駆動用ＴＦＴ１９１のドレイン電極１６３、電源線１６２、第４の半導体領域１６６、及び第１の絶縁膜１２３すべての上に第４の絶縁膜１７１、第５の絶縁膜１７２が形成され、第５の絶縁膜１７２上にスイッチング用ＴＦＴ１９２のゲート電極１２２ａに接続する走査線１７３が形成される。即ち、信号線１６７、駆動用ＴＦＴ１９１の電源線１６２、スイッチング用ＴＦＴの信号線１６７は、第４の絶縁膜１７１、第５の絶縁膜１７２を介して走査線１７３と交差している。
走査線１７３及び第５の絶縁膜１７２全ての上に第６の絶縁膜１７４が形成され、第６の絶縁膜１７４上に画素電極１７５が形成されている。即ち、第６の絶縁膜を介して、走査線１７３と画素電極１７５が形成されている。画素電極１７５が形成される第６の絶縁膜１７４は、平坦化層で形成されているため、後に形成される発光物質を含む層の段切れを抑制することが可能であり、欠陥の少ない表示装置を形成することが可能である。
なお、電源線１６２、第１の絶縁膜１２３、ゲート電極１２１で容量素子１９３を形成している。
図７（Ｂ）に示すように、スイッチング用ＴＦＴ１９２のゲート電極１２２ａ上に第１の絶縁膜１２３が形成され、第１の絶縁膜１２３上には、第４の半導体領域１６８、信号線１６７、ドレイン電極１６９が形成されている。スイッチング用ＴＦＴ１９２のドレイン電極１６９は、第１の絶縁膜１２３を介して、駆動用ＴＦＴ１９１のゲート電極１２１に接続されている。また、駆動用ＴＦＴ１９１及びスイッチング用ＴＦＴ１９２は、第４の絶縁膜１７１、第５の絶縁膜１７２、第６の絶縁膜１７４を介して、画素電極１７５に覆われている。
（実施形態６）
本実施形態では、実施形態５と比較して走査線と信号線の積層構造の異なるアクティブマトリクス基板について図８を用いて説明する。
図８（Ａ）は、駆動用ＴＦＴ１９１と、スイッチング用ＴＦＴ１９２の走査線との積層構造を示す図であり、図８（Ｃ）のＡ−Ｂの断面構造に相当する。
実施形態５と同様に、駆動用ＴＦＴ１９１のゲート電極１２１、及びスイッチング用ＴＦＴ１９２のゲート電極１２２ａが形成され、それらの上に第１の絶縁膜１２３が形成され、第１の絶縁膜１２３上に、信号線１６７、駆動用ＴＦＴ１９１のドレイン電極１６３、電源線１６２、及び第４の半導体領域１６６が形成される。なお、図８においては、実施形態１で示される第１の絶縁膜１１３、第２の絶縁膜１１４、第３の絶縁膜１１５の３層を示しているが、これらを代表して第１の絶縁膜１２３として示す。
また、本実施形態では、走査線１１１３が第１の絶縁膜１２３上に形成されている。
また、信号線１６７上に第２の絶縁膜１１１４が形成され、第２の絶縁膜１１１４上に走査線１１１３が形成される。即ち、信号線は、第２の絶縁膜１１１４を介して走査線１１１３と交差している。本実施形態では、信号線と、走査線とが交差する領域にのみ第２の絶縁膜１１１４を設けている。
また、信号線１６７、駆動用ＴＦＴ１９１のドレイン電極１６３、電源線１６２、第４の半導体領域１６６、第１の絶縁膜１２３、及び走査線１１１３上にはパッシベーション膜として機能する第３の絶縁膜１１１１が形成される。
また、第３の絶縁膜１１１１上に第４の絶縁膜１１１２が形成され、第４の絶縁膜１１１２を介して、ドレイン電極１６３に接続する画素電極１７５が形成されている。
図８（Ｂ）は、スイッチング用ＴＦＴ１９２と駆動用ＴＦＴ１９１との接続構造を示す図であり、図８（Ｃ）のＣ−Ｄの断面構造に相当する。
図８（Ｂ）に示すように、実施形態２と同様に、スイッチング用ＴＦＴが形成されており、スイッチング用ＴＦＴ１９２のドレイン電極１６９は、第１の絶縁膜１２３を介して、駆動用ＴＦＴ１９１のゲート電極１２１に接続されている。また、駆動用ＴＦＴ１９１及びスイッチング用ＴＦＴ１９２は、第３の絶縁膜１１１１、第４の絶縁膜１１１２を介して、画素電極１７５に覆われている。
（実施形態７）
本実施形態では、実施形態５と比較して走査線の構造が異なるアクティブマトリクス基板について図９を用いて説明する。
図９（Ａ）は、駆動用ＴＦＴ１９１と、スイッチング用ＴＦＴ１９２の走査線との積層構造を示す図であり、図９（Ｃ）のＡ−Ｂの断面構造に相当する。
図９（Ｂ）は、スイッチング用ＴＦＴ１９２と駆動用ＴＦＴ１９１との接続構造を示す図であり、図９（Ｃ）のＣ−Ｄの断面構造に相当する。
本実施形態では、駆動用ＴＦＴ１９１、スイッチング用ＴＦＴ１９２、容量素子１９３の構造は、実施形態２と同様である。なお、図９（Ｃ）に示すように、走査線１１２３ａ、１１２３ｂは、画素ごとに形成されており、隣り合う画素に設けられたゲート電極１２２ａ、１２２ｂに接続されている。このため、走査線１１２３ａ、１１２３ｂの材料は、特に低抵抗材料である必要はなく、材料の選択の幅が広がる。
また、走査線１１２３ａ、１１２３ｂ及び第５の絶縁膜１７２全ての上に第６の絶縁膜１７４が形成され、第６の絶縁膜１７４上に画素電極１７５が形成されている。即ち、第６の絶縁膜１７４を介して、走査線１１２３ａ、１１２３ｂの一部を画素電極１７５が覆うように形成されている。
（実施形態８）
本実施形態では、実施形態６と比較して走査線と信号線の積層構造の異なるアクティブマトリクス基板について図１０を用いて説明する。
図１０（Ａ）は、駆動用ＴＦＴ１９１と、スイッチング用ＴＦＴ１９２の走査線との積層構造を示す図であり、図１０（Ｃ）のＡ−Ｂの断面構造に相当する。
図１０（Ｂ）は、スイッチング用ＴＦＴ１９２と駆動用ＴＦＴ１９１との接続構造を示す図であり、図１０（Ｃ）のＣ−Ｄの断面構造に相当する。
本実施形態では、駆動用ＴＦＴ１９１、スイッチング用ＴＦＴ１９２、容量素子１９３の構造は、実施形態３と同様である。なお、図１０（Ｃ）に示すように、実施形態７と同様に、走査線１１３３ａ、１１３３ｂは、画素ごとに形成されており、隣り合う画素に設けられたゲート電極１２２ａ、１２２ｂに接続されている。このため、走査線１１３３ａ、１１３３ｂの材料は、特に低抵抗材料である必要はなく、材料の選択の幅が広がる。
なお、信号線１６７と走査線１１３３ａ、１１３３ｂとが交差する領域にのみ第２の絶縁膜１１３７を設けている。このため、走査線１１３３ａ、１１３３ｂは、第２の絶縁膜１１３７及び第１の絶縁膜１２３上に形成されている。なお、図１０においては、実施形態１で示される第１の絶縁膜１１３、第２の絶縁膜１１４、第３の絶縁膜１１５の３層を示しているが、これらを代表して第１の絶縁膜１２３として示す。
また、駆動用ＴＦＴ１９１、スイッチング用ＴＦＴ１９２、容量素子１９３上には、パッシベーション膜として第３の絶縁膜１１３１が設けられ、第３の絶縁膜上に第４の絶縁膜１１１２が形成されている。また、駆動用ＴＦＴ１９１のドレイン電極１６３は、第３の絶縁膜１１３１、第４の絶縁膜１１１２を介して、画素電極１７５に覆われている。
また、駆動用ＴＦＴ１９１及びスイッチング用ＴＦＴ１９２は、第３の絶縁膜１１３１、第４の絶縁膜１１１２を介して、画素電極１７５に覆われている。
（実施形態９）
本実施形態では、実施形態２乃至実施形態５と比較して、走査線と信号線の積層構造の異なるアクティブマトリクス基板について図１１を用いて説明する。
図１１（Ａ）は、駆動用ＴＦＴ１９１と、スイッチング用ＴＦＴ１９２の走査線との積層構造を示す図であり、図１１（Ｃ）のＡ−Ｂの断面構造に相当する。
図１１（Ｂ）は、スイッチング用ＴＦＴ１９２と駆動用ＴＦＴ１９１との接続構造を示す図であり、図１１（Ｃ）の（Ｃ）−（Ｄ）の断面構造に相当する。
本実施形態では、駆動用ＴＦＴ１９１、スイッチング用ＴＦＴ１９２、容量素子１９３の構造は、実施形態５と同様である。
本実施形態は、実施形態５乃至実施形態８と異なり、電源線１６２ａ、１６３ａ、信号線１６７、ドレイン電極１６３、１６９と同時に、走査線１１４１ａ、１１４１ｂが形成されている。
具体的には、図１０（Ａ）に示すように、ゲート電極１２１、１２２ａ上に第１の絶縁膜１２３が形成され、第１の絶縁膜１２３上に、信号線１６７、駆動用ＴＦＴ１９１のドレイン電極１６３、電源線１６２ａ、１６２ｂと共に、走査線１１４１ａ、１１４１ｂが形成されている。また、第４の半導体領域１６６が形成される。なお、図１１においては、実施形態１で示される第１の絶縁膜１１３、第２の絶縁膜１１４、第３の絶縁膜１１５の３層を示しているが、これらを代表して第１の絶縁膜１２３として示す。
なお、走査線１１４１ａ、１１４１ｂは、各画素に設けられており、信号線と交差していない。
また、信号線１６７、駆動用ＴＦＴ１９１のドレイン電極１６３、電源線１６２ａ、１６２ｂ、走査線１１４１ａ、１１４１ｂすべての上に、第４の絶縁膜１７１、第５の絶縁膜１７２が形成され、第５の絶縁膜１７２上に、走査線１１４１ａ、１１４１ｂと接続する導電層１１４３ａが形成されている。即ち、電源線１６２ａ、１６２ｂ及び信号線１６７は、第４の絶縁膜１７１、第５の絶縁膜１７２を介して走査線１１４１ａ、１１４１ｂ及び導電層１１４３ａ、１１４３ｂと交差している。
また、導電層１１４３ａ、１１４３ｂ及び第５の絶縁膜１７２の全面上に第６の絶縁膜１７４が形成され、第６の絶縁膜上に画素電極１７５が形成されている。
（実施形態１０）
本実施形態では、実施形態９と比較して走査線と信号線の積層構造の異なるアクティブマトリクス基板について図１２を用いて説明する。
図１２（Ａ）は、駆動用ＴＦＴ１９１と、スイッチング用ＴＦＴ１９２の走査線との積層構造を示す図であり、図１２（Ｃ）のＡ−Ｂの断面構造に相当する。
図１２（Ｂ）は、スイッチング用ＴＦＴ１９２と駆動用ＴＦＴ１９１との接続構造を示す図であり、図１２（Ｃ）のＣ−Ｄの断面構造に相当する。
本実施形態では、駆動用ＴＦＴ１９１、スイッチング用ＴＦＴ１９２、容量素子１９３の構造は、実施形態６と同様である。
ここでは、実施形態９と同様に、走査線１１４１ａ、１１４１ｂと、信号線１６７、駆動用ＴＦＴ１９１のドレイン電極１６３、電源線１６２ａ、１６２ｂそれぞれとは、交差していない。また、画素ごとに走査線１１４１ａ、１１４１ｂが形成されており、隣り合う画素に設けられたゲート電極１２２ａ、１２２ｂに接続されている。このため、走査線１１４１ａ、１１４１ｂの材料は、特に低抵抗材料である必要はなく、材料の選択の幅が広がる。
本実施形態では、信号線１６７、電源線１６２ｂと走査線１１４１ａ、１１４１ｂとが交差する領域にのみ第２の絶縁膜１１５４を設けている。
また、走査線１１４１ａ、１１４１ｂと第２の絶縁層１１５４上に、導電層１１５３ａ、１１５３ｂが形成されている。なお、導電層１１５３ａ、１１５３ｂは、走査線１１４１ａ、１１４１ｂと接続している。
また、駆動用ＴＦＴ１９１、スイッチング用ＴＦＴ１９２、容量素子１９３上には、パッシベーション膜として第３の絶縁膜１１３１が設けられ、第３の絶縁膜上に第４の絶縁膜１１１２が形成されている。また、駆動用ＴＦＴ１９１のドレイン電極１６３は、第３の絶縁膜１１３１、第４の絶縁膜１１１２を介して、画素電極１７５に覆われている。
また、駆動用ＴＦＴ１９１及びスイッチング用ＴＦＴ１９２は、第３の絶縁膜１１３１、第４の絶縁膜１１１２を介して、画素電極１７５に覆われている。
（実施形態１１）
本実施形態では、走査線とソース配線の積層構造の異なるアクティブマトリクス基板について図３６を用いて説明する。
図３６（Ａ）は、駆動用ＴＦＴ１９１と、スイッチング用ＴＦＴ１９２の走査線との積層構造を示す図であり、図３６（Ｃ）のＡ−Ｂの断面構造に相当する。
図３６（Ｂ）は、スイッチング用ＴＦＴ１９２と駆動用ＴＦＴ１９１との接続構造を示す図であり、図３６（Ｃ）のＣ−Ｄの断面構造に相当する。
図３６（Ａ）に示すように、スイッチング用ＴＦＴ１９２のゲート電極１２２ａ上の第１の絶縁膜を除去した後、ゲート電極１２２ａ上に第２の絶縁膜１１６２ｂを形成する。このとき、ゲート電極１２２ａの両端部が露出するように、第２の絶縁膜１１６２ｂを形成することが好ましい。なお、図３６においては、実施形態１で示される第１の絶縁膜１１３、第２の絶縁膜１１４、第３の絶縁膜１１５の３層を示しているが、これらを代表して第１の絶縁膜１２３として示す。
また、ゲート電極１２２ａ上の第２の絶縁膜１１６２ｂをエッチングする際、駆動用ＴＦＴ１９１、スイッチング用ＴＦＴ１９２、及び容量素子１９３が形成される領域以外のゲート絶縁膜を除去することが好ましい。具体的には、図３６（Ｃ）の破線１１６３ａ、１１６３ｂで囲まれる領域のゲート絶縁膜のみ残しておき、破線１１６３ａ、１１６３ｂの外側のゲート絶縁膜をエッチングすることが好ましい。この工程により、各導電層の接触面積が増加し、接触抵抗を抑制することが可能であり、高速動作が可能なスイッチング用ＴＦＴ、駆動用ＴＦＴを形成できる。
次に、第２の絶縁膜１１６２ｂ上に電源線１６２ａ、１６２ｂ、信号線１６７を形成すると同時に、ゲート電極１２２ａに接する走査線１１６１ａ、１１６１ｂを形成する。このような構造により、ゲート電極と走査線との接触抵抗を抑制することが可能である。また、これらの電源線、信号線、走査線は、交差していない。
なお、本実施形態のようなゲート電極１２２ａと走査線１１６１ａ、１１６１ｂとの接続構造を、実施形態５乃至実施形態１０それぞれに適用することが可能である。
本実施形態では、画素ごとに形成された走査線１１６１ａ、１１６１ｂがゲート電極１２２ａ、１２２ｂを介して電気的に接続されている。また、ゲート電極１２２ａ上に形成された第２の絶縁膜１１６２ｂを介して、走査線と信号線とが交差している。
本実施形態では、信号線及び電源線と、走査線とが交差する領域にのみ第２の絶縁膜１１６２ｂを設けている。
（実施形態１２）
本実施形態では、ドナー型元素を有する半導体膜の代わりに、希ガス元素を有する半導体膜を用いて触媒元素をゲッタリングしてＴＦＴを形成する工程について、図１３を用いて説明する。
図１３（Ａ）及び図１３（Ｂ）に示すように、実施形態１と同様の工程により第１の絶縁膜１２３上に触媒元素を有する層１１９を形成する。なお、図１３においては、実施形態１で示される第１の絶縁膜１１３、第２の絶縁膜１１４、第３の絶縁膜１１５の３層を示しているが、これらを代表して第１の絶縁膜１２３として示す。
次に、第１の半導体膜１３１を形成する。なお、この後チャネルドープ工程を行っても良い。次いで、第１の半導体膜表面に膜厚１〜５ｎｍの酸化膜を形成してもよい。ここでは、半導体膜の表面にオゾン水を塗布して酸化膜を形成する。
次に、第１の半導体膜１３１上にＰＶＤ法、ＣＶＤ法等の公知の手法により希ガス元素を有する第２の半導体膜２３２を形成する。第２の半導体膜２３２としては、非晶質半導体膜であることが好ましい。
次に、第１の半導体膜１３１及び第２の半導体膜２３２を実施形態１と同様の手法により加熱して、第１の半導体膜１３１、第２の半導体膜２３２を結晶化すると共に、第１の半導体膜１３１に含まれる触媒元素を第２の半導体膜２３２に移動させて、触媒元素をゲッタリングする。この工程により、実施形態１と同様に第１の結晶性半導体膜中の触媒元素がデバイス特性に影響を与えない濃度、即ち膜中の触媒元素濃度を１×１０18／ｃｍ3以下、望ましくは１×１０17／ｃｍ3以下とすることができる。このような膜を第１の結晶性半導体膜１４１と示す。また、ゲッタリング後の金属触媒が移動した第２の半導体膜も同様に結晶化されているため、第２の結晶性半導体膜２４２と示す（図１３（Ｃ））。
次に、図１３（Ｄ）に示すように、第２の結晶性半導体膜２４２を除去した後、導電性を有する第３の半導体膜２４３を成膜する。ここで、第３の半導体膜としては、珪化物気体にボロン、リン、ヒ素のような１３属又は１５属の元素を有する気体を加えたプラズマＣＶＤ法で成膜する。なお、第２の半導体膜は、非晶質半導体、セミアモルファス半導体、結晶性半導体、マイクロクリスタル（μｃ）から選ばれたいずれかの状態を有する膜で形成すればよい。なお、第３の半導体膜が導電性を有する非晶質半導体膜、セミアモルファス半導体、又はマイクロクリスタル（μｃ）のいずれかである場合は、この後、不純物を活性化する加熱処理を行う。一方、第３の半導体膜が導電性を有する結晶性半導体である場合、加熱処理は行わなくとも良い。
次に、図１３（Ｅ）に示すように、実施形態１と同様の工程により第１の半導体領域１５１、第２の半導体領域１５２、第３の導電層１５３を形成する。次に、リソグラフィ−工程によって、第３のマスク１６１を形成する。
次に、図１３（Ｆ）に示すように、第３のマスクを用いて第３の導電層１５３をエッチングして、ソース電極及びドレイン電極として機能する第４の導電層１６２、１６３を形成する。また、実施形態１と同様の工程により、第１の半導体領域をエッチングしてソース領域及びドレイン領域として機能する第３の半導体領域１６４、１６５、及びチャネル形成領域として機能する第４の半導体領域１６６を形成することができる。
この後、実施形態１と同様の工程により、逆スタガ型ＴＦＴ及びアクティブマトリクス基板を形成することができる。本実施形態で形成されるＴＦＴを用いることにより実施形態１と同様の効果を得ることができる。また、実施形態１乃至実施形態１２のいずれかにも、本実施形態を適用することが可能である。
（実施形態１３）
本実施形態では、ｎチャネルＴＦＴとｐチャネルＴＦＴとを同一基板に形成する工程を図１４を用いて形成する。
図１４（Ａ）に示すように、実施形態１と同様に基板１０１上に第２の導電層３０１、３０２を形成し、第２の導電層上に第１の絶縁膜１２３を形成する。次に、実施形態１と同様の工程により、触媒元素を有する層、第１の半導体膜、及びその上にドナー型元素が含まれる第２の半導体膜を形成する。なお、図１４においては、実施形態１で示される第１の絶縁膜１１３、第２の絶縁膜１１４、第３の絶縁膜１１５の３層を示しているが、これらを代表して第１の絶縁膜１２３として示す。
次に、触媒元素を有する層、第１の半導体膜、及び第２の半導体膜を加熱して、第１の結晶性半導体膜及び第２の結晶性半導体膜を形成する。この後、第１の結晶性半導体膜を所望の形状にエッチングして、第１の半導体領域を形成し、第２の半導体膜を所望の形状にエッチングして、第２の半導体領域を形成する。ここでは、ゲッタリング後の金属触媒が移動した第１の半導体領域を第３の半導体領域３１１、３１２と示し、金属元素濃度が低減された第２の半導体領域を第４の半導体領域３１３、３１４と示す。
本実施形態では、実施形態１のように、各半導体膜のゲッタリング工程を行った後、半導体膜を所望の形状にエッチングして、各半導体領域を形成したが、各半導体領域を形成した後加熱して、結晶化及びゲッタリング工程を行っても良い。
次に、第３の半導体領域３１１、３１２及び第４の半導体領域３１３、３１４表面に酸化膜を形成した後、図１４（Ｂ）に示すように、フォトリソ工程によって第１のマスク３２１、３２２を形成する。マスク３２１は、後にｎチャネル型ＴＦＴとなる第３の半導体領域３１１、第４の半導体領域３１３の全部を覆っている。一方、マスク３２２は、後にｐチャネル型ＴＦＴとなる第３の半導体領域３１２の一部を覆っている。このとき、第１のマスク３２２は、後に形成されるｐチャネル型ＴＦＴのチャネル長よりも狭いことが好ましい。
次に、第３の半導体領域３１２の露出部に、アクセプター型元素を添加し、ｐ型を呈する第３の半導体領域３２４を形成する。このとき第１のマスク３２２に覆われる領域は、ｎ型不純物領域３２５として残存する。このとき、ドナー型元素を有する第３の半導体領域３１２の２〜１０倍の濃度となるようにアクセプター型元素を添加することにより、ｐ型不純物領域を形成することができる。
図２１に、ｐ型不純物領域の不純物元素のプロファイルを示す。
図２１（Ａ）は、ＣＶＤ法により、ｎ-領域濃度及びｎ+領域濃度を有する第２の半導体膜６０１を形成した後、アクセプター型元素を添加したときの、各元素のプロファイルを示す。ドナー型元素のプロファイル１５０ａは図２０（Ａ）と同様に、第１の濃度及び第２の濃度を示す。また、アクセプター型元素のプロファイル６０３は、第２の半導体膜表面付近では、濃度が高く、第４の半導体領域３１４に近づくにつれ、濃度が減少している。ｎ+領域に含まれるドナー型元素の２〜１０倍の濃度のアクセプター型元素を有する領域をｐ+領域６０２ａと示し、ｎ―領域のドナー型元素の２〜１０倍の濃度のアクセプター型元素を有する領域をｐ―領域６０２ｂと示す。
図２１（Ｂ）は、非晶質半導体、セミアモルファス半導体、微結晶半導体、及び結晶性半導体から選ばれたいずれかの状態を有する膜の半導体膜を形成し、イオンドープ法又はイオン注入法により該半導体膜にドナー型元素を添加して、ｎ-領域濃度及びｎ+領域濃度を有する第２の半導体膜６１１を形成した後、アクセプター型元素を添加したときの、各元素のプロファイルを示す。ドナー型元素のプロファイル１５０ｂは図２０（Ｂ）のドナー型元素のプロファイル１５０ｂと同様である。また、アクセプター型元素のプロファイル６１３は、図２１（Ａ）のアクセプター型元素のプロファイル６０３と同様である。ｎ+領域に含まれるドナー型元素の２〜１０倍の濃度のアクセプター型元素を有する領域をｐ+領域６１２ａと示し、ｎ―領域のドナー型元素の２〜１０倍の濃度のアクセプター型元素を有する領域をｐ―領域６１２ｂと示す。
なお、ドナー型元素が含まれる第２の半導体膜６０１及び６１１は、希ガス元素、代表的にはアルゴンが添加されることにより、結晶格子の歪が形成され、後に行われるゲッタリング工程で、より効果的に触媒元素をゲッタリングすることが可能である。
つぎに、第１のマスク３２１、３２２を除去した後、第３の半導体領域３１１及びｐ型を呈する第３の半導体領域３２４、ｎ型不純物領域３２５を加熱して、不純物元素を活性化する。加熱の方法としては、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）、ＧＲＴＡ、ファーネスアニール等を適宜用いることができる。ここでは、５５０度で４時間加熱する。
次に、図１４（Ｃ）に示すように、実施形態１と同様に、第３の導電層３３１、３３２を形成する。次に、第２のマスク３３３を形成して、図１４（Ｄ）に示すように、ソース領域及びドレイン領域として機能する第４の導電層３４１、３４２、及び第５の半導体領域３４３、３４４を形成する。
以上の工程により、同一基板上にｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとを形成することができる。本実施形態で形成されるＴＦＴを用いることにより実施形態１と同様の効果を得ることができる。また、単チャネルＴＦＴで形成される駆動回路と比較して、低電圧駆動が可能なＣＭＯＳ回路を形成することが可能である。更には、ドナー型元素（例えば、リン）と比較してアクセプター型元素（例えば、ボロン）は原子半径が小さいため、比較的低い加速電圧及び濃度で、半導体膜中にアクセプター型元素を添加することが可能である。本実施形態では、アクセプター型元素のみ半導体膜に添加しているため、従来のＣＯＭＳ回路の作製工程と比較して、短時間で、かつ省エネルギー作製することが可能であり、この結果低コスト化が可能である。
また、実施形態１乃至実施形態１１のいずれかにも、本実施形態を適用することが可能である。
（実施形態１４）
本実施形態では、実施形態１３と異なるゲッタリング工程により形成された結晶性半導体膜を有するｎチャネル型ＴＦＴ及びｐチャネル型ＴＦＴの作製工程について、図１５を用いて説明する。
実施形態１に従って、基板１０１上に第２の導電層３０１、３０２を形成する。次に、実施形態１に従って、図１（Ｂ）に示すような、触媒元素を有する層、第１の半導体膜を形成した後、第１の半導体膜表面に数ｎｍの絶縁膜を形成する。次に、第１のマスクを形成し、第１の半導体膜を所望の形状にエッチングして、第１の半導体領域４０１、４０２、触媒元素を有する層３０３、３０４を形成する。
次に、図１５（Ｂ）に示すように、第１の半導体領域４０１、４０２上に、第２のマスク４０３、４０４を形成した後、第１の半導体領域の露出部にドナー型元素４０５を添加する。このとき、ドナー型元素が添加された領域をｎ型不純物領域４０６、４０７と示す。ここでは、イオンドーピング法によりリンを添加する。なお、第２のマスク４０３、４０４に覆われた第１の半導体領域には、リンは添加されないが触媒元素は含まれている。
次に、第１の半導体領域を加熱して結晶化すると共に、図１５（Ｃ）の矢印で示すように、第１の半導体領域に含まれる触媒元素を、ｎ型不純物領域４０６、４０７に移動させて、触媒元素をゲッタリングする。ここでは、ゲッタリング後の金属触媒が移動した第１の半導体領域をソース領域及びドレイン領域４１３、４１４と示し、金属元素濃度が低減された第１の半導体領域をチャネル形成領域４１１、４１２と示す。なお、ソース領域及びドレイン領域４１３、４１４、チャネル形成領域４１１、４１２は、それぞれゲッタリング工程の加熱により結晶性化されており、また、ドナー型元素は活性化されている。
次に、図１５（Ｄ）に示すように、第３のマスク４２１、４２２を形成する。第３のマスク４２１は、後にｎチャネル型ＴＦＴとなるチャネル形成領域４１１及びソース領域及びドレイン領域４１３の全部を覆っている。一方、第３のマスク４２２は、後にｐチャネル型ＴＦＴとなるチャネル形成領域４１２の一部又は全部を覆っている。このとき、第３のマスク４２２は、後に形成されるｐチャネル型ＴＦＴのチャネル長よりも狭いことが好ましい。
次に、ソース領域及びドレイン領域４１４及びチャネル形成領域４１２の露出部に、アクセプター型元素４２３を添加し、ｐ型を呈するソース領域及びドレイン領域４２４を形成する。このとき、ソース領域及びドレイン領域４１４の２〜１０倍の濃度となるようにアクセプター型元素を添加することにより、ｐ型を呈するソース領域及びドレイン領域４２４を形成することができる。
つぎに、第３のマスク４２１、４２２を除去した後、ｎ型を呈するソース領域及びドレイン領域４１４及びｐ型を呈するソース領域及びドレイン領域４２４を加熱して、不純物元素を活性化する。加熱の方法としては、ＬＲＴＡ、ＧＲＴＡ、ファーネスアニール等を適宜用いることができる。ここでは、５５０度で４時間加熱する。
次に、図１５（Ｅ）に示すように、実施形態１３と同様にして、第４の導電層３４１、３４２を形成する。この後、チャネル形成領域４１１、４１２の一部をエッチングしてもよい。次に、第４の導電層３４１、３４２及びチャネル形成領域４１１、４１２の表面上に、パッシベーション膜を成膜することが好ましい。
以上の工程により、同一基板上にｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとを形成することができる。本実施形態で形成されるＴＦＴを用いることにより実施形態１と同様の効果を得ることができる。更には、実施形態３と比較して、成膜工程が削減できるため、スループットを向上させることが可能である。
なお、実施形態１乃至実施形態１１のいずれかにも、本実施形態を適用することが可能である。
（実施形態１５）
本実施形態においては、実施形態１２を用いてゲッタリング工程を行った結晶性半導体膜を用いてｎチャネルＴＦＴとｐチャネルＴＦＴとを同一基板に形成する工程を図１６を用いて形成する。
実施形態１の工程にしたがって、基板１０１上に第２の導電層３０１、３０２を形成する。次に、実施形態１２の工程にしたがって、触媒元素を有する層、第１の半導体膜と、希ガス元素を有する第２の半導体膜を形成する。次に、第１の半導体膜及び第２の半導体膜を実施形態１と同様の手法により加熱して結晶化すると共に、図１６（Ａ）の矢印で示すように、第１の結晶性半導体膜に含まれる触媒元素を第２の半導体膜に移動させて、触媒元素をゲッタリングする。触媒元素がゲッタリングされた第１の結晶性半導体膜を第２の結晶性半導体膜５０１と示す。また、ゲッタリング後の金属触媒が移動した第２の半導体膜も同様に結晶化されているため、第３の結晶性半導体膜５０２と示す。
次に、図１６（Ｂ）に示すように、第３の結晶性半導体膜５０２をエッチングした後、第２の結晶性半導体膜５０１表面に数ｎｍの絶縁膜を成膜する。次に、第１のマスクを形成して第２の結晶性半導体膜をエッチングして第１の半導体領域５１１、５１２を形成する。次に、第２のマスク５１３、５１４を形成する。第２のマスク５１３は、後にｎチャネル型ＴＦＴのチャネル形成領域となる部分を覆っている。一方、第２のマスク５１４は、後にｐチャネル型ＴＦＴとなる第１の半導体領域５１２の全部を覆っている。次に、第１の半導体領域５１１の露出部にドナー型元素５１５を添加する。このとき、ドナー型元素が添加された領域をｎ型不純物領域５１６と示す。また、第２のマスク５１３に覆われた領域はチャネル形成領域５１７として機能する。
次に、第２のマスク５１３、５１４を除去した後、第３のマスク５２１、５２２を形成する。第３のマスク５２１は、後にｐチャネル型ＴＦＴのチャネル形成領域となる半導体領域及びｎ型を呈する第１の半導体領域５１１の全てを覆っている。
次に、第１の半導体領域５１２の露出部に、アクセプター型元素５２３を添加し、ｐ型不純物領域５２４を形成する。また、第３のマスク５２２に覆われた領域はチャネル形成領域５２５として機能する。つぎに、第３のマスク５２１、５２２を除去した後、ｎ型不純物領域５１６及びｐ型不純物領域５２４を加熱して、不純物元素を活性化する。加熱の方法としては、ＬＲＴＡ、ＧＲＴＡ、ファーネスアニール等を適宜用いることができる。
次に、図１６（Ｄ）に示すように、実施形態１３と同様に、第４の導電層３４１、３４２を形成する。この後、チャネル形成領域５１７、５２５の一部をエッチングしてもよい。次に、第４の導電層３４１、３４２及びチャネル形成領域５１７、５２５の表面上に、パッシベーション膜を成膜することが好ましい。
以上の工程により、同一基板上にｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとを形成することができる。本実施形態で形成されるＴＦＴを用いることにより実施形態１と同様の効果を得ることができる。
なお、実施形態１乃至実施形態１１のいずれかにも、本実施形態を適用することが可能である。
（実施形態１６）
本実施形態では、実施形態１３の変形例であり、ｎチャネルＴＦＴとｐチャネルＴＦＴとを同一基板に形成する工程を、図１７を用いて形成する。
実施形態１３にしたがって、図１７（Ａ）に示すように、触媒元素及びドナー型元素を有する第３の半導体領域３１１、３１２及び第４の半導体領域３１３、３１４を形成する。次に、図１７（Ｂ）に示すように、第１のマスク３２１を形成した後、第３の半導体領域３１２にアクセプター型元素を添加してｐ型不純物領域６２０を形成する。このとき、第３の半導体領域３１２の２〜１０倍の濃度となるようにアクセプター型元素を添加することにより、ｐ型不純物領域を形成することができる。また、アクセプター型元素としてボロンを用いた場合、分子半径が小さいため、第３の半導体領域より深いところまで添加される。このため、添加条件によっては、第４の半導体領域の上部にボロンが添加される。この後、第３の半導体領域３１１及びｐ型不純物領域６２０を加熱して、アクセプター型元素及びドナー型元素を活性化する。なお、ここでは、第４の半導体領域３１４にまでアクセプター元素を添加しないように、ドーピング条件を制御する。
次に、実施形態１４にしたがって第３の導電層３３１、３３２を形成する。次に、リソグラフィ−工程で形成されたマスクにより、第３の導電層３３１、３３２、第３の半導体領域３１１及びｐ型不純物領域６２０の露出部をエッチングして、図１７（Ｄ）に示すようなソース領域及びドレイン領域として機能する第５の半導体領域３４３、６２１、及びチャネル形成領域として機能する第６の半導体領域３４５、６２２を形成することができる。この後、第４の導電層３４１、３４２及び第６の半導体領域３４５、６２２の表面上に、パッシベーション膜を成膜することが好ましい。
以上の工程により、同一基板上にｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとを形成することができる。本実施形態で形成されるＴＦＴを用いることにより実施形態１と同様の効果を得ることができる。更には、実施形態１３と同様に、アクセプター型元素のみを半導体膜に添加しているため、従来のＣＭＯＳ回路の作製工程と比較して、短時間、かつ省エネルギーで作製することが可能であり、この結果低コスト化が可能である。
なお、実施形態１乃至実施形態１１のいずれかにも、本実施形態を適用することが可能である。
（実施形態１７）
本実施形態では、上記実施形態において、ゲート電極とソース電極及びドレイン電極との端部の位置関係、即ちゲート電極の幅とチャネル長の大きさの関係について、図１８及び図１９を用いて説明する。
図１８（Ａ）は、ゲート電極１２１ａ上をソース電極及びドレイン電極の端部がｚ１だけ重なっている。ここでは、ゲート電極１２１ａと、ソース電極及びドレイン電極とが重なっている領域をオーバーラップ領域と呼ぶ。即ち、ゲート電極の幅ｙ１がチャネル長ｘ１よりも大きい。オーバーラップ領域の幅ｚ１は、（ｙ１−ｘ１）／２で表される。このようなオーバーラップ領域を有するｎチャネル型ＴＦＴは、ソース電極及びドレイン電極と、半導体領域との間に、ｎ＋領域とｎ−領域とを有することが好ましい。この構造により、電界の緩和効果が大きくなり、ホットキャリア耐性を高めることが可能となる。
図１８（Ｂ）は、ゲート電極１２１ａの端部と、ソース電極及びドレイン電極の端部が一致している。即ち、ゲート電極の幅ｙ２とチャネル長ｘ２とが等しい。
図１８（Ｃ）は、ゲート電極１２１ａとソース電極及びドレイン電極の端部とがｚ３だけ離れている。ここでは、ゲート電極１２１ａと、ソース電極及びドレイン電極とが離れている領域をオフセット領域と呼ぶ。即ち、ゲート電極の幅ｙ３がチャネル長ｘ３よりも小さい。オフセット領域の幅ｚ３は、（ｘ３−ｙ３）／２で表される。このような構造のＴＦＴは、オフ電流を低減することができるため、該ＴＦＴを表示装置のスイッチング素子として用いた場合、コントラストを向上させることができる。
図１９（Ａ）は、ゲート電極の幅ｙ４は、チャネル長ｘ４よりも大きい。また、ゲート電極１２１ａの第１の端部とソース電極又はドレイン電極の一方の端部とが一致し、ゲート電極１２１ａの第２の端部とソース電極又はドレイン電極の他方の端部とがｚ４だけ重なっている。オーバーラップ領域の幅ｚ４は、（ｙ４−ｘ４）で表される。
図１９（Ｂ）は、ゲート電極の幅ｙ５は、チャネル長ｘ５よりも大きい。また、ゲート電極１２１ａの第１の端部とソース電極又はドレイン電極の一方の端部とが一致し、ゲート電極１２１ａの第２の端部とソース電極又はドレイン電極の他方の端部とがｚ５だけ離れている。オフセット領域の幅ｚ５は、（ｘ５−ｙ５）で表される。ゲート電極１２１ａの第１の端部と端部が一致する電極をソース電極とし、オフセット領域を有する電極をドレイン電極とすることで、ドレイン電極付近での電界緩和が可能となる。
さらには、半導体領域が複数のゲート電極を覆ういわゆるマルチゲート構造のＴＦＴとしても良い。この様な構造のＴＦＴも、オフ電流を低減することができる。
なお、実施形態１乃至実施形態１６のいずれかにも、本実施形態を適用することが可能である。
（実施形態１８）
上記実施形態において、チャネル形成領域表面に対して垂直な端部を有するソース電極及びドレイン電極を示したが、この構造に限定されない。図２２に示すように、チャネル形成領域表面に対して９０度より大きく、１８０度未満、好ましくは１３５〜１４５度を有する端部であってもよい。また、ソース電極とチャネル形成領域表面との角度をθ１、ドレイン電極とチャネル形成領域表面との角度をθ２とすると、θ１とθ２が等しくてもよい。また、異なっていてもよい。このような形状のソース電極及びドレイン電極は、ドライエッチング法により形成することが可能である。
また、図２３に示すように、ソース電極及びドレイン電極２１４９ａ、２１４９ｂの端部が湾曲面２１５０ａ、２１５０ｂを有していても良い。
なお、実施形態１乃至実施形態１６のいずれかにも、本実施形態を適用することが可能である。
（実施形態１９）
本実施形態では、上記実施形態に適用可能な半導体膜の結晶化工程を図２４を用いて説明する。図２４（Ａ）に示すように、蒸着とリソグラフィ−工程により触媒元素層２８０５を形成して、半導体の結晶化を行ってもよい。図２４（Ｂ）は、図２４（Ａ）の上面図である。また、図２４（Ｄ）は、図２４（Ｃ）の上面図である。半導体膜を加熱し、結晶化を行うと図２４（Ｃ）及び図２４（Ｄ）に示すように、触媒元素層と半導体膜との接触部分から、基板の表面に平行な方向へ結晶成長が発生する。ここでも、触媒元素層２８０５から、かなり離れた部分では結晶化は行われず、非晶質部分２８０７が残存する。
このように、基板に平行な方向への結晶成長を横成長またはラテラル成長と称する。横成長により大粒径の結晶粒を形成することができるため、より高い移動度を有するＴＦＴを形成することができる。
なお、実施形態１乃至実施形態１８のいずれかにも、本実施形態を適用することが可能である。
次に、アクティブマトリクス基板及びそれを有する表示装置の作製方法について図２５〜図２７を用いて説明する。図２５〜図２７は、アクティブマトリクス基板における縦断面構造図であり、駆動回路部Ａ−Ａ’、及び画素部の駆動用ＴＦＴＢ−Ｂ’、スイッチング用ＴＦＴのゲート電極と走査線の接続部Ｃ−Ｃ’を模式的に示す。
図２５（Ａ）に示すように、基板８００上に膜厚１００〜２００ｎｍの第１の導電膜を成膜する。ここでは、基板８００にガラス基板を用い、その表面上に第１の導電膜として、膜厚１５０ｎｍの酸化珪素を有する酸化インジウム膜をスパッタリング法により成膜する。次に、感光性材料を第１の導電膜上に吐出又は塗布し、ステッパ−などを用いて感光性材料を露光、現像して、第１のマスクを形成する。次に、第１のマスクを用いて第１の導電膜をエッチングして第１の導電層８０１〜８０４を形成する。ここでは、ウエットエッチングにより酸化珪素を有する酸化インジウム膜をエッチングして、第１の導電層８０１〜８０４である酸化珪素を含む酸化インジウム層を形成する。なお、第１の導電層８０１、８０２は駆動回路を構成するＴＦＴのゲート電極、第１の導電層８０３は駆動用ＴＦＴのゲート電極として機能し、第１の導電層８０４はスイッチング用ＴＦＴのゲート電極として機能する。
次に、基板８００及び第１の導電層８０１〜８０４表面上に、第１の絶縁膜を形成する。ここでは、第１の絶縁膜の８０５として、膜厚５０ｎｍ〜１００ｎｍの窒化珪素膜を、第１の絶縁膜の８０６として膜厚１００〜２００ｎｍの酸化窒化珪素膜（ＳｉＯxＮy：ｘ＞ｙ＞０）を、ＣＶＤ法により積層させて形成する。またここでは図示しないが、第１の絶縁膜８０６上に１〜５ｎｍの窒化酸化珪素膜（ＳｉＮxＯy：ｘ＞ｙ＞０）を成膜してもよい。なお、第１及び第２の絶縁膜はゲート絶縁膜として機能する。このとき、窒化珪素膜と酸化窒化珪素膜とを、大気に解放せず原料ガスの切り替えのみで連続成膜することが好ましい。更には、実施形態１と同様に３層構造としてもよい。
次に、第２の絶縁膜上に、膜厚１〜１００ｎｍのニッケル膜８０７を蒸着により形成する。次に、膜厚１０〜１００ｎｍの非晶質半導体膜８１１を形成する。膜厚１００ｎｍのアモルファスシリコン膜をＣＶＤ法により成膜する。次に、後のＴＦＴのチャネル領域となる領域にｐ型またはｎ型の不純物元素を低濃度に添加するチャネルドープ工程を全面または選択的に行う。
次に、非晶質半導体膜８１１表面上に、膜厚１００ｎｍのドナー型元素を含む半導体膜８１２を成膜する。ここでは、シランガスと、０．５ｖｏｌ％フォスフィンガス（流量比シラン／フォスフィンが１０／１７）とを用いて、リンを有するアモルファスシリコン膜を成膜する。
次に、非晶質半導体膜８１１及びドナー型元素を含む半導体膜８１２を加熱する。加熱処理条件はファ−ネス炉で５５０℃、４時間行う。加熱処理を行う事で、触媒元素によって非晶質半導体膜８１１を結晶化すると同時にゲッタリングし、ドナー型元素を活性化する。即ち、触媒元素を、ドナー型元素を含む半導体膜８１２へ移動させる。このときの触媒元素濃度が低減された結晶性半導体膜を図２５（Ｃ）の８１３で示す。ここでは、結晶性シリコン膜となる。また、触媒元素が移動した、ドナー型元素を含む半導体膜も加熱により結晶性半導体膜となる。即ち、触媒元素及びドナー型元素を含む結晶性半導体膜となる。これを、図２５（Ｃ）の８１４で示す。ここでは、ニッケル及びリンを含む結晶性シリコン膜となる。
次に、図２５（Ｄ）に示すように、触媒元素及びドナー型元素を含む結晶性半導体膜８１４及び結晶性半導体膜と８１３上に第２のマスク８１５〜８１７を形成した後、第２のマスク８１５〜８１７を用いて所望の形状にエッチングする。エッチングされた触媒元素及びドナー型元素を含む結晶性半導体膜８１４は、図２６（Ａ）に示す第１の半導体領域８２４〜８２６となり、エッチングされた結晶性半導体膜８１３は、第２の半導体領域８２１〜８２３となる。
次に、後のｎチャネル型ＴＦＴとなる領域に第３のマスク８２７を形成する。次に、後にｐチャネル型ＴＦＴとなる第１の半導体領域８２５、８２６に、アクセプター型元素８２８を添加し、図２６（Ｂ）に示すように、ｐ型を呈する半導体領域８３１、８３２を形成する。
次に、図示しないが駆動用ＴＦＴのゲート電極として機能する第１の導電層８０３上に形成された第１の絶縁膜８０５、８０６の一部をエッチングして、ゲート電極として機能する第１の導電層８０３の一部を露出する。
次に、第１の半導体領域８２４、ｐ型を呈する半導体領域８３１、８３２及び第２の半導体領域８２１〜８２３表面に、膜厚５００〜１０００ｎｍで第２の導電層８３３、８３４を形成する。第２の導電層８３３、８３４は、スパッタ法により全面に形成し、材料としてはＭｏ、Ａｌ、Ｔｉ、Ｗ等の金属から複数組み合わせて用いる事ができる。ここではＴｉ１００ｎｍ、Ａｌ３５０ｎｍ、Ｔｉ５０ｎｍの積層構造として第２の導電層を形成する。
次に、第４のマスクを形成した後、第２の導電層をエッチングして、図２６（Ｃ）に示すような、信号線、走査線、電源線、ソース電極又はドレイン電極として機能する第３の導電層８４１〜８４５を形成する。
ここで、画素のＢ−Ｂ’及びＣ−Ｃ’の上面図を図２８に示し、同時に参照する。上記工程により、後のスイッチング用ＴＦＴのソース領域又はドレイン領域上に設けられ、信号線として機能する第３の導電層９０１、ドレイン電極として機能する第３の導電層９０２が形成される。また、後の駆動用ＴＦＴのソース領域又はドレイン領域上に設けられ、電源線として機能する第３の導電層８４４、ドレイン電極として機能する第３の導電層８４５が形成される。
なお、スイッチング用ＴＦＴのドレインとして機能する第３の導電層９０２と、駆動用ＴＦＴのゲート電極として機能する第１の導電層８０３とは、コンタクトホール９０９において接続される。
また、駆動回路Ａ−Ａ’の上面図を図２９に示し、同時に参照する。
また、この工程において、第３の導電層を分断して、各信号線、電源線と、走査線、ドレイン電極を形成すると共に、ドレイン配線の幅が細くなるようにエッチングすることで、後に形成される表示装置の開口率を高めることが可能である。
次に、第４のマスクを残したまま、第１の半導体領域８２４、及びｐ型を呈する半導体領域８３１、８３２をエッチングして、ソース領域及びドレイン領域８４７〜８５２を形成する。このとき、第２の半導体領域８２１〜８２３の一部もエッチングされる。エッチングされたチャネル形成領域として機能する第２の半導体領域を第３の半導体領域８５４〜８５６とする。
ここで、駆動回路を単チャネル構造、代表的にはｎチャネル型ＴＦＴで形成した場合について、図３９を用いて説明する。図３９は、ｎチャネル型ＴＦＴと抵抗８６０とで形成されたインバータの上面図を示す。なお、抵抗８６０はｎチャネル型ＴＦＴのソース電極又はドレイン電極の一方と、ゲート電極とを接続して形成されている。
ゲート電極として機能する第１の導電層８０１、８０２それぞれの上には、ゲート絶縁膜を介して、第３の半導体領域８５４、８５５が形成される。また、半導体領域それぞれにｎ型を呈する半導体領域が形成されており、その上にソース電極及びドレイン電極が形成されている。
第３の半導体領域８５４及び８５５上を覆ってソース電極又はドレイン電極の一方８３６が形成されている。このソース電極又はドレイン電極の一方８３６により、上記二つの半導体領域は接続されている。
また、第３の半導体領域８５４上にはソース電極又はドレイン電極の他方８３５が形成されている。さらには、第３の半導体領域８５４上には、ソース電極又はドレイン電極の他方８３７が形成されている。また、ソース電極及びドレイン電極を形成する前に、ゲート絶縁膜の一部をエッチングして、ゲート電極として機能する第１の導電層８０２を露出した後、ソース電極及びドレイン電極を形成することで、ソース電極又はドレイン電極の他方８３７とゲート電極として機能する第１の導電層８０２とが、コンタクトホール８３８を介して接続される。このため、抵抗８６０を形成することが可能となる。このため、隣り合うＴＦＴ８５９と抵抗８６０とが接続されることで、インバータを形成することが可能である。
なお、ｎチャネル型ＴＦＴの単チャネル構造でなく、ｐチャネル型ＴＦＴの単チャネル構造によって、駆動回路を形成しても良い。
次に、図２６（Ｃ）に示すように、第４のマスクを除去した後、第４の導電層及び第３の半導体領域表面上に第２の絶縁膜８５７及び第３の絶縁膜８５８を形成する。ここでは、第２の絶縁膜８５７として水素を含む膜厚１００ｎｍの酸化窒化珪素膜（ＳｉＯxＮy：ｘ＞ｙ＞０）をＣＶＤ法により形成する。また、第３の絶縁膜８５８として膜厚２００ｎｍの窒化珪素膜を、ＣＶＤ法により成膜する。窒化珪素膜は、外部からの不純物をブロッキングする保護膜として機能する。
次に、第３の半導体領域８５４〜８５６を加熱して水素化する。ここでは、窒素雰囲気で４１０℃１時間の加熱を行うことで、第２の絶縁膜８５７に含まれる水素が第３の半導体領域８５４〜８５６に添加され、水素化される。
次に、図２７（Ａ）に示すように、第３の絶縁膜８５８上に第４の絶縁膜８７１を形成する。ここでは、アクリルを塗布し焼成して第４の絶縁膜８７１を形成する。次に、第４の絶縁膜８７１上に第５のマスクを形成した後、第４の絶縁膜８７１、第３の絶縁膜８５８、第２の絶縁膜８５７をそれぞれエッチングして、スイッチング用ＴＦＴのゲート電極として機能する第１の導電層８０４の一部を露出する。次に、第１の導電層８０４に接続する走査線として機能する第４の導電層８７２を形成する。ここでは、スパッタにより第４の導電層８７２を形成する。
以上の工程により、ｎチャネル型ＴＦＴ８６１、ｐチャネル型ＴＦＴ８６２とが接続されたＣＭＯＳ回路で形成される駆動回路Ａ−Ａ’と、ｐチャネル型ＴＦＴ８６３で形成される駆動用ＴＦＴ、ｎチャネル型ＴＦＴで形成されるスイッチング用ＴＦＴを有する画素部を形成することができる。本実施例では、ｎチャネルＴＦＴ及びｐチャネル型ＴＦＴで駆動回路が形成されているが、ｎチャネル型ＴＦＴのみで駆動回路及び画素部を形成しても良い。
次に、第５の絶縁膜８７３を形成する。第５の絶縁膜８７３も第４の絶縁膜と同様の材料を適宜用いることが可能である。ここでは、第５の絶縁膜８７３にアクリルを用いる。次に、第５の絶縁膜８７３上に第６のマスクを形成した後、第５の絶縁膜〜第２の絶縁膜をエッチングして、第３の導電層８４５の一部を露出する。
次に、第３の導電層８４５に接するように、膜厚１００〜３００ｎｍの第５の導電層８７４を成膜する。第５の導電層８７４の材料としては、透光性を有する導電膜、又は反射性を有する導電膜があげられる。また、第５の導電層８７４の形成方法としては、スパッタリング法、蒸着法、ＣＶＤ法等を適宜用いる。マスクを形成した後、導電膜をエッチングして導電層を形成する。ここでは、反射率に優れたアルミニウムを主成分とし、ニッケル、コバルト、鉄、炭素及び珪素のうち少なくとも１つを含む合金材料を下層とし、その上に酸化珪素を含むインジウム錫酸化物（ＩＴＯ）をスパッタリング法により成膜し、所望の形状にエッチングして画素電極として機能する第５の導電層８７４を形成する。また、タングステンやチタンの場合はＩＴＯなどの透明電極を形成しなくてもよい。
また、画素Ｂ−Ｂ’の上面図を図２９に示し、同時に参照する。第４の導電層８７２は、コンタクトホール９１１において画素電極として機能する第５の導電層８７４と接続する。
以上の工程によりアクティブマトリクス基板を作製することができる。なお、静電破壊防止のための保護回路、代表的にはダイオードなどを、接続端子とソース配線（走査線）の間または画素部に設けてもよい。この場合、上記したＴＦＴと同様の工程で作製し、画素部の走査線層とダイオードのドレイン又はソース配線層とを接続することにより、静電破壊を防止することができる。
次に、図２７（Ｂ）に示すように、第５の導電層８７４の端部を覆う第６の絶縁膜８８１を形成する。ここでは、ネガ型感光性材料を用いて、第６の絶縁膜８８１を形成する。
次に、蒸着法、塗布法、液滴吐出法などにより、第５の導電層８７４表面及び第６の絶縁膜８８１の端部上に発光物質を含む層８８２を形成する。この後、発光物質を含む層８８２上に、第２の画素電極として機能する第６の導電層８８３を形成する。ここでは、酸化珪素を含むＩＴＯをスパッタリング法により成膜する。この結果、第５の導電層、発光物質を含む層、及び第６の導電層により発光素子を形成することができる。発光素子を構成する導電層及び、発光物質を含む層の各材料は適宜選択し、各膜厚も調整する。
なお、発光物質を含む層８８２を形成する前に、大気圧中で２００〜３５０℃の熱処理を行い第６の絶縁膜８８１中若しくはその表面に吸着している水分を除去する。また、減圧下で２００〜４００℃、好ましくは２５０〜３５０℃に熱処理を行い、そのまま大気に晒さずに発光物質を含む層８８２を真空蒸着法や、大気圧下又は減圧下の液滴吐出法、更には塗布法等で形成することが好ましい。
発光物質を含む層８８２は、有機化合物又は無機化合物を含む電荷注入輸送物質及び発光材料で形成し、その分子数から低分子系有機化合物、デンドリマー、オリゴマー等に代表される中分子系有機化合物、高分子系有機化合物から選ばれた一種又は複数種の層を含み、電子注入輸送性又は正孔注入輸送性の無機化合物と組み合わせても良い。
電荷注入輸送物質のうち、特に電子輸送性の高い物質としては、例えばトリス（８−キノリノラト）アルミニウム（略称：Ａｌｑ3）、トリス（５−メチル−８−キノリノラト）アルミニウム（略称：Ａｌｍｑ3）、ビス（１０−ヒドロキシベンゾ［ｈ］−キノリナト）ベリリウム（略称：ＢｅＢｑ2）、ビス（２−メチル−８−キノリノラト）−４−フェニルフェノラト−アルミニウム（略称：ＢＡｌｑ）など、キノリン骨格またはベンゾキノリン骨格を有する金属錯体等が挙げられる。
また、正孔輸送性の高い物質としては、例えば４，４’−ビス［Ｎ−（１−ナフチル）−Ｎ−フェニル−アミノ］−ビフェニル（略称：α−ＮＰＤ）や４，４’−ビス［Ｎ−（３−メチルフェニル）−Ｎ−フェニル−アミノ］−ビフェニル（略称：ＴＰＤ）や４，４’，４’’−トリス（Ｎ，Ｎ−ジフェニル−アミノ）−トリフェニルアミン（略称：ＴＤＡＴＡ）、４，４’，４’’−トリス［Ｎ−（３−メチルフェニル）−Ｎ−フェニル−アミノ］−トリフェニルアミン（略称：ＭＴＤＡＴＡ）などの芳香族アミン系（即ち、ベンゼン環−窒素の結合を有する）の化合物が挙げられる。
また、電荷注入輸送物質のうち、特に電子注入性の高い物質としては、フッ化リチウム（ＬｉＦ）、フッ化セシウム（ＣｓＦ）、フッ化カルシウム（ＣａＦ2）等のようなアルカリ金属又はアルカリ土類金属の化合物が挙げられる。また、この他、Ａｌｑ3のような電子輸送性の高い物質とマグネシウム（Ｍｇ）のようなアルカリ土類金属との混合物であってもよい。
電荷注入輸送物質のうち、正孔注入性の高い物質としては、例えば、モリブデン酸化物（ＭｏＯx）やバナジウム酸化物（ＶＯx）、ルテニウム酸化物（ＲｕＯx）、タングステン酸化物（ＷＯx）、マンガン酸化物（ＭｎＯx）等の金属酸化物が挙げられる。また、この他、フタロシアニン（略称：Ｈ2Ｐｃ）や銅フタロシアニン（ＣｕＰｃ）等のフタロシアニン系の化合物が挙げられる。
発光層は、発光波長帯の異なる発光層を画素毎に形成して、カラー表示を行う構成としても良い。典型的には、Ｒ（赤）、Ｇ（緑）、Ｂ（青）の各色に対応した発光層を形成する。この場合にも、画素の光放射側にその発光波長帯の光を透過するフィルター（着色層）を設けた構成とすることで、色純度の向上や、画素部の鏡面化（映り込み）の防止を図ることができる。フィルター（着色層）を設けることで、従来必要であるとされていた円偏光版などを省略することが可能となり、発光層から放射される光の損失を無くすことができる。さらに、斜方から画素部（表示画面）を見た場合に起こる色調の変化を低減することができる。
発光層を形成する発光材料には様々な材料がある。低分子系有機発光材料では、４−（ジシアノメチレン）２−メチル−６−［２−（１，１，７，７−テトラメチルジュロリジン−９−イル）エテニル］−４Ｈ−ピラン（略称：ＤＣＪＴ）、４−（ジシアノメチレン）−２−ｔｅｒｔ−ブチル−６−［２−（１，１，７，７−テトラメチルジュロリジン−９−イル）エテニル］−４Ｈ−ピラン（略称：ＤＣＪＴＢ）、ペリフランテン、２，５−ジシアノ−１，４−ビス［２−（１０−メトキシ−１，１，７，７−テトラメチルジュロリジン−９−イル）エテニル］ベンゼン、Ｎ，Ｎ’−ジメチルキナクリドン（略称：ＤＭＱｄ）、クマリン６、クマリン５４５Ｔ、トリス（８−キノリノラト）アルミニウム（略称：Ａｌｑ3）、９，９’−ビアントリル、９，１０−ジフェニルアントラセン（略称：ＤＰＡ）や９，１０−ジ（２−ナフチル）アントラセン（略称：ＤＮＡ）等を用いることができる。また、この他の物質でもよい。
一方、高分子系有機発光材料は低分子系有機発光材料に比べて物理的強度が高く、素子の耐久性が高い。また塗布により成膜することが可能であるので、素子の作製が比較的容易である。高分子系有機発光材料を用いた発光素子の構造は、低分子系有機発光材料を用いたときと基本的には同じであり、陰極と発光物質を含む層と陽極となる。しかし、高分子系有機発光材料を用いた発光物質を含む層を形成する際には、低分子系有機発光材料を用いたときのような積層構造を形成させることは難しく、多くの場合２層構造となる。具体的には、陰極と発光層と正孔輸送層と陽極という構造である。
発光色は、発光層を形成する材料で決まるため、これらを選択することで所望の発光を示す発光素子を形成することができる。発光層の形成に用いることができる高分子系の発光材料は、ポリパラフェニレンビニレン系、ポリパラフェニレン系、ポリチオフェン系、ポリフルオレン系が挙げられる。
ポリパラフェニレンビニレン系発光材料には、ポリ（パラフェニレンビニレン） ［ＰＰＶ］ の誘導体、ポリ（２，５−ジアルコキシ−１，４−フェニレンビニレン） ［ＲＯ−ＰＰＶ］、ポリ（２−（２’−エチル−ヘキソキシ）−５−メトキシ−１，４−フェニレンビニレン）［ＭＥＨ−ＰＰＶ］、ポリ（２−（ジアルコキシフェニル）−１，４−フェニレンビニレン）［ＲＯＰｈ−ＰＰＶ］等が挙げられる。ポリパラフェニレン系発光材料には、ポリパラフェニレン［ＰＰＰ］の誘導体、ポリ（２，５−ジアルコキシ−１，４−フェニレン）［ＲＯ−ＰＰＰ］、ポリ（２，５−ジヘキソキシ−１，４−フェニレン）等が挙げられる。ポリチオフェン系発光材料には、ポリチオフェン［ＰＴ］の誘導体、ポリ（３−アルキルチオフェン）［ＰＡＴ］、ポリ（３−ヘキシルチオフェン）［ＰＨＴ］、ポリ（３−シクロヘキシルチオフェン）［ＰＣＨＴ］、ポリ（３−シクロヘキシル−４−メチルチオフェン）［ＰＣＨＭＴ］、ポリ（３，４−ジシクロヘキシルチオフェン）［ＰＤＣＨＴ］、ポリ［３−（４−オクチルフェニル）−チオフェン］［ＰＯＰＴ］、ポリ［３−（４−オクチルフェニル）−２，２ビチオフェン］［ＰＴＯＰＴ］等が挙げられる。ポリフルオレン系発光材料には、ポリフルオレン［ＰＦ］の誘導体、ポリ（９，９−ジアルキルフルオレン）［ＰＤＡＦ］、ポリ（９，９−ジオクチルフルオレン）［ＰＤＯＦ］等が挙げられる。
また、発光層は単色又は白色の発光を呈する構成とすることができる。白色発光材料を用いる場合には、画素の光放射側に特定の波長の光を透過するフィルター（着色層）を設けた構成としてカラー表示を可能にすることができる。
白色に発光する発光層を形成するには、例えば、Ａｌｑ3、部分的に赤色発光色素であるナイルレッドをドープしたＡｌｑ3、ｐ−ＥｔＴＡＺ、ＴＰＤ（芳香族ジアミン）を蒸着法により順次積層することで白色を得ることができる。また、スピンコートを用いた塗布法により発光層を形成する場合には、塗布した後、真空加熱で焼成することが好ましい。例えば、正孔注入層として作用するポリ（エチレンジオキシチオフェン）／ポリ（スチレンスルホン酸）水溶液（ＰＥＤＯＴ／ＰＳＳ）を全面に塗布、焼成し、その後、発光層として作用する発光中心色素（１，１，４，４−テトラフェニル−１，３−ブタジエン（ＴＰＢ）、４−ジシアノメチレン−２−メチル−６−（ｐ−ジメチルアミノ−スチリル）−４Ｈ−ピラン（ＤＣＭ１）、ナイルレッド、クマリン６など）ドープしたポリビニルカルバゾール（ＰＶＫ）溶液を全面に塗布、焼成すればよい。
発光層は単層で形成することもでき、ホール輸送性のポリビニルカルバゾール（ＰＶＫ）に電子輸送性の１，３，４−オキサジアゾール誘導体（ＰＢＤ）を分散させてもよい。また、３０ｗｔ％のＰＢＤを電子輸送剤として分散し、４種類の色素（ＴＰＢ、クマリン６、ＤＣＭ１、ナイルレッド）を適当量分散することで白色発光が得られる。ここで示した白色発光が得られる発光素子の他にも、発光層の材料を適宜選択することによって、赤色発光、緑色発光、または青色発光が得られる発光素子を作製することができる。
なお、正孔輸送性の高分子系有機発光材料を、陽極と発光性の高分子系有機発光材料の間に挟んで形成すると、陽極からの正孔注入性を向上させることができる。一般にアクセプター材料と共に水に溶解させたものをスピンコート法などで塗布する。また、有機溶媒には不溶であるため、上述した発光性の有機発光材料との積層が可能である。正孔輸送性の高分子系有機発光材料としては、ＰＥＤＯＴとアクセプター材料としてのショウノウスルホン酸（ＣＳＡ）の混合物、ポリアニリン［ＰＡＮＩ］とアクセプター材料としてのポリスチレンスルホン酸［ＰＳＳ］の混合物等が挙げられる。
さらに、発光層は、一重項励起発光材料の他、金属錯体などを含む三重項励起材料を用いても良い。例えば、赤色の発光性の画素、緑色の発光性の画素及び青色の発光性の画素のうち、輝度半減時間が比較的短い赤色の発光性の画素を三重項励起発光材料で形成し、他の発光性の画素を一重項励起発光材料で形成する。三重項励起発光材料は発光効率が良いので、同じ輝度を得るのに消費電力が少なくて済むという特徴がある。すなわち、赤色画素に三重項励起発光材料を適用した場合、発光素子に流す電流量が少なくて済むので、信頼性を向上させることができる。低消費電力化として、赤色の発光性の画素と緑色の発光性の画素とを三重項励起発光材料で形成し、青色の発光性の画素を一重項励起発光材料で形成しても良い。人間の視感度が高い緑色の発光素子も三重項励起発光材料で形成することで、より低消費電力化を図ることができる。
三重項励起発光材料の一例としては、金属錯体をドーパントとして用いたものがあり、第３遷移系列元素である白金を中心金属とする金属錯体、イリジウムを中心金属とする金属錯体などが知られている。三重項励起発光材料としては、これらの化合物に限られることはなく、上記構造を有し、且つ中心金属に周期表の８〜１０属に属する元素を有する化合物を用いることも可能である。
以上に掲げる発光物質を含む層を形成する物質は一例であり、正孔注入輸送層、正孔輸送層、電子注入輸送層、電子輸送層、発光層、電子ブロック層、正孔ブロック層などの機能性の各層を適宜積層することで発光素子を形成することができる。また、これらの各層を合わせた混合層又は混合接合を形成しても良い。発光層の層構造は変化しうるものであり、特定の電子注入領域や発光領域を備えていない代わりに、もっぱらこの目的用の電極を備えたり、発光性の材料を分散させて備えたりする変形は、本発明の趣旨を逸脱しない範囲において許容されうるものである。
上記のような材料で形成した発光素子は、順方向にバイアスすることで発光する。発光素子を用いて形成する表示装置の画素は、単純マトリクス方式、若しくはアクティブマトリクス方式で駆動することができる。いずれにしても、個々の画素は、ある特定のタイミングで順方向バイアスを印加して発光させることとなるが、ある一定期間は非発光状態となっている。この非発光時間に逆方向のバイアスを印加することで発光素子の信頼性を向上させることができる。発光素子では、一定駆動条件下で発光強度が低下する劣化や、画素内で非発光領域が拡大して見かけ上輝度が低下する劣化モードがあるが、順方向及び逆方向にバイアスを印加する交流的な駆動を行うことで、劣化の進行を遅くすることができ、発光装置の信頼性を向上させることができる。
次に、発光素子を覆って、水分の侵入を防ぐ透明保護層を形成する。透明保護層としては、スパッタ法またはＣＶＤ法により得られる窒化珪素膜、酸化珪素膜、酸化窒化珪素膜（ＳｉＮxＯy膜（ｘ＞ｙ＞０）またはＳｉＯxＮy膜（ｘ＞ｙ＞０））、炭素を主成分とする薄膜（例えばＤＬＣ膜、ＣＮ膜）などを用いることができる。
以上の工程により、発光素子を有するアクティブマトリクス基板を作製することができる。なお、実施形態１乃至実施形態１９のいずれをも本実施例に適用することができる。
上記実施例において適用可能な発光素子の形態を、図３１を用いて説明する。
図３１（Ａ）は、第１の画素電極２０１１に、透光性を有し且つ仕事関数の大きい導電膜を用い、第２の画素電極２０１７に、仕事関数の小さい導電膜を用いて形成した例である。第１の画素電極２０１１を透光性の酸化物導電性材料で形成し、代表的には酸化珪素を１〜１５原子％の濃度で含む酸化物導電性材料で形成している。その上に正孔注入層若しくは正孔輸送層２０４１、発光層２０４２、電子輸送層若しくは電子注入層２０４３を積層した発光物質を含む層２０１６を設けている。第２の画素電極２０１７は、ＬｉＦやＭｇＡｇなどアルカリ金属又はアルカリ土類金属を含む第１の電極層２０３３とアルミニウムなどの金属材料で形成する第２の電極層２０３４で形成している。この構造の画素は、図中の矢印で示したように第１の画素電極２０１１側から光を放射することが可能となる。
図３１（Ｂ）は、第１の画素電極２０１１に、仕事関数の大きい導電膜を用い、第２の画素電極２０１７に、透光性を有し且つ仕事関数の小さい導電膜を用いて形成した例である。第１の画素電極２０１１はアルミニウム、チタンなどの金属、又は該金属と化学量論的組成比以下の濃度で窒素を含む金属材料で形成する第１の電極層２０３５と、酸化珪素を１〜１５原子％の濃度で含む酸化物導電性材料で形成する第２の電極層２０３２との積層構造で形成している。その上に正孔注入層若しくは正孔輸送層２０４１、発光層２０４２、電子輸送層若しくは電子注入層２０４３を積層した発光物質を含む層２０１６を設けている。第２の画素電極２０１７は、ＬｉＦやＣａＦ2などのアルカリ金属又はアルカリ土類金属を含む第３の電極層２０３３とアルミニウムなどの金属材料で形成する第４の電極層２０３４で形成する。第２の電極のいずれの層をも１００ｎｍ以下の厚さとして光を透過可能な状態としておくことで、図中の矢印で示したように第２の電極２０１７から光を放射することが可能となる。
図３１（Ｅ）は、両方向、即ち第１の電極及び第２の電極から光を放射する例を示し、第１の画素電極２０１１に、透光性を有し且つ仕事関数の大きい導電膜を用い、第２の画素電極２０１７に、透光性を有し且つ仕事関数の小さい導電膜を用いる。代表的には、第１の画素電極２０１１を、酸化珪素を１〜１５原子％の濃度で含む酸化物導電性材料で形成し、第２の画素電極２０１７を、それぞれ１００ｎｍ以下の厚さのＬｉＦやＣａＦ2などのアルカリ金属又はアルカリ土類金属を含む第３の電極層２０３３とアルミニウムなどの金属材料で形成する第４の電極層２０３４で形成することで、図中の矢印で示したように、第１の画素電極２０１１及び第２の画素電極２０１７の両側から光を放射することが可能となる。
図３１（Ｃ）は、第１の画素電極２０１１に、透光性を有し且つ仕事関数の小さい導電膜を用い、第２の画素電極２０１７に、仕事関数の大きい導電膜を用いて形成した例である。発光物質を含む層を電子輸送層若しくは電子注入層２０４３、発光層２０４２、正孔注入層若しくは正孔輸送層２０４１の順に積層した構成を示している。第２の画素電極２０１７は、発光物質を含む層２０１６側から酸化珪素を１〜１５原子％の濃度で含む酸化物導電性材料で形成する第２の電極層２０３２、アルミニウム、チタンなどの金属、又は該金属と化学量論的組成比以下の濃度で窒素を含む金属材料で形成する第１の電極層２０３５の積層構造で形成している。第１の画素電極２０１１は、ＬｉＦやＣａＦ2などのアルカリ金属又はアルカリ土類金属を含む第３の電極層２０３３とアルミニウムなどの金属材料で形成する第４の電極層２０３４で形成するが、いずれの層も１００ｎｍ以下の厚さとして光を透過可能な状態としておくことで、図中の矢印で示したように第１の画素電極２０１１から光を放射することが可能となる。
図３１（Ｄ）は、第１の画素電極２０１１に、仕事関数の小さい導電膜を用い、第２の画素電極２０１７に、透光性を有し且つ仕事関数の大きい導電膜を用いて形成した例である。発光物質を含む層を電子輸送層若しくは電子注入層２０４３、発光層２０４２、正孔注入層若しくは正孔輸送層２０４１の順に積層した構成を示している。第１の画素電極２０１１は図３１（Ａ）と同様な構成とし、膜厚は発光物質を含む層で発光した光を反射可能な程度に厚く形成している。第２の画素電極２０１７は、酸化珪素を１〜１５原子％の濃度で含む酸化物導電性材料で構成している。この構造において、正孔注入層２０４１を無機物である金属酸化物（代表的には酸化モリブデン若しくは酸化バナジウム）で形成することにより、第２の電極層２０３２を形成する際に導入される酸素が供給されて正孔注入性が向上し、駆動電圧を低下させることができる。また、第２の画素電極２０１７を、透光性を有する導電層で形成することで、図中の矢印で示したように、第２の画素電極２０１７の両側から光を放射することが可能となる。
図３１（Ｆ）は、両方向、即ち第１の画素電極及び第２の画素電極から光を放射する例を示し、第１の画素電極２０１１に、透光性を有し且つ仕事関数の小さい導電膜を用い、第２の画素電極２０１７に、透光性を有し且つ仕事関数の大きい導電膜を用いる。代表的には、第１の画素電極２０１１を、それぞれ１００ｎｍ以下の厚さのＬｉＦやＣａＦ2などのアルカリ金属又はアルカリ土類金属を含む第３の電極層２０３３とアルミニウムなどの金属材料で形成する第４の電極層２０３４で形成し、第２の画素電極２０１７を、酸化珪素を１〜１５原子％の濃度で含む酸化物導電性材料で形成すればよい。
上記実施例で示す発光表示パネルの画素回路、及びその動作構成について、図３２を用いて説明する。発光表示パネルの動作構成は、ビデオ信号がデジタルの表示装置において、画素に入力されるビデオ信号が電圧で規定されるのものと、電流で規定されるものとがある。ビデオ信号が電圧によって規定されるものには、発光素子に印加される電圧が一定のもの（ＣＶＣＶ）と、発光素子に印加される電流が一定のもの（ＣＶＣＣ）とがある。また、ビデオ信号が電流によって規定されるものには、発光素子に印加される電圧が一定のもの（ＣＣＣＶ）と、発光素子に印加される電流が一定のもの（ＣＣＣＣ）とがある。本実施例では、ＣＶＣＶ動作をする画素を図３２（Ａ）及び（Ｂ）用いて説明する。また、ＣＶＣＣ動作をする画素を図３２（Ｃ）〜（Ｆ）を用いて説明する。
図３２（Ａ）及び（Ｂ）に示す画素は、列方向に信号線３７１０及び電源線３７１１、行方向に走査線３７１４が配置される。また、スイッチング用ＴＦＴ３７０１、駆動用ＴＦＴ３７０３、容量素子３７０２及び発光素子３７０５を有する。
なお、スイッチング用ＴＦＴ３７０１及び駆動用ＴＦＴ３７０３は、オンしているときは線形領域で動作する。また駆動用ＴＦＴ３７０３は発光素子３７０５に電圧を印加するか否かを制御する役目を有する。両ＴＦＴは同じ導電型を有していると作製工程上好ましい。本実施例ではスイッチング用ＴＦＴ３７０１をｎチャネル型ＴＦＴとし、駆動用ＴＦＴ３７０３をｐチャネル型ＴＦＴとして形成する。また駆動用ＴＦＴ３７０３には、エンハンスメント型だけでなく、ディプリーション型のＴＦＴを用いてもよい。また、駆動用ＴＦＴ３７０３のチャネル幅Ｗとチャネルと長Ｌの比（Ｗ／Ｌ）は、ＴＦＴの移動度にもよるが１〜１０００であることが好ましい。Ｗ／Ｌが大きいほど、ＴＦＴの電気特性が向上する。
図３２（Ａ）、（Ｂ）に示す画素において、スイッチング用ＴＦＴ３７０１は、画素に対するビデオ信号の入力を制御するものであり、スイッチング用ＴＦＴ３７０１がオンとなると、画素内にビデオ信号が入力される。すると、容量素子３７０２にそのビデオ信号の電圧が保持される。
図３２（Ａ）において、電源線３７１１がＶｓｓで発光素子３７０５の対向電極がＶｄｄの場合、即ち図３１（Ｃ）及び（Ｄ）の場合、発光素子の対向電極は陽極であり、駆動用ＴＦＴ３７０３に接続される電極は陰極である。この場合、駆動用ＴＦＴ３７０３の特性バラツキによる輝度ムラを抑制することが可能である。
図３２（Ａ）において、電源線３７１１がＶｄｄで発光素子３７０５の対向電極がＶｓｓの場合、即ち図３１（Ａ）及び（Ｂ）の場合、発光素子の対向電極は陰極であり、駆動用ＴＦＴ３７０３に接続される電極は陽極である。この場合、Ｖｄｄより電圧の高いビデオ信号を信号線３７１０に入力することにより、容量素子３７０２にそのビデオ信号の電圧が保持され、駆動用ＴＦＴ３７０３が線形領域で動作するので、ＴＦＴのバラツキによる輝度ムラを改善することが可能である。
図３２（Ｂ）に示す画素は、ＴＦＴ３７０６と走査線３７１５を追加している以外は、図３２（Ａ）に示す画素構成と同じである。
ＴＦＴ３７０６は、新たに配置された走査線３７１５によりオン又はオフが制御される。ＴＦＴ３７０６がオンとなると、容量素子３７０２に保持された電荷は放電し、駆動用ＴＦＴ３７０３がオフとなる。つまり、ＴＦＴ３７０６の配置により、強制的に発光素子３７０５に電流が流れない状態を作ることができる。そのためＴＦＴ３７０６を消去用ＴＦＴと呼ぶことができる。従って、図３２（Ｂ）の構成は、全ての画素に対する信号の書き込みを待つことなく、書き込み期間の開始と同時又は直後に点灯期間を開始することができるため、発光のデューティ比を向上することが可能となる。
上記動作構成を有する画素において、発光素子３７０５の電流値は、線形領域で動作する駆動用ＴＦＴ３７０３により決定することができる。上記構成により、ＴＦＴの特性のバラツキを抑制することが可能であり、ＴＦＴ特性のバラツキに起因した発光素子の輝度ムラを改善して、画質を向上させた表示装置を提供することができる。
次に、ＣＶＣＣ動作をする画素を図３２（Ｃ）〜（Ｆ）を用いて説明する。図３２（Ｃ）に示す画素は、図３２（Ａ）に示す画素構成に、電源線３７１２、電流制御用ＴＦＴ３７０４が設けられている。
図３２（Ｅ）に示す画素は、駆動用ＴＦＴ３７０３のゲート電極が、行方向に配置された電源線３７１２に接続される点が異なっており、それ以外は図３２（Ｃ）に示す画素と同じ構成である。つまり、図３２（Ｃ）、（Ｅ）に示す両画素は、同じ等価回路図を示す。しかしながら、列方向に電源線３７１２が配置される場合（図３２（Ｃ））と、行方向に電源線３７１２が配置される場合（図３２（Ｅ））とでは、各電源線は異なるレイヤーの導電膜で形成される。ここでは、駆動用ＴＦＴ３７０３のゲート電極が接続される配線に注目し、これらを作製するレイヤーが異なることを表すために、図３２（Ｃ）、（Ｅ）として分けて記載する。
なお、スイッチング用ＴＦＴ３７０１は線形領域で動作し、駆動用ＴＦＴ３７０３は飽和領域で動作する。また駆動用ＴＦＴ３７０３は発光素子３７０５に流れる電流値を制御する役目を有し、電流制御用ＴＦＴ３７０４は飽和領域で動作し発光素子３７０５に対する電流の供給を制御する役目を有する。
図３２（Ｄ）及び（Ｆ）示す画素はそれぞれ、図３２（Ｃ）及び（Ｅ）に示す画素に、消去用のＴＦＴ３７０６と走査線３７１５を追加している以外は、図３２（Ｃ）及び（Ｅ）に示す画素構成と同じである。
なお、図３２（Ａ）及び（Ｂ）に示される画素でも、ＣＶＣＣ動作をすることは可能である。また、図３２（Ｃ）〜（Ｆ）に示される動作構成を有する画素は、図３２（Ａ）及び（Ｂ）と同様に、発光素子の電流の流れる方向によって、Ｖｄｄ及びＶｓｓを適宜変えることが可能である。
上記構成を有する画素は、電流制御用ＴＦＴ３７０４が線形領域で動作するために、電流制御用ＴＦＴ３７０４のＶｇｓの僅かな変動は、発光素子３７０５の電流値に影響を及ぼさない。つまり、発光素子３７０５の電流値は、飽和領域で動作する駆動用ＴＦＴ３７０３により決定することができる。上記構成により、ＴＦＴの特性バラツキに起因した発光素子の輝度ムラを改善して、画質を向上させた表示装置を提供することができる。
なお、容量素子３７０２を設けた構成を示したが、本発明はこれに限定されず、ビデオ信号を保持する容量がゲート容量などで、まかなうことが可能な場合には、容量素子３７０２を設けなくてもよい。
このようなアクティブマトリクス型の発光装置は、画素密度が増えた場合、各画素にＴＦＴが設けられているため低電圧駆動でき、有利であると考えられている。一方、一列毎にＴＦＴが設けられるパッシブマトリクス型の発光装置を形成することもできる。パッシブマトリクス型の発光装置は、各画素にＴＦＴが設けられていないため、高開口率となる。
また、本発明の表示装置において、画面表示の駆動方法は特に限定されず、例えば、点順次駆動方法や線順次駆動方法や面順次駆動方法などを用いればよい。代表的には、線順次駆動方法とし、時分割階調駆動方法や面積階調駆動方法を適宜用いればよい。また、表示装置のソース線に入力する映像信号は、アナログ信号であってもよいし、デジタル信号であってもよく、適宜、映像信号に合わせて駆動回路などを設計すればよい。
以上のように、多様な画素回路を採用することができる。
本実施例では、表示パネルの一例として、発光表示パネルの外観について、図３０を用いて説明する。図３０（Ａ）は、第１の基板と、第２の基板との間を第１のシール材１２０５及び第２のシール材１２０６によって封止されたパネルの上面図であり、図３０（Ｂ）は、図３０（Ａ）のＡ−Ａ’、Ｂ−Ｂ’それぞれにおける断面図に相当する。
図３０（Ａ）において、点線で示された１２０２は画素部、１２０３は走査線（ゲート線）駆動回路である。本実施例において、画素部１２０２、及び走査線駆動回路１２０３は、第１のシール材１２０５で封止されている領域内にある。また、１２０１は信号線（ソース線）駆動回路であり、チップ状の信号線駆動回路が第１の基板１２００上に設けられている。第１のシール材としては、フィラーを含む粘性の高いエポキシ系樹脂を用いるのが好ましい。また、第２のシール材としては、粘性の低いエポキシ系樹脂を用いるのが好ましい。また、第１のシール材１２０５及び第２のシール材はできるだけ水分や酸素を透過しない材料であることが望ましい。
また、画素部１２０２とシール材１２０５との間に、乾燥剤を設けてもよい。さらには、画素部において、走査線又は信号線上に乾燥剤を設けてもよい。乾燥剤としては、酸化カルシウム（ＣａＯ）や酸化バリウム（ＢａＯ）等のようなアルカリ土類金属の酸化物のような化学吸着によって水（Ｈ2Ｏ）を吸着する物質を用いるのが好ましい。但し、これに限らずゼオライトやシリカゲル等の物理吸着によって水を吸着する物質を用いても構わない。
また、透湿性の高い樹脂に乾燥剤の粒状の物質を含ませた状態で第２の基板１２０４に固定することができる。ここで、透湿性の高い樹脂としては、例えば、エステルアクリレート、エーテルアクリレート、エステルウレタンアクリレート、エーテルウレタンアクリレート、ブタジエンウレタンアクリレート、特殊ウレタンアクリレート、エポキシアクリレート、アミノ樹脂アクリレート、アクリル樹脂アクリレート等のアクリル樹脂を用いることができる。この他、ビスフェノールＡ型液状樹脂、ビスフェノールＡ型固形樹脂、含ブロムエポキシ樹脂、ビスフェノールＦ型樹脂、ビスフェノールＡＤ型樹脂、フェノール型樹脂、クレゾール型樹脂、ノボラック型樹脂、環状脂肪族エポキシ樹脂、エピビス型エポキシ樹脂、グリシジルエステル樹脂、グリジシルアミン系樹脂、複素環式エポキシ樹脂、変性エポキシ樹脂等のエポキシ樹脂を用いることができる。また、この他の物質を用いても構わない。また、例えばシロキサンポリマー、ポリイミド、ＰＳＧ（リンガラス）、ＢＰＳＧ（リンボロンガラス）、等の無機物等を用いてもよい。
走査線と重畳する領域に乾燥剤を設けてもよい。更には、透湿性の高い樹脂に乾燥剤の粒状の物質を含ませた状態で第２の基板に固定してもよい。これらの乾燥剤を設けることにより、開口率を低下せずに表示素子への水分の侵入及びそれに起因する劣化を抑制することができる。このため、画素部１２０２の周辺部と中央部における発光素子の劣化のバラツキを抑えることが可能である。
なお、１２１０は、信号線駆動回路１２０１及び走査線駆動回路１２０３に入力される信号を伝送するための接続配線領域であり、外部入力端子となるＦＰＣ（フレキシブルプリント配線）１２０９から、接続配線１２０８を介してビデオ信号やクロック信号を受け取る。
次に、断面構造について図３０（Ｂ）を用いて説明する。第１の基板１２００上には駆動回路及び画素部が形成されており、ＴＦＴを代表とする半導体素子を複数有している。駆動回路として走査線駆動回路１２０３と画素部１２０２とを示す。なお、走査線駆動回路１２０３はｎチャネル型ＴＦＴ１２２１とｐチャネル型ＴＦＴ１２２２とを組み合わせたＣＭＯＳ回路が形成される。
本実施例においては、同一基板上に走査線駆動回路、及び画素部のＴＦＴが形成されている。このため、発光表示パネルの面積を縮小することができる。
また、画素部１２０２はスイッチング用ＴＦＴ１２１１と、駆動用ＴＦＴ１２１２とそのドレイン電極に電気的に接続された反射性を有する導電膜からなる第１の画素電極（陽極）１２１３を含む複数の画素により形成される。
また、スイッチング用ＴＦＴのゲート電極１２３１と走査線１２１４とが、第１の絶縁物１２３２及びゲート絶縁膜を介して接続されている。なお、駆動用ＴＦＴや、駆動回路のＴＦＴのゲート電極もそれぞれ、第１の絶縁物及びゲート絶縁膜を介して、走査線に接続されている。
また、第１の絶縁物１２３２と上には第２の絶縁物１２３３が形成されており、第２の絶縁物１２３３を介して走査線１２１４と第１の画素電極１２１３が形成されている。
また、第１の画素電極（陽極）１２１３の両端には第３の絶縁物（隔壁、障壁などと呼ばれる）１２３４が形成される。第３の絶縁物１２３４に形成する膜の被覆率（カバレッジ）を良好なものとするため、第３の絶縁物１２３４の上端部または下端部に曲率を有する曲面が形成されるようにする。また、第３の絶縁物１２３４表面を、窒化アルミニウム膜、窒化酸化アルミニウム膜、炭素を主成分とする薄膜、または窒化珪素膜からなる保護膜で覆ってもよい。更には、第３の絶縁物１２３４として、黒色顔料、色素などの可視光を吸収する材料を溶解又は分散させてなる有機材料を用いることで、後に形成される発光素子からの迷光を吸収することができる。この結果、各素のコントラストが向上する。
また、第１の画素電極（陽極）１２１３上には、有機化合物材料の蒸着を行い、発光物質を含む層１２１５を選択的に形成する。さらには、発光物質を含む層１２１５上に第２の画素電極（陰極）を形成する。
発光物質を含む層１２１５は実施例２に示される構造を適宜用いることができる。
こうして、第１の画素電極（陽極）１２１３、発光物質を含む層１２１５、及び第２の画素電極（陰極）１２１６からなる発光素子１２１７が形成される。
また、発光素子１２１７を封止するために保護積層１２１８を形成する。保護積層は、第１の無機絶縁膜と、応力緩和膜と、第２の無機絶縁膜との積層からなっている。次に、保護積層１２１８と第２の基板１２０４とを、第１のシール材１２０５及び第２のシール材１２０６で接着する。なお、第２のシール材を、シール材を滴下する装置を用いて滴下することが好ましい。シール材をディスペンサから滴下、又は吐出させてシール材をアクティブマトリクス基板上に塗布した後、真空中で、第２の基板とアクティブマトリクス基板とを貼り合わせ、紫外線硬化を行って封止することができる。
なお、第２の基板１２０４表面には、外光が基板表面で反射するのを防止するための反射防止膜１２２６を設ける。また、第２の基板と反射防止膜との間に、偏光板、及び位相差板のいずれか一方又は両方を設けてもよい。位相差板、偏光板を設けることにより、外光が画素電極で反射することを防止することが可能である。なお、第１の画素電極１２１３及び第２の画素電極１２１６を、透光性を有する導電膜又は半透光性を有する導電膜で形成し、第２の絶縁物１２３３、第３の絶縁物１２３４を、可視光を吸収する材料、又は可視光を吸収する材料を溶解又は分散させてなる有機材料を用いて形成すると、各画素電極で外光が反射しないため、位相差板及び偏光板を用いなくとも良い。
接続配線１２０８とＦＰＣ１２０９とは、異方性導電膜又は異方性導電樹脂１２２７で電気的に接続されている。さらに、各配線層と接続端子との接続部を封止樹脂で封止することが好ましい。この構造により、断面部からの水分が発光素子に侵入し、劣化することを防ぐことができる。
なお、第２の基板１２０４と、保護積層１２１８との間には、第２のシール材１２０６の代わりに、不活性ガス、例えば窒素ガスを充填した空間を有してもよい。水分や酸素の侵入の防止を高めることができる。
また、第２の基板と偏光板の間に着色層を設けることができる。この場合、画素部に白色発光が可能な発光素子を設け、ＲＧＢを示す着色層を別途第２の基板１２０４に設けることでフルカラー表示することができる。また、画素部に青色発光が可能な発光素子を設け、色変換層などを別途設けることによってフルカラー表示することができる。さらには、各画素部、赤色、緑色、青色の発光を示す発光素子を形成し、且つ第２の基板１２０４に着色層を用いることもできる。このような表示モジュールは、各ＲＢＧの色純度が高く、高精細な表示が可能となる。
また、第１の基板１２００又は第２の基板１２０４の一方、若しくは両方にフィルム又は樹脂等の基板を用いて発光表示モジュールを形成してもよい。このように対向基板を用いず封止すると、表示装置の軽量化、小型化、薄膜化を向上させることができる。
更には、外部入力端子となるＦＰＣ（フレキシブルプリント配線）１２０９表面又は端部に、コントローラ、メモリ、画素駆動回路のようなＩＣチップを設け発光表示モジュールを形成してもよい。
なお、実施形態１乃至実施形態１９のいずれをも本実施例に適用することができる。
本実施例では、基板周辺部に設けられた走査線入力端子と信号線入力端子の構造について、図３７を用いて説明する。図３７（Ａ）、（Ｃ）及び（Ｅ）は、それぞれ基板周辺部の上面図であり、図３７（Ｂ）、（Ｄ）及び（Ｆ）は、それぞれ図３７（Ａ）、（Ｃ）及び（Ｅ）のＫ−Ｌ、及びＭ−Ｎの縦断面図である。なお、Ｋ−Ｌは走査線入力端子の縦断面図を示し、Ｍ−Ｎは信号線入力端子の縦断面図を示す。
図３７（Ａ）及び図３７（Ｂ）に示すように、第１の基板１１及び第２の基板２１は、シール材２０を用いて封止されており、これらの内部には、第１の画素電極１９及び画素ＴＦＴ１が配列された画素部が形成されている。また、第１の画素電極１９端部を覆う絶縁物２７が形成されており、絶縁物２７と第１の画素電極１９の表面上に発光物質を含む層２９及び第２の画素電極３０が形成されており、第１の画素電極、発光物質を含む層２９、及び第２の画素電極３０で発光素子を形成する。
図３７（Ａ）及び図３７（Ｂ）においては、走査線入力端子１３と信号線入力端子２６は、ＴＦＴ１のゲート電極１２と同様の工程により形成されている。また、走査線入力端子１３は、第１の層間絶縁膜１６上に形成された走査線１７を介して各ゲート電極と接続されている。また、信号線入力端子２６は、電源線１４ａ、１４ｂ、信号線１４ｃとそれぞれ接続されている。
また、第１の画素電極１９は第１の層間絶縁膜１６上に形成された第２の層間絶縁膜１８上に形成されている。なお、第１の層間絶縁膜１６及び第２の層間絶縁膜１８を介して、第１の画素電極は、ドレイン電極１５と接続されている。
走査線入力端子１３と信号線入力端子２６は、それぞれ接続層２２、２３を介してＦＰＣ２４、２５に接続されている。なお、図３７（Ａ）においては、接続層２２、２３及びＦＰＣ２４、２５は破線で示している。
図３７（Ｃ）及び図３７（Ｄ）においては、走査線入力端子３３は電源線１４ａ、１４ｂ、信号線１４ｃと同様の工程で形成され、信号線入力端子２６は、電源線１４ａ、１４ｂ、信号線１４ｃそれぞれの一部である。また、走査線入力端子３３とゲート電極１２とは、第１の層間絶縁膜１６上に形成された走査線１７で接続されている。
その他の構造は、図３７（Ａ）及び図３７（Ｂ）と同様である。
図３７（Ｅ）及び図３７（Ｆ）においては、走査線入力端子は走査線４３の一部であり、信号線入力端子４４は、走査線４３と同時に形成される。即ち、走査線４３と同時に各入力端子が形成されている。また、信号線入力端子４４は、電源線１４ａ、１４ｂ、信号線１４ｃ上に形成された第１の層間絶縁膜が除去された後、露出された電源線１４ａ、１４ｂ、信号線１４ｃ上に形成される。
その他の構造は、図３７（Ａ）及び図３７（Ｂ）と同様である。
なお、本実施例は、実施形態１に示されるＴＦＴの構造を用いて説明したが、適宜実施形態２乃至実施形態１９に適用することが可能である。
本発明の表示装置に具備される保護回路の一例について説明する。保護回路は、ＴＦＴ、ダイオード、抵抗素子及び容量素子等から選択された１つ又は複数の素子によって構成されるものであり、以下にはいくつかの保護回路の構成とその動作について説明する。まず、外部回路と内部回路の間に配置される保護回路であって、１つの入力端子に対応した保護回路の等価回路図の構成について、図３８を用いて説明する。図３８（Ａ）に示す保護回路は、Ｐ型ＴＦＴ７２２０、７２３０、容量素子７２１０、７２４０、抵抗素子７２５０を有する。抵抗素子７２５０は２端子の抵抗であり、一端には入力電圧Ｖｉｎ（以下、Ｖｉｎと表記）が、他端には低電位電圧ＶＳＳ（以下、ＶＳＳと表記）が与えられる。
図３８（Ｂ）に示す保護回路は、Ｐ型ＴＦＴ７２２０、７２３０を、整流性を有するダイオード７２６０、７２７０で代用した等価回路図である。図３８（Ｃ）に示す保護回路は、Ｐ型ＴＦＴ７２２０、７２３０を、ＴＦＴ７３５０、７３６０、７３７０、７３８０で代用した等価回路図である。また、上記とは別の構成の保護回路として、図３８（Ｄ）に示す保護回路は、抵抗７２８０、７２９０と、Ｎ型ＴＦＴ７３００を有する。図３８（Ｅ）に示す保護回路は、抵抗７２８０、７２９０、Ｐ型ＴＦＴ７３１０及びＮ型ＴＦＴ７３２０を有する。なお、上記保護回路を構成する素子は、耐圧に優れた非晶質半導体により構成することが好ましい。本実施例は、上記の実施の形態と自由に組み合わせることが可能である。
本実施例では、上記実施例に示した発光パネルへの駆動回路の実装について、図３３を用いて説明する。
図３３（Ａ）に示すように、画素部１４０１の周辺に信号線駆動回路１４０２、及び走査線駆動回路１４０３ａ、１４０３ｂを実装する。図３３（Ａ）では、信号線駆動回路１４０２、及び走査線駆動回路１４０３ａ、１４０３ｂ等として、公知の異方性導電接着剤、及び異方性導電フィルムを用いた実装方法、ＣＯＧ方式、ワイヤボンディング方法、並びに半田バンプを用いたリフロー処理等により、基板１４００上にＩＣチップ１４０５を実装する。ここでは、ＣＯＧ方式を用いる。そして、ＦＰＣ（フレキシブルプリントサーキット）１４０６を介して、ＩＣチップと外部回路とを接続する。
なお、信号線駆動回路１４０２の一部、例えばアナログスイッチを基板上に一体形成し、かつその他の部分を別途ＩＣチップで実装してもよい。
また、図３３（Ｂ）に示すように、セミアモルファス半導体や結晶性半導体でＴＦＴを代表とする半導体素子を形成する場合、画素部１４０１と走査線駆動回路１４０３ａ、１４０３ｂ等を基板上に一体形成し、信号線駆動回路１４０２等を別途ＩＣチップとして実装する場合がある。図３３（Ｂ）において、信号線駆動回路１４０２として、ＣＯＧ方式により、基板１４００上にＩＣチップ１４０５を実装する。そして、ＦＰＣ１４０６を介して、ＩＣチップと外部回路とを接続する。
なお、信号線駆動回路１４０２の一部、例えばアナログスイッチを基板上に一体形成し、かつその他の部分を別途ＩＣチップで実装してもよい。
さらに、図３３（Ｃ）に示すように、ＣＯＧ方式に代えて、ＴＡＢ方式により信号線駆動回路１４０２等を実装する場合がある。そして、ＦＰＣ１４０６を介して、ＩＣチップと外部回路とを接続する。図３３（Ｃ）において、信号線駆動回路をＴＡＢ方式により実装しているが、走査線駆動回路をＴＡＢ方式により実装してもよい。
ＩＣチップをＴＡＢ方式により実装すると、基板に対して画素部を大きく設けることができ、狭額縁化を達成することができる。
なお、信号線駆動回路１４０２の一部、例えばアナログスイッチを基板上に一体形成し、かつその他の部分を別途ＩＣチップで実装してもよい。
ＩＣチップは、シリコンウェハを用いて形成するが、ＩＣチップの代わりにガラス基板上に回路を形成したＩＣ（以下、ドライバＩＣと表記する）を設けてもよい。ＩＣチップは、円形のシリコンウェハからＩＣチップを取り出すため、母体基板形状に制約がある。一方ドライバＩＣは、母体基板がガラスであり、形状に制約がないため、生産性を高めることができる。そのため、ドライバＩＣの形状寸法は自由に設定することができる。例えば、ドライバＩＣの長辺の長さを１５〜８０ｍｍとして形成すると、ＩＣチップを実装する場合と比較し、必要な数を減らすことができる。その結果、接続端子数を低減することができ、製造上の歩留まりを向上させることができる。
ドライバＩＣは、基板上に形成された結晶性半導体を用いて形成することができ、結晶性半導体は連続発振型のレーザ光を照射することで形成するとよい。連続発振型のレーザ光を照射して得られる半導体膜は、結晶欠陥が少なく、大粒径の結晶粒を有する。その結果、このような半導体膜を有するトランジスタは、移動度や応答速度が良好となり、高速駆動が可能となり、ドライバＩＣに好適である。
上記実施例に示される表示装置を筺体に組み込んだ電子機器として、テレビジョン装置（単にテレビ、又はテレビジョン受信機ともよぶ）、デジタルカメラやデジタルビデオカメラ等のカメラ、携帯電話装置（単に携帯電話機、携帯電話ともよぶ）、ＰＤＡ等の携帯情報端末、携帯型ゲーム機、コンピュータ用のモニター、コンピュータ、カーオーディオ等の音響再生装置、家庭用ゲーム機等の記録媒体を備えた画像再生装置等が挙げられる。その具体例について、図３４を参照して説明する。
図３４（Ａ）に示す携帯情報端末は、本体９２０１、表示部９２０２等を含んでいる。表示部９２０２は、実施形態１〜１９、及び実施例１〜７で示すものを適用することができる。本発明の一である表示装置を用いることにより、高画質な表示が可能な携帯情報端末を安価に提供することができる。
図３４（Ｂ）に示すデジタルビデオカメラは、表示部９７０１、表示部９７０２等を含んでいる。表示部９７０１及び９７０２は、実施形態１〜１６、及び実施例１〜７で示すものを適用することができる。本発明の一である表示装置を用いることにより、高画質な表示が可能なデジタルビデオカメラを安価に提供することができる。
図３４（Ｃ）に示す携帯端末は、本体９１０１、表示部９１０２等を含んでいる。表示部９１０２は、実施形態１〜１６、及び実施例１〜７で示すものを適用することができる。本発明の一である表示装置を用いることにより、高画質な表示が可能な携帯端末を安価に提供することができる。
図３４（Ｄ）に示す携帯型のテレビジョン装置は、本体９３０１、表示部９３０２等を含んでいる。表示部９３０２は、実施形態１〜１９、及び実施例１〜７で示すものを適用することができる。本発明の一である表示装置を用いることにより、高画質な表示が可能な携帯型のテレビジョン装置を安価に提供することができる。このようなテレビジョン装置は携帯電話などの携帯端末に搭載する小型のものから、持ち運びをすることができる中型のもの、また、大型のもの（例えば４０インチ以上）まで、幅広く適用することができる。
図３４（Ｅ）に示す携帯型のコンピュータは、本体９４０１、表示部９４０２等を含んでいる。表示部９４０２は、実施形態１〜１９、及び実施例１〜７で示すものを適用することができる。本発明の一である表示装置を用いることにより、高画質な表示が可能な携帯型のコンピュータを安価に提供することができる。
図３４（Ｆ）に示すテレビジョン装置は、本体９５０１、表示部９５０２等を含んでいる。表示部９５０２は、実施形態１〜１９、及び実施例１〜７で示すものを適用することができる。本発明の一である表示装置を用いることにより、高画質な表示が可能なテレビジョン装置を安価に提供することができる。
上記に挙げた電子機器において、二次電池を用いているものは、消費電力を削減した分、電子機器の使用時間を長持ちさせることができ、二次電池を充電する頻度を下げることができる。
図３５に示す大型テレビジョン装置は、本体９６０１、表示部９６０２等を含んでいる。また、本体の裏又は上部には、壁掛用の支持体が設けられている。図３５では、大型テレビジョン装置の代表例として、壁掛けテレビジョン装置を示す。図３５に示すように壁９６０３にかけて表示することができる。また、鉄道の駅や空港などにおける情報表示板や、街頭における広告表示板など特に大面積の表示媒体として様々な用途に適用することができる。表示部９６０２は、実施形態１〜１９、及び実施例１〜７で示すものを適用することができる。本発明の一である表示装置を用いることにより、高画質な表示が可能な大型テレビジョン装置を安価に提供することができる。
本発明に係る表示装置の作製工程を説明する断面図。 本発明に係る表示装置の作製工程を説明する断面図。 本発明に係る表示装置の作製工程を説明する断面図。 本発明に係る表示装置の作製工程を説明する断面図。 本発明に係る表示装置の作製工程を説明する断面図。 本発明に係る表示装置の作製工程を説明する断面図。 本発明に係る表示装置の構造を説明する上面図及び断面図。 本発明に係る表示装置の構造を説明する上面図及び断面図。 本発明に係る表示装置の構造を説明する上面図及び断面図。 本発明に係る表示装置の構造を説明する上面図及び断面図。 本発明に係る表示装置の構造を説明する上面図及び断面図。 本発明に係る表示装置の構造を説明する上面図及び断面図。 本発明に係る表示装置の作製工程を説明する断面図。 本発明に係る表示装置の作製工程を説明する断面図。 本発明に係る表示装置の作製工程を説明する断面図。 本発明に係る表示装置の作製工程を説明する断面図。 本発明に係る表示装置の作製工程を説明する断面図。 本発明に係る表示装置の構造を説明する断面図。 本発明に係る表示装置の構造を説明する断面図。 本発明に係る表示装置の半導体領域における不純物濃度を説明する断面図。 本発明に係る表示装置の半導体領域における不純物濃度を説明する断面図。 本発明に係る表示装置の作製工程を説明する断面図。 本発明に係る表示装置の構造を説明する断面図。 本発明に係る表示装置の作製工程を説明する断面図。 本発明に係る表示装置の作製工程を説明する段面図。 本発明に係る表示装置の作製工程を説明する段面図。 本発明に係る表示装置の作製工程を説明する段面図。 本発明に係る表示装置の画素の構造を説明する上面図。 本発明に係る表示装置の駆動回路の構造を説明する上面図。 本発明に係る発光表示パネルの構成を説明する上面図及び断面図。 本発明に係る表示装置の発光素子の構造を説明する断面図。 本発明に係る表示装置の発光素子の回路を説明する図。 本発明に係る表示装置の駆動回路の実装方法を説明する上面図。 電子機器の一例を説明する図。 電子機器の一例を説明する図。 本発明に係る表示装置の構造を説明する上面図及び断面図。 本発明に係る表示装置の周辺部の構成を説明する上面図及び断面図。 保護回路を説明する回路図。 本発明に係る表示装置の駆動回路の構造を説明する上面図。
符号の説明
１０１ 基板
１０２ 第１の導電層
１０３ 第１のマスク
１０４ 第１のマスク
１１１ 第２の導電層
１１２ 第２の導電層
１１３ 第１の絶縁膜
１１４ 第２の絶縁膜
１１５ 第３の絶縁膜
１３１ 第１の半導体膜
１３２ 第２の半導体膜
１３３ 第３の半導体膜
１４１ 第１の結晶性半導体膜
１４２ 第２の結晶性半導体膜
１４３ 第２のマスク


Claims (29)

  1. 絶縁表面上にゲート電極を形成し、前記ゲート電極上にゲート絶縁膜を形成し、前記ゲート絶縁膜上に触媒元素を有する層を形成し、前記触媒元素を有する層上に第１の半導体膜を形成し、前記第１の半導体膜上に不純物元素を有する第２の半導体膜を形成した後加熱し、加熱された前記第２の半導体膜に接する第１の導電層を形成し、前記第１の導電層の一部をエッチングして、ソース電極及びドレイン電極を形成し、前記第２の半導体膜の一部をエッチングして、ソース領域及びドレイン領域を形成し、前記ゲート絶縁膜及び前記ソース電極及びドレイン電極上に絶縁膜を形成し、前記絶縁膜及び前記ゲート絶縁膜の一部をエッチングして、前記ゲート電極の一部を露出した後、前記ゲート電極に接続するゲート配線を形成し、前記絶縁膜の一部をエッチングして前記ソース電極又はドレイン電極の一部を露出した後、前記ソース電極又はドレイン電極に接続する第１の電極を形成し、前記第１の電極上に発光物質を含む層、及び第２の電極を形成することを特徴とする表示装置の作製方法。
  2. 絶縁表面上にゲート電極を形成し、前記ゲート電極上にゲート絶縁膜を形成し、前記ゲート絶縁膜上に触媒元素を有する層を形成し、前記触媒元素を有する層上に第１の半導体膜を形成し、前記第１の半導体膜上に不純物元素を有する第２の半導体膜を形成した後加熱し、加熱された前記第２の半導体膜に接する第１の導電層を形成し、前記第１の導電層の一部をエッチングして、ソース電極及びドレイン電極を形成し、前記第２の半導体膜の一部をエッチングして、ソース領域及びドレイン領域を形成し、前記ソース電極又はドレイン電極の一部を覆う絶縁膜を形成し、前記ゲート絶縁膜の一部をエッチングして、前記ゲート電極の一部を露出した後、前記前記ソース電極又はドレイン電極の一方を覆う絶縁膜及び前記ゲート絶縁膜上に、前記ゲート電極に接続するゲート配線を形成し、前記前記ソース電極又はドレイン電極の他方に接する第１の電極を形成し、前記第１の電極上に発光物質を含む層、及び第２の電極を形成することを特徴とする表示装置の作製方法。
  3. 絶縁表面上にゲート電極を形成し、前記ゲート電極上にゲート絶縁膜を形成し、前記ゲート絶縁膜上に第１の半導体膜を形成し、前記第１の半導体膜上に触媒元素を有する層を形成し、前記触媒元素を有する層上に不純物元素を有する第２の半導体膜を形成した後加熱し、加熱された前記第２の半導体膜に接する第１の導電層を形成し、前記第１の導電層の一部をエッチングして、ソース電極及びドレイン電極を形成し、前記第２の半導体膜の一部をエッチングして、ソース領域及びドレイン領域を形成し、前記ゲート絶縁膜及び前記ソース電極及びドレイン電極上に絶縁膜を形成し、前記絶縁膜及び前記ゲート絶縁膜の一部をエッチングして、前記ゲート電極の一部を露出した後、前記ゲート電極に接続するゲート配線を形成し、前記絶縁膜の一部をエッチングして前記ソース電極又はドレイン電極の一部を露出した後、前記ソース電極又はドレイン電極に接続する第１の電極を形成し、前記第１の電極上に発光物質を含む層、及び第２の電極を形成することを特徴とする表示装置の作製方法。
  4. 絶縁表面上にゲート電極を形成し、前記ゲート電極上にゲート絶縁膜を形成し、前記ゲート絶縁膜上に第１の半導体膜を形成し、前記第１の半導体膜上に触媒元素を有する層を形成し、前記触媒元素を有する層上に不純物元素を有する第２の半導体膜を形成した後加熱し、加熱された前記第２の半導体膜に接する第１の導電層を形成し、前記第１の導電層の一部をエッチングして、ソース電極及びドレイン電極を形成し、前記第２の半導体膜の一部をエッチングして、ソース領域及びドレイン領域を形成し、前記ソース電極又はドレイン電極の一部を覆う絶縁膜を形成し、前記ゲート絶縁膜の一部をエッチングして、前記ゲート電極の一部を露出した後、前記前記ソース電極又はドレイン電極の一方を覆う絶縁膜及び前記ゲート絶縁膜上に、前記ゲート電極に接続するゲート配線を形成し、前記前記ソース電極又はドレイン電極の他方に接する第１の電極を形成し、前記第１の電極上に発光物質を含む層、及び第２の電極を形成することを特徴とする表示装置の作製方法。
  5. 絶縁表面上にゲート電極を形成し、前記ゲート電極上にゲート絶縁膜を形成し、前記ゲート絶縁膜上に触媒元素を有する層を形成し、前記触媒元素を有する層上に第１の半導体膜を形成し、前記ゲート電極、前記触媒元素を有する層、及び前記第１の半導体膜が重畳する領域上に保護層を形成し、前記第１の半導体膜及び前記保護層上に不純物元素を有する第２の半導体膜を形成した後加熱し、加熱された前記第２の半導体膜に接する第１の導電層を形成し、前記第１の導電層の一部をエッチングして、ソース電極及びドレイン電極を形成し、前記第２の半導体膜の一部をエッチングして、ソース領域及びドレイン領域を形成し、前記ゲート絶縁膜及び前記ソース電極及びドレイン電極上に絶縁膜を形成し、前記絶縁膜及び前記ゲート絶縁膜の一部をエッチングして、前記ゲート電極の一部を露出した後、前記ゲート電極に接続するゲート配線を形成し、前記絶縁膜の一部をエッチングして前記ソース電極又はドレイン電極の一部を露出した後、前記ソース電極又はドレイン電極に接続する第１の電極を形成し、前記第１の電極上に発光物質を含む層、及び第２の電極を形成することを特徴とする表示装置の作製方法。
  6. 絶縁表面上にゲート電極を形成し、前記ゲート電極上にゲート絶縁膜を形成し、前記ゲート絶縁膜上に触媒元素を有する層を形成し、前記触媒元素を有する層上に第１の半導体膜を形成し、前記ゲート電極、前記触媒元素を有する層、及び前記第１の半導体膜が重畳する領域上に保護層を形成し、前記半導体膜及び前記保護層上に不純物元素を有する第２の半導体膜を形成した後加熱し、加熱された前記第２の半導体膜に接する第１の導電層を形成し、前記第１の導電層の一部をエッチングして、ソース電極及びドレイン電極を形成し、前記第２の半導体膜の一部をエッチングして、ソース領域及びドレイン領域を形成し、前記ソース電極又はドレイン電極の一部を覆う絶縁膜を形成し、前記ゲート絶縁膜の一部をエッチングして、前記ゲート電極の一部を露出した後、前記前記ソース電極又はドレイン電極の一方を覆う絶縁膜及び前記ゲート絶縁膜上に、前記ゲート電極に接続するゲート配線を形成し、前記前記ソース電極又はドレイン電極の他方に接する第１の電極を形成し、前記第１の電極上に発光物質を含む層、及び第２の電極を形成することを特徴とする表示装置の作製方法。
  7. 絶縁表面上にゲート電極を形成し、前記ゲート電極上にゲート絶縁膜を形成し、前記ゲート絶縁膜上に第１の半導体膜を形成し、前記第１の半導体膜上に触媒元素を有する層を形成し、前記ゲート電極、前記第１の半導体膜及び前記触媒元素を有する層が重畳する領域に保護層を形成し、前記保護層及び前記触媒元素を有する層上に不純物元素を有する第２の半導体膜を形成した後加熱し、加熱された前記第２の半導体膜に接する第１の導電層を形成し、前記第１の導電層の一部をエッチングして、ソース電極及びドレイン電極を形成し、前記第２の半導体膜の一部をエッチングして、ソース領域及びドレイン領域を形成し、前記ゲート絶縁膜及び前記ソース電極及びドレイン電極上に絶縁膜を形成し、前記絶縁膜及び前記ゲート絶縁膜の一部をエッチングして、前記ゲート電極の一部を露出した後、前記ゲート電極に接続するゲート配線を形成し、前記絶縁膜の一部をエッチングして前記ソース電極又はドレイン電極の一部を露出した後、前記ソース電極又はドレイン電極に接続する第１の電極を形成し、前記第１の電極上に発光物質を含む層、及び第２の電極を形成することを特徴とする表示装置の作製方法。
  8. 絶縁表面上にゲート電極を形成し、前記ゲート電極上にゲート絶縁膜を形成し、前記ゲート絶縁膜上に第１の半導体膜を形成し、前記第１の半導体膜上に触媒元素を有する層を形成し、前記ゲート電極、前記第１の半導体膜及び前記触媒元素を有する層が重畳する領域に保護層を形成し、前記保護層及び前記触媒元素を有する層上に不純物元素を有する第２の半導体膜を形成した後加熱し、加熱された前記第２の半導体膜に接する第１の導電層を形成し、前記第１の導電層の一部をエッチングして、ソース電極及びドレイン電極を形成し、前記第２の半導体膜の一部をエッチングして、ソース領域及びドレイン領域を形成し、前記ソース電極又はドレイン電極の一部を覆う絶縁膜を形成し、前記ゲート絶縁膜の一部をエッチングして、前記ゲート電極の一部を露出した後、前記前記ソース電極又はドレイン電極の一方を覆う絶縁膜及び前記ゲート絶縁膜上に、前記ゲート電極に接続するゲート配線を形成し、前記前記ソース電極又はドレイン電極の他方に接する第１の電極を形成し、前記第１の電極上に発光物質を含む層、及び第２の電極を形成することを特徴とする表示装置の作製方法。
  9. 基板上にゲート電極を形成し、前記ゲート電極上にゲート絶縁膜を形成し、前記ゲート絶縁膜上に触媒元素を有する層を形成し、前記触媒元素を有する層上に第１の半導体膜を形成し、前記第１の半導体膜上に不純物元素を有する第２の半導体膜を形成した後加熱し、加熱された前記第２の半導体膜をエッチングしてソース領域及びドレイン領域を形成し、前記ゲート絶縁膜の一部をエッチングして、前記ゲート電極の一部を露出した後、前記ゲート電極に接続するゲート配線と、前記ソース領域及びドレイン領域に接するソース電極及びドレイン電極とを形成し、前記ゲート絶縁膜、ゲート配線、前記ソース電極及びドレイン電極上に絶縁膜を形成し、前記絶縁膜の一部をエッチングして、前記ゲート配線の一部を露出した後、前記ゲート配線に接続する導電層を形成し、前記絶縁膜の一部をエッチングして前記ソース電極又はドレイン電極の一部を露出した後、前記ソース電極又はドレイン電極に接する第１の電極を形成し、前記第１の電極上に発光物質を含む層、及び第２の電極を形成することを特徴とする表示装置の作製方法。
  10. 基板上にゲート電極を形成し、前記ゲート電極上にゲート絶縁膜を形成し、前記ゲート絶縁膜上に触媒元素を有する層を形成し、前記触媒元素を有する層上に第１の半導体膜を形成し、前記第１の半導体膜上に不純物元素を有する第２の半導体膜を形成した後加熱し、加熱された前記第２の半導体膜をエッチングしてソース領域及びドレイン領域を形成し、前記ゲート絶縁膜の一部をエッチングして、前記ゲート電極の一部を露出した後、前記ゲート電極に接続するゲート配線と、前記ソース領域及びドレイン領域に接するソース電極及びドレイン電極とを形成し、前記ソース電極又はドレイン電極の一部を覆う絶縁膜を形成し、前記ソース電極又はドレイン電極の一方を覆う絶縁膜及び前記ゲート電極上に、前記ゲート配線に接続する導電層を形成し、前記ソース電極又はドレイン電極の他方に接する第１の電極を形成し、前記第１の電極上に発光物質を含む層、及び第２の電極を形成することを特徴とする表示装置の作製方法。
  11. 基板上にゲート電極を形成し、前記ゲート電極上にゲート絶縁膜を形成し、前記ゲート絶縁膜上に第１の半導体膜を形成し、前記第１の半導体膜上に触媒元素を有する層を形成し、前記触媒元素を有する層上に不純物元素を有する第２の半導体膜を形成した後加熱し、加熱された前記第２の半導体膜をエッチングしてソース領域及びドレイン領域を形成し、前記ゲート絶縁膜の一部をエッチングして、前記ゲート電極の一部を露出した後、前記ゲート電極に接続するゲート配線と、前記ソース領域及びドレイン領域に接するソース電極及びドレイン電極とを形成し、前記ゲート絶縁膜、ゲート配線、前記ソース電極及びドレイン電極上に絶縁膜を形成し、前記絶縁膜の一部をエッチングして、前記ゲート配線の一部を露出した後、前記ゲート配線に接続する導電層を形成し、前記絶縁膜の一部をエッチングして前記ソース電極又はドレイン電極の一部を露出した後、前記ソース電極又はドレイン電極に接する第１の電極を形成し、前記第１の電極上に発光物質を含む層、及び第２の電極を形成することを特徴とする表示装置の作製方法。
  12. 基板上にゲート電極を形成し、前記ゲート電極上にゲート絶縁膜を形成し、前記ゲート絶縁膜上に第１の半導体膜を形成し、前記第１の半導体膜上に触媒元素を有する層を形成し、前記触媒元素を有する層上に不純物元素を有する第２の半導体膜を形成した後加熱し、加熱された前記第２の半導体膜をエッチングしてソース領域及びドレイン領域を形成し、前記ゲート絶縁膜の一部をエッチングして、前記ゲート電極の一部を露出した後、前記ゲート電極に接続するゲート配線と、前記ソース領域及びドレイン領域に接するソース電極及びドレイン電極とを形成し、前記ソース電極又はドレイン電極の一部を覆う絶縁膜を形成し、前記ソース電極又はドレイン電極の一方を覆う絶縁膜及び前記ゲート電極上に、前記ゲート配線に接続する導電層を形成し、前記ソース電極又はドレイン電極の他方に接する第１の電極を形成し、前記第１の電極上に発光物質を含む層、及び第２の電極を形成することを特徴とする表示装置の作製方法。
  13. 基板上にゲート電極を形成し、前記ゲート電極上にゲート絶縁膜を形成し、前記ゲート絶縁膜上に触媒元素を有する層を形成し、前記触媒元素を有する層上に第１の半導体膜を形成し、前記ゲート電極、前記触媒元素を有する層、及び前記第１の半導体膜が重畳する領域上に保護層を形成し、前記第１の半導体膜及び前記保護層上に不純物元素を有する第２の半導体膜を形成した後加熱し、加熱された前記第２の半導体膜をエッチングしてソース領域及びドレイン領域を形成し、前記ゲート絶縁膜の一部をエッチングして、前記ゲート電極の一部を露出した後、前記ゲート電極に接続するゲート配線と、前記ソース領域及びドレイン領域に接するソース電極及びドレイン電極とを形成し、前記ゲート絶縁膜、ゲート配線、前記ソース電極及びドレイン電極上に絶縁膜を形成し、前記絶縁膜の一部をエッチングして、前記ゲート配線の一部を露出した後、前記ゲート配線に接続する導電層を形成し、前記絶縁膜の一部をエッチングして前記ソース電極又はドレイン電極の一部を露出した後、前記ソース電極又はドレイン電極に接する第１の電極を形成し、前記第１の電極上に発光物質を含む層、及び第２の電極を形成することを特徴とする表示装置の作製方法。
  14. 基板上にゲート電極を形成し、前記ゲート電極上にゲート絶縁膜を形成し、前記ゲート絶縁膜上に触媒元素を有する層を形成し、前記触媒元素を有する層上に第１の半導体膜を形成し、前記ゲート電極、前記触媒元素を有する層、及び前記第１の半導体膜が重畳する領域上に保護層を形成し、前記第１の半導体膜及び前記保護層上に不純物元素を有する第２の半導体膜を形成した後加熱し、加熱された前記第２の半導体膜をエッチングしてソース領域及びドレイン領域を形成し、前記ゲート絶縁膜の一部をエッチングして、前記ゲート電極の一部を露出した後、前記ゲート電極に接続するゲート配線と、前記ソース領域及びドレイン領域に接するソース電極及びドレイン電極とを形成し、前記ソース電極又はドレイン電極の一部を覆う絶縁膜を形成し、前記ソース電極又はドレイン電極の一方を覆う絶縁膜及び前記ゲート電極上に、前記ゲート配線に接続する導電層を形成し、前記ソース電極又はドレイン電極の他方に接する第１の電極を形成し、前記第１の電極上に発光物質を含む層、及び第２の電極を形成することを特徴とする表示装置の作製方法。
  15. 基板上にゲート電極を形成し、前記ゲート電極上にゲート絶縁膜を形成し、前記ゲート絶縁膜上に第１の半導体膜を形成し、前記第１の半導体膜上に触媒元素を有する層を形成し、前記ゲート電極、前記第１の半導体膜及び前記触媒元素を有する層が重畳する領域に保護層を形成し、前記保護層及び前記触媒元素を有する層上に不純物元素を有する第２の半導体膜を形成した後加熱し、加熱された前記第２の半導体膜をエッチングしてソース領域及びドレイン領域を形成し、前記ゲート絶縁膜の一部をエッチングして、前記ゲート電極の一部を露出した後、前記ゲート電極に接続するゲート配線と、前記ソース領域及びドレイン領域に接するソース電極及びドレイン電極とを形成し、前記ゲート絶縁膜、ゲート配線、前記ソース電極及びドレイン電極上に絶縁膜を形成し、前記絶縁膜の一部をエッチングして、前記ゲート配線の一部を露出した後、前記ゲート配線に接続する導電層を形成し、前記絶縁膜の一部をエッチングして前記ソース電極又はドレイン電極の一部を露出した後、前記ソース電極又はドレイン電極に接する第１の電極を形成し、前記第１の電極上に発光物質を含む層、及び第２の電極を形成することを特徴とする表示装置の作製方法。
  16. 基板上にゲート電極を形成し、前記ゲート電極上にゲート絶縁膜を形成し、前記ゲート絶縁膜上に第１の半導体膜を形成し、前記第１の半導体膜上に触媒元素を有する層を形成し、前記ゲート電極、前記第１の半導体膜及び前記触媒元素を有する層が重畳する領域に保護層を形成し、前記保護層及び前記触媒元素を有する層上に不純物元素を有する第２の半導体膜を形成した後加熱し、加熱された前記第２の半導体膜をエッチングしてソース領域及びドレイン領域を形成し、前記ゲート絶縁膜の一部をエッチングして、前記ゲート電極の一部を露出した後、前記ゲート電極に接続するゲート配線と、前記ソース領域及びドレイン領域に接するソース電極及びドレイン電極とを形成し、前記ソース電極又はドレイン電極の一部を覆う絶縁膜を形成し、前記ソース電極又はドレイン電極の一方を覆う絶縁膜及び前記ゲート電極上に、前記ゲート配線に接続する導電層を形成し、前記ソース電極又はドレイン電極の他方に接する第１の電極を形成し、前記第１の電極上に発光物質を含む層、及び第２の電極を形成することを特徴とする表示装置の作製方法。
  17. 請求項１乃至請求項１６のいずれか一項において、前記ソース電極又はドレイン電極に接する第１の電極を形成した後、前記ゲート電極に接続するゲート配線を形成することを特徴とする表示装置の作製方法。
  18. 請求項１乃至請求項１７のいずれか一項において、前記ゲート電極に接続するゲート配線を形成した後、前記ソース電極又はドレイン電極に接する第１の電極を形成することを特徴とする表示装置の作製方法。
  19. 請求項１乃至請求項１８のいずれか一項において、前記ゲート配線は、３つ以上の前記ゲート電極に接続されていることを特徴とする表示装置の作製方法。
  20. 請求項１乃至請求項１９のいずれか一項において、前記ゲート配線は、２つの前記ゲート電極に接続されていることを特徴とする表示装置の作製方法。
  21. 請求項１乃至請求項２０のいずれか一項において、前記ゲート電極は、前記絶縁表面上に導電膜を形成し、前記導電膜上に感光性樹脂を吐出又は塗布し、前記感光性樹脂をフォトマスクを用いて露光し現像してマスクを形成した後、前記マスクを用いて前記導電膜をエッチングして形成することを特徴とする表示装置の作製方法。
  22. 請求項１乃至請求項２１のいずれか一項において、前記ゲート電極は、耐熱性を有する導電層で形成されていることを特徴とする表示装置の作製方法。
  23. 請求項１乃至請求項２２いずれか一項において、前記ゲート電極は、タングステン、モリブデン、ジルコニウム、ハフニウム、バナジウム、ニオブ、タンタル、クロム、コバルト、ニッケル、白金又はリンを含有する結晶性珪素膜、酸化インジウムスズ、酸化亜鉛、酸化インジウム亜鉛、ガリウムを添加した酸化亜鉛、又は酸化珪素を含む酸化インジウムスズで形成されることを特徴とする表示装置の作製方法。
  24. 請求項１乃至請求項２３のいずれか一項において、前記不純物元素はリン、ヒ素、アンチモン、ビスマスから選ばれた元素であることを特徴とする表示装置の作製方法。
  25. 請求項１乃至請求項２４のいずれか一項において、前記触媒元素は、タングステン、モリブデン、ジルコニウム、ハフニウム、バナジウム、ニオブ、タンタル、クロム、コバルト、チタン、銅、ニッケル、及び白金から選ばれる一つ又は複数であることを特徴とする表示装置の作製方法。
  26. 請求項１乃至請求項２５のいずれか一項において、前記第１の電極は、画素電極であることを特徴とする表示装置の作製方法。
  27. 請求項１乃至請求項２６のいずれか一項において、前記ゲート絶縁膜として窒化珪素膜を有する層を形成することを特徴とする表示装置の作製方法。
  28. 請求項１乃至請求項２７のいずれか一項において、前記ゲート絶縁膜として窒化珪素膜を成膜した後、前記窒化珪素膜に接するように前記触媒元素を有する層又は第１の半導体膜を形成することを特徴とする表示装置の作製方法。
  29. 請求項１乃至請求項２８のいずれか一項において、前記加熱によって前記第１の半導体膜を結晶化させると共に、前記触媒元素を前記第２の半導体膜へ移動させることを特徴とする表示装置の作製方法。

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Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008053700A (ja) * 2006-07-28 2008-03-06 Semiconductor Energy Lab Co Ltd 表示装置の作製方法
JP2009071284A (ja) * 2007-08-17 2009-04-02 Semiconductor Energy Lab Co Ltd 表示装置
JP2011119215A (ja) * 2009-11-30 2011-06-16 Samsung Mobile Display Co Ltd 有機発光表示装置及びその製造方法
US8426870B2 (en) 2010-09-21 2013-04-23 Panasonic Corporation Thin-film transistor array device, el display panel, el display device, thin-film transistor array device manufacturing method, el display panel manufacturing method
US8487395B2 (en) 2010-09-21 2013-07-16 Panasonic Corporation Thin-film transistor array device, el display panel, el display device, thin-film transistor array device manufacturing method, el display panel manufacturing method
JP2014030014A (ja) * 2012-07-06 2014-02-13 Semiconductor Energy Lab Co Ltd 半導体装置および半導体装置の作製方法
KR101460016B1 (ko) 2008-12-24 2014-11-11 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 표시 장치
JP2016184755A (ja) * 2009-09-04 2016-10-20 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR20180029221A (ko) * 2009-06-30 2018-03-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 제작 방법
JP2022020712A (ja) * 2011-05-11 2022-02-01 株式会社半導体エネルギー研究所 発光装置

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08330602A (ja) * 1995-03-27 1996-12-13 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
JPH11177104A (ja) * 1997-12-12 1999-07-02 Semiconductor Energy Lab Co Ltd 薄膜半導体装置作製方法
JP2000353666A (ja) * 1999-06-11 2000-12-19 Matsushita Electric Ind Co Ltd 半導体薄膜およびその製造方法
JP2002124683A (ja) * 2000-06-30 2002-04-26 Hannstar Display Corp 多結晶フィルムトランジスタ液晶表示パネルの製造方法
JP2002324808A (ja) * 2001-01-19 2002-11-08 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP2004241770A (ja) * 2003-01-17 2004-08-26 Semiconductor Energy Lab Co Ltd 導電層の作製方法及び半導体装置の作製方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08330602A (ja) * 1995-03-27 1996-12-13 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
JPH11177104A (ja) * 1997-12-12 1999-07-02 Semiconductor Energy Lab Co Ltd 薄膜半導体装置作製方法
JP2000353666A (ja) * 1999-06-11 2000-12-19 Matsushita Electric Ind Co Ltd 半導体薄膜およびその製造方法
JP2002124683A (ja) * 2000-06-30 2002-04-26 Hannstar Display Corp 多結晶フィルムトランジスタ液晶表示パネルの製造方法
JP2002324808A (ja) * 2001-01-19 2002-11-08 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP2004241770A (ja) * 2003-01-17 2004-08-26 Semiconductor Energy Lab Co Ltd 導電層の作製方法及び半導体装置の作製方法

Cited By (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008053700A (ja) * 2006-07-28 2008-03-06 Semiconductor Energy Lab Co Ltd 表示装置の作製方法
JP2009071284A (ja) * 2007-08-17 2009-04-02 Semiconductor Energy Lab Co Ltd 表示装置
KR101576813B1 (ko) * 2007-08-17 2015-12-11 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치
US9443888B2 (en) 2008-12-24 2016-09-13 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing semiconductor device including transistor and resistor incorporating hydrogen in oxide semiconductor
KR101460016B1 (ko) 2008-12-24 2014-11-11 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 표시 장치
US9202827B2 (en) 2008-12-24 2015-12-01 Semiconductor Energy Laboratory Co., Ltd. Driver circuit and semiconductor device
US9941310B2 (en) 2008-12-24 2018-04-10 Semiconductor Energy Laboratory Co., Ltd. Driver circuit with oxide semiconductor layers having varying hydrogen concentrations
KR102159428B1 (ko) 2009-06-30 2020-09-23 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 제작 방법
KR20180029221A (ko) * 2009-06-30 2018-03-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 제작 방법
JP2016184755A (ja) * 2009-09-04 2016-10-20 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2011119215A (ja) * 2009-11-30 2011-06-16 Samsung Mobile Display Co Ltd 有機発光表示装置及びその製造方法
US8487395B2 (en) 2010-09-21 2013-07-16 Panasonic Corporation Thin-film transistor array device, el display panel, el display device, thin-film transistor array device manufacturing method, el display panel manufacturing method
US8426870B2 (en) 2010-09-21 2013-04-23 Panasonic Corporation Thin-film transistor array device, el display panel, el display device, thin-film transistor array device manufacturing method, el display panel manufacturing method
JP7025593B2 (ja) 2011-05-11 2022-02-24 株式会社半導体エネルギー研究所 発光装置
JP2022020712A (ja) * 2011-05-11 2022-02-01 株式会社半導体エネルギー研究所 発光装置
JP2022070951A (ja) * 2011-05-11 2022-05-13 株式会社半導体エネルギー研究所 発光装置
JP7072740B2 (ja) 2011-05-11 2022-05-20 株式会社半導体エネルギー研究所 発光装置
JP7087218B1 (ja) 2011-05-11 2022-06-20 株式会社半導体エネルギー研究所 発光装置
JP2022111118A (ja) * 2011-05-11 2022-07-29 株式会社半導体エネルギー研究所 発光装置
JP2014030014A (ja) * 2012-07-06 2014-02-13 Semiconductor Energy Lab Co Ltd 半導体装置および半導体装置の作製方法

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