JP2006128385A - Ceramic electronic componentt and stacked ceramic capacitor - Google Patents
Ceramic electronic componentt and stacked ceramic capacitor Download PDFInfo
- Publication number
- JP2006128385A JP2006128385A JP2004314235A JP2004314235A JP2006128385A JP 2006128385 A JP2006128385 A JP 2006128385A JP 2004314235 A JP2004314235 A JP 2004314235A JP 2004314235 A JP2004314235 A JP 2004314235A JP 2006128385 A JP2006128385 A JP 2006128385A
- Authority
- JP
- Japan
- Prior art keywords
- conductive layer
- thick film
- plating
- layers
- plated
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Abstract
Description
本発明は、セラミック電子部品及び積層セラミックコンデンサに関するものである。 The present invention relates to a ceramic electronic component and a multilayer ceramic capacitor.
代表的なセラミック電子部品として、積層セラミックコンデンサを用いて説明する。 A typical ceramic electronic component will be described using a multilayer ceramic capacitor.
図３は、従来の積層セラミックコンデンサを示す縦断面図である。 FIG. 3 is a longitudinal sectional view showing a conventional multilayer ceramic capacitor.
同図によれば、積層セラミックコンデンサ２０は、矩形状をなす複数個の誘電体層２２と内部電極２３、２４とが交互に積層された積層体（セラミック素体）２１の側面に、内部電極２３、２４に電気的に接続される外部電極２５、２６が形成されている。
According to the figure, a multilayer
外部電極２５、２６は、導電性ペーストを積層体２１端部に塗布後焼き付けて形成される導体層２５ａ、２６ａの表面に、Ｎｉメッキ層２５ｂ、２６ｂ、Ｓｎメッキ層２５ｃ、２６ｃが順次形成されている（例えば、特許文献１参照）。
しかしながら、上記積層セラミックコンデンサ２０によれば、導体層２５ａ、２６ａの表面とＮｉメッキ層２５ｂ、２６ｂの接合強度が十分でなく、Ｎｉメッキ層２５ｂ、２６ｂに外部応力が加わった際、Ｎｉメッキ層２５ｂ、２６ｂが導体層２５ａ、２６ａから剥離するという問題点があった。
However, according to the multilayer
本発明は、上述の問題点に鑑みて案出されたものであり、その目的は、厚膜導電層とメッキ導電層の接合強度を効果的に増大できるセラミック電子部品及び積層セラミックコンデンサを提供することにある。 The present invention has been devised in view of the above-mentioned problems, and an object thereof is to provide a ceramic electronic component and a multilayer ceramic capacitor capable of effectively increasing the bonding strength between a thick film conductive layer and a plated conductive layer. There is.
本発明は、セラミック素体の表面に、該セラミック素体側から順に、厚膜導電層、メッキ導電層を形成して成る外部電極を有するセラミック電子部品において、前記厚膜導電層は、その外表面に多数個の凹部を有するとともに、前記メッキ導電層は、前記凹部を充填しつつ前記厚膜導電層を被覆して成り、且つ、該充填部の平均厚みａは、充填部を含めた前記メッキ導電層の平均厚みｂに対して、０．１ｂ≦ａの関係を満たすことを特徴とするものである。 The present invention provides a ceramic electronic component having an external electrode formed by forming a thick film conductive layer and a plated conductive layer in order from the ceramic element side on the surface of the ceramic element. The plating conductive layer covers the thick film conductive layer while filling the recess, and the average thickness a of the filling portion is the plating including the filling portion. It satisfies the relationship of 0.1b ≦ a with respect to the average thickness b of the conductive layer.
また、前記メッキ導電層の金属成分は、水素の標準電極電位より大きな標準電極電位を有することを特徴とするものである。 Further, the metal component of the plated conductive layer has a standard electrode potential larger than the standard electrode potential of hydrogen.
さらに、前記厚膜導電層及び前記メッキ導電層は、同一金属を主成分とすることを特徴とするものである。 Furthermore, the thick film conductive layer and the plated conductive layer are characterized by containing the same metal as a main component.
またさらに、前記凹部の開口面積は、開口部を除く凹部内において最大となることを特徴とするものである。 Furthermore, the opening area of the recess is maximized in the recess excluding the opening.
さらにまた、前記メッキ導電層の表面にＮｉ及び／又はＳｎを主成分とする第２メッキ導電層が形成されていることを特徴とするものである。 Furthermore, a second plating conductive layer containing Ni and / or Sn as a main component is formed on the surface of the plating conductive layer.
また本発明は、セラミック積層体の表面に、該セラミック積層側から順に、厚膜導電層、メッキ導電層を形成して成る外部電極を有する積層セラミックコンデンサにおいて、前記厚膜導電層は、その外表面に多数個の凹部を有するとともに、前記メッキ導電層は、前記凹部を充填しつつ前記厚膜導電層を被覆して成り、且つ、該充填部の平均厚みａは、充填部を含めた前記メッキ導電層の平均厚みｂに対して、０．１ｂ≦ａの関係を満たすことを特徴とするものである。 The present invention also provides a multilayer ceramic capacitor having an external electrode formed by forming a thick film conductive layer and a plated conductive layer in this order from the ceramic laminate side on the surface of the ceramic laminate. The plating conductive layer is formed by covering the thick film conductive layer while filling the recess, and the average thickness a of the filling portion includes the filling portion. The plating conductive layer satisfies the relationship of 0.1b ≦ a with respect to the average thickness b of the plated conductive layer.
本発明によれば、セラミック素体の表面に、該セラミック素体側から順に、厚膜導電層、メッキ導電層を形成して成る外部電極を有するセラミック電子部品において、前記厚膜導電層は、その外表面に多数個の凹部を有するとともに、前記メッキ導電層は、前記凹部を充填しつつ前記厚膜導電層を被覆して成り、且つ、該充填部の平均厚みａは、充填部を含めた前記メッキ導電層の平均厚みｂに対して、０．１b≦ａの関係を満たすようにしたことから、厚膜導電層とメッキ導電層との接合部において比較的大きなアンカー効果を得ることができ、両者間の接合強度を向上させることが可能となる。 According to the present invention, in a ceramic electronic component having an external electrode formed by forming a thick film conductive layer and a plated conductive layer in order from the ceramic element side on the surface of the ceramic element, the thick film conductive layer is The plated conductive layer covers the thick film conductive layer while filling the concave portion, and the average thickness a of the filled portion includes the filled portion. Since the relation of 0.1b ≦ a is satisfied with respect to the average thickness b of the plated conductive layer, a relatively large anchor effect can be obtained at the junction between the thick film conductive layer and the plated conductive layer. It is possible to improve the bonding strength between the two.
また、メッキ導電層の金属成分は、水素の標準電極電位より大きな標準電極電位を有することから、メッキ導電層の形成に際してメッキ液に電圧が印加されると、上記金属が、水の電気分解によって生じる水素よりも、優先的に厚膜導電層（陰極）表面に析出する。 In addition, since the metal component of the plated conductive layer has a standard electrode potential larger than the standard electrode potential of hydrogen, when a voltage is applied to the plating solution during the formation of the plated conductive layer, the metal is electrolyzed by water. It is preferentially deposited on the surface of the thick film conductive layer (cathode) over the generated hydrogen.
すなわち、Ｃｕの析出が水素により阻害されるのを抑制することで、凹部内を含めて緻密なメッキ導電層を形成することが可能となる。特に、水素の発生に起因して厚膜導電層表面とメッキ導電層との間に空隙が生じることを有効に防止して、上記アンカー効果をより効果的に得ることができる。 That is, by suppressing the precipitation of Cu from being inhibited by hydrogen, a dense plated conductive layer including the inside of the recess can be formed. In particular, it is possible to effectively prevent the formation of voids between the surface of the thick film conductive layer and the plated conductive layer due to the generation of hydrogen, and the anchor effect can be obtained more effectively.
さらに、厚膜導電層及びメッキ導電層の主成分を同一金属で構成することから、厚膜導電層表面へのメッキ導電層の濡れ性が良好となり、メッキ導電層外表面の平滑性を高めることが可能となる。 Furthermore, since the main components of the thick film conductive layer and the plated conductive layer are made of the same metal, the wettability of the plated conductive layer to the surface of the thick film conductive layer is improved, and the smoothness of the outer surface of the plated conductive layer is improved. Is possible.
またさらに、凹部の開口面積を、開口部を除く凹部内において最大となるようにしたことから、メッキ導電層の充填部が厚膜導電層へのくさびとして働き、メッキ導電層への外力によって、メッキ導電層が厚膜導電層から剥離することを効果的に抑制できる。 Furthermore, since the opening area of the concave portion is maximized in the concave portion excluding the opening portion, the filling portion of the plated conductive layer works as a wedge to the thick film conductive layer, and by external force to the plated conductive layer, It can suppress effectively that a plating conductive layer peels from a thick film conductive layer.
さらにまた、メッキ導電層の表面にＮｉを主成分とする第２メッキ導電層が形成されていることから、半田実装などの際に、メッキ導電層の半田食われを好適に抑制することができる。他方、Ｓｎを主成分として第２メッキ導電層を形成した場合、半田濡れ性を向上させることができる。 Furthermore, since the second plated conductive layer containing Ni as a main component is formed on the surface of the plated conductive layer, it is possible to suitably suppress solder erosion of the plated conductive layer during solder mounting or the like. . On the other hand, when the second plating conductive layer is formed with Sn as a main component, the solder wettability can be improved.
また本発明は、セラミック積層体の表面に、該セラミック積層側から順に、厚膜導電層、メッキ導電層を形成して成る外部電極を有する積層セラミックコンデンサにおいて、前記厚膜導電層は、その外表面に多数個の凹部を有するとともに、前記メッキ導電層は、前記凹部を充填しつつ前記厚膜導電層を被覆して成り、且つ、該充填部の平均厚みａは、充填部を含めた前記メッキ導電層の平均厚みｂに対して、０．１×ｂ≦ａの関係を満たすことから、厚膜導電層とメッキ導電層との接合部において比較的大きなアンカー効果を得ることができ、両者間の接合強度を向上させることが可能となる。当該効果は、セラミック積層体の一対の端部に外部電極が形成され、厚膜導電層からメッキ導電層を剥離する方向に応力が加わりやすい積層セラミックコンデンサにおいて特に有効である。 The present invention also provides a multilayer ceramic capacitor having an external electrode formed by forming a thick film conductive layer and a plated conductive layer in this order from the ceramic laminate side on the surface of the ceramic laminate. The plating conductive layer is formed by covering the thick film conductive layer while filling the recess, and the average thickness a of the filling portion includes the filling portion. Since the relationship of 0.1 × b ≦ a is satisfied with respect to the average thickness b of the plated conductive layer, a relatively large anchor effect can be obtained at the joint between the thick film conductive layer and the plated conductive layer. It is possible to improve the bonding strength between the two. This effect is particularly effective in a multilayer ceramic capacitor in which external electrodes are formed at a pair of end portions of a ceramic multilayer body, and stress is easily applied in a direction in which the plated conductive layer is peeled from the thick film conductive layer.
以下、本発明のセラミック電子部品を図面に基づいて説明する。 The ceramic electronic component of the present invention will be described below with reference to the drawings.
代表的なセラミック電子部品として、積層セラミックコンデンサを用いて説明する。 A typical ceramic electronic component will be described using a multilayer ceramic capacitor.
図１は、本発明の積層セラミックコンデンサを示す図であり、（ａ）は外観斜視図、（ｂ）は縦断面図、（ｃ）は（ｂ）の外部電極周辺を拡大して示す図である。 FIG. 1 is a view showing a multilayer ceramic capacitor of the present invention, in which (a) is an external perspective view, (b) is a longitudinal sectional view, and (c) is an enlarged view of the periphery of an external electrode of (b). is there.
図において、１０は積層セラミックコンデンサ（セラミック電子部品）、１は積層体、２は誘電体層、３、４は内部電極、５、６は外部電極である。 In the figure, 10 is a multilayer ceramic capacitor (ceramic electronic component), 1 is a multilayer body, 2 is a dielectric layer, 3 and 4 are internal electrodes, and 5 and 6 are external electrodes.
誘電体層２は、チタン酸バリウム（ＢａＴｉＯ３）などを主成分とする非還元性誘電体材料からなり、その厚みは高容量化のために例えば１〜５μｍとする。この誘電体層２は、その形状は０．６ｍｍ×０．３ｍｍなどであり、多数積層することによって積層体１が構成される。なお、誘電体層２の形状、厚み及び積層数は、所望の容量値によって任意に変更することができる。
The
内部電極３、４は、例えばＣｕ、Ｎｉを主成分とする材料から構成され、その厚みを０．５〜２μｍとする。そして、誘電体層２の積層方向に隣接しあう２つの内部電極３、４は、互いに積層体１の異なる端面側に延出し、夫々異なる外部電極５、６に接続されている。
The
外部電極５、６は、図１（ｂ）に示すように、積層体１側から順に、厚膜導電層５ａ、６ａ、Ｃｕメッキ層（メッキ導電層）５ｂ、６ｂ、Ｎｉメッキ層５ｃ、６ｃ及びＳｎメッキ層５ｄ、６ｄ（Ｎｉメッキ層５ｃ、６ｃ及び／又はＳｎメッキ層５ｄ、６ｄを第２メッキ導電層とする）を形成することによって構成されている。
As shown in FIG. 1B, the
まず、厚膜導電層５ａ、６ａは、例えばＣｕを主とする金属成分、ガラス成分、バインダ、分散剤及び溶剤等からなる導電性ペーストを、積層体１の一対の端面に塗布した後焼き付けることで形成される。ガラス成分としては、例えばホウケイ酸亜鉛系ガラス成分を用いることができ、金属成分とガラス成分とを合計してなる固形分に対して３〜１２ｗｔ％の割合で含有することが好ましい。
First, the thick film
ここで、凹部Ｐとは、厚膜導電層５ａ、６ａの焼付け形成に際して発生するオープンポア（開気孔）のことをいう。凹部Ｐの大小及び多少等は、ガラス成分や金属成分の粒径、ガラス成分比率並びに焼付け条件を適宜設定することによって、所望の値に制御することができる。
Here, the concave portion P refers to open pores (open pores) generated when the thick film
また、凹部Ｐの開口面積Ｓは、開口部を除く凹部内において最大となることが好ましい。ここで、開口面積Ｓとは、凹部Pを開口部に対する平行な切断面の面積のことをいい、例えば図１（ｃ）において、開口部の開口面積はＳａ、最大となる部分の開口面積はＳｐで示される。 Moreover, it is preferable that the opening area S of the recessed part P becomes the largest in the recessed part except an opening part. Here, the opening area S means the area of the cut surface parallel to the opening of the recess P. For example, in FIG. 1C, the opening area of the opening is Sa, and the opening area of the maximum portion is Indicated by Sp.
この場合、凹部Ｐ内に形成されたメッキ導電層５ｂ、６ｂの充填部が、厚膜導電層５ａ、６ａへのくさびとして働くことから、メッキ導電層５ｂ、６ｂへの外力によって、メッキ導電層５ｂ、６ｂが厚膜導電層５ａ、６ａから剥がれることを効果的に抑制できる。
In this case, since the filling portion of the plated
尚、全ての凹部Ｐにおいて、開口面積Ｓが開口部を除く凹部Ｐ内において最大となる必要はないものの、耐剥離性を効果的に得るためには所定割合の凹部Ｐにおいて上記構成を満たすことが望ましい。 In all the recesses P, the opening area S does not need to be maximized in the recesses P except for the opening, but in order to effectively obtain the peel resistance, the above-described configuration is satisfied in a predetermined proportion of the recesses P. Is desirable.
開口面積Ｓの測定方法としては、積層セラミックコンデンサ１０の幅（Ｗ）方向または厚み（Ｔ）方向の外部電極５、６の断面をＦＩＢ（集束イオンビーム）等で複数切出してＳＥＭ（走査型電子顕微鏡）やＳＩＭ（走査型イオン顕微鏡）等で観察した像を画像処理装置で読み取り、各凹部Ｐについて開口面積Ｓａ及びＳｐとなる部分の内径を測定し、円形であると仮定して算出した。
As a method for measuring the opening area S, a plurality of cross-sections of the
次に、Ｃｕメッキ層（メッキ導電層）５ｂ、６bは、厚膜導電層５ａ、６ａの外表面に形成された多数個の凹部Ｐを充填しつつ厚膜導電層５ａ、６ａを被覆して成り、且つ、充填部の平均厚みａは、充填部を含めたＣｕメッキ層５ｂ、６ｂの平均厚みｂに対して、０．１ｂ≦ａの関係を満たすことである。たとえば、厚みｂは、メッキが充填され凹部ｐの深さａと凹部ｐの開口を被覆するメッキ層の厚みを言い、多数の凹部ｐにおけるそれぞれの値を平均した値である。
Next, the Cu plating layers (plating conductive layers) 5b and 6b cover the thick film
すなわち、０．１ｂ≦ａの関係を満たすため、厚膜導電層とメッキ導電層との接合部（５ａ−５ｂ間、６ａ−６ｂ間）において比較的大きなアンカー効果を得ることができ、両者間の接合強度を向上させることが可能となる。ここで、上記アンカー効果が充填部の平均厚みａ自体ではなく、Ｃｕメッキ層５ｂ、６ｂの平均厚みｂとの比率によって支配される理由は、Ｃｕメッキ層５ｂ、６ｂが厚膜導電層を被覆する厚み（ｂ−ａ）が大きくなると、Ｃｕメッキ層５ｂ、６ｂが厚膜導電層を被覆する部分を支えるために、大きな力が必要であることによる。 That is, in order to satisfy the relationship of 0.1b ≦ a, a relatively large anchor effect can be obtained at the junction (between 5a-5b and 6a-6b) between the thick film conductive layer and the plated conductive layer. It is possible to improve the bonding strength. Here, the reason why the anchor effect is governed by the ratio of the average thickness b of the Cu plating layers 5b and 6b, not the average thickness a itself of the filling portion, is that the Cu plating layers 5b and 6b cover the thick film conductive layer. This is because when the thickness (b-a) to be increased is increased, a large force is required to support the portion where the Cu plating layers 5b and 6b cover the thick film conductive layer.
ここで、Ｃｕメッキ層５ｂ、６ｂの充填部の平均厚みａの測定方法は、例えば積層セラミックコンデンサ１０の幅（Ｗ）方向または厚み（Ｔ）方向の外部電極５、６の断面をＦＩＢ（集束イオンビーム）等で複数切出してＳＥＭ（走査型電子顕微鏡）やＳＩＭ（走査型イオン顕微鏡）等で観察した像を画像処理装置で読み取り、各充填部について厚みが最も大きい部分を測定し平均値を算出した。尚、充填部の平均厚みａの算出には、画像処理装置で読み取ることができる厚み（０．１μｍ以上）の充填部を用いればよい。他方、Ｃｕメッキ層５ｂ、６ｂの平均厚みｂの測定方法は、外部電極５、６の断面をＦＩＢ（集束イオンビーム）等で複数切出してＳＥＭ（走査型電子顕微鏡）やＳＩＭ（走査型イオン顕微鏡）等で観察した像を画像処理装置で読み取り、積層体１の厚み方向の凹部Ｐが形成された領域について、Ｃｕメッキ層５ｂ、６ｂの厚みを連続的に測定し平均値を算出した。
Here, the method for measuring the average thickness a of the filling portions of the Cu plating layers 5b and 6b is, for example, that the cross section of the
また、メッキ導電層５ｂ、６ｂの金属成分は、水素の標準電極電位より大きな標準電極電位を有することが好ましい。具体的には、上述のＣｕの他、Ａｇ等が挙げられる。
Moreover, it is preferable that the metal component of the plating
さらに、厚膜導電層５ａ、６ａ及びメッキ導電層５ｂ、６ｂは、同一金属を主成分とすることが好ましい。例えば、厚膜導電層５ａ、６ａがＣｕを主成分とする場合、メッキ導電層５ｂ、６ｂはＣｕを主成分とし、厚膜導電層５ａ、６ａがＡｇを主成分とする場合、メッキ導電層５ｂ、６ｂはＡｇを主成分とする。これにより、厚膜導電層５ａ、６ａ表面へのメッキ導電層５ｂ、６ｂの濡れ性が良好となり、メッキ導電層５ｂ、６ｂ外表面の平滑性を高めることができるとともに、両者の弾性係数や熱膨張係数等の機械的物性値の差が小さくなるため、メッキ導電層５ｂ、６ｂへの外力によるメッキ導電層５ｂ、６ｂの剥離を効果的に抑制することができる。尚、上記濡れ性が良好となる理由としては、金属原子の原子間距離や配向が同一で、厚膜導電層上にメッキ導電層の最初の原子が容易に結合するためと考えられる。
Furthermore, it is preferable that the thick film
さらに、Ｃｕメッキ層５ｂ、６ｂが厚膜導電層を被覆する厚み（ｂ−ａ）は、は２〜１５μｍ、好ましくは６〜１０μｍの範囲にあることが望ましい。すなわち、厚み（ｂ−ａ）が２μｍ以上であるため、Ｃｕメッキ層５ｂ、６ｂが厚膜導電層５ａ、６ａの凹部Ｐを充填できるとともに、Ｃｕメッキ層５ｂ、６ｂ表面の面粗さを小さくすることができる。一方、厚み（ｂ−ａ）が１５μｍ以下であるため、積層セラミックコンデンサ１０の小型化を実現できる。また、Ｎｉメッキ層５ｃ、６ｃの厚みｃは０．５〜１．５μｍ、Ｓｎメッキ層５ｄ、６ｄの厚みｄは３〜８μｍ、好ましくは４〜５μｍであることが望ましい。すなわち、Ｎｉメッキ層の厚みｃが０．５μｍ以上であるため、十分に半田食われ防止機能を持たせることができる。一方、Ｎｉメッキ層の厚みｃが１．５μｍ以下であるため、積層セラミックコンデンサ１０の耐熱衝撃性、温度サイクル試験における信頼性、たわみ強度を向上できる。また、Ｓｎメッキ層５ｄ、６ｄの厚みｄが３μｍ以上であるため、半田濡れ性を十分確保することができる。一方、Ｓｎメッキ層５ｄ、６ｄの厚みｄが８μｍ以下であるため、積層セラミックコンデンサ１０の小型化を実現できる。
Further, the thickness (b−a) at which the Cu plating layers 5b and 6b cover the thick film conductive layer is 2 to 15 μm, preferably 6 to 10 μm. That is, since the thickness (b−a) is 2 μm or more, the Cu plating layers 5b and 6b can fill the concave portions P of the thick film
さらに、Ｃｕメッキ層５ｂ、６ｂの表面粗さＲａは２μｍ以下であることが望ましい。このことにより、Ｎｉメッキ層５ｃ、６ｃの表面粗さＲａを２μｍ以下にすることができ、配線基板上に半田付けにより表面実装した際に、半田フィレットがはい上がりやすくなり、半田濡れ性を向上できるとともに、セルフアライメント性を向上できる。 Furthermore, the surface roughness Ra of the Cu plating layers 5b and 6b is preferably 2 μm or less. As a result, the surface roughness Ra of the Ni plating layers 5c and 6c can be reduced to 2 μm or less, and when the surface mounting is performed by soldering on the wiring board, the solder fillet is easily lifted and the solder wettability is improved. In addition, self-alignment can be improved.
ここで、Ｃｕメッキ層５ｂ、６ｂの表面粗さの測定方法は、充填部の平均厚みａ及び平均厚みｂの測定方法と同様に、外部電極５、６の複数の断面をＦＩＢ（集束イオンビーム）等で切り出してＳＥＭ（走査型電子顕微鏡）やＳＩＭ（走査型イオン顕微鏡）等で観察した像を画像処理装置で読み取り、レーザー変位計により測定した。
Here, the method for measuring the surface roughness of the Cu plating layers 5b and 6b is the same as the method for measuring the average thickness a and the average thickness b of the filling portion, and a plurality of cross sections of the
次に、メッキ導電層５ｂ、６ｂの表面に、Ｎｉを主成分とするＮｉメッキ導電層５ｃ、６ｃが形成されていることから、半田実装などの際に、メッキ導電層５ｂ、６ｂの半田食われを好適に抑制することができる。他方、Ｓｎを主成分としてＳｎメッキ導電層５ｃ、６ｃを形成した場合、半田濡れ性を向上させることができる。
Next, since the Ni plating
また、Ｓｎメッキ層５ｄ、６ｄの表面粗さＲａは０．５μｍ〜１μｍの範囲にあることが望ましい。すなわち、Ｓｎメッキ層５ｄ、６ｄの表面粗さＲａが１μｍ以下であるため、積層セラミックコンデンサ１０を配線基板上に実装する場合などにおいて、積層セラミックコンデンサ１０に光を照射してその反射光により外観認識する際に、積層体１と外部電極５、６との光沢の差が十分大きくなり、積層体１と外部電極５、６を確実に区別することができ、積層セラミックコンデンサ１０を正確に認識することができる。また、セラミック電子部品を配線基板に半田付けにより表面実装する際に、セルフアライメント性が向上するという効果もある。一方、Ｓｎメッキ層５ｄ、６ｄの表面粗さＲａは０．５μｍ以上であるため、上記反射光が強すぎて、逆に積層セラミックコンデンサ１０を正確に認識しにくくなることもない。
Further, the surface roughness Ra of the Sn plating layers 5d and 6d is preferably in the range of 0.5 μm to 1 μm. That is, since the surface roughness Ra of the Sn plating layers 5d and 6d is 1 μm or less, when the multilayer
以下、本発明の積層セラミックコンデンサ１０の製造方法について説明する。
Hereinafter, a method for manufacturing the multilayer
なお、各符号は焼成の前後で区別しないことにする。 Each symbol is not distinguished before and after firing.
まず、誘電体層となるセラミックグリーンシート２の所定の領域に、導電性ペーストをスクリーン印刷により塗布後乾燥し、内部電極となる導体パターン３、４を形成する。
First, a conductive paste is applied by screen printing to a predetermined region of the ceramic
そして、このようなセラミックグリーンシートを、導体パターン３、４が互いに対向するように所定の積層枚数重ねた後、切断して積層体１とし、所定の雰囲気、温度、時間を加えて焼成する。これにより、積層体１の一対の端面には、内部電極３、４が露出している。
Then, after stacking a predetermined number of laminated layers such that the
次に、上記積層体１の両端面に外部電極５、６を形成する。
Next,
具体的には、まず積層体１の両端部に、夫々導電性ペーストを塗布後、脱バインダー、焼成し、厚膜導電層５ａ、６ａを形成する。
Specifically, first, a conductive paste is applied to both ends of the
次に、例えば、銅メッキ浴中に、積層体１を浸漬し、バレルメッキ法にて厚膜導電層５ａ、６ａの表面にＣｕメッキ層５ｂ、６ｂを形成する。メッキ浴としては、ピロ燐酸銅、硫酸銅及びシアン化銅などを用いればよいが、ピロ燐酸銅のメッキ浴中においては、Ｃｕ２＋イオンはＣｕ（Ｐ２Ｏ７）２ ６−の状態で存在し、Ｃｕメッキ層５ｂ、６ｂを均一且つ緻密にすることができるとともに、凹部Ｐ内に残渣が残りにくく安全性が高いことから、ピロ燐酸銅を用いることが好ましい。
Next, for example, the
さらに、Ｃｕメッキ層５ｂ、６ｂの金属成分Ｃｕは、水素の標準電極電位より大きな標準電極電位を有することから、Ｃｕメッキ層５ｂ、６ｂの形成に際してメッキ液に電圧が印加されると、Ｃｕが、水の電気分解によって生じる水素よりも、優先的に厚膜導電層（陰極）５ａ、６ａ表面に析出する。そのためＣｕの析出が水素により阻害されることがなく、緻密なＣｕメッキ層５ｂ、６ｂを形成することができる。また、Ｃｕメッキ層５ｂ、６ｂが凹部Ｐ内部にも析出しやすいことから、確実に凹部Ｐを充填することができる。しかもこの場合、水素の発生に起因して厚膜導電層表面とＣｕメッキ層（５ａ−６ａ、５ｂ−６ｂ）との間に空隙が生じることを有効に防止できるため、上記アンカー効果を効果的に得ることができるとともに、水分の積層体１への侵入を抑制して、耐湿性を向上させることができる。さらに、Ｃｕの電化当量は０．６６ｍｇ／クーロンはＮｉの電化当量の０．３０ｍｇ／クーロンの約２倍である為、Ｃｕメッキ層５ｂ、６ｂはＮｉメッキ層２５ｂ、２６ｂの約２倍の速度で析出するし、メッキ工程を簡略化できる。また、Ｃｕメッキ層５ｂ、６ｂは、厚膜導電層５ａ、６ａの表面にガラス成分の一部が析出している場合も、これらのガラス成分に跨るように成長しやすいため、均一なメッキ導電層を形成できる。さらに、上記理由から、メッキ導電層５ｂ、６ｂとして、Ａｇメッキなどを用いても良い。
Furthermore, since the metal component Cu of the Cu plating layers 5b and 6b has a standard electrode potential larger than the standard electrode potential of hydrogen, when a voltage is applied to the plating solution when forming the Cu plating layers 5b and 6b, the Cu is Preferentially deposits on the surfaces of the thick film conductive layers (cathodes) 5a and 6a rather than hydrogen generated by electrolysis of water. Therefore, precipitation of Cu is not hindered by hydrogen, and dense Cu plating layers 5b and 6b can be formed. Further, since the Cu plating layers 5b and 6b are likely to be deposited inside the recess P, the recess P can be reliably filled. In addition, in this case, it is possible to effectively prevent the formation of voids between the surface of the thick film conductive layer and the Cu plating layer (5a-6a, 5b-6b) due to the generation of hydrogen. In addition, the moisture penetration can be suppressed and moisture resistance can be improved. Further, since the electrification equivalent of Cu is about 0.66 mg / coulomb is about twice that of 0.30 mg / coulomb of Ni, the Cu plating layers 5b and 6b are about twice as fast as the Ni plating layers 25b and 26b. And the plating process can be simplified. Further, the Cu plating layers 5b and 6b easily grow so as to straddle these glass components even when a part of the glass components is deposited on the surfaces of the thick film
そして、Ｃｕメッキ層５ｂ、６ｂの表面粗さＲａを小さくするために、ピロ燐酸銅メッキ浴に、光沢剤を添加しても良い。 In order to reduce the surface roughness Ra of the Cu plating layers 5b and 6b, a brightener may be added to the copper pyrophosphate plating bath.
次に、セラミック電子部品に用いられる一般的なメッキ液を用いて、Ｎｉメッキ層５ｂ、６ｃ、Ｓｎメッキ層５ｄ、６ｄを形成することで、図１に示すような積層セラミックコンデンサ１０が得られる。
Next, the Ni plating layers 5b and 6c and the Sn plating layers 5d and 6d are formed using a general plating solution used for ceramic electronic components, whereby the multilayer
このようにして得られた本発明の積層セラミックコンデンサ１０は、緻密なメッキ導電層５ｂ、６ｂが得られるとともに、メッキ導電層５ｂ、６ｂが厚膜導電層５ａ、６ａの凹部Ｐを確実に充填することから、凹部Ｐに残留したメッキ液の残渣が、厚膜導電層５ａ、６ａを腐食させて積層セラミックコンデンサ１０の絶縁信頼性を低下させる等という問題を防止することが可能となる。
In the multilayer
なお、本発明は上述した実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更、改良等が可能である。 Note that the present invention is not limited to the above-described embodiment, and various modifications and improvements can be made without departing from the scope of the present invention.
例えば、上記実施の形態では、本発明のセラミック電子部品１０を積層セラミックコンデンサに適用した例を用いて説明したが、本発明は、積層型圧電部品、チップ型抵抗器、回路基板、半導体部品など、さまざまなセラミック電子部品１０に適用できる。
For example, in the above embodiment, the ceramic
図２は、本発明の積層セラミックコンデンサの他の実施形態を示す拡大断面図である。同図によれば、凹部Ｐの少なくとも一部は、略Ｕ字状となっているため、厚膜導電層５ａ、６ａからＮｉメッキ層５ｂ、６ｂを剥離する方向に応力が加わった場合、凹部Ｐに充填されるＮｉメッキ層５ｂ、６ｂが、凹部Ｐに錨として引っ掛かることにより、Ｎｉメッキ層５ｂ、６ｂが厚膜導電層５ａ、６ａから剥離することを防止できる。
FIG. 2 is an enlarged cross-sectional view showing another embodiment of the multilayer ceramic capacitor of the present invention. According to the figure, since at least a part of the recess P is substantially U-shaped, when stress is applied in the direction in which the Ni plating layers 5b and 6b are peeled from the thick film
さらに、Ｃｕメッキ層５ｂ、６ｂの表面にＳｎメッキ層５ｄ、６ｄを直接形成しても良い。すなわち、Ｓｎメッキ液の残渣は、Ｎｉメッキ液の残渣に比べて、Ｃｕメッキ層５ｂ、６ｂの凹部Ｐ内に残留しにくいことから、メッキ液の残渣が積層体１の内部電極３、４と反応して腐食することや、あるいは、積層体１内部に残留したメッキ液の残渣が、連続通電状態で電気化学的変化を発生させ、絶縁抵抗、耐熱衝撃性、長期信頼性が劣化することを防止できる。このとき、Ｃｕメッキ層５ｂ、６ｂが、凹部Ｐに充填されるため、半田食われが問題になることはない。
Further, the Sn plating layers 5d and 6d may be directly formed on the surfaces of the Cu plating layers 5b and 6b. That is, the residue of the Sn plating solution is less likely to remain in the recesses P of the Cu plating layers 5b and 6b than the residue of the Ni plating solution. Corrosion due to reaction, or plating solution residue remaining in the
また、Ｃｕメッキ層５ｂ、６ｂとＮｉメッキ層５ｃ、６ｃの間に、Ａｕメッキ層などの他のメッキ層を形成しても良い。すなわち、Ａｕメッキ層の表面粗さＲａは、Ｃｕメッキ層５ａ、６ａの表面粗さＲａよりさらに小さくできるため、Ｎｉメッキ層５ｂ、６ｂの厚みｔｂを小さくした場合も、厚みｔｂを均一にできるとともに、また、Ａｕメッキ層をフラッシュメッキ法により形成することにより、メッキ析出時間を短縮できるとともに、メッキ液がＣｕメッキ層５ａ、６ａ内への浸入することによる問題点も解決できる。 Further, another plating layer such as an Au plating layer may be formed between the Cu plating layers 5b and 6b and the Ni plating layers 5c and 6c. That is, the surface roughness Ra of the Au plating layer can be made smaller than the surface roughness Ra of the Cu plating layers 5a and 6a. Therefore, even when the thickness tb of the Ni plating layers 5b and 6b is reduced, the thickness tb can be made uniform. In addition, by forming the Au plating layer by the flash plating method, the plating deposition time can be shortened, and the problems caused by the penetration of the plating solution into the Cu plating layers 5a and 6a can be solved.
そして、Ｃｕメッキ層５ｂ、６ｂの表面に、貴金属メッキ導電層など、Ｎｉメッキ層５ｃ、６ｃ、Ｓｎメッキ層５ｄ、６ｄ以外の第２メッキ導電層を形成しても良い。あるいは、Ｃｕメッキ層５、６ｃの表面に、導電性樹脂層などを形成しても良い。 A second plating conductive layer other than the Ni plating layers 5c and 6c and the Sn plating layers 5d and 6d, such as a noble metal plating conductive layer, may be formed on the surfaces of the Cu plating layers 5b and 6b. Alternatively, a conductive resin layer or the like may be formed on the surfaces of the Cu plating layers 5 and 6c.
本発明者は、チタン酸バリウム（ＢａＴｉＯ３）などを主成分とする誘電体層２を積層してなるとともに、一対の端面に内部電極３、４が露出している焼成後の積層体１を形成した。次に、ディップ法により、積層体１の端面に外部電極５、６となる導電性ペーストを塗布した後、８５０℃で焼き付けることによって外部電極５、６を形成した。次に、厚膜導電層５ａ、６ａの表面に電解メッキ法により、Ｃｕメッキ層（メッキ導電層）５ｂ、６ｂ、Ｎｉメッキ層５ｃ、６ｃ及びＳｎメッキ層５ｄ、６ｄ（以上、第２メッキ導電層）を順次形成し、図１に示すような積層セラミックコンデンサ（寸法：０．６ｍｍ×０．３ｍｍ×０．３ｍｍ）１０を作製した。
The inventor has laminated the
得られた積層セラミックコンデンサ１０について、熱衝撃（ΔＴ）試験、温度サイクル試験を行った。また、同一条件で金属板上に形成した外部電極５、６について、厚膜導電層５ａ、６ａ−メッキ導電層５ｂ、６ｂ間の機械的接合強度の測定を行った。
The obtained multilayer
熱衝撃（ΔＴ）試験は、試料１００個を２７０℃の半田槽に６０秒間浸漬し、クラックが発生した割合を評価した。そして、クラック発生率が０％である場合を良品として丸印、クラックが発生した場合を不良品としてバツ（×）印とした。 In the thermal shock (ΔT) test, 100 samples were immersed in a solder bath at 270 ° C. for 60 seconds, and the rate of occurrence of cracks was evaluated. A case where the crack occurrence rate was 0% was marked as a non-defective product, and a case where a crack occurred was marked as a cross (x) as a defective product.
温度サイクル試験は、試料１００個を−５５℃⇔−１２５℃×１０００サイクルの条件下に放置し、クラック発生率が０％である場合を良品として丸印、クラックが発生した場合を不良品としてバツ（×）印とした。 In the temperature cycle test, 100 samples are left under the condition of −55 ° C. to −125 ° C. × 1000 cycles, and when the crack occurrence rate is 0%, a round mark is given as a non-defective product. A cross (×) mark was used.
機械的接合強度の評価方法は、金属板上に導電性ペーストを塗布後焼き付けることにより、厚み４０μｍの導体パターン５ａ（６ａ）を形成後、ａ、ｂの値を変化させて、Ｃｕメッキ層（メッキ導電層）５ｂ（６ｂ）、Ｎｉメッキ層５ｃ（６ｃ）及びＳｎメッキ層５ｄ（６ｄ）（以上、第２メッキ導電層）を順次形成することにより、積層セラミックコンデンサ１０の外部電極５、６に相当する外部電極５、６を金属板上に形成した。そして、この外部電極５、６に０．５ｍｍΦのスズメッキ線を半田付けし、引っ張った際に剥離が生じた強度（接合強度）を測定した。ここで、上記接合強度が５０ｋｇ／ｃｍ２以上を良品として丸印、５０ｋｇ／ｃｍ２未満を不良品としてバツ（×）印とした。
The mechanical bonding strength is evaluated by applying a conductive paste on a metal plate and baking it to form a
評価方法として、熱衝撃（ΔＴ）試験におけるクラック発生率が０％であるとともに、接合強度が５０ｋｇ／ｃｍ２以上である場合を良品として丸（○）印とした。良品の内、温度サイクル試験におけるクラック発生率が０％である場合を二重丸（◎）印とした。 As an evaluation method, a case where the crack occurrence rate in the thermal shock (ΔT) test was 0% and the joint strength was 50 kg / cm 2 or more was marked as a circle (◯) as a good product. Among the non-defective products, the case where the crack occurrence rate in the temperature cycle test was 0% was marked as a double circle (◎).
結果を表１に示す。
表１に示すように、厚膜導電層５ａ、６ａは、その外表面に多数個の凹部Ｐを有するとともに、メッキ導電層５ｂ、６ｂが、凹部Ｐを充填しつつ厚膜導電層５ａ、６ａを被覆して成り、且つ、充填部の平均厚みａは、充填部を含めたメッキ導電層５ｂ、６ｂの平均厚みｂに対して、０．１ｂ≦ａの関係を満たす本実施例（試料番号２、４〜１３、１５）は、熱衝撃（ΔＴ）試験におけるクラック発生率が０％、温度サイクル試験におけるクラック発生率が０％、厚膜導電層５ａ、６ａ−メッキ導電層５ｂ、６ｂ間の接合強度が５０ｋｇ／ｃｍ２以上となった。特に、ａ≦０．８ｂの関係を満たす場合（試料番号２、４〜５、７〜１０、１２〜１３、１５）、温度サイクル試験におけるクラック発生率が０％となった。このことは、厚膜導電層５ａ、６ａの主成分がＡｇ、メッキ導電層５ｂ、６ｂの主成分がＡｇである場合（試料番号１５）も、同じ結果となった。
As shown in Table 1, the thick film
これに対し、ａ＝０．０９ｂである比較例（試料番号１）は、厚膜導電層５ａ、６ａ−メッキ導電層５ｂ、６ｂ間の接合強度が５０ｋｇ／ｃｍ２未満、熱衝撃（ΔＴ）試験におけるクラック発生率が２％となった。また、ａ＝０．０９ｂである比較例（試料番号３）は、厚膜導電層５ａ、６ａ−メッキ導電層５ｂ、６ｂ間の接合強度が５０ｋｇ／ｃｍ２未満、熱衝撃（ΔＴ）試験におけるクラック発生率が１％となった。
On the other hand, in the comparative example (sample number 1) in which a = 0.09b, the bonding strength between the thick film
ここで、試料番号１及び３は、Ｃｕメッキ層５ｂ、６ｂが厚膜導電層を被覆する厚み（ｂ−ａ）は同じ（１０μｍ）であるが、試料番号１がａ＝１μｍであるのに対し、試料番号３はａ＝２μｍと異なるため、試料番号１は良品、試料番号３は不良品となったと考えられる。一方、試料番号２〜４は、充填部の平均厚みａは同じ（２μｍ）であるが、試料番号２、４が夫々（ｂ−ａ）＝１０μｍ、８μｍであるのに対し、試料番号３は（ｂ−ａ）＝２０μｍと異なるため、試料番号２、４は良品、試料番号３は不良品となったと考えられる。
Here, Sample Nos. 1 and 3 have the same thickness (ba) where the Cu plating layers 5b and 6b cover the thick film conductive layer (10 μm), but Sample No. 1 has a = 1 μm. On the other hand, since
また、メッキ導電層５ｂ、６ｂがＮｉである比較例（試料番号１４）は、メッキ導電層５ｂ、６ｂが凹部Ｐを完全に充填せず、厚膜導電層５ａ、６ａ−メッキ導電層５ｂ、６ｂ間の接合強度が５０ｋｇ／ｃｍ２未満、熱衝撃（ΔＴ）試験におけるクラック発生率が２％となった。
Further, in the comparative example (sample number 14) in which the plated
これらの結果から、本発明の積層セラミックコンデンサ１０は、厚膜導電層５ａ、６ａは、その外表面に多数個の凹部Ｐを有するとともに、メッキ導電層５ｂ、６ｂが、凹部Ｐを充填しつつ厚膜導電層５ａ、６ａを被覆して成り、且つ、充填部の平均厚みａは、充填部を含めたメッキ導電層５ｂ、６ｂの平均厚みｂに対して、０．１ｂ≦ａの関係を満たすため、メッキ導電層と厚膜導電層の機械的接合強度が増大し、熱衝撃（ΔＴ）試験におけるクラック発生率が０％、厚膜導電層５ａ、６ａ−メッキ導電層５ｂ、６ｂ間の接合強度が５０ｋｇ／ｃｍ２以上となることがわかった。
From these results, in the multilayer
１０・・・・積層セラミックコンデンサ（セラミック電子部品）
１・・・・・積層体（セラミック素体）
２・・・・・誘電体層
３、４・・・内部電極
５、６・・・外部電極
５ａ、６ａ・厚膜導電層
５ｂ、６ｂ・Ｃｕメッキ層（メッキ導電層）
５ｃ、６ｃ・Ｎｉメッキ層
５ｄ、６ｄ・Ｓｎメッキ層
Ｐ・・・・・凹部
10 .... Multilayer ceramic capacitors (ceramic electronic components)
1 ... Laminated body (ceramic body)
2...
5c, 6c ·
Claims (6)
前記厚膜導電層は、その外表面に多数個の凹部を有するとともに、
前記メッキ導電層は、前記凹部を充填しつつ前記厚膜導電層を被覆して成り、且つ、該充填部の平均厚みａは、充填部を含めた前記メッキ導電層の平均厚みｂに対して、０．１b≦ａの関係を満たすことを特徴とするセラミック電子部品。 In a ceramic electronic component having external electrodes formed by forming a thick film conductive layer and a plated conductive layer in order from the ceramic body side on the surface of the ceramic body,
The thick film conductive layer has a large number of recesses on its outer surface,
The plated conductive layer is formed by covering the thick film conductive layer while filling the recess, and the average thickness a of the filled portion is relative to the average thickness b of the plated conductive layer including the filled portion. A ceramic electronic component satisfying the relationship of 0.1b ≦ a.
前記厚膜導電層は、その外表面に多数個の凹部を有するとともに、
前記メッキ導電層は、前記凹部を充填しつつ前記厚膜導電層を被覆して成り、且つ、該充填部の平均厚みａは、充填部を含めた前記メッキ導電層の平均厚みｂに対して、０．１b≦ａの関係を満たすことを特徴とする積層セラミックコンデンサ。 In a multilayer ceramic capacitor having an external electrode formed by forming a thick film conductive layer and a plated conductive layer in order from the ceramic laminate side on the surface of the ceramic laminate,
The thick film conductive layer has a large number of recesses on its outer surface,
The plated conductive layer is formed by covering the thick film conductive layer while filling the recess, and the average thickness a of the filled portion is relative to the average thickness b of the plated conductive layer including the filled portion. A multilayer ceramic capacitor satisfying the relationship of 0.1b ≦ a.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2004314235A JP2006128385A (en) | 2004-10-28 | 2004-10-28 | Ceramic electronic componentt and stacked ceramic capacitor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2004314235A JP2006128385A (en) | 2004-10-28 | 2004-10-28 | Ceramic electronic componentt and stacked ceramic capacitor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2006128385A true JP2006128385A (en) | 2006-05-18 |
Family
ID=36722769
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2004314235A Pending JP2006128385A (en) | 2004-10-28 | 2004-10-28 | Ceramic electronic componentt and stacked ceramic capacitor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2006128385A (en) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012038917A (en) * | 2010-08-06 | 2012-02-23 | Murata Mfg Co Ltd | Ceramic electronic component and method for manufacturing the same |
| JP2013098533A (en) * | 2011-11-04 | 2013-05-20 | Samsung Electro-Mechanics Co Ltd | Manufacturing method for multilayer ceramic electronic component |
| JP2014110417A (en) * | 2012-12-04 | 2014-06-12 | Samsung Electro-Mechanics Co Ltd | Board built-in multilayer ceramic electronic component and manufacturing method therefor, printed circuit board including board built-in multilayer ceramic electronic component |
| JP2014207254A (en) * | 2013-04-10 | 2014-10-30 | 株式会社村田製作所 | Ceramic electronic part |
| JP2015057810A (en) * | 2013-09-16 | 2015-03-26 | サムソン エレクトロ−メカニックス カンパニーリミテッド． | Multilayer ceramic electronic component embedded in board and multilayer ceramic electronic component-embedded printed circuit board |
| KR101574462B1 (en) * | 2015-01-16 | 2015-12-11 | 가부시키가이샤 무라타 세이사쿠쇼 | Laminated ceramic electronic component |
| KR101579704B1 (en) * | 2015-01-22 | 2015-12-22 | 가부시키가이샤 무라타 세이사쿠쇼 | Laminated ceramic electronic component |
| KR101579703B1 (en) * | 2015-01-21 | 2015-12-31 | 가부시키가이샤 무라타 세이사쿠쇼 | Laminated ceramic electronic component |
| US20170103853A1 (en) * | 2015-10-09 | 2017-04-13 | Murata Manufacturing Co., Ltd. | Electronic component |
| US10861650B2 (en) | 2018-05-28 | 2020-12-08 | Samsung Electro-Mechanics Co., Ltd. | Multilayer ceramic electronic component and method of manufacturing the same |
| CN112201477A (en) * | 2019-07-08 | 2021-01-08 | 三星电机株式会社 | Capacitor assembly |
-
2004
- 2004-10-28 JP JP2004314235A patent/JP2006128385A/en active Pending
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012038917A (en) * | 2010-08-06 | 2012-02-23 | Murata Mfg Co Ltd | Ceramic electronic component and method for manufacturing the same |
| JP2013098533A (en) * | 2011-11-04 | 2013-05-20 | Samsung Electro-Mechanics Co Ltd | Manufacturing method for multilayer ceramic electronic component |
| JP2014110417A (en) * | 2012-12-04 | 2014-06-12 | Samsung Electro-Mechanics Co Ltd | Board built-in multilayer ceramic electronic component and manufacturing method therefor, printed circuit board including board built-in multilayer ceramic electronic component |
| JP2014207254A (en) * | 2013-04-10 | 2014-10-30 | 株式会社村田製作所 | Ceramic electronic part |
| JP2015057810A (en) * | 2013-09-16 | 2015-03-26 | サムソン エレクトロ−メカニックス カンパニーリミテッド． | Multilayer ceramic electronic component embedded in board and multilayer ceramic electronic component-embedded printed circuit board |
| KR101574462B1 (en) * | 2015-01-16 | 2015-12-11 | 가부시키가이샤 무라타 세이사쿠쇼 | Laminated ceramic electronic component |
| KR101579703B1 (en) * | 2015-01-21 | 2015-12-31 | 가부시키가이샤 무라타 세이사쿠쇼 | Laminated ceramic electronic component |
| KR101579704B1 (en) * | 2015-01-22 | 2015-12-22 | 가부시키가이샤 무라타 세이사쿠쇼 | Laminated ceramic electronic component |
| US20170103853A1 (en) * | 2015-10-09 | 2017-04-13 | Murata Manufacturing Co., Ltd. | Electronic component |
| US10242802B2 (en) * | 2015-10-09 | 2019-03-26 | Murata Manufacturing Co., Ltd. | Electronic component with an external electrode including a conductive material-containing resin layer |
| US10861650B2 (en) | 2018-05-28 | 2020-12-08 | Samsung Electro-Mechanics Co., Ltd. | Multilayer ceramic electronic component and method of manufacturing the same |
| CN112201477A (en) * | 2019-07-08 | 2021-01-08 | 三星电机株式会社 | Capacitor assembly |
| US11646161B2 (en) | 2019-07-08 | 2023-05-09 | Samsung Electro-Mechanics Co., Ltd. | Capacitor component |
| CN112201477B (en) * | 2019-07-08 | 2023-07-21 | 三星电机株式会社 | Capacitor assembly |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5127703B2 (en) | Multilayer electronic component and manufacturing method thereof | |
| JP3918851B2 (en) | Multilayer electronic component and method of manufacturing multilayer electronic component | |
| JP5835357B2 (en) | Electronic component and manufacturing method thereof | |
| KR102076145B1 (en) | Multi-layered ceramic electronic part, board for mounting the same and manufacturing method thereof | |
| JP3861927B1 (en) | Electronic component, electronic component mounting structure, and electronic component manufacturing method | |
| JP2006186316A (en) | Ceramic electronic component and laminated ceramic capacitor | |
| JP2007036003A (en) | Laminated capacitor | |
| JP5282678B2 (en) | Multilayer electronic component and manufacturing method thereof | |
| US9536669B2 (en) | Laminated ceramic electronic component and manufacturing method therefor | |
| US9424989B2 (en) | Embedded multilayer ceramic electronic component and printed circuit board having the same | |
| JP2007281400A (en) | Surface mounted ceramic electronic component | |
| JP2012253292A (en) | Electronic component | |
| JP2009277715A (en) | Multilayer ceramic electronic component and method for manufacturing the same | |
| JP6020502B2 (en) | Multilayer ceramic electronic components | |
| JP2012237033A (en) | Electronic component | |
| JP2006128385A (en) | Ceramic electronic componentt and stacked ceramic capacitor | |
| JP2012099786A (en) | Multilayer ceramic capacitor and manufacturing method therefor | |
| JP2012151175A (en) | Ceramic electronic component, ceramic electronic component mounting structure, and ceramic electronic component manufacturing method | |
| JP2005159121A (en) | Laminated ceramic electronic component | |
| JP5835047B2 (en) | Ceramic electronic components | |
| JP5796643B2 (en) | Multilayer ceramic electronic components | |
| JP4359919B2 (en) | Conductive paste for external electrode formation and multilayer ceramic electronic component using the same | |
| JP5915798B2 (en) | Multilayer ceramic electronic components | |
| JP6587727B2 (en) | Multilayer ceramic capacitor and multilayer ceramic capacitor mounted circuit board | |
| JP3000825B2 (en) | Ceramic electronic components |