JP2006120865A - 半導体基板の製造方法及び半導体基板 - Google Patents

Abstract

【課題】高平坦度で膜厚均一性に優れたエピタキシャル成長方法を用いた半導体基板の製造方法を提供する。
【解決手段】本発明に係る半導体基板の製造方法においては、シリコン単結晶基板１０の少なくとも面取り部１３に予めシリコン多結晶膜１４を形成した上で、基板１０の表面１１にエピタキシャル成長によりシリコン単結晶の薄膜１１を形成する。基板の面取り部１３には多結晶膜１４が形成されているので、エピタキシャル成長を行う時にここでファセット成長が発生することはなく、面取り加工された周縁部の形状に沿って多結晶化したエピタキシャル膜１６が形成される。その結果、エッヂクラウンの発生が防止され、均一な膜厚のエピタキシャル膜が形成される。
【選択図】 図３

Description

本発明は、例えばシリコン等の半導体単結晶ウェーハの表面にエピタキシャル膜が形成された半導体基板の製造方法、及び、これにより製造された半導体基板に関する。

シリコン等の半導体単結晶基板上にシリコン等の単結晶薄膜を気相成長させたエピタキシャルウェーハは、一般的に、図４に示すような処理工程を経て製造される。すなわち、例えばチョクラルスキー（ＣＺ）法により育成されたシリコン単結晶インゴットがスライスされ（工程Ｓ４１）、外周部の角を落とす面取り加工が行われ（工程Ｓ４２）、機械研磨（ラッピング）が行われる（工程Ｓ４３）。ラッピング終了後はエッチング処理がなされ（工程Ｓ４４）、エッチング終了後のウェーハは、さらに機械的化学的研磨処理により鏡面研磨がなされた後（工程Ｓ４７）、シリコン単結晶薄膜のエピタキシャル成長（工程Ｓ４８）が行われる。
また、金属汚染のゲッタリング等を目的として、基板裏面に多結晶シリコン膜を成膜した基板を使用する場合がある。その場合には、図５に示すように、エッチング処理の後で多結晶シリコン膜を形成する（工程Ｓ４５）。この場合は、面取り部の多結晶膜が剥離し発塵の原因となる可能性があるため、多結晶膜を成膜後、外周研磨等を行い面取り部の多結晶膜を除去するのが一般的である（工程Ｓ４６）。

この種のエピタキシャルウェーハ及びその製造方法においては、種々の改善がなされている。例えば、面取り加工をテーパ面の角度が２０°以上となるように行った上でエピタキシャル成長面を除く全ての面に保護膜を形成しておくことにより、オートドープ及びノジュール（テーパ面の保護膜上に生じる微小な多結晶シリコンの異常成長による突起物）の両方を効果的に防止し、高品質なエピタキシャルウェーハを製造する方法が開示されている（例えば、特許文献１参照）。また、エピタキシャル成長前の研磨工程をなくしてエッチング後に所定のクリーン洗浄を施してエピタキシャル成長を行うことにより、表面の突起、パーティクルレベル及び汚染を低減し、表面品質の高いエピタキシャルウェーハを製造する方法が開示されている（例えば、特許文献２参照）。
特開２００３−１６８６３６号公報 特開２００３−１９７５４９号公報

ところで、前述した面取り加工は、主に半導体デバイスの製造プロセスにおいて基板の割れや欠けを防止するために行っているが、図４及び図５に示したような一般的なエピタキシャル成長を用いた半導体基板の製造方法においては、図６（Ａ）に示すように、エピタキシャル膜の成膜時にエピタキシャル膜６２が基板６０の表面のみではなく、基板６０の周縁部の面取り部６１にも形成されることになる。その結果、面取り部６１にファセット成長が生じ、図示のごとく成長面６３〜６５が形成され、面取り部６１の形状が変化する。なお、図６（Ａ）において、成長面６３は（１１１）結晶面に対するファセット成長による結晶面、成長面６４は（３１１）結晶面に対するファセット成長による結晶面、成長面６５は（５１１）結晶面に対するファセット成長による結晶面である。そして、基板６０の周縁部がこのような状態になると、基板の割れや欠けが発生し易くなるという問題が生じる。特に、半導体デバイスの製造工程において、図６（Ｂ）に示すように、基板６０を裏面側から研削するような場合には、その縁部６７は図示のごとく尖った形状となり、割れや欠けが一層発生し易くなる。
また、これにより基板６０の周辺部にはエッヂクラウン６６が生じ、エピタキシャル膜６２の膜厚が不均一になり、基板表面の平坦性の悪化を生じるという問題もある。

本発明はこのような課題に鑑みてなされたものであって、その目的は、エピタキシャル基板の面取り形状の変化による割れや欠けを防止し、高平坦度で膜厚均一性に優れたエピタキシャル成長方法を用いた半導体基板の製造方法を提供することにある。
また、本発明の他の目的は、高平坦度で膜厚均一性に優れた半導体基板を提供することにある。

前記課題を解決するために、本発明に係る半導体基板の製造方法は、例えばシリコン単結晶基板等の基板のエピタキシャル成長面の周辺の周縁部に例えばシリコンの多結晶膜を形成する多結晶膜形成工程と、前記多結晶膜が形成された前記基板の前記エピタキシャル成長面にエピタキシャル成長により例えばシリコン単結晶の薄膜（エピタキシャル膜）を形成するエピタキシャル成長工程とを有する。なお、基板の周縁部とは、通常は、基板の割れや欠けを防ぐ等のために面取り加工された縁部である。

このような半導体基板の製造方法によれば、基板の周縁部の例えば面取り加工された面取り部には多結晶膜が形成されているので、エピタキシャル成長を行う時にここでファセット成長が発生することはなく、面取り加工された周縁部の形状に沿って多結晶化したエピタキシャル膜が形成される。その結果、エッヂクラウンの発生が防止され、均一な膜厚のエピタキシャル膜が形成される。また、エピタキシャル成膜は、基板のエピタキシャル成長面において好適に行われる。

好適には、前記多結晶膜形成工程においては、前記基板の、少なくとも前記周縁部及び前記エピタキシャル成長面の裏面に前記多結晶膜を形成する。このように半導体基板を製造すれば、裏面の多結晶膜はゲッタリング層として作用するので金属汚染が防止でき、高品質な半導体基板を製造することができる。

好適な一具体例としては、本発明に係る半導体基板の製造方法は、前記多結晶膜形成工程において前記多結晶膜が形成された前記基板の前記エピタキシャル成長面を鏡面研磨する鏡面研磨工程をさらに有し、前記エピタキシャル成長工程においては、前記鏡面研磨された前記エピタキシャル成長面に前記エピタキシャル膜を形成する。

また、好適な一具体例としては、本発明に係る半導体基板の製造方法は、基板のエピタキシャル成長面を鏡面研磨する鏡面研磨工程と、前記鏡面研磨された前記エピタキシャル成長面に保護膜を形成する保護膜形成工程と、前記保護膜を除去する保護膜除去工程とをさらに有し、前記多結晶膜形成工程においては、前記エピタキシャル成長面に前記保護膜が形成された前記基板の少なくとも前記周縁部に前記多結晶膜を形成し、前記保護膜除去工程においては、前記周縁部に前記多結晶膜が形成された前記基板の前記保護膜を除去し、前記エピタキシャル成長工程においては、前記保護膜が除去された前記エピタキシャル成長面に前記エピタキシャル膜を形成する。

また、本発明に係る半導体基板は、基板の一方の面に単結晶膜が形成され、前記単結晶膜周辺の前記基板の周縁部に第１の多結晶膜及び第２の多結晶膜が積層された多結晶層が形成されている。
好適には、前記単結晶膜及び前記第２の多結晶膜は、エピタキシャル膜である。
また好適には、前記基板の他方の面に第１の多結晶膜が連続的に形成されている。

本発明によれば、エピタキシャル基板の面取り形状の変化による割れや欠けを防止し、高平坦度で膜厚均一性に優れたエピタキシャル成長方法を用いた半導体基板の製造方法を提供することができる。
また、高平坦度で膜厚均一性に優れた半導体基板を提供することができる。

本発明の一実施形態のエピタキシャルウェーハの製造方法について、図１〜図３を参照して説明する。
図１は、そのエピタキシャルウェーハの製造方法を示すフローチャートである。
また、図２及び図３は、本実施形態の方法により製造されるエピタキシャルウェーハの状態を示す図である。

以下、本実施形態のエピタキシャルウェーハの製造方法について説明する。
まず、例えばＣＺ法により引き上げられたシリコンインゴットを、所定の厚さのウェーハにスライスする（工程Ｓ１１）。

次に、このスライスされたウェーハの外周部を、例えばメタル面取り用砥石により、所定の形状に面取りする（工程Ｓ１２）。これにより、図２（Ａ）に示すように、ウェーハ１０の外周部は、所定の丸みを帯びた形状（面取り部１３）に成形される。

次に、ウェーハの表面を平坦化するラッピングを行う（工程Ｓ１３）。ラッピングは、例えば、ウェーハを互いに平行なラップ定盤の間に配置し、アルミナ砥粒等を含むラップ液をラップ定盤とシリコンウェーハとの間に流し込み、加圧下で回転・すり合わせを行うことにより行う。

面取り加工、ラッピング等の機械加工プロセスを経たウェーハは、表面にダメージ層（加工変質層）が形成される。このダメージ層を取り除くために、エッチングを行う（工程Ｓ１４）。エッチング処理としては、混酸等の酸エッチング液を用いる酸エッチング、又は、ＮａＯＨ等のアルカリエッチング液を用いるアルカリエッチングが行われる。

エッチングが終了したら、次に、ウェーハの全面に、多結晶シリコン膜をＣＶＤ法により成膜する（工程Ｓ１５）。これにより、図２（Ｂ）に示すように、ウェーハ１０の表面１１、裏面１２及び面取り部１３の全面に、多結晶シリコン膜１４が形成される。

多結晶シリコン膜１４がウェーハ１０の全面に形成されたら、ウェーハ１０の表面１１を鏡面研磨（ポリッシング）する（工程Ｓ１６）。これにより、図３（Ａ）に示すように、エピタキシャル成長面としての単結晶ウェーハ１０の表面１１上に形成された多結晶シリコン膜１４が除去されて表面１１が外部に露出されるとともに、表面１１上の凹凸やうねりが除去され、表面１１は高い平坦度の面に加工される。なお、この工程Ｓ１６が終了した後においても、図３（Ａ）に示すように、ウェーハ１０の裏面１２及び面取り部１３の表面には、多結晶シリコン膜１４（第１の多結晶膜）が形成された状態に維持される。

そして、このような処理が施されたウェーハ１０の表面１１に対して、シリコン単結晶膜のエピタキシャル成長を行う（工程Ｓ１７）。その結果、図３（Ｂ）に示すように、単結晶シリコンウェーハ１０の露出した表面１１には、単結晶シリコン薄膜層としてのエピタキシャル膜１５（単結晶膜）が形成される。また、多結晶シリコン膜１４が形成されていたウェーハ１０の面取り部１３の表面には、多結晶化したエピタキシャル膜１６（第２の多結晶膜）が形成される。
なお、工程Ｓ１５において、ウェーハ１０の裏面１２に形成した多結晶シリコン膜１４は、エピタキシャルウェーハ１０においては、ゲッタリング層として作用する。

このように、本実施形態のエピタキシャルウェーハの製造方法によれば、ウェーハ１０の表面１１は、鏡面研磨（ポリッシング）工程Ｓ１６により単結晶面となっているため、良質なエピタキシャル膜が形成される。
一方、面取り部１３には多結晶膜１４が成膜されているためファセット成長が発生せず、そのため、面取り形状の変化は小さく、平滑な面取り部の形状を得ることができる。その結果、ウェーハ１０に割れや欠けが発生する可能性を低くすることができる。
また、これによりエッヂクラウンの発生も防止される。その結果、エピタキシャル膜の薄膜均一性及び平坦性が改善され、高い表面品質のエピタキシャル膜を形成することができる。
そしてこれらにより、半導体デバイスの製造工程における歩留まりを向上させることができる。

なお、本実施形態は、本発明の理解を容易にするために記載されたものであって本発明を何ら限定するものではない。本実施形態に開示された各要素は、本発明の技術的範囲に属する全ての設計変更や均等物をも含み、また任意好適な種々の改変が可能である。

例えば、本実施形態のエピタキシャルウェーハの製造方法においては、工程Ｓ１５において多結晶シリコン膜をウェーハ１０の全面に形成した後、エピタキシャル成長面としてのウェーハ１０の表面１１をポリッシングにより露出し研磨するようにしていた。しかしながら、エピタキシャル成長面の鏡面研磨工程は、多結晶シリコン膜の形成前に行うようにしても良い。その場合には、図７に示すように、鏡面研磨（ステップＳ２１）が終了したウェーハ１０の表面１１に酸化膜（保護膜）１７を形成し（ステップＳ２２）、酸化膜１７の形成されたウェーハ１０に対して多結晶シリコン膜（多結晶膜）１４を形成し（ステップＳ２３）、多結晶シリコン膜１４の成膜が終了したらエッチングにより酸化膜（保護膜）１７を除去する（ステップＳ２４）というような工程を行えば良い。このような工程を行えば、酸化膜により被覆されていないウェーハ１０の裏面１２や面取り部１３には多結晶膜が形成され、酸化膜がその上に形成された多結晶シリコン膜とともに除去された後にはエピタキシャル成長面としてのウェーハ１０の表面１１が露出した状態となり、前述した実施形態のエピタキシャル成長工程Ｓ１７の直前と同じ状態となる。本発明は、エピタキシャル成長工程の前に、ウェーハ１０の少なくとも面取り部１３に多結晶シリコン膜が形成されていることにある。それ以外の工程の順序の変更や繰り返しの設定等の改変は、任意に行ってよい。

図１は、本発明の一実施形態のエピタキシャルウェーハの製造工程を示す図である。 図２は、図１に示したエピタキシャルウェーハの製造工程におけるウェーハの状態を示す第１の図である。 図３は、図１に示したエピタキシャルウェーハの製造工程におけるウェーハの状態を示す第２の図である。 図４は、従来の一般的なエピタキシャルウェーハの製造工程を示す図である。 図５は、従来のゲッタリング層としての多結晶シリコン膜を有するエピタキシャルウェーハの製造工程を示す図である。 図６は、従来の製造工程により製造されたウェーハの面取り部の状態を示す図である。 図７は、本発明の他の実施形態のエピタキシャルウェーハの製造工程を示す図である。

符号の説明

１０…ウェーハ
１１…表面
１２…裏面
１３…面取り部
１４…多結晶シリコン膜
１５…エピタキシャル膜
１６…多結晶化したエピタキシャル膜
１７…酸化膜
６０…基板
６１…面取り部
６２…エピタキシャル膜
６３〜６５…ファセット成長面
６６…エッヂクラウン
６７…縁部

Claims (7)

1. 基板の周縁部に多結晶膜を形成する多結晶膜形成工程と、
   前記周縁部に多結晶膜が形成された前記基板のエピタキシャル成長面にエピタキシャル膜を形成するエピタキシャル成長工程と
   を有することを特徴とする半導体基板の製造方法。
2. 前記多結晶膜形成工程においては、前記基板の前記周縁部及び前記エピタキシャル成長面の裏面に前記多結晶膜を形成する
   ことを特徴とする請求項１に記載の半導体基板の製造方法。
3. 前記多結晶膜が形成された前記基板の前記エピタキシャル成長面を鏡面研磨する鏡面研磨工程をさらに有し、
   前記エピタキシャル成長工程においては、前記鏡面研磨された前記エピタキシャル成長面に前記エピタキシャル膜を形成する
   ことを特徴とする請求項１又は２に記載の半導体基板の製造方法。
4. 前記基板の前記エピタキシャル成長面を鏡面研磨する鏡面研磨工程と、
   前記鏡面研磨された前記エピタキシャル成長面に保護膜を形成する保護膜形成工程と、
   前記保護膜を除去する保護膜除去工程とをさらに有し、
   前記多結晶膜形成工程においては、前記エピタキシャル成長面に前記保護膜が形成された前記基板の少なくとも前記周縁部に前記多結晶膜を形成し、
   前記保護膜除去工程においては、前記周縁部に前記多結晶膜が形成された前記基板の前記保護膜を除去し、
   前記エピタキシャル成長工程においては、前記保護膜が除去された前記エピタキシャル成長面に前記エピタキシャル膜を形成する
   ことを特徴とする請求項１又は２に記載の半導体基板の製造方法。
5. 基板の一方の面に単結晶膜が形成され、前記単結晶膜周辺の前記基板の周縁部に第１の多結晶膜及び第２の多結晶膜が積層された多結晶層が形成されていることを特徴とする半導体基板。
6. 前記単結晶膜及び前記第２の多結晶膜は、エピタキシャル膜であることを特徴とする請求項５に記載の半導体基板。
7. 前記基板の他方の面に前記第１の多結晶膜が連続的に形成されていることを特徴とする請求項５又は６に記載の半導体基板。
   

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