JP2006114659A

JP2006114659A - Field effect transistor

Info

Publication number: JP2006114659A
Application number: JP2004299896A
Authority: JP
Inventors: Takatoshi Ikeda; 貴俊池田
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2004-10-14
Filing date: 2004-10-14
Publication date: 2006-04-27

Abstract

<P>PROBLEM TO BE SOLVED: To prevent donors contained in an electron supply layer from being inactivated due to mixing of fluorine in a thermal treatment in a transistor manufacturing process so as to provide a field effect transistor which is kept high in thermal stability, protected against a deterioration in characteristics, and has a gate withstand voltage characteristic. <P>SOLUTION: A buffer layer of metamorphic structure, an i-In<SB>0.35</SB>Al<SB>0.65</SB>As barrier layer 108, an In<SB>0.36</SB>Ga<SB>0.64</SB>As channel layer 109, an i-In<SB>0.35</SB>Al<SB>0.65</SB>As spacer layer 110, an Si-doped In<SB>0.35</SB>Al<SB>0.65</SB>As electron supply layer 111, an i-In<SB>0.35</SB>Al<SB>0.65</SB>As barrier layer 112, an i-In<SB>0.25</SB>Ga<SB>0.75</SB>As distortion layer 113, an i-In<SB>0.35</SB>Al<SB>0.65</SB>As barrier layer 114, and a high-concentration Si-doped In<SB>0.5</SB>Ga<SB>0.5</SB>As cap layer 115, are successively laminated on a semi-insulating GaAs substrate 101. The distortion layer 113 serves as a stop layer to prevent fluorine from diffusing into the electron supply layer 111. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明は化合物半導体を用いた電界効果トランジスタに関し、特にＩｎＡｌＡｓ/ＩｎＧａＡｓヘテロ接合において、活性層に対するフッ素混入による特性劣化を低減でき、なおかつゲートショットキー特性を向上させることができる電界効果トランジスタに関するものである。 The present invention relates to a field effect transistor using a compound semiconductor, and more particularly to a field effect transistor capable of reducing characteristic deterioration due to fluorine mixing into an active layer and improving gate Schottky characteristics in an InAlAs / InGaAs heterojunction. is there.

近年、準マイクロ波やマイクロ波帯を利用した移動体無線や衛星通信の普及が進んでいる。これらの通信機器の高周波信号処理ブロックには、その優れた高周波特性からＧａＡｓ系の化合物半導体素子が多く用いられている。特にヘテロ接合と変調ドープを用い、ＧａＡｓチャネルとドーピング層を空間的に分離し、チャネルとしてアンドープのＧａＡｓに形成されるポテンシャル井戸に発生する２次元電子ガスを用いたヘテロＦＥＴ（或いは変調ドープＦＥＴ）は、不純物散乱の影響を受けず、高いキャリア移動度を実現できるためによく使用されている。 In recent years, mobile radio and satellite communication using quasi-microwaves and microwave bands have been spreading. A GaAs-based compound semiconductor element is often used for a high-frequency signal processing block of these communication devices because of its excellent high-frequency characteristics. In particular, a heterojunction and modulation dope are used, a GaAs channel and a doping layer are spatially separated, and a hetero FET (or modulation dope FET) using a two-dimensional electron gas generated in a potential well formed in undoped GaAs as a channel. Is often used because it is not affected by impurity scattering and can realize high carrier mobility.

従来のヘテロＦＥＴにおいて、ドーピング層には２次元電子ガスの良好な閉じ込め効果を得るためにＧａＡｓとのヘテロ接合で、大きな伝導帯エネルギー不連続量（ΔＥｃ）の得られるＡｌＧａＡｓや、ＩｎＧａＰが用いられることが多い。ＡｌＧａＡｓは全てのＡｌＡｓ混晶比でＧａＡｓとほぼ同じ格子定数を有する。またＩｎＧａＰはＩｎＰの混晶比が０．４８近辺でＧａＡｓの格子定数とほぼ同じ格子定数が得られる。このヘテロＦＥＴでは多層の半導体膜の格子定数がほぼ揃っているので、格子定数差に起因する格子歪が発生せず、ＧａＡｓ基板上では膜厚に依存せず良好な結晶成長が可能である。 In a conventional hetero FET, AlGaAs or InGaP which can obtain a large conduction band energy discontinuity (ΔEc) at a heterojunction with GaAs is used for a doping layer in order to obtain a good confinement effect of a two-dimensional electron gas. There are many cases. AlGaAs has almost the same lattice constant as GaAs at all AlAs mixed crystal ratios. InGaP has a lattice constant almost the same as that of GaAs when the mixed crystal ratio of InP is around 0.48. In this hetero FET, the lattice constants of the multilayer semiconductor films are almost uniform, so that no lattice distortion caused by the difference in lattice constant occurs, and good crystal growth can be achieved on the GaAs substrate regardless of the film thickness.

これに対し、チャネルをＧａＡｓよりも電子の有効質量が小さく、高い移動度を示すＩｎＧａＡｓに置き換えたヘテロ構造（シュードモルフィック構造）が多用されている。 On the other hand, a heterostructure (pseudomorphic structure) in which the channel is replaced with InGaAs having a smaller electron effective mass and higher mobility than GaAs is frequently used.

ＩｎＧａＡｓはＩｎＡｓの混晶比を上げるほど有効質量が小さくなり、より高い移動度が期待される。同時にΔＥｃも大きくとれるため２次元電子ガスのキャリア面密度も大きくとれる。 InGaAs has a smaller effective mass as the InAs mixed crystal ratio is increased, and higher mobility is expected. At the same time, ΔEc can be increased, so that the carrier surface density of the two-dimensional electron gas can be increased.

しかしＩｎＡｓの混晶比を大きくするほど、先に述べたＧａＡｓ、ＡｌＧａＡｓ、ＩｎＧａＰなどの格子定数より大きくなってゆく。このため、これらの半導体層とヘテロ接合を形成する場合に、格子定数差に起因する格子歪が結晶内に発生し、転位などの結晶欠陥を発生させずに良好な結晶成長を行うための膜厚に上限値（臨界膜厚）が存在する。また臨界膜厚内でのＩｎＡｓ混晶比の増加であっても、格子歪による影響でバルクのＩｎＧａＡｓで期待される値より小さい値でキャリア移動度の増加が飽和してしまうことも報告されている。このため現在広く用いられているシュードモルフィック構造のＩｎＧａＡｓチャネルのＩｎＡｓ混晶比は０．２５程度が上限となっている。 However, the larger the InAs mixed crystal ratio, the larger the lattice constant of GaAs, AlGaAs, InGaP, etc. described above. For this reason, when forming a heterojunction with these semiconductor layers, a lattice strain caused by a difference in lattice constant is generated in the crystal, and a film for good crystal growth without causing crystal defects such as dislocations. There is an upper limit (critical film thickness) for the thickness. It has also been reported that even if the InAs mixed crystal ratio is increased within the critical film thickness, the increase in carrier mobility is saturated at a value smaller than the value expected for bulk InGaAs due to the effect of lattice strain. Yes. Therefore, the upper limit of the InAs mixed crystal ratio of the InGaAs channel having a pseudomorphic structure that is widely used at present is about 0.25.

一方、最近、さらに周波数の高いミリ波帯を利用する無線通信機器に対応すべく、高周波特性の改善を目指し、さらなるキャリア移動度の向上が望まれており、この一手法として、上記シュードモルフィック構造では実現できない高ＩｎＡｓ混晶比のＩｎＧａＡｓチャネルが得られるメタモルフィック構造が提案、試作されている（例えば、特許文献１〜４参照）。 On the other hand, recently, with the aim of improving high-frequency characteristics in order to cope with wireless communication equipment using a higher frequency millimeter wave band, further improvement in carrier mobility is desired. A metamorphic structure capable of obtaining an InGaAs channel having a high InAs mixed crystal ratio that cannot be realized by the structure has been proposed and prototyped (see, for example, Patent Documents 1 to 4).

図５に従来のヘテロＦＥＴの断面模式図を示す。この例では、ＩｎＧａＡｓチャネルを含む活性層の格子定数と、ＧａＡｓ基板の格子定数との差を、両者の間に配した多層膜（バッファ層）内で徐々に変化させてつなぎ、且つ格子不整に起因する転位などの結晶欠陥を膜成長方向に延ばさずにバッファ層内で終端させてしまうように各層を結晶成長させている。格子歪はバッファ層内で緩和されており、活性層を形成する段階では歪がない状態で結晶成長が可能なため、任意のＩｎＡｓ混晶比のＩｎＧａＡｓチャネルを任意の厚さで形成可能となり、シュードモルフィック構造より高い移動度や、キャリア面密度が報告されている。
特開平９−７４１８６号公報特開平１０−２０００９５号公報特開２００２−２１７４０５号公報特開平９−２７１７６４号公報 FIG. 5 is a schematic sectional view of a conventional hetero FET. In this example, the difference between the lattice constant of the active layer containing the InGaAs channel and the lattice constant of the GaAs substrate is gradually changed in the multilayer film (buffer layer) placed between them, and the lattice is irregular. Each layer is crystal-grown so as to terminate crystal defects such as dislocations caused in the buffer layer without extending in the film growth direction. Since the lattice strain is relaxed in the buffer layer and crystal growth is possible without any distortion at the stage of forming the active layer, an InGaAs channel with an arbitrary InAs mixed crystal ratio can be formed with an arbitrary thickness. Higher mobility and carrier surface density than the pseudomorphic structure have been reported.
Japanese Patent Laid-Open No. 9-74186 Japanese Patent Laid-Open No. 10-200095 JP 2002-217405 A JP-A-9-271664

上記したメタモルフィック構造のＩｎＧａＡｓチャネルとヘテロ接合を形成する電子供給層やスペーサ層として、ＩｎＡｓ混晶比の調整で任意のＩｎＧａＡｓと格子整合可能で、かつＩｎＧａＡｓよりワイドバンドギャップのＩｎＡｌＡｓが一般に用いられ、ＩｎＡｌＡｓにはＳｉを主にドナーとしてドープする。 As an electron supply layer or spacer layer that forms a heterojunction with the above-described InGaAs channel having a metamorphic structure, InAlAs that can be lattice-matched with any InGaAs by adjusting the InAs mixed crystal ratio and that has a wider band gap than InGaAs is generally used. InAlAs is doped mainly with Si as a donor.

しかし、ＳｉをドープしたＩｎＡｌＡｓを電子供給層に用いると、トランジスタを形成する製造工程の熱処理によって、フッ酸処理やエッチング等でウエハー表面に付着したフッ素原子が、電子供給層であるＩｎＡｌＡｓに進入し、ドープしたＳｉと複合体を形成し不活性化が起こる。その結果、キャリア供給が阻害され、ＩｎＧａＡｓチャネルにおいて意図した面密度の２次元電子ガスが得られず、かつ移動度が低下してしまうという熱的不安定性の問題があった。この現象は同様の活性層構造において、Ｈａｙａｆｕｊｉらによって報告されている（Appl.Phys. Lett., Vol. 66, p. 863, (1995)）。 However, when InAlAs doped with Si is used for the electron supply layer, fluorine atoms attached to the wafer surface by hydrofluoric acid treatment or etching enter the InAlAs which is the electron supply layer by the heat treatment in the manufacturing process for forming the transistor. Inactivation occurs due to the formation of a complex with doped Si. As a result, there is a problem of thermal instability that the carrier supply is hindered, the two-dimensional electron gas having the intended surface density cannot be obtained in the InGaAs channel, and the mobility is lowered. This phenomenon has been reported by Hayafuji et al. (Appl. Phys. Lett., Vol. 66, p. 863, (1995)) in a similar active layer structure.

また、ＩｎＡｌＡｓでは、ゲート電極に対するリーク電流が多いなど、ショットキー性を確保するのが困難で、良好なゲート耐圧特性が得られにくいという課題があった。 Further, InAlAs has a problem in that it is difficult to ensure Schottky properties, such as a large leakage current to the gate electrode, and it is difficult to obtain good gate breakdown voltage characteristics.

本発明は、上記課題を解決するためのものであり、フッ素汚染によるチャネル層のキャリア面密度と移動度の低下が少ない熱的安定性を有する電界効果トランジスタを提供する。 The present invention is for solving the above-described problems, and provides a field effect transistor having thermal stability in which the carrier surface density and mobility of a channel layer due to fluorine contamination are small.

また、熱的安定性向上に加えて良好なゲート耐圧特性を有する電界効果トランジスタを提供する。 A field effect transistor having good gate breakdown voltage characteristics in addition to improved thermal stability is also provided.

上記課題を解決するために、本発明の電界効果トランジスタは、半導体基板上にチャネルとなるＩｎＧａＡｓ層を有する電界効果トランジスタであって、前記ＩｎＧａＡｓチャネル層より上方に、前記チャネル層よりも格子定数が小さい層を少なくとも一層備えたことを特徴とする。 In order to solve the above problems, a field effect transistor of the present invention is a field effect transistor having an InGaAs layer serving as a channel on a semiconductor substrate, and has a lattice constant higher than that of the channel layer above the InGaAs channel layer. It is characterized by having at least one small layer.

前記チャネル層よりも格子定数が小さい層が、フッ素の拡散防止層として作用することが好ましい。 A layer having a lattice constant smaller than that of the channel layer preferably functions as a fluorine diffusion preventing layer.

前記チャネル層よりも格子定数が小さい層の膜厚が、臨界膜厚以下であることが好ましい。 The thickness of the layer having a smaller lattice constant than the channel layer is preferably not more than the critical thickness.

前記チャネル層よりも格子定数が小さい層の歪量が、０．１％より大きいことが好ましい。 It is preferable that the strain amount of the layer having a lattice constant smaller than that of the channel layer is larger than 0.1%.

前記チャネル層と前記チャネル層よりも格子定数が小さい層との間に、電子供給層を設けたことが好ましい。 It is preferable that an electron supply layer is provided between the channel layer and a layer having a lattice constant smaller than that of the channel layer.

前記電子供給層にはフッ素と結合して不活性化するドーパントがドープされていることが好ましい。 The electron supply layer is preferably doped with a dopant that binds to fluorine and deactivates it.

前記チャネル層よりも格子定数が小さい層が、ＧａＡｓであることが好ましい。 The layer having a lattice constant smaller than that of the channel layer is preferably GaAs.

前記チャネル層よりも格子定数が小さい層が、ＡｌＧａＡｓであることが好ましい。 The layer having a lattice constant smaller than that of the channel layer is preferably AlGaAs.

前記チャネル層よりも格子定数が小さい層が、ＩｎＧａＰであることが好ましい。 The layer having a lattice constant smaller than that of the channel layer is preferably InGaP.

前記チャネル層よりも格子定数が小さい層が、前記チャネル層よりもＩｎＡｓの混晶比が小さいＩｎＧａＡｓであることが好ましい。 The layer having a smaller lattice constant than the channel layer is preferably InGaAs having a smaller InAs mixed crystal ratio than the channel layer.

前記チャネル層よりも格子定数が小さい層に接してゲート電極を設け、前記チャネル層よりも格子定数が小さい層と前記ゲート電極とでショットキー接合を形成したことが好ましい。 Preferably, a gate electrode is provided in contact with a layer having a smaller lattice constant than the channel layer, and a Schottky junction is formed by the layer having a smaller lattice constant than the channel layer and the gate electrode.

本発明の電界効果トランジスタは、活性層に対するフッ素進入を抑制し、トランジスタ特性の低下を防止できる。また、同時にゲート耐圧特性を向上させることも可能となり、良好な電気特性を有する高信頼性の電界効果トランジスタを実現できる。 The field effect transistor of the present invention can suppress fluorine intrusion into the active layer and prevent deterioration in transistor characteristics. At the same time, the gate breakdown voltage characteristics can be improved, and a highly reliable field effect transistor having good electrical characteristics can be realized.

以下に本発明の実施形態に関して、図面を参照しながら説明する。 Embodiments of the present invention will be described below with reference to the drawings.

（第１の実施形態）
図１は本発明の第１の実施形態における電界効果トランジスタの断面模式図を示すものである。 (First embodiment)
FIG. 1 is a schematic sectional view of a field effect transistor according to a first embodiment of the present invention.

半絶縁性ＧａＡｓ基板１０１上に、ＭＯＣＶＤ（有機金属気相成長法）やＭＢＥ（分子線エピタキシー法）などの結晶成長技術を用いて、ｉ−Ｉｎ_0.05Ａｌ_0.95Ａｓ層１０２、ｉ−Ｉｎ_0.1Ａｌ_0.9Ａｓ層１０３、ｉ−Ｉｎ_0.15Ａｌ_0.85Ａｓ層１０４、ｉ−Ｉｎ_0.2Ａｌ_0.8Ａｓ層１０５、ｉ−Ｉｎ_0.25Ａｌ_0.75Ａｓ層１０６、ｉ−Ｉｎ_0.3Ａｌ_0.7Ａｓ層１０７で構成するメタモルフィック構造のバッファ層が順次積層されており、これらの層はメタモルフィック構造のバッファ層を構成している。 An i-In _0.05 Al _0.95 As layer 102, i-In _0.1 Al is formed on a semi-insulating GaAs substrate 101 by using a crystal growth technique such as MOCVD (metal organic chemical vapor deposition) or MBE (molecular beam epitaxy). Metamorphic structure composed of _0.9 As layer 103, i-In _0.15 Al _0.85 As layer 104, i-In _0.2 Al _0.8 As layer 105, i-In _0.25 Al _0.75 As layer 106, i-In _0.3 Al _0.7 As layer 107 The buffer layers are sequentially stacked, and these layers constitute a buffer layer having a metamorphic structure.

これらは、ＩｎＧａＡｓチャネル層１０９を含む活性層の格子定数とＧａＡｓ基板１０１の格子定数との差を、バッファ層として徐々に変化させてつなぎ、且つ格子不整に起因する転位などの結晶欠陥を膜成長方向に延ばさずに、バッファ層内で終端させてしまうための効果を果たすものであり、バッファ層に含まれるＩｎＡｌＡｓ層のＩｎ組成は本実施の形態に限定されるものではない。またＩｎ組成の変化の方法は、ステップ状に変化するものや連続的に増加または減少させるものであってもよく、さらに半絶縁性ＧａＡｓ基板１０１に代えて半絶縁性ＩｎＰ基板を用いてもよい。 These are connected by gradually changing the difference between the lattice constant of the active layer including the InGaAs channel layer 109 and the lattice constant of the GaAs substrate 101 as a buffer layer, and growing crystal defects such as dislocations due to lattice irregularities. The effect of terminating in the buffer layer without extending in the direction is achieved, and the In composition of the InAlAs layer included in the buffer layer is not limited to this embodiment. Further, the method of changing the In composition may be a step-like change method, a continuous increase or decrease method, and a semi-insulating InP substrate may be used instead of the semi-insulating GaAs substrate 101. .

本実施形態のウエハー構造では、このバッファ層上にｉ−Ｉｎ_0.35Ａｌ_0.65Ａｓバリア層１０８、Ｉｎ_0.36Ｇａ_0.64Ａｓチャネル層１０９、ｉ−Ｉｎ_0.35Ａｌ_0.65Ａｓスペーサ層１１０、その上部にＳｉをドープしたＩｎ_0.35Ａｌ_0.65Ａｓ電子供給層１１１、ｉ−Ｉｎ_0.35Ａｌ_0.65Ａｓバリア層１１２およびｉ−Ｉｎ_0.35Ａｌ_0.65Ａｓバリア層１１４が順次成長された活性層を有している。この活性層において、ＩｎＧａＡｓチャネル層１０９の格子定数に合わせるために各層のＩｎ組成比が決定されているが、本実施の形態に限定されるものではない。また、電子供給層１１１へのドーピングは一様ドープでもδドープでもどちらでもよい。 In the wafer structure of this embodiment, an i-In _0.35 Al _0.65 As barrier layer 108, an In _0.36 Ga _0.64 As channel layer 109, an i-In _0.35 Al _0.65 As spacer layer 110 are formed on the buffer layer, and Si is doped thereon. The In _0.35 Al _0.65 As electron supply layer 111, the i-In _0.35 Al _0.65 As barrier layer 112, and the i-In _0.35 Al _0.65 As barrier layer 114 have an active layer grown sequentially. In this active layer, the In composition ratio of each layer is determined in order to match the lattice constant of the InGaAs channel layer 109, but the present invention is not limited to this embodiment. Further, the doping to the electron supply layer 111 may be either uniform doping or δ doping.

上記活性層中のバリア層の間には、Ｉｎ_0.36Ｇａ_0.64Ａｓチャネル層１０９よりも格子定数が小さい半導体層が、その臨界膜厚以下で形成されており、本実施の形態ではｉ−Ｉｎ_0.25Ｇａ_0.75Ａｓ歪層１１３がそれにあたる。 Between the barrier layers in the active layer, a semiconductor layer having a lattice constant smaller than that of the In _0.36 Ga _0.64 As channel layer 109 is formed below the critical film thickness. In this embodiment, i-In _0.25 The Ga _0.75 As strained layer 113 corresponds to it.

バリア層１１４の上には、ソース・ドレインのオーミック抵抗を低減させるために、高濃度にＳｉドープしたＩｎ_0.5Ｇａ_0.5Ａｓキャップ層１１５が成長されている。 On the barrier layer 114, a highly doped Si _0.5 Ga _0.5 As cap layer 115 is grown in order to reduce the ohmic resistance of the source / drain.

さらにソース電極１２１、ドレイン電極１２２はキャップ層１１５の上に、ゲート電極１２３は、Ｉｎ_0.5Ｇａ_0.5Ａｓキャップ層１１５をエッチングにて除去しリセス構造を形成した後に露出したｉ−Ｉｎ_0.35Ａｌ_0.65Ａｓバリア層１１４上にそれぞれ形成されており、ゲート電極１２３とバリア層１１４とでショットキー接合をとっている。 Further, the source electrode 121 and the drain electrode 122 are formed on the cap layer 115, and the gate electrode 123 is formed by removing the In _0.5 Ga _0.5 As cap layer 115 by etching to form a recess structure and exposed i-In _0.35 Al _0.65 As. Each is formed on the barrier layer 114, and the gate electrode 123 and the barrier layer 114 form a Schottky junction.

本実施の形態の電界効果トランジスタは、ウエハー表面に付着したフッ素がトランジスタ製造工程における熱処理によってウエハー内部に拡散するのを、ｉ−Ｉｎ_0.25Ｇａ_0.75Ａｓ歪層１１３で防止するため、Ｉｎ_0.35Ａｌ_0.65Ａｓ電子供給層１１１への侵入が抑制される。 In the field effect transistor of this embodiment, since the i-In _0.25 Ga _0.75 As strained layer 113 prevents fluorine adhering to the wafer surface from diffusing into the wafer due to heat treatment in the transistor manufacturing process, In _0.35 Al _0.65 Intrusion into the As electron supply layer 111 is suppressed.

歪層１１３は、Ｉｎ_0.36Ｇａ_0.64Ａｓチャネル層１０９よりも格子定数が小さい半導体層を、その臨界膜厚以下で成長したものであって、その材料はｉ−Ｉｎ_0.25Ｇａ_0.75Ａｓだけでなく、ＧａＡｓ、ＩｎＧａＰであってもよい。また、ＩｎＧａＡｓであってもよいが、その場合、チャネル層よりもＩｎＡｓの混晶比が小さいことが必要である。 The strained layer 113 is a semiconductor layer having a lattice constant smaller than that of the In _0.36 Ga _0.64 As channel layer 109 grown below its critical thickness, and the material is not only i-In _0.25 Ga _0.75 As, GaAs or InGaP may be used. InGaAs may be used, but in that case, it is necessary that the mixed crystal ratio of InAs is smaller than that of the channel layer.

図２は本発明の第１の実施形態におけるキャリア面密度（Ｎｓ）の熱処理依存性のデバイス構造による比較を示した図である。キャリア面密度は熱処理を加える前の値（Ｎｉｎｉ）で規格化している。 FIG. 2 is a view showing a comparison of the carrier surface density (Ns) according to the heat treatment dependence of the device structure according to the first embodiment of the present invention. The carrier surface density is standardized by a value (Nini) before heat treatment.

従来の技術では、熱処理温度を上げるとキャリア面密度が低下している。これは、デバイス表面から電子供給層へのフッ素混入が促進され、ドナーの不活性化が起こり、チャネル層へのキャリア供給が阻害されたためであると考えられる。 In the conventional technique, the carrier surface density decreases as the heat treatment temperature is increased. This is considered to be because fluorine contamination from the device surface to the electron supply layer was promoted, donor inactivation occurred, and carrier supply to the channel layer was hindered.

一方、本発明による電界効果トランジスタでは、熱処理温度が上昇してもキャリア面密度の低下は、従来の構造に比べて大幅に抑制されている。これは歪層１１３の存在によりフッ素が内部に拡散しにくくなり、キャリア供給層への混入が妨げられたためであると考えられる。 On the other hand, in the field effect transistor according to the present invention, even if the heat treatment temperature is increased, the decrease in the carrier surface density is greatly suppressed as compared with the conventional structure. This is presumably because the presence of the strained layer 113 makes it difficult for fluorine to diffuse into the inside and prevents mixing into the carrier supply layer.

以上のように本実施形態によれば、チャネル層１０９よりも格子定数が小さく、かつ臨界膜厚以下の歪層１１３をチャネル層１０９、電子供給層１１１の上に設けることにより、フッ素等の軽元素が歪層１１３を通って内部に拡散するのを抑制できる。その結果、Ｓｉをドープした電子供給層１１１にフッ素が拡散して、Ｓｉと結合するのを防止できるため、ドーパントの不活性化が起こらず、電子供給層から十分に電子が供給され、高いキャリア面密度と高移動度を有する高性能の電界効果トランジスタを実現できる。 As described above, according to the present embodiment, a strained layer 113 having a lattice constant smaller than that of the channel layer 109 and having a critical thickness or less is provided on the channel layer 109 and the electron supply layer 111, thereby reducing lightness such as fluorine. It is possible to suppress the element from diffusing inside through the strained layer 113. As a result, fluorine can be prevented from diffusing and bonding to Si in the electron supply layer 111 doped with Si, so that dopant inactivation does not occur, electrons are sufficiently supplied from the electron supply layer, and high carriers are provided. A high-performance field effect transistor having areal density and high mobility can be realized.

また、フッ素の拡散深さは製造条件等で変動するが、本実施形態によればその影響を大幅に低減できるため、条件余裕度を大きくでき、歩留り向上を図ることもできる。 Further, although the fluorine diffusion depth varies depending on the manufacturing conditions and the like, according to this embodiment, the influence can be greatly reduced, so that the condition margin can be increased and the yield can be improved.

なお、歪層では、結晶欠陥が入らない程度であれば、歪量が大きい方がフッ素のトラップ能力が大きいため、０．１％以上の歪量を有することが好ましい。 Note that the strain layer preferably has a strain amount of 0.1% or more because the larger the strain amount is, the greater the trapping capability of fluorine is.

（第２の実施形態）
図３に本発明の第２の実施形態における電界効果トランジスタの断面模式図を示す。 (Second Embodiment)
FIG. 3 is a schematic cross-sectional view of a field effect transistor according to the second embodiment of the present invention.

半絶縁性ＧａＡｓ基板３０１上に、ＭＯＣＶＤやＭＢＥなどの結晶成長技術を用いて、ｉ−Ｉｎ_0.05Ａｌ_0.95Ａｓ層３０２、ｉ−Ｉｎ_0.1Ａｌ_0.9Ａｓ層３０３、ｉ−Ｉｎ_0.15Ａｌ_0.85Ａｓ層３０４、ｉ−Ｉｎ_0.2Ａｌ_0.8Ａｓ層３０５、ｉ−Ｉｎ_0.25Ａｌ_0.75Ａｓ層３０６、ｉ−Ｉｎ_0.3Ａｌ_0.7Ａｓ層３０７が順次積層されており、これらの層はメタモルフィック構造のバッファ層を構成している。 An i-In _0.05 Al _0.95 As layer 302, an i-In _0.1 Al _0.9 As layer 303, and an i-In _0.15 Al _0.85 As layer 304 are formed on the semi-insulating GaAs substrate 301 by using a crystal growth technique such as MOCVD or MBE. , I-In _0.2 Al _0.8 As layer 305, i-In _0.25 Al _0.75 As layer 306, i-In _0.3 Al _0.7 As layer 307 are sequentially laminated, and these layers constitute a buffer layer having a metamorphic structure. ing.

これらは、ＩｎＧａＡｓチャネル層３０９を含む活性層の格子定数とＧａＡｓ基板３０１の格子定数との差を、バッファ層として徐々に変化させてつなぎ、且つ格子不整に起因する転位などの結晶欠陥を膜成長方向に延ばさずに、バッファ層内で終端させてしまうための効果を果たすものであり、バッファ層に含まれるＩｎＡｌＡｓ層のＩｎ組成は本実施の形態に限定されるものではない。またＩｎ組成の変化の方法は、ステップ状に変化するものや連続的に増加または減少させるものであってもよく、さらに半絶縁性ＧａＡｓ基板３０１に代えて半絶縁性ＩｎＰ基板を用いてもよい。 These are connected by gradually changing the difference between the lattice constant of the active layer including the InGaAs channel layer 309 and the lattice constant of the GaAs substrate 301 as a buffer layer, and growing crystal defects such as dislocations due to lattice irregularities. The effect of terminating in the buffer layer without extending in the direction is achieved, and the In composition of the InAlAs layer included in the buffer layer is not limited to this embodiment. Further, the method of changing the In composition may be a step-like change method, a continuous increase or decrease method, and a semi-insulating InP substrate may be used instead of the semi-insulating GaAs substrate 301. .

本実施形態のウエハー構造では、このバッファ層上にｉ−Ｉｎ_0.35Ａｌ_0.65Ａｓバリア層３０８、Ｉｎ_0.36Ｇａ_0.64Ａｓチャネル層３０９、ｉ−Ｉｎ_0.35Ａｌ_0.65Ａｓスペーサ層３１０、その上部にＳｉをドープしたＩｎ_0.35Ａｌ_0.65Ａｓ電子供給層３１１、ｉ−Ｉｎ_0.35Ａｌ_0.65Ａｓバリア層３１２が順次成長された活性層を有している。この活性層において、ＩｎＧａＡｓチャネル層３０９の格子定数に合わせるために各層のＩｎ組成比が決定されているが、本実施の形態に限定されるものではない。また、電子供給層３１１へのドーピングは一様ドープでもδドープでもどちらでもよい。 In the wafer structure of the present embodiment, an i-In _0.35 Al _0.65 As barrier layer 308, an In _0.36 Ga _0.64 As channel layer 309, an i-In _0.35 Al _0.65 As spacer layer 310 are formed on the buffer layer, and Si is doped thereon. The In _0.35 Al _0.65 As electron supply layer 311 and the i-In _0.35 Al _0.65 As barrier layer 312 have an active layer grown sequentially. In this active layer, the In composition ratio of each layer is determined in order to match the lattice constant of the InGaAs channel layer 309, but the present invention is not limited to this embodiment. Further, the electron supply layer 311 may be doped either uniformly or δ-doped.

上記活性層上には、Ｉｎ_0.36Ｇａ_0.64Ａｓチャネル層３０９よりも格子定数が小さい半導体層が、その臨界膜厚以下で形成されており、本実施の形態ではｉ−Ｉｎ_0.25Ｇａ_0.75Ａｓ歪層３１３がそれにあたる。 On the active layer, a semiconductor layer having a lattice constant smaller than that of the In _0.36 Ga _0.64 As channel layer 309 is formed below the critical film thickness. In this embodiment, an i-In _0.25 Ga _0.75 As strained layer is formed. 313 is that.

歪層３１３の上には、ソース・ドレインのオーミック抵抗を低減させるために、高濃度にＳｉドープしたＩｎ_0.5Ｇａ_0.5Ａｓキャップ層３１５が成長されている。 On the strained layer 313, a highly doped Si _0.5 Ga _0.5 As cap layer 315 is grown in order to reduce the ohmic resistance of the source / drain.

さらにソース電極３２１、ドレイン電極３２２はキャップ層３１５の上に、ゲート電極３２３は、Ｉｎ_0.5Ｇａ_0.5Ａｓキャップ層３１５をエッチングにて除去しリセス構造を形成した後にｉ−Ｉｎ_0.25Ｇａ_0.75Ａｓ歪層３１３上にそれぞれ形成されており、ゲート電極３２３と歪層３１３とでショットキー接合をとっている。 Further, the source electrode 321 and the drain electrode 322 are formed on the cap layer 315, and the gate electrode 323 is formed by removing the In _0.5 Ga _0.5 As cap layer 315 by etching to form a recess structure, and then the i-In _0.25 Ga _0.75 As strained layer. The gate electrode 323 and the strained layer 313 form a Schottky junction.

本実施形態では、第１の実施形態と異なり、ｉ−Ｉｎ_0.35Ａｌ_0.65Ａｓバリア層１１４を無くして、ｉ−Ｉｎ_0.25Ｇａ_0.75Ａｓ歪層３１３の上に直接ゲート電極を設ける構造となっている。このような構造にすることにより、ゲート電極とのショットキー接合をより安定化させられ、ゲート耐圧を向上させるのに適している。さらに、歪層の上のバリア層成長を省略できるため、スループットの向上、製造コストの低減が図れる。 Unlike the first embodiment, the present embodiment has a structure in which the i-In _0.35 Al _0.65 As barrier layer 114 is eliminated and a gate electrode is provided directly on the i-In _0.25 Ga _0.75 As strained layer 313. . With such a structure, the Schottky junction with the gate electrode can be further stabilized, which is suitable for improving the gate breakdown voltage. Further, since the growth of the barrier layer on the strained layer can be omitted, the throughput can be improved and the manufacturing cost can be reduced.

また、本実施形態の構造でも、第１の実施形態に示したのと同様にフッ素拡散を低減し、デバイス特性の低下を抑制させる効果があるのは言うまでもない。 Needless to say, the structure of this embodiment also has the effect of reducing fluorine diffusion and suppressing the deterioration of device characteristics, as shown in the first embodiment.

なお、歪層３１３は、第１の実施形態と同様にチャネル層３０９よりも格子定数が小さく、かつその臨界膜厚以下で成長されていればよく、材料としてはＧａＡｓ、ＩｎＧａＰであってもよい。 Note that the strained layer 313 only needs to have a lattice constant smaller than that of the channel layer 309 and grow below the critical film thickness as in the first embodiment, and the material may be GaAs or InGaP. .

図４は本発明の第２の実施形態における別の電界効果トランジスタの断面模式図である。 FIG. 4 is a schematic sectional view of another field effect transistor according to the second embodiment of the present invention.

本実施形態の構造は、第２の実施形態の構造と比較して、歪層とソース・ドレイン電極との間にｉ−Ｉｎ_0.35Ａｌ_0.65Ａｓバリア層４１４を設けた点で異なっており、この構造を用いても、第１、第２の実施形態と同様の効果を奏することは言うまでもない。 The structure of this embodiment is different from the structure of the second embodiment in that an i-In _0.35 Al _0.65 As barrier layer 414 is provided between the strained layer and the source / drain electrodes. It goes without saying that even if the structure is used, the same effects as those of the first and second embodiments can be obtained.

本発明にかかる電界効果トランジスタは、製造中の熱処理による特性低下を防止して、高性能のトランジスタを実現でき、通信機器等の高周波信号処理用トランジスタとして有用である。 The field effect transistor according to the present invention can prevent deterioration in characteristics due to heat treatment during manufacture, can realize a high-performance transistor, and is useful as a high-frequency signal processing transistor for communication equipment and the like.

本発明の第１の実施形態における電界効果トランジスタの断面模式図1 is a schematic cross-sectional view of a field effect transistor according to a first embodiment of the present invention. 本発明の第１の実施形態におけるキャリア面密度の熱処理依存性のデバイス構造による比較を示した図The figure which showed the comparison by the device structure of the heat treatment dependence of the carrier surface density in the 1st Embodiment of this invention 本発明の第２の実施形態における電界効果トランジスタの断面模式図Sectional schematic diagram of the field effect transistor in the second embodiment of the present invention 本発明の第２の実施形態における別の電界効果トランジスタの断面模式図Sectional schematic diagram of another field effect transistor in the second embodiment of the present invention 従来の技術における電界効果トランジスタの断面模式図Cross-sectional schematic diagram of a field effect transistor in the prior art

符号の説明Explanation of symbols

１０１、３０１半絶縁性ＧａＡｓ基板
１０２、３０２ｉ−Ｉｎ_0.05Ａｌ_0.95Ａｓ層
１０３、３０３ｉ−Ｉｎ_0.1Ａｌ_0.9Ａｓ層
１０４、３０４ｉ−Ｉｎ_0.15Ａｌ_0.85Ａｓ層
１０５、３０５ｉ−Ｉｎ_0.2Ａｌ_0.8Ａｓ層
１０６、３０６ｉ−Ｉｎ_0.25Ａｌ_0.75Ａｓ層
１０７、３０７ｉ−Ｉｎ_0.3Ａｌ_0.7Ａｓ層
１０８、３０８ｉ−Ｉｎ_0.35Ａｌ_0.65Ａｓバリア層
１０９、３０９Ｉｎ_0.36Ｇａ_0.64Ａｓチャネル層
１１０、３１０ｉ−Ｉｎ_0.35Ａｌ_0.65Ａｓスペーサ層
１１１、３１１ＳｉドープＩｎ_0.35Ａｌ_0.65Ａｓ電子供給層
１１２、３１２ｉ−Ｉｎ_0.35Ａｌ_0.65Ａｓバリア層
１１３、３１３ｉ−Ｉｎ_0.25Ｇａ_0.75Ａｓ歪層
１１４、４１４ｉ−Ｉｎ_0.35Ａｌ_0.65Ａｓバリア層
１１５、３１５高濃度ＳｉドープＩｎ_0.5Ｇａ_0.5Ａｓキャップ層
１２１、３２１ソース電極
１２２、３２２ドレイン電極
１２３、３２３ゲート電極 101, 301 Semi-insulating GaAs substrate 102, 302 i-In _0.05 Al _0.95 As layer 103, 303 i-In _0.1 Al _0.9 As layer 104, 304 i-In _0.15 Al _0.85 As layer 105, 305 i-In _0.2 Al _0.8 As layer 106, 306 i-In _0.25 Al _0.75 As layer 107, 307 i-In _0.3 Al _0.7 As layer 108, 308 i-In _0.35 Al _0.65 As barrier layer 109, 309 In _0.36 Ga _0.64 As channel layer 110, 310 i -In _0.35 Al _0.65 As spacer layer 111, 311 Si-doped In _0.35 Al _0.65 As electron supply layer 112, 312 i-In _0.35 Al _0.65 As barrier layer 113, 313 i-In _0.25 Ga _0.75 As strained layer 114, 414 i- In _0.35 Al _0.65 As barrier layers 115,315 high concentration Si-doped In _{_0.5} Ga _0.5 As key -Up layer 121 or 321 source electrode 122 or 322 drain electrode 123 or 323 gate electrode

Claims

半導体基板上にチャネルとなるＩｎＧａＡｓ層を有する電界効果トランジスタであって、
前記ＩｎＧａＡｓチャネル層より上方に、前記チャネル層よりも格子定数が小さい層を少なくとも一層備えたことを特徴とする電界効果トランジスタ。 A field effect transistor having an InGaAs layer serving as a channel on a semiconductor substrate,
A field effect transistor comprising at least one layer having a lattice constant smaller than that of the channel layer above the InGaAs channel layer.

前記チャネル層よりも格子定数が小さい層が、フッ素の拡散防止層として作用することを特徴とする請求項１に記載の電界効果トランジスタ。 2. The field effect transistor according to claim 1, wherein a layer having a lattice constant smaller than that of the channel layer functions as a fluorine diffusion preventing layer.

前記チャネル層よりも格子定数が小さい層の膜厚が、臨界膜厚以下である請求項２に記載の電界効果トランジスタ。 The field effect transistor according to claim 2, wherein a film thickness of a layer having a lattice constant smaller than that of the channel layer is not more than a critical film thickness.

前記チャネル層よりも格子定数が小さい層の歪量が、０．１％より大きいことを特徴とする請求項３に記載の電界効果トランジスタ。 4. The field effect transistor according to claim 3, wherein a strain amount of a layer having a lattice constant smaller than that of the channel layer is larger than 0.1%.

前記チャネル層と前記チャネル層よりも格子定数が小さい層との間に、電子供給層を設けたことを特徴とする請求項１ないし４のいずれかに記載の電界効果トランジスタ。 5. The field effect transistor according to claim 1, wherein an electron supply layer is provided between the channel layer and a layer having a lattice constant smaller than that of the channel layer.

前記電子供給層にはフッ素と結合して不活性化するドーパントがドープされていることを特徴とする請求項５記載の電界効果トランジスタ。 6. The field effect transistor according to claim 5, wherein the electron supply layer is doped with a dopant that binds and deactivates fluorine.

前記チャネル層よりも格子定数が小さい層が、ＧａＡｓである請求項１ないし６のいずれかに記載の電界効果トランジスタ。 7. The field effect transistor according to claim 1, wherein the layer having a lattice constant smaller than that of the channel layer is GaAs.

前記チャネル層よりも格子定数が小さい層が、ＡｌＧａＡｓである請求項１ないし６のいずれかに記載の電界効果トランジスタ。 7. The field effect transistor according to claim 1, wherein the layer having a lattice constant smaller than that of the channel layer is AlGaAs.

前記チャネル層よりも格子定数が小さい層が、ＩｎＧａＰである請求項１ないし請求項６のいずれかに記載の電界効果トランジスタ。 The field effect transistor according to claim 1, wherein the layer having a lattice constant smaller than that of the channel layer is InGaP.

前記チャネル層よりも格子定数が小さい層が、前記チャネル層よりもＩｎＡｓの混晶比が小さいＩｎＧａＡｓである請求項１ないし６のいずれかに記載の電界効果トランジスタ。 7. The field effect transistor according to claim 1, wherein the layer having a smaller lattice constant than the channel layer is InGaAs having a smaller InAs mixed crystal ratio than the channel layer.

前記チャネル層よりも格子定数が小さい層に接してゲート電極を設け、
前記チャネル層よりも格子定数が小さい層と前記ゲート電極とでショットキー接合を形成したことを特徴とする請求項１ないし１０のいずれかに記載の電界効果トランジスタ。 Providing a gate electrode in contact with a layer having a smaller lattice constant than the channel layer;
11. The field effect transistor according to claim 1, wherein a Schottky junction is formed by a layer having a lattice constant smaller than that of the channel layer and the gate electrode.