JP2006107710A

JP2006107710A - 停電によるプログラムエラーの有無を検出することができる集積回路メモリ装置及び方法

Info

Publication number: JP2006107710A
Application number: JP2005276471A
Authority: JP
Inventors: Hyun-Mo Chung; 賢模鄭; Chan-Ik Park; 贊益朴
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2004-09-30
Filing date: 2005-09-22
Publication date: 2006-04-20
Also published as: CN1770312A; TWI299120B; US20060069851A1; KR20060028981A; DE102005048255A1; KR100632952B1; TW200613965A

Abstract

【課題】不揮発性メモリ装置でデータ記録途中に停電が発生したか否かを判別することができる方法と装置を提供する。
【解決手段】複数のページ単位メモリセルを含むメモリアレイが含まれる不揮発性メモリ装置が含まれ、エラー検出動作が支援される集積回路装置が開示される。またメモリ制御器も提供される。前記メモリ制御器は前記不揮発性メモリ装置と電気的に連結され、ページ記録動作の間前記不揮発性メモリ装置に複数のセグメントで構成されたページデータを供給するように設定される。前記ページデータを構成する前記複数のセグメントはページ記録動作の間プログラムされる多数の不揮発性メモリセルを指示する複数のセグメントで構成されたチェックサムデータを含む。またページ読み出し動作の間比較とエラー検出のための付加的なチェックサムデータが生成される。
【選択図】図１

Description

本発明は集積回路装置及び方法に係り、さらに具体的には集積回路メモリ装置及びその動作方法に関する。

ＩＣ回路装置でのエラー検出と訂正ＥＤＣはデータリンクシステム（例えばバス）間の伝送データやメモリに貯蔵されたデータの損失されたデータを検出して訂正する。限定されたビット数のエラーに対して検出及び訂正が可能なエラー検出及び訂正ＥＤＣ動作は一般的なエラー検出及びエラー訂正アルゴリズムを使う。例えばＲＳコード（Ｒｅｅｄ−Ｓｏｌｏｍｏｎｃｏｄｅｓ）、ハミングコード（ＨａｍｍｉｎｇＣｏｄｅ）、ＢＣＨ（Ｂｏｓｅ−Ｃｈａｕｄｈｕｒｉ−Ｈｏｃｑｕｅｎｇｈｅｍ）、ＣＲＣ（ＣｙｃｌｉｃＲｅｄｕｎｄａｎｃｙＣｈｅｃｋｉｎｇ）などがある。不揮発性メモリ装置の内部で使われるエラー検出及び訂正ＥＤＣ動作のためにはプログラムされるデータ（必要時、エラー検出と訂正される）はエラー検出及び訂正が可能になるように度々対応するエラー検出ビット（すなわちＥＣＣチェックビット）とともに貯蔵される。フラッシュメモリ装置での典型的なエラー検出及び訂正動作が特許文献１に開示されている。

しかし、上述の大部分の一般的なアルゴリズムは相対的に不足なエラー検出能力（１〜２ビット）と検出されたエラービットより少ない数のエラー訂正能力（１ビット訂正）を持っている。したがって、このような一般的なアルゴリズムはデータの伝送と貯蔵で多数のビットエラーが発生する環境には適しない。多数のビットエラーが発生しやすいメモリ技術のうちの一つが不揮発性メモリ分野である。例えば、フラッシュメモリ（ＮＡＮＤ、ＮＯＲフラッシュ）のように低電力不揮発性メモリは大量のデータがページ単位（例えば４ＫＢｙｔｅ）で不揮発性メモリセルに記録される時発生する停電に非常に脆弱であるという問題点がある（プログラム時間が長くて）。したがって、電源が復旧された以後には算術的でも高費用であり、制限されたエラー検出能力を持ったＥＤＣ技術を利用して記録中であったページデータに対するエラービットの存在の可否を確認しなければならなかった。
米国特許第６，６５１，２１２号明細書

本発明の目的は、不揮発性メモリ装置でデータ記録途中に停電が発生したか否かを判別することができる方法と装置を提供することにある。

上述の諸般の目的を達成するために本発明の一実施形態によると、本発明の集積回路装置は複数のページ容量に該当する不揮発性メモリセルで構成されたメモリアレイを含んでエラー検出動作を具備する。このメモリ装置はフラッシュメモリで構成されることができるが、他の形態のメモリでも構成可能である。他の形態のメモリではＭＲＯＭ、ＰＲＯＭ、ＦＲＡＭなどがある。そして前記メモリ装置と電気的に連結された制御回路を含み、前記制御回路は書き込み命令に応答して前記メモリ装置に複数のセグメントデータで構成されたページデータを順次に記録するページ記録動作を支援するように設定され、前記複数のセグメントデータはページ記録動作の間プログラムされる複数の書き込みデータと多数のメモリセルを指示する複数のチェックサムデータとを含む。追加的なチェックサムデータがページ読み出し動作の間比較とエラー検出のために生成される。

本発明の実施形態によると、本発明の集積回路装置は複数のページ単位メモリセルからなるメモリアレイを含むメモリ装置と入出力制御回路とを含む。前記入出力制御回路は前記メモリ装置と電気的に連結され、前記入出力制御回路は書き込み命令に応答して前記メモリ装置に複数のセグメントデータで構成されたページデータを順次に記録するページ記録動作を支援するように設定される。前記複数のセグメントデータはページ記録動作の間プログラムされる多数のメモリセルを指示する複数のセグメントデータを含む。前記入出力制御回路はページ単位読み出し動作を含み、前記ページ単位データのうちの少なくとも一つ以上のセグメントデータとプログラム動作の間実際にプログラムされた複数のメモリセルを示す少なくとも一つ以上のセグメントデータと比較するように設定される。停電が発生する度に書き込みデータが実際にプログラムされるメモリセルの数は予想されたプログラムセルの数と異なるようになる。前記一つ以上のセグメントデータは第１チェックサムデータを、前記追加的なデータは第２チェックサムデータを構成することができる。チェックサムデータは入出力制御回路に含まれたチェックサム発生器から生成される。

望ましい実施形態において、前記入出力制御回路は前記集積回路装置のチェックサム生成器とともに読み出し／書き込みデータ経路上に存在するデータ経路選択回路を含み、前記データ経路選択回路はページ記録動作の間チェックサムデータが前記メモリ装置に伝達されるように活性化フラッグ信号に応答して動作する第１スイッチを含む。前記入出力制御回路は前記読み出し／書き込みデータ経路に連結されたチェックサム発生器と、前記活性化信号に応答して前記チェックサム発生器から前記第１スイッチにチェックサムデータを伝達するように設定される第２スイッチをさらに含む。前記メモリ装置と前記入出力制御回路は等しい半導体基板の上に、または分離された基板上に構成されることができる。

上述した諸般の目的を達成するために本発明の別の特徴とよる本発明の集積回路装置は不揮発性メモリ装置とメモリ制御器とを含む。前記不揮発性メモリ装置は複数のページ容量に該当するメモリセルで構成されたメモリアレイを含む。各々のメモリセルは少なくとも一つ以上のビットデータを貯蔵することができる（すなわち、セルあたり２ビットデータを貯蔵する場合、二進データ値は００、０１、１０、１１）。前記メモリ制御器は前記不揮発性メモリ装置と電気的に連結され、ページ記録動作の間前記不揮発性メモリ装置に複数のセグメントで構成されたページデータを供給するように設定され、前記複数のセグメントはページ記録動作の間プログラムされる多数の不揮発性メモリセルを指示する複数のセグメントで構成されたチェックサムデータを含む。望ましい実施形態において、前記メモリ制御器はページ書き込み動作の間、前記不揮発性メモリ装置に入力される複数のセグメントで構成されたチェックサムデータのコピーデータが貯蔵されるように設定される追加的なメモリアレイ（すなわち、チェックサムデータメモリアレイ）をさらに含むことができる。

望ましい実施形態において、前記メモリ制御器はページ読み出し動作の間不揮発性メモリ装置から受ける少なくとも一つ以上のセグメント単位のチェックサムデータとページ記録動作の間記録データにプログラムされた多数のメモリセルを示す付加的なデータを比較するページ読み出し動作を支援するように設定される。ページ書き込み動作中停電が発生した場合には書き込みデータが実際にプログラムされるメモリセルの数はプログラムされなければならないメモリセルの数より少ない。ページ書き込み動作の間生成される前記複数のセグメント単位チェックサムデータとページ読み出し動作の間生成される追加的なチェックサムデータは各々チェックサム生成器で生成される。

上述した諸般の目的を達成するために本発明のまた別の特徴とよる集積回路メモリ装置の動作方法は、メモリ装置に伝達する第１データから第１チェックサムデータを生成する段階と、前記メモリ装置の不揮発性メモリアレイに前記第１データと前記第１チェックサムデータとを記録する段階と、前記不揮発性メモリアレイから前記第１データと前記第１チェックサムデータを読み出す段階と、前記不揮発性メモリアレイから読み出された前記第１データから第２チェックサムデータを生成する段階と、前記第１チェックサムデータと前記第２チェックサムデータとを比較して差を検出する段階とを含む。ここで前記第１チェックサムデータと前記第２チェックサムデータ間の差異の存在は前記第１データと前記第１チェックサムデータを不揮発性メモリ装置にプログラムする間停電が発生したことを意味する。望ましい実施形態において、前記第１チェックサムデータを生成する段階は前記第１データの複数のセグメントから複数のセグメントで構成されたチェックサムデータを生成する段階を含み、前記記録する段階は前記第１データを構成する複数のセグメントと前記チェックサムデータを構成する複数のセグメントをデータバスを通じて順次に記録する段階を含む。望ましい実施形態において、前記第１チェックサムデータを生成する段階は前記第１データの複数のセグメントが前記メモリ装置に伝送されながら加算器と累積レジスタを使用して中間チェックサムデータを生成する段階を含む。

上述した諸般の目的を達成するために本発明の集積回路メモリ装置の動作方法において、前記メモリ装置に伝達される第１データから第１チェックサムデータを生成する段階と、前記メモリ装置の不揮発性メモリアレイに前記第１データと前記第１チェックサムデータを記録する段階と、前記第１チェックサムデータのコピーデータを前記メモリ装置に含まれたまた別のメモリアレイに記録する段階と、前記不揮発性メモリアレイから前記第１データと前記第１チェックサムデータとを読み出す段階と、前記また別のメモリアレイから読み出された前記第１チェックサムデータのコピーデータと前記不揮発性メモリアレイから読み出された前記第１チェックサムデータを比較して差を検出する段階とを含む。

望ましい実施形態において、前記第１チェックサムデータを生成する段階は前記第１データを構成する複数のセグメントから複数のセグメントで構成されたチェックサムデータを生成する段階を含み、前記記録する段階は前記第１データを構成する複数のセグメントと前記チェックサムデータを構成する複数のセグメントをデータバスを通じて順次に記録する段階を含む。

書き込み動作の間、第１チェックサムデータを生成し、読み出し動作の間、第２チェックサムデータを生成して、その一致可否を検出することで、書き込み動作中に停電が発生したか否かを検出することが可能であり、プログラムデータの信頼性を向上させることができる。

以下では、本発明の望ましい実施形態が参照の図に基づいて詳細に説明されるであろう。しかし、本発明を、ここに開示される実施形態に限ってはならず、このような実施形態は、この分野で通常の知識を習得した者等が多様な形態で実施可能になるように提供される。等しい参照番号は全体明細書で等しい構成要素を意味する。

図１は以下で説明される本発明の実施形態による集積回路のメモリ装置１００である。ここに開示されるメモリ装置１００はＮＡＮＤ型フラッシュメモリのような不揮発性メモリ装置である。しかし、他の形態のメモリ装置でも本発明の実施形態を取り替えることができる。取替え可能なメモリ装置ではＭＲＯＭ、ＰＲＯＭ、ＦＲＡＭ、ＮＯＲ型フラッシュメモリなどがある。メモリ装置１００は行と列に配列される複数のメモリセルからなるメモリアレイ１１０を含む。メモリアレイ１１０の各行は‘ページ’単位メモリセルを含むと見なすことができ、典型的な‘ページ’の大きさは４Ｋｂｉｔ程度（例えば、４０９６メモリセル）であるか、またはそれ以上である。ここに開示されるメモリアレイ１１０の各行はページの大きさが５２８バイト（Ｂｙｔｅ）であると見なされる（５２６バイトのメインデータバイトと２バイトのスペアバイトで構成される。ここで１バイトは８ｂｉｔを意味する）。本発明で開示したページの大きさと異なる大きさのメモリアレイも本発明の実施形態で実現可能である。同時に、本発明の技術的思想範囲内でメインデータバイトとスペアデータバイトの大きさの変更も可能である。例えば各ページ内にエラー検出ビットとエラー訂正ＥＤＣビット（またはその他診断ビット）を貯蔵しなければならない場合には多数のスペアデータバイトが要求される。

書き込みや読み出し動作の間メモリアレイ１１０内のメモリセルの行は制御ロジック１３０によって生成される行アドレスに応答する行選択部１２０（または行デコーダ）によって選択される。メモリアレイ１１０は制御ロジック１３０で生成される制御信号によって制御されるページレジスタおよび感知増幅器回路１４０に電気的に接続されている。上述のページレジスタおよび感知増幅器回路１４０はメモリアレイ１１０と等しいページ幅を有することができる。記録動作（例えば、プログラム動作）の間、ページレジスタおよび感知増幅器回路１４０は入力されるデータをメモリアレイ１１０の列に供給する。読み出し動作の間にはページレジスタおよび感知増幅器回路１４０はメモリアレイ１１０の列から伝達されるデータを検出して増幅する。

ページレジスタおよび感知増幅器回路１４０は列アドレスに反応する列選択回路１５０に電気的に連結される。この列選択回路１５０は電気的にデータ経路選択回路１６０と連結される。書き込み動作の間、列選択回路１５０はデータ経路選択回路１６０から伝達される記録するデータをセグメント（バイトまたはワード）単位でページレジスタおよび感知増幅器回路１４０に伝送する。読み出し動作の間には列選択回路１５０はページレジスタおよび感知増幅器回路１４０からのセグメント単位の読み出しデータをデータ経路選択回路１６０に伝送する。もし、列選択回路１５０が一サイクルの間、８ビット（すなわち、１バイト）データをページレジスタおよび感知増幅器回路１４０に伝達するように設定され、ページレジスタおよび感知増幅器回路１４０は４２２４ビットのデータ（４２２４＝５２６×８メインビット＋２×８スペアビット）を支援するように設定される場合、一ページの書き込み動作の間に５２８クロックサイクルにかけて列アドレスは５２８個が順次に列選択回路１５０に入力されるであろう。

データ経路選択回路１６０は列選択回路１５０と入／出力バッファ１７０と停電判別回路１８０と電気的に連結される。メモリ装置１００の読み出し／書き込みデータの伝送経路上に位置したデータ経路選択回路１６０は制御ロジック１３０から生成される制御信号に応答して動作する。本発明の一実施形態ではメモリアレイ１１０、ページレジスタおよび感知増幅器回路１４０、そして列選択回路１５０は第１半導体基板に配置され、データ経路選択回路１６０、停電判別回路１８０、制御ロジック１３０、入／出力バッファ１７０は第２半導体基板上に配置されることができる。

図２に示したように、データ経路選択回路１６０は（ｉ）制御ロジック１３０から生成される読み出し／書き込み制御信号ＲＥＡＤと、（ｉｉ）停電判別回路１８０から生成されるフラッグ信号ＦＬＡＧに応答して動作される。読み出し／書き込み制御信号ＲＥＡＤは読み出し動作を指示する第１ロジックレベル（すなわち論理１）と書き込み動作を指示する第２ロジックレベル（すなわち論理０）に設定されることができる。フラッグ信号ＦＬＡＧは停電判別回路１８０内の制御器１８３によって生成される。フラッグ信号ＦＡＬＧがアクティブレベルにスイッチングされ、このような動作はチェックサムデータの生成を引き起こすようになることが以下でより詳細に説明される。

データ経路選択回路１６０は図面のように読み出し／書き込み制御信号ＲＥＡＤに応答して動作する第１スイッチ１６１と第２スイッチ１６２とを含む。第１スイッチ１６１は読み出し／書き込み制御信号ＲＥＡＤが書き込み動作であることを示すレベルに設定されれば活性化され、第２スイッチ１６２は読み出し／書き込み制御信号ＲＥＡＤが読み出し動作であることを示すレベルに設定されれば活性化される。書き込み動作の間、第２スイッチは非活性化され、第１スイッチ１６１は活性化されて入／出力バッファ１７０からの記録データを列選択回路１５０に第１データバスＤＢ１を経由して伝達する。また第１データバスＤＢ１はチェックサムデータ生成器１８１の入力端とも連結される。一方、読み出し動作の間には第１スイッチ１６１は非活性化され、第２スイッチ１６２は列選択回路１５０から読み出データを第２データバスＤＢ２を経由して入／出力バッファ１７０に伝達する。この第２データバスＤＢ２はまたレジスタセット１８４内部の第２レジスタ１８４ｂの入力端と連結される。また、書き込み動作の間、第１スイッチ１６１はフラッグ信号の活性化に応答して停電判別回路１８０内のスイッチ１８２から追加的な記録データ（すなわちチェックサムデータ）を第１データバスを経由して列選択回路１５０に伝達する。以下に、より詳細に説明される（図６Ａで）追加的な記録データは書き込み動作の最終段階（すなわち、５２８サイクルのうちの最後の２サイクルの間）で列選択回路１５０に伝達されるであろう。また、メモリアレイ１１０、行選択回路１２０、ページレジスタおよび感知増幅器回路１４０と列選択回路１５０を第１集積回路チップに搭載し、制御ロジック１３０、停電判別回路１８０とデータ経路選択回路１６０も同じく第１集積回路チップに搭載するか、または他の第２集積回路チップに搭載することができる。制御ロジック１３０、停電判別回路１８０、データ経路選択回路１６０は以下で説明されるチェックサム発生と停電検出動作を実行する入／出力制御回路のように集合的に扱われることができる。

図２に示した停電判別回路１８０は、メモリアレイ１１０にデータが記録される動作の間、停電が発生したか否かを検出するように設定される。このような検出は、もし欠陷ある記録データ（または欠陷あるチェックサムデータ）がメモリアレイ１１０から読み出され、停電判別回路１８０からエラーがチェックされることによって行われる。書き込み動作の間、チェックサムデータ発生器１８１は第１データバスＤＢ１に供給される各バイト単位の記録データを順次に処理する。後述する図６Ａで、より詳細に説明されるチェックサムデータ発生器１８１は、メモリアレイ１１０への各ページ単位書き込み動作の間、順次に５２６バイト（Ｂｙｔｅ）の記録データを処理する。このような順次処理に応答して、チェックサムデータ発生器１８１はスイッチ１８２に供給される演算されたチェックサムデータ値ＣＳＤを生成する。上述したスイッチ１８２は制御器１８３から生成されるフラッグ信号ＦＬＡＧと読み出し／書き込み制御信号ＲＥＡＤに応答して動作する。読み出し／書き込み制御信号ＲＥＡＤが書き込み動作を示すように設定されれば、スイッチ１８２は演算されたチェックサムデータＣＳＤをチェックサムデータ発生器１８１からスイッチ１６１の入力端にフラッグ信号ＦＬＡＧが活性化されれば、すぐ伝達する。その後にスイッチ１６１は第１データバスＤＢ１を経由して演算されたチェックサムデータＣＳＤを列選択回路１５０に伝達する。読み出し／書き込み制御信号ＲＥＡＤが読み出し動作を示すように設定される場合には、スイッチ１８２は新たに演算されたチェックサムデータＣＳＤをレジスタセット１８４に含まれた第１レジスタ１８４ａに伝達する。読み出し動作の間、第２レジスタ１８４ｂには第２データバスＤＢ２に供給されるチェックサムデータがロードされるであろう。この第２データバスＤＢ２から供給されるチェックサムデータは、メモリアレイ１１０からページデータを読み出すための動作の間、列選択回路１５０から受けたデータである。第１レジスタ１８４ａと第２レジスタ１８４ｂは、制御器１８３があらかじめ設定されたサイクル数に該当するクロック信号ＣＬＫが供給されて生成するラッチ信号ＣＳＤ＿ＬＡＴのリーディングエッジ（上昇エッジ）に同期される。

図３及び４Ａに示したように、チェックサム発生器１８１は読み出しと書き込み動作の間第１データバスＤＢ１を通じて供給される順次に入力されるバイト単位データ列（すなわち、５２６Ｂｙｔｅ）からチェックサムデータ値ＣＳＤを生成するように設定されることができる。書き込み動作の間には生成されたチェックサムデータ値ＣＳＤ（すなわち２バイト値）がスイッチ１８２、１６１を経由して第１データバスＤＢ１に伝達される。しかし、読み出し動作の間には、生成されたチェックサムデータ値ＣＳＤはエラー検出動作のためにレジスタセット１８４に含まれた第１レジスタ１８４ａに伝達される。（すなわち以前書き込み動作で発生した停電で惹起された一つ以上のエラーを検出する動作のため）。チェックサム発生器１８１はインバータ回路１８１ａと、加算器１８１ｂと、制御ロジック１３０から生成されたクロック信号ＣＬＫによって駆動される累積レジスタ１８１ｃを含む。レジスタ１８１ｃは加算器１８１ｂにフィードバックされて、第１データバスＤＢ１から伝達され、インバータ１８１ａが生成した条件チェックサムデータと加算するためのチェックサムデータを生成する。

図４Ａを参照すると、チェックサムデータはデータ（Ｄ（ｘ）に表現される）の‘１’の補数を取る演算を通じて生成されることができる。このような演算はインバータ１８１ａを使用してデータ値Ｄ（ｘ）の各々のビットを反転することに実現されることができる。そして反転されたデータ内のすべての論理‘１’を加算器１８１ｂに合わせる。図示した図４Ａの実施形態で１６ビットのデータＤ（ｘ）の‘１’の補数は７個の論理‘１’が含まれており、これはチェックサムデータＣＳＤの二進表現が‘００１１１’であることを意味する。この分野で通常の知識を習得した者等には二進チェックサムデータＣＳＤの長さが（ｌｏｇ_２Ｎ）＋１と同様であるという事実が自明である。（ここで、Ｎはチェックサムデータが計算されたデータのビット数）。したがって、Ｎ＝１６である場合に、二進ＣＳＤの長さは５＝（ｌｏｇ_２１６）＋１になる。ここでＮの大きさは書き込み動作でプログラムされるページに該当するメモリセルの数と一致する必要はない。図４Ｃはメモリアレイ１１０内の不揮発性メモリセルがセルあたり２ビットのデータを貯蔵する場合（すなわち、各セルは一つの消去状態と三つのプログラム状態を持つセルの場合）にどのようにチェックサムデータが生成されるかを説明している。このような場合、８個のメモリセルは１６ビットのデータＤｘを生成する。１６ビットデータに対する‘１’の補数が決められ、データＤ（ｘ）の補数内に含まれた‘１’の個数を意味する加算演算が実行される。図示したように、この個数は６である（すなわち、二進表現ではＣＳＤ＝０００１１０）。この数は３個のセル（セルあたり２ビット貯蔵が支援される）に貯蔵されるチェックサムデータを示す。

図４Ｂは不揮発性メモリセル（すなわち、フラッシュメモリアレイ）に２１個の初期消去状態であるメモリセルを示す。このような消去状態は論理‘１’に定義される。１６個のメモリセルは書き込み動作の間メモリ装置に入力される実際データが貯蔵されるように設定され、５個のメモリセルは書き込み動作の間１６個のメモリセルにプログラムされるデータのチェックサムデータ値が貯蔵されるように設定される。上述したプログラムされる１６ビットデータ値Ｄ（ｘ）は７個の論理‘０’を含み、これは書き込み動作の間１６個のメモリセルのうちの７個のセルに実際データがプログラムされることを意味する。データ値Ｄ（ｘ）の‘１’の補数を計算して、すべての論理‘１’を合算してチェックサムデータ７が生成される。このようなチェックサムデータＺ（Ｄ（ｘ））は二進現で‘００１１１’のように示すことができる。図４Ｂは書き込み動作（すなわち、プログラム動作）の間に発生する停電が実際データが貯蔵される１６個のメモリセルとチェックサムデータが貯蔵される５個のメモリセルに論理‘０’を減少させる結果を説明している。この停電はプログラム以後（すなわち、ページ書き込み動作が完了した以後）にメモリセルの最終状態をチェックすることで検出可能である。図４Ｂで示したように、メモリセルの最終状態は複数のエラーが発生したことを意味する。（Ｄ’（ｘ）は実際にプログラムされたデータ（エラーが含まれた）を、Ｚ’（Ｄ（ｘ））はプログラムされたチェックサムデータ（エラー含み）を示す）。図４Ｂの下端部には読み出し動作の間エラーが含まれたプログラムされたデータＤ’（ｘ）から生成されたチェックサムデータを示す。このチェックサムデータは図面に示したように‘００１００’であり、これは元々のチェックサムデータ‘００１１１’より小さく。プログラム時に生成されたＺ’（Ｄ（ｘ）＝‘１０１１１’よりも小さい。

図５はメモリアレイ１１０からエラーが発生したデータを読み出し、エラーが発生したデータ値（すなわち、Ｄ’（ｘ）から生成したチェックサムデータＺ（Ｄ’（ｘ））とメモリアレイ１１０から直接読み出したＺ’（Ｄ（ｘ））を比較して以前にメモリアレイ１１０へのページデータのプログラム動作中に発生した停電の有無を判断することができる。特に図５の段階Ｓ１００はプログラムされる書き込みデータのページから第１チェックサムデータを生成する動作を説明する。その後、第１チェックサムデータ（図２でＣＳＤ）はスイッチ１８２、１６１によってデータバスＤＢ１と列選択回路１５０に伝達される。ページ単位書き込みデータと第１チェックサムデータは順次にページレジスタおよび感知増幅器回路１４０に伝達され、メモリアレイ１１０で並列にプログラムされるＳ１２０。その後、読み出し動作の間プログラムされたページデータと第１チェックサムデータが第２スイッチ１６２によって順次にデータバスＤＢ２に伝達される。その後にはページデータは入出力バッファ１７０に伝達され、第１チェックサムデータは第２レジスタ１８４ｂに伝達される。また上述した読み出し動作の間第２チェックサムデータがチェックサムデータ生成器１８１で生成されて、スイッチ１８２によって第１レジスタ１８４ａに伝達される。第２チェックサムデータは列選択回路１５０から伝達されるページデータから生成されて第２スイッチ１６２に伝達される。

段階Ｓ１６０は第２レジスタ１８４ｂに貯蔵された第１チェックサムデータと第１レジスタ１８４ａに貯蔵された第２チェックサムデータ間の比較動作が実行される。このような比較動作は図２で説明されたように比較器１８５によって実行される。もし第１チェックサムデータと第２チェックサムデータが一致したら、段階Ｓ１８０に遷移してメモリアレイ１１０から読み出されたデータは有効なデータとして判定し、比較器は停電エラーがないことを示すように信号ＲＥＡＤ＿ＰＦを非活性化レベルに生成する。しかし、第１チェックサムデータと第２チェックサムデータが同一ではなければ、段階Ｓ２００に遷移して、メモリアレイ１１０から読み出されたデータは無効なデータとして判定し、比較器は入出力バッファ１７０に伝達されるデータに少なくとも一つ以上の停電エラーが発生されたことを意味するように信号ＲＥＡＤ＿ＰＦを活性化レベルに生成する。信号ＲＥＡＤ＿ＰＦは制御ロジック１３０に含まれた状態レジスタ１３１に記録され、結果的に入出力Ｉ／Ｏｉポートの出力端に供給される読み出しデータのエラーの有無を指示するＲ／ｎＢ信号を生成するのに使用される。

図６Ａを参照すると、図１で説明された制御ロジック１３０によって生成されるクロック信号ＣＬＫ周期信号である書き込みイネーブル信号／ＷＥを生成するのに使われることができる。書き込みイネーブル信号／ＷＥは入出力ポートＩ／Ｏｉから順次に直列伝達される８ビットデータを同期化して列選択回路１５０に伝達する。このデータ伝送は書き込みイネーブル信号／ＷＥの５２８サイクルの間実行される。初めて５２８サイクルのうちの５２６サイクルは列選択回路１５０を経由してページレジスタおよび感知増幅器回路１４０にプログラムするのに使われる。５２６番目の／ＷＥクロック信号の入力は活性化フラッグ信号ＦＬＡＧの生成を誘発する。上述した活性化フラッグ信号ＦＬＡＧは停電判別回路１８０内のスイッチ１８２とデータ経路選択回路１６０内の第１スイッチ１６１に伝達される。ここに応答して、チェックサムデータ発生器１８１によって生成されたチェックサムデータＣＳＤが列選択器１５０を経てページレジスタおよび感知増幅器回路１４０に伝達される。このチェックサムデータＣＳＤは説明されたように二つのバイト（すなわち、ＣＳＤ０とＣＳＤ１）が必要である。二つのバイトの要求条件はチェックサムデータＣＳＤの長さが１３ビット（すなわち、ｌｏｇ_２（５２６ｂｙｔｅ×８ｂｉｔ／ｂｙｔｅ）＋１＝１３）であるためである。

以上で説明した図６Ａのタイミング必要条件が類似に読み出しイネーブル信号／ＲＥに同期される読み出し動作の間でも要求される。読み出し動作でのタイミング図は図６Ｂに示す。図６Ｂのタイミング図では、アクティブハイ（‘ＨＩＧＨ’で活性化）フラッグ信号ＦＬＡＧの生成は第１チェックサムデータをページレジスタおよび感知増幅器回路１４０からレジスタセット１８４に含まれた第２レジスタ１８４ｂに伝達するように、そして第２チェックサムデータをスイッチ１８２からレジスタセット１８４の第１レジスタ１８４ａに伝達されるように制御する。またアクティブハイフラッグ信号ＦＬＡＧの生成は二つの８ビットチェックサムデータＣＳＤ０、ＣＳＤ１とＣＳＤ０’、ＣＳＤ１’をレジスタセット１８４内の各レジスタにロードするように二つのサイクルのラッチ信号ＣＳＤ＿ＬＡＴの生成を活性化する。

以下では本発明の他の実施形態によるメモリと制御回路が分離された集積回路メモリ装置が説明されるであろう。図７を参照すると、集積回路メモリ装置１０００は不揮発性メモリ装置１２００と集積回路チップと分離されるように設定されるメモリ制御器１４００を含む。不揮発性メモリ装置１２００は一般的なフラッシュメモリ装置やその他不揮発性メモリ装置でもよい。図示したように、メモリ装置１２００は複数のデータとＲ／Ｎｂ、制御信号やＩ／Ｏｉに応答して動作する。メモリ制御器１４００は制御ロジック回路１４２０とデータ経路選択ユニット１４６０と停電判別回路１４４０とを含む。上述した制御ロジック回路１４２０、データ経路選択ユニット１４６０、および停電判別回路１４４０は図１−２での制御ロジック１３０、データ経路選択回路１６０、および停電判別回路１８０と各々実質的に等しく構成されるので、詳細な説明は省略する。これら回路の組み合わされた構成は他の形態の入出力制御回路で構成可能である。

図８は本発明のもう一つの実施形態による集積回路メモリ装置２０００を説明する図である。本発明のメモリ装置２０００は不揮発性メモリ装置１２００と、電気的に連結され、等しいパッケージ内に存在するが、分離した集積回路チップに搭載されることができるメモリ制御器２４００を含む。メモリ制御器２４００は制御ロジック回路２４２０と追加的なメモリ装置２４４０とを含む。メモリ制御器２４００はホストＨＯＳＴの命令語に応答して生成される制御信号に応答して動作する。制御ロジック回路２４２０は図７の制御ロジック回路１４２０、データ経路選択ユニット１４６０、停電判別回路１４４０が行った機能を実行するように設定される。しかし、追加的なメモリ装置２４４０は書き込み動作の間に不揮発性メモリ装置１２００に貯蔵される初期チェックサムデータのコピーデータを貯蔵するのに使われる。特に書き込み動作の間、制御ロジック回路２４２０で生成されたチェックサムデータが不揮発性メモリ装置１２００に供給され、また追加的なメモリ装置２４４０にも提供される。その後、不揮発性メモリ装置１２００から読み出されたチェックサムデータと追加的なメモリ装置２４４０から読み出されたチェックサムデータが比較される。この比較動作はチェックサムデータが初期に不揮発性メモリ装置１２００にプログラムされる間発生した停電の有無を判別するために実行される動作である。追加的なメモリ装置２４４０の活用は読み出し動作の間独立的なチェックサムデータ演算の必要性を除去して図１の装置１００と図７の装置１０００と係わる読み出し動作による遅延を除去することができる。

以上では、本発明による回路の構成及び動作を上述の説明及び図面によって示したが、これは例をあげて説明したことに過ぎず、本発明の技術的思想及び範囲を逸脱しない範囲内で多様な変化及び変更が可能であることは勿論である。

本発明の実施形態によるＩＣメモリ装置を説明するブロック図である。図１に示した停電判別回路及びデータ経路選択回路の詳細なブロック図である。図２に示したチェックサムデータ発生器を説明するブロック図である。図３のチェックサムデータ発生器でのチェックサムデータ発生原理を説明する図である。図１のメモリ装置でプログラム動作中に発生する停電がどのようにエラーを誘発するかを説明する図である。図３のチェックサムデータ発生器でのチェックサムデータの発生原理を付加的に説明する図である。図１のメモリ装置で行われるプログラムと読み出し動作を説明するフローチャートである。図１のメモリ装置での書き込み動作タイミングを説明するタイミング図である。図１のメモリ装置での読み出し動作タイミングを説明するタイミング図である。本発明の他の実施形態によるマルチチップＩＣメモリ装置を示すブロック図である。本発明の更に他の実施形態によるマルチチップＩＣメモリ装置を示すブロック図である。

符号の説明

１００メモリ装置
１１０メモリアレイ
１２０行選択部
１３０制御ロジック
１３１状態レジスタ
１４０ページレジスタおよび感知増幅器回路
１５０列選択回路
１６０データ経路選択回路
１７０入／出力バッファ
１８０停電判別回路

Claims

複数のページ容量に該当するメモリセルで構成されたメモリアレイを含むメモリ装置と、
前記メモリ装置と電気的に連結された入出力制御回路とを含み、前記入出力制御回路は書き込み命令に応答して前記メモリ装置に複数のセグメントで構成されたページデータを順次に記録するページ記録動作を支援するように設定され、前記複数のセグメントはページ記録動作の間プログラムされる多数のメモリセルを指示する少なくとも一つ以上のセグメントデータを含むことを特徴とする集積回路装置。
前記入出力制御回路はページ単位読み出し動作を含み、前記ページ単位データのうち少なくとも一つ以上のセグメントデータとプログラム動作の間プログラムデータがプログラムされたセルを示す少なくとも一つ以上のセグメントデータと比較するように設定されることを特徴とする請求項１に記載の装置。
前記少なくとも一つ以上のセグメントデータは複数のチェックサムデータを含むことを特徴とする請求項１に記載の装置。
前記入出力制御回路は前記少なくとも一つ以上のセグメントデータを生成するチェックサム生成器を含むことを特徴とする請求項１に記載の装置。
前記入出力制御回路は前記ページ書き込み動作の間前記少なくとも一つ以上のセグメントデータを生成するように、そして前記ページ読み出し動作の間には追加的なデータを生成するように設定されるチェックサム生成器を含むことを特徴とする請求項２に記載の装置。
前記入出力制御回路は前記集積回路装置の読み出し／書き込みデータ経路上に存在するデータ経路選択回路を含み、前記データ経路選択回路はページ記録動作の間チェックサムデータが前記メモリ装置に伝達されるように活性化フラッグ信号に応答して動作する第１スイッチを含むことを特徴とする請求項１に記載の装置。
前記入出力制御回路は前記読み出し／書き込みデータ経路に連結されたチェックサム発生器と、前記活性化信号に応答して前記チェックサム発生器から前記第１スイッチにチェックサムデータを伝達するように設定される第２スイッチをさらに含むことを特徴とする請求項６に記載の装置。
前記入出力制御回路はページ読み出し動作の間前記第２スイッチからチェックサムデータが伝達される第１レジスタと前記読み出し／書き込みデータ経路からチェックサムデータが伝達されるように設定される第２レジスタで構成されるレジスタセットを含むことを特徴とする請求項７に記載の装置。
前記入出力制御回路は前記少なくとも一つ以上のセグメントデータとページ記録動作の間記録データにプログラムされた多数のメモリセルを示す付加的なデータを比較してページ読み出し動作を支援するように設定されることを特徴とする請求項６に記載の装置。
前記入出力制御回路は前記少なくとも一つ以上のセグメントデータとページ記録動作の間記録データにプログラムされた多数のメモリセルを示す付加的なデータを比較してページ読み出し動作を支援するように設定されることを特徴とする請求項７に記載の装置。
前記メモリ装置と前記入出力制御回路は等しい半導体基板上に構成されることを特徴とする請求項１に記載の装置。
複数のページ容量に該当するメモリセルで構成されたメモリアレイを含む不揮発性メモリ装置と、
前記不揮発性メモリ装置と電気的に連結されたメモリ制御器とを含み、前記メモリ制御器はページ記録動作の間、前記不揮発性メモリ装置に複数のセグメントで構成されたページデータを供給するするように設定され、前記複数のセグメントはページ記録動作の間プログラムされる多数の不揮発性メモリセルを指示する複数のセグメントで構成されたチェックサムデータを含むことを特徴とする集積回路装置。
前記メモリ制御器は前記ページ記録動作の間前記不揮発性メモリ装置に伝達される前記複数のセグメントで構成されたチェックサムデータをコピーしたデータが貯蔵されるように設定されるメモリアレイを含むことを特徴とする請求項１２に記載の集積回路装置。
前記メモリ制御器は前記ページ読み出し動作の間前記不揮発性メモリ装置から受けた前記複数のセグメントで構成されたチェックサムデータとページ記録動作の間記録データにプログラムされた多数のメモリセルを示す付加的なチェックサムデータを比較してページ読み出し動作を支援するように設定されることを特徴とする請求項１２に記載の集積回路装置。
前記メモリ制御器は前記ページ記録動作の間には前記複数のセグメントで構成されたチェックサムデータを生成し、前記ページ読み出し動作の間には前記付加的なチェックサムデータを生成するように設定されるチェックサムデータ発生器を含むことを特徴とする請求項１４に記載の集積回路装置。
前記前記不揮発性メモリ装置と前記メモリ制御器は分離した集積回路基板上に構成されることを特徴とする請求項１４に記載の集積回路装置。
集積回路メモリ装置の動作方法において、
メモリ装置に伝達される第１データから第１チェックサムデータを生成する段階と、
前記メモリ装置の不揮発性メモリアレイに前記第１データと前記第１チェックサムデータとを記録する段階と、
前記不揮発性メモリアレイから前記第１データと前記第１チェックサムデータとを読み出す段階と、
前記不揮発性メモリアレイから読み出された前記第１データから第２チェックサムデータを生成する段階と、
前記第１チェックサムデータと前記第２チェックサムデータとを比較して差を検出する段階とを含むことを特徴とする方法。
前記第１チェックサムデータを生成する段階は、前記第１データの複数のセグメントから複数のセグメントで構成されたチェックサムデータを生成する段階を含み、
前記記録する段階は前記第１データを構成する複数のセグメントと前記チェックサムデータを構成する複数のセグメントとをデータバスを通じて順次に記録する段階を含むことを特徴とする請求項１７に記載の方法。
前記第１チェックサムデータを生成する段階は前記第１データの複数のセグメントが前記メモリ装置に伝送されながら加算器と累積レジスタを使用して中間チェックサムデータを生成することを特徴とする請求項１８に記載の方法。
集積回路メモリ装置の動作方法において、
前記メモリ装置に伝達される第１データから第１チェックサムデータを生成する段階と、
前記メモリ装置の不揮発性メモリアレイに前記第１データと前記第１チェックサムデータとを記録する段階と、
前記第１チェックサムデータのコピーデータを前記メモリ装置に含まれた別のメモリアレイに記録する段階と、
前記不揮発性メモリアレイから前記第１データと前記第１チェックサムデータとを読み出す段階と、
前記別のメモリアレイから読み出された前記第１チェックサムデータのコピーデータと前記不揮発性メモリアレイから読み出された前記第１チェックサムデータを比較して差を検出する段階とを含むことを特徴とする方法。
前記第１チェックサムデータを生成する段階は前記第１データを構成する複数のセグメントから複数のセグメントで構成されたチェックサムデータを生成する段階を含み、
前記記録する段階は前記第１データを構成する複数のセグメントと前記チェックサムデータを構成する複数のセグメントとをデータバスを通じて順次に記録する段階を含むことを特徴とする請求項２０に記載の方法。