JP2006081570A

JP2006081570A - Driving method for electronic device

Info

Publication number: JP2006081570A
Application number: JP2004266323A
Authority: JP
Inventors: Takashi Minamimoto; 高志南本
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2004-09-14
Filing date: 2004-09-14
Publication date: 2006-03-30
Anticipated expiration: 2024-09-14
Also published as: JP4556577B2

Abstract

<P>PROBLEM TO BE SOLVED: To provide a driving method for an electronic device a number of whose outer connecting terminals is reduced. <P>SOLUTION: This driving method is used for the electronic device 101 having an AND (logical product) circuit 143 as a clock signal generating means, a shift register 142 as a serial parallel converting means, a D/A converter 141 as a digital analog converting means, and a comparator 140 as a comparing means. The clock signal of a reverse phase is inputted into the AND circuit 143 at the time of normal operation of the electronic device 101 and the clock signal of an identical phase is inputted into it at the time of initialization. Accordingly, a clock signal is generated from the AND circuit 143 at the time of initialization when the shift register 142 should act and is inputted into the shift register 142, so that there is no need to separately arrange a clock signal input terminal, and the number of terminals can be reduced. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明はデジタルアナログ変換手段と、比較手段とを内蔵した電子装置の駆動方法に関する。より詳しくは指紋等の微小な凸凹を有する被験物の表面形状を、行列状に配置された静電容量検出素子を含む静電容量検出回路によって電気信号に変換し、コンパレータにおいて電気信号と、Ｄ／Ａコンバータから入力される参照電位とを比較し、比較結果に対応したデジタル信号を出力する静電容量検出装置の駆動方法に関する。 The present invention relates to a method for driving an electronic device incorporating digital-to-analog conversion means and comparison means. More specifically, the surface shape of a test object having minute irregularities such as a fingerprint is converted into an electric signal by a capacitance detection circuit including capacitance detection elements arranged in a matrix, and the electric signal and D in the comparator are converted. The present invention relates to a method for driving a capacitance detection device that compares a reference potential input from a / A converter and outputs a digital signal corresponding to a comparison result.

特開平１１−１１８４１５号公報、特開２０００−３４６６０８号公報、特開２００１−５６２０４号公報、特開２００１−１３３２１３号公報には、単結晶シリコン基板上に形成されたセンサ電極と誘電体膜を含む静電容量検出素子により、指紋の凸凹形状を指先とセンサ電極間に形成される静電容量として検出する技術が公開されている。 In JP-A-11-118415, JP-A-2000-346608, JP-A-2001-56204, and JP-A-2001-133213, a sensor electrode and a dielectric film formed on a single crystal silicon substrate are provided. A technique for detecting an uneven shape of a fingerprint as a capacitance formed between a fingertip and a sensor electrode by using a capacitance detection element is disclosed.

しかしながら、単結晶シリコン基板上に形成された素子は指を強く押し付けると割れてしまう。また指紋センサはその用途から指先の面積程度の大きさ(20mm×20mm程度)が必要となり、重く高価であった。更に素子の形成領域は単結晶シリコン基板のごく表面であり、単結晶シリコン基板の大部分は単なる支持体としての役割しか演じていないため、多大なる無駄と浪費の上に形成されている、などの課題が生じていた。 However, the element formed on the single crystal silicon substrate is cracked when the finger is strongly pressed. Also, the fingerprint sensor needs to be as large as the fingertip area (about 20 mm × 20 mm) depending on its use, and is heavy and expensive. Furthermore, the element formation region is the very surface of the single crystal silicon substrate, and most of the single crystal silicon substrate plays a role as a mere support, so it is formed on a great deal of waste and waste. The problem of has occurred.

そこでR.Hashido et. al.,IEEE JOURNAL OF SOLID-STATE CIRCUITS,VOL.38,NO.2,p274(2003)に公開されているように、薄膜半導体回路を用いた静電容量検出装置に関する技術が開発されている。薄膜半導体によって形成された静電容量検出装置は、単結晶シリコン基板上に形成されたものに比べ軽量で低コストである。更にこれをS.Utsunomiya et. al.,Society for Information Display,p.916(2000)に開示された剥離転写技術を適用してプラスチック基板等に転写すれば、より安価で、割れにくく、軽量な指紋センサが実現できることからスマートカードなどへの搭載が期待されている。 Therefore, as disclosed in R.Hashido et. Al., IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL.38, NO.2, p274 (2003), a technology related to a capacitance detection device using a thin film semiconductor circuit. Has been developed. A capacitance detection device formed of a thin film semiconductor is lighter and lower in cost than that formed on a single crystal silicon substrate. Furthermore, if this is transferred to a plastic substrate by applying the peeling transfer technology disclosed in S. Utsunomiya et. Al., Society for Information Display, p.916 (2000), it is cheaper, less likely to break, and lighter. Since a fingerprint sensor can be realized, it is expected to be installed in smart cards.

これら薄膜半導体を用いた静電容量検出装置はマトリクス状に配置された静電容量検出素子を含む静電容量検出回路を順次選択するアクティブマトリクス駆動回路を用いている。この回路技術はアクティブマトリクス型液晶駆動用回路において既に実用化されている。 These capacitance detection devices using thin film semiconductors use an active matrix drive circuit that sequentially selects a capacitance detection circuit including capacitance detection elements arranged in a matrix. This circuit technology has already been put into practical use in an active matrix type liquid crystal driving circuit.

特開２００３−２５４７０６号公報に公開されている従来の静電容量検出装置を図１４に示す。同図に示される従来の静電容量検出装置はマトリクス状に配置された信号増幅素子を含む静電容量検出素子に電源を供給するための複数の個別電源線Ｍ本と、静電容量検出素子に供給される電源を供給する共通電源線と、共通電源線と個別電源線とを導通又は非道通に制御する電源用パスゲートと、電源用パスゲートを制御し、順次共通電源線と個別電源線とを導通させるための電源用シフトレジスタを含む電源選択回路と、静電容量検出素子から出力される電気信号を出力するための複数の個別出力線Ｎ本と、静電容量検出素子から出力された電気信号を外部に出力する共通出力線と、共通出力線と個別出力線とを導通又は非道通に制御する出力信号用パスゲートと、出力信号用パスゲートを制御し、順次共通出力線と個別出力線とを導通させるための出力信号用シフトレジスタを含む出力信号用選択回路とを含む。 FIG. 14 shows a conventional capacitance detection device disclosed in Japanese Patent Laid-Open No. 2003-254706. The conventional capacitance detection device shown in the figure includes a plurality of M individual power supply lines for supplying power to a capacitance detection element including signal amplification elements arranged in a matrix, and a capacitance detection element. A common power supply line for supplying power to the power supply, a power supply pass gate for controlling the common power supply line and the individual power supply line to be conductive or non-conductive, and a power supply passgate for controlling the common power supply line and the individual power supply line. A power supply selection circuit including a power supply shift register for conducting the power supply, a plurality of individual output lines for outputting an electric signal output from the capacitance detection element, and output from the capacitance detection element A common output line for outputting an electrical signal to the outside, an output signal pass gate for controlling the common output line and the individual output line to be conductive or non-conductive, and an output signal pass gate for controlling the common output line and the individual output line sequentially. And continuity And an output signal selecting circuit including the output signal shift register for.

特開平１１−１１８４１５号公報JP-A-11-118415 特開２０００−３４６６０８号公報JP 2000-346608 A 特開２００１−５６２０４公報JP 2001-56204 A 特開２００１−１３３２１３号公報JP 2001-133213 A 特開２００３−２５４７０６号公報Japanese Patent Laid-Open No. 2003-254706 S.Utsunomiya et. al.,Society for Information Display p.916(2000)S. Utsunomiya et.al., Society for Information Display p.916 (2000) R.Hashido et. al.,IEEE JOURNAL OF SOLID-STATES CIRCUITS,VOL.38,NO.2,p274(2003)R.Hashido et.al., IEEE JOURNAL OF SOLID-STATES CIRCUITS, VOL.38, NO.2, p274 (2003)

しかし、従来の構成ではコンパレータが内蔵されておらず、指紋センサなどの二値化されたデータが出力されることが好ましい電子装置に適用した場合、外部にコンパレータ及びコンパレータに入力される参照電位を生成するＤ／Ａコンバータが別途必要であった。そこで、本発明は上述の諸事情に鑑みなされたものであり、コンパレータ及びＤ／Ａコンバータを内蔵し、かつ外部接続端子数を減らした電子装置の駆動方法を提案することを課題とする。 However, in the conventional configuration, when applied to an electronic device that preferably outputs binarized data such as a fingerprint sensor without a built-in comparator, the comparator and the reference potential input to the comparator are externally applied. A separate D / A converter is required. Accordingly, the present invention has been made in view of the above-described circumstances, and an object of the present invention is to propose a method for driving an electronic device that incorporates a comparator and a D / A converter and has a reduced number of external connection terminals.

上記の課題を解決するため、本発明の電子装置の駆動方法はクロック信号生成手段と、シリアルパラレル変換手段と、デジタルアナログ変換手段と、比較手段とを含む電子装置の駆動方法において、該クロック信号生成手段は少なくとも二つのデジタル信号入力手段と、クロック信号出力手段とを含み、シリアルパラレル変換手段はシリアル信号が入力されるシリアル信号入力手段と、シリアル信号に相当するパラレル信号を出力するパラレル信号出力手段とを含み、デジタルアナログ変換手段はパラレル信号が入力されるパラレル信号入力手段と、パラレル信号に相当する電位を出力する電位出力手段とを含み、比較手段は少なくとも二つの入力手段と、デジタル信号出力手段を含み、一方の入力手段にデジタルアナログ変換手段から出力される電位が入力され、他方の入力手段に信号電位が入力され、入力された二つの電位に相当したデジタル信号をデジタル信号出力手段から出力するとともに、デジタルアナログ変換手段の出力電位の設定期間と、それ以外の期間とでクロック信号生成手段の二つのデジタル信号入力手段に入力する二つのクロック信号の位相を変化させることを特徴とする。 In order to solve the above-described problems, an electronic device driving method according to the present invention is an electronic device driving method including a clock signal generation unit, a serial / parallel conversion unit, a digital / analog conversion unit, and a comparison unit. The generating means includes at least two digital signal input means and a clock signal output means, and the serial / parallel conversion means is a serial signal input means for inputting a serial signal, and a parallel signal output for outputting a parallel signal corresponding to the serial signal. The analog-to-analog conversion means includes a parallel signal input means for inputting a parallel signal, and a potential output means for outputting a potential corresponding to the parallel signal. The comparison means includes at least two input means, and a digital signal. Including output means, output from digital-analog conversion means to one input means A potential to be input, a signal potential is input to the other input means, a digital signal corresponding to the two input potentials is output from the digital signal output means, and a setting period of the output potential of the digital-analog conversion means, The phase of the two clock signals input to the two digital signal input means of the clock signal generation means is changed during other periods.

上記電子装置の駆動方法において、デジタルアナログ変換手段の出力電位の設定期間と、それ以外の期間とでクロック信号生成手段の二つのデジタル信号入力手段に入力する二つのクロック信号の位相を反転させることが望ましい。 In the driving method of the electronic device, the phase of the two clock signals input to the two digital signal input means of the clock signal generating means is inverted between the output potential setting period of the digital-analog converting means and the other period. Is desirable.

又、上記電子装置の駆動方法において、デジタルアナログ変換手段の出力電位の設定期間にはクロック信号生成手段の二つのデジタル信号入力手段に位相が等しい二つのクロック信号を入力し、それ以外の期間には位相が反転した二つのクロック信号を入力することが望ましい。 In the electronic device driving method, two clock signals having the same phase are inputted to the two digital signal input means of the clock signal generating means during the setting period of the output potential of the digital-analog converting means, and during the other periods. It is desirable to input two clock signals whose phases are inverted.

このような駆動方法にすることで、Ｄ／Ａコンバータへ入力されるＤ／Ａコンバータの分解能に相当するビット数のデジタル信号は、シリアルパラレル変換手段に含まれるシフトレジスタによって生成される。従ってコンパレータに入力される参照電位を設定するために、従来はＤ／Ａコンバータの分解能に相当するビット数の入力端子が必要であったのに対して、本発明ではシリアルパラレル変換手段に含まれるシフトレジスタへのデータ信号入力端子の１本となる。このため従来の構成に比べて端子数が大幅に減ることとなり、実装のし易さや配線の信頼性の向上が可能となる。 By adopting such a driving method, a digital signal having the number of bits corresponding to the resolution of the D / A converter input to the D / A converter is generated by the shift register included in the serial / parallel conversion means. Accordingly, in order to set the reference potential input to the comparator, an input terminal having the number of bits corresponding to the resolution of the D / A converter is conventionally required, whereas in the present invention, it is included in the serial / parallel conversion means. This is one of the data signal input terminals to the shift register. For this reason, the number of terminals is greatly reduced as compared with the conventional configuration, and the ease of mounting and the reliability of wiring can be improved.

本発明の電子装置の駆動方法によれば、コンパレータに入力される参照電位を出力するＤ／Ａコンバータに対して、その分解能に合わせた本数の入力端子を必要とせず、その前段に配置されたシフトレジスタへのデータ信号の入力端子があれば良く端子数を大幅に減らすことが可能となる。接続端子数が少なくなれば、配線時の歩留まりや検査効率の向上が可能となる。また接続端子数が少なくなることから、配線や実装に制約の少ない、自由な設計が可能となる。 According to the driving method of the electronic device of the present invention, the D / A converter that outputs the reference potential input to the comparator does not need the number of input terminals according to the resolution, and is arranged in the preceding stage. If there is a data signal input terminal to the shift register, the number of terminals can be greatly reduced. If the number of connection terminals is reduced, it is possible to improve the yield and inspection efficiency during wiring. Further, since the number of connection terminals is reduced, a free design with less restrictions on wiring and mounting becomes possible.

以下、各図を参照して本発明の好適な実施形態について説明する。実施形態として、本発明の電子装置の駆動方法を被験物表面との間に形成される静電容量に相当する電気信号を出力することにより、被験物表面の凹凸情報を読み取る静電容量検出装置に適応した。 Hereinafter, preferred embodiments of the present invention will be described with reference to the drawings. As an embodiment, a capacitance detection device for reading unevenness information on a surface of a test object by outputting an electric signal corresponding to a capacitance formed between the test method and the electronic device driving method of the present invention. Adapted to.

図１は第一実施形態の静電容量検出素子を含む静電容量検出回路１５１を行列状に配列した静電容量検出装置である静電容量式指紋センサ１０１のブロック図である。 FIG. 1 is a block diagram of a capacitance type fingerprint sensor 101 which is a capacitance detection device in which capacitance detection circuits 151 including capacitance detection elements of the first embodiment are arranged in a matrix.

静電容量式指紋センサ１０１はクロック信号生成手段としてのＡＮＤ１４３、シリアルパラレル変換手段としてのシフトレジスタ１４２、デジタルアナログ変換手段としてのＤ／Ａコンバータ１４１、比較手段としてのコンパレータ１４０を含む電子装置である。ＡＮＤ１４３はクロック信号を生成する源となる二つのデジタル信号入力と、クロック信号が出力されるクロック信号出力とを含み、一方のデジタル信号入力にはデータドライバ１２０に入力されるクロック信号ＣＬＫＸが入力され、他方のデジタル信号入力にはデータドライバ１２０に入力されるクロック信号ＣＬＫＸＢが入力され、クロック信号出力はシフトレジスタ１４２のクロック信号入力に接続される。シフトレジスタ１４２はクロック信号が入力されるクロック信号入力と、シリアル信号が入力されるシリアル信号入力と、シリアル信号に相当するパラレル信号を出力するパラレル信号出力とを含み、クロック信号入力はＡＮＤ１４３のクロック信号出力に接続され、シリアル信号入力はシリアル化された参照電位に相当するデジタル信号が入力される外部入力端子ＤＶＲに接続され、パラレル信号出力はＤ／Ａコンバータ１４１に接続される。Ｄ／Ａコンバータ１４１はパラレル信号が入力されるパラレル信号入力と、パラレル信号に相当する電位を出力する電位出力とを含み、パラレル信号入力はシフトレジスタ１４２のパラレル信号出力と接続され、電位出力はコンパレータ１４０の一方のアナログ信号入力に接続される。コンパレータ１４０は少なくとも二つのアナログ信号入力と、デジタル信号出力とを含み、デジタル信号出力は検出された信号電位に応じたデジタル信号が出力される外部出力端子ＤＡＴＡ端子に接続され、一方の入力にＤ／Ａコンバータ１４１から出力される電位が、比較の際の基準となる参照電位として入力され、他方の入力に信号電位が入力され、入力された二つの電位に対応したデジタル信号をデジタル信号出力から出力する。 The capacitive fingerprint sensor 101 is an electronic device including an AND 143 as a clock signal generation unit, a shift register 142 as a serial / parallel conversion unit, a D / A converter 141 as a digital / analog conversion unit, and a comparator 140 as a comparison unit. . The AND 143 includes two digital signal inputs serving as sources for generating a clock signal and a clock signal output from which the clock signal is output. The clock signal CLKX input to the data driver 120 is input to one of the digital signal inputs. The clock signal CLKXB input to the data driver 120 is input to the other digital signal input, and the clock signal output is connected to the clock signal input of the shift register 142. The shift register 142 includes a clock signal input to which a clock signal is input, a serial signal input to which a serial signal is input, and a parallel signal output that outputs a parallel signal corresponding to the serial signal, and the clock signal input is a clock of the AND 143. The serial signal input is connected to the signal output, the serial signal input is connected to the external input terminal DVR to which the digital signal corresponding to the serialized reference potential is input, and the parallel signal output is connected to the D / A converter 141. The D / A converter 141 includes a parallel signal input to which a parallel signal is input, and a potential output that outputs a potential corresponding to the parallel signal. The parallel signal input is connected to the parallel signal output of the shift register 142, and the potential output is One analog signal input of the comparator 140 is connected. The comparator 140 includes at least two analog signal inputs and a digital signal output. The digital signal output is connected to an external output terminal DATA terminal from which a digital signal corresponding to the detected signal potential is output, and one input has a D signal. The potential output from the / A converter 141 is input as a reference potential serving as a reference for comparison, the signal potential is input to the other input, and a digital signal corresponding to the two input potentials is output from the digital signal output. Output.

静電容量式指紋センサ１０１はＭ本の走査線１３２とＮ本のデータ線１３３、及び走査線とデータ線との各交点に設けられた機能素子としての静電容量検出素子を含む静電容量検出回路１５１がＭ行Ｎ列の行列状に配置されたアクティブマトリクス部１３０と、Ｍ本の走査線１３２から特定の走査線を選択する走査線選択手段としての走査ドライバ１２０と、Ｎ本のデータ線から特定のデータ線を選択するデータ線選択手段としてのデータドライバ１１０とを含む。走査ドライバ１２０は走査シフトレジスタ１２１を含み、データドライバ１１０はデータシフトレジスタ１１１を含む。 The electrostatic capacitance type fingerprint sensor 101 includes an electrostatic capacity detecting element as a functional element provided at each intersection of the M scanning lines 132 and the N data lines 133 and the scanning lines and the data lines. An active matrix unit 130 in which detection circuits 151 are arranged in a matrix of M rows and N columns, a scanning driver 120 as scanning line selection means for selecting a specific scanning line from M scanning lines 132, and N pieces of data And a data driver 110 as data line selection means for selecting a specific data line from the lines. The scan driver 120 includes a scan shift register 121, and the data driver 110 includes a data shift register 111.

上記の構成において、Ｍ本の走査線１３２が１本毎に選択されると、ある時点においてアクティブになっている走査線１３２上に並ぶＮ本のデータ線１３３がアナログスイッチ１１３により順次選択されてコンパレータ１４０に接続するように点順次駆動される。 In the above configuration, when the M scanning lines 132 are selected one by one, the N data lines 133 arranged on the scanning lines 132 that are active at a certain time are sequentially selected by the analog switch 113. It is driven point-sequentially so as to be connected to the comparator 140.

コンパレータ１４０の一方のアナログ信号入力には静電容量検出素子を含む静電容量検出回路１５１から出力される信号電位が入力される。 The signal potential output from the capacitance detection circuit 151 including the capacitance detection element is input to one analog signal input of the comparator 140.

図２は静電容量式指紋センサに用いられるデータドライバ１１０の回路図であり、図３は走査ドライバ１２０の回路図である。 FIG. 2 is a circuit diagram of the data driver 110 used in the capacitive fingerprint sensor, and FIG. 3 is a circuit diagram of the scan driver 120.

図２のデータドライバに備えられたデータシフトレジスタ１１１は前段からのデータの受け入れを制御するクロックドインバータ２１４と、クロックドインバータ２１４の出力を反転するインバータ２１５と、インバータ２１５の出力すなわちシフトレジスタ後段への出力を反転制御するためのクロックドインバータ２１６との組み合わせを一段とし、これを複数段にわたって接続することで構成されている。データシフトレジスタ１１１にはクロック信号ＣＬＫＸ及びＣＬＫＸＢが入力されており、その動作時にはＣＬＫＸとＣＬＫＸＢに対して互いに位相が反転したクロック信号が入力される。データシフトレジスタ１１１の奇数段においては、クロックドインバータ２１４にはＣＬＫＸ、クロックドインバータ２１６にはＣＬＫＸＢが入力される。偶数段においては、クロックドインバータ２１４にはＣＬＫＸＢ、クロックドインバータ２１６にはＣＬＫＸが入力される。従って、データシフトレジスタ１１１の偶数段と奇数段の動作タイミングは互いに逆相となる。 The data shift register 111 provided in the data driver of FIG. 2 includes a clocked inverter 214 that controls reception of data from the preceding stage, an inverter 215 that inverts the output of the clocked inverter 214, and an output of the inverter 215, that is, a subsequent stage of the shift register. The combination with the clocked inverter 216 for inversion control of the output to is made one stage, and this is connected over a plurality of stages. Clock signals CLKX and CLKXB are input to the data shift register 111, and clock signals whose phases are inverted with respect to CLKX and CLKXB are input during the operation. In the odd stage of the data shift register 111, CLKX is input to the clocked inverter 214, and CLKXB is input to the clocked inverter 216. In the even-numbered stage, CLKXB is input to the clocked inverter 214 and CLKX is input to the clocked inverter 216. Accordingly, the operation timings of the even and odd stages of the data shift register 111 are opposite to each other.

データシフトレジスタ１１１の奇数段（２ｎ−１段：ｎは自然数）ではクロックドインバータ２１４はクロック信号ＣＬＫＸの立ち上がりに、クロックドインバータ２１６はクロック反転信号ＣＬＫＸＢの立ち上がりに同期してアクティブになるようになっている。一方、偶数段（２ｎ段：ｎは自然数）ではクロックドインバータ２１４はクロック反転信号ＣＬＫＸＢの立ち上がりに、クロックドインバータ２１６はクロック信号ＣＬＫＸの立ち上がりに同期してアクティブになるようになっている。尚、クロック信号ＣＬＫＸとクロック反転信号ＣＬＫＸＢは相補信号であるので、データシフトレジスタ１１１の奇数段と偶数段とで動作タイミングがＣＬＫＸの半周期分ずれるようになっている。 In the odd stage (2n-1 stage: n is a natural number) of the data shift register 111, the clocked inverter 214 becomes active in synchronization with the rising edge of the clock signal CLKX, and the clocked inverter 216 becomes active in synchronization with the rising edge of the clock inverted signal CLKXB. It has become. On the other hand, in an even number stage (2n stage: n is a natural number), the clocked inverter 214 becomes active in synchronization with the rising edge of the clock inverted signal CLKXB, and the clocked inverter 216 becomes active in synchronization with the rising edge of the clock signal CLKX. Since the clock signal CLKX and the clock inversion signal CLKXB are complementary signals, the operation timing is shifted by a half cycle of CLKX between the odd-numbered stage and the even-numbered stage of the data shift register 111.

まず、クロック信号ＣＬＫＸの立ち上がり時におけるデータシフトレジスタ１１１の動作について説明する。 First, the operation of the data shift register 111 when the clock signal CLKX rises will be described.

データシフトレジスタ１１１の奇数段（２ｎ−１：ｎは自然数）ではクロック信号ＣＬＫＸの立ち上がりに同期してクロックドインバータ２１４がアクティブとなる。この時クロックドインバータ２１４の出力部（Ｎ２）には、クロックドインバータ２１４の入力部（Ｎ１）の信号が反転されて出力される。クロックドインバータ２１４の出力信号はインバータ２１５によって再び反転される。従って、インバータ２１５の出力部（Ｎ３）にはＮ１と同じレベルの信号が出力される。インバータ２１５の出力信号が、後段、即ち偶数段の入力信号となる。またこの時、インバータ２１５の出力を反転入力するためのクロックドインバータ２１６は非アクティブとなっている。 In the odd-numbered stages (2n-1: n is a natural number) of the data shift register 111, the clocked inverter 214 becomes active in synchronization with the rising edge of the clock signal CLKX. At this time, the signal of the input section (N1) of the clocked inverter 214 is inverted and output to the output section (N2) of the clocked inverter 214. The output signal of the clocked inverter 214 is inverted again by the inverter 215. Therefore, a signal having the same level as N1 is output to the output section (N3) of the inverter 215. The output signal of the inverter 215 becomes the input signal of the subsequent stage, that is, the even-numbered stage. At this time, the clocked inverter 216 for inverting the output of the inverter 215 is inactive.

一方データシフトレジスタ１１１の偶数段（２ｎ段：ｎは自然数）では、クロック信号ＣＬＫＸの立ち上がりに同期してクロックドインバータ２１４が非アクティブとなり、クロックドインバータ２１４の入力部（Ｎ３）と同出力部（Ｎ４）の信号伝送経路が遮断される。これにより、前段の奇数段からの入力が遮断された状態となる。またこの時、クロックドインバータ２１６はアクティブとなる。従って、クロックドインバータ２１６の出力部（Ｎ４）には、インバータ２１５の出力信号（Ｎ５）が反転されて出力される。クロックドインバータ２１６の出力信号はインバータ２１５によって反転される。これにより、インバータ２１５とクロックドインバータ２１６によってラッチ回路が構成され、インバータ２１５の入力部（Ｎ４）と同出力部（Ｎ５）において、安定な２状態が保持される。このときラッチ回路の入力部（Ｎ４）と同出力部（Ｎ５）には、クロックドインバータ２１４が非アクティブになる直前、即ちクロック信号ＣＬＫＸが立ち上がる直前のレベルが保持される。 On the other hand, in the even stage (2n stage: n is a natural number) of the data shift register 111, the clocked inverter 214 becomes inactive in synchronization with the rising edge of the clock signal CLKX, and the same output part as the input part (N3) of the clocked inverter 214 The signal transmission path (N4) is blocked. As a result, the input from the odd-numbered stage of the previous stage is cut off. At this time, the clocked inverter 216 becomes active. Therefore, the output signal (N5) of the inverter 215 is inverted and output to the output section (N4) of the clocked inverter 216. The output signal of the clocked inverter 216 is inverted by the inverter 215. As a result, the inverter 215 and the clocked inverter 216 form a latch circuit, and two stable states are maintained at the input section (N4) and the output section (N5) of the inverter 215. At this time, the levels immediately before the clocked inverter 214 becomes inactive, that is, immediately before the clock signal CLKX rises, are held in the input section (N4) and the output section (N5) of the latch circuit.

次にクロック信号ＣＬＫＸの立ち下がり時におけるデータシフトレジスタ１１１の動作について説明する。 Next, the operation of the data shift register 111 when the clock signal CLKX falls is described.

シフトレジスタの奇数段（２ｎ−１段：ｎは自然数）では、クロック反転信号ＣＬＫＸＢの立ち上がり、即ちクロック信号ＣＬＫＸの立ち下がりに同期してクロックドインバータ２１４が非アクティブとなり、クロックドインバータ２１４の入力部（Ｎ１）同出力部（Ｎ２）の信号伝送経路が遮断される。これにより、前段の偶数段からの入力が遮断された状態となる。またこの時、クロックドインバータ２１６はアクティブとなる。従って、クロックドインバータ２１６の出力部（Ｎ２）には、インバータ２１５の出力信号（Ｎ３）が反転されて出力される。クロックドインバータ２１６の出力信号はインバータ２１５によって再び反転される。これにより、インバータ２１５とクロックドインバータ２１６によってラッチ回路が構成され、インバータ２１５の入力部（Ｎ２）と同出力部（Ｎ３）には、クロックドインバータ２１４が非アクティブになる直前、即ちクロック信号ＣＬＫＸが立ち下がる直前のレベルが保持される。 In an odd stage (2n-1 stage: n is a natural number) of the shift register, the clocked inverter 214 becomes inactive in synchronization with the rising edge of the clock inverted signal CLKXB, that is, the falling edge of the clock signal CLKX. The signal transmission path of the unit (N1) and the output unit (N2) is blocked. As a result, the input from the even-numbered stage in the previous stage is cut off. At this time, the clocked inverter 216 becomes active. Therefore, the output signal (N3) of the inverter 215 is inverted and output to the output section (N2) of the clocked inverter 216. The output signal of the clocked inverter 216 is inverted again by the inverter 215. As a result, the inverter 215 and the clocked inverter 216 form a latch circuit, and the input unit (N2) and the output unit (N3) of the inverter 215 have a clock signal CLKX immediately before the clocked inverter 214 becomes inactive. The level just before the fall is held.

一方データシフトレジスタ１１１の偶数段（２ｎ段；ｎは自然数）ではクロック反転信号ＣＬＫＢの立ち上がり、即ちクロック信号ＣＬＫＸの立ち下がりに同期してクロックドインバータ２１４がアクティブとなる。この時、クロックドインバータ２１４の出力部（Ｎ４）には、クロックドインバータ２１４の入力部（Ｎ３）の信号が反転されて出力される。このクロックドインバータ２１４の出力信号はインバータ２１５によって再び反転される。従って、インバータ２１５の出力部（Ｎ５）にはＮ３と同レベルの信号が出力される。この時、クロックドインバータ２１４の入力部（Ｎ３）の信号は、前段の奇数段（２ｎ−１段；ｎは自然数）においてラッチされて安定な電位となっているため、クロック反転信号ＣＬＫＸＢの立ち上がりのタイミングでデータシフトレジスタ１１１の奇数段の出力部（Ｎ３）の情報が、偶数段の出力部（Ｎ５）に転送される。このときインバータ２１５の出力を反転入力するためのクロックドインバータ２１６は非アクティブとなっている為、ラッチ動作を行わない。インバータ２１５の出力部（Ｎ５＝Ｎ１）の信号は、後段、即ち奇数段（２ｎ＋１段；ｎは自然数）の入力信号となって、次のクロック信号ＣＬＫＸの立ち上がりのタイミングで後段にシフトすることとなる。 On the other hand, in the even-numbered stage (2n stage; n is a natural number) of the data shift register 111, the clocked inverter 214 becomes active in synchronization with the rising edge of the clock inverted signal CLKB, that is, the falling edge of the clock signal CLKX. At this time, the signal of the input part (N3) of the clocked inverter 214 is inverted and output to the output part (N4) of the clocked inverter 214. The output signal of the clocked inverter 214 is inverted again by the inverter 215. Therefore, a signal having the same level as that of N3 is output to the output section (N5) of the inverter 215. At this time, the signal of the input part (N3) of the clocked inverter 214 is latched at a previous odd-numbered stage (2n-1 stage; n is a natural number) and has a stable potential, and therefore the rising edge of the clock inverted signal CLKXB At this timing, the information of the odd-numbered output section (N3) of the data shift register 111 is transferred to the even-numbered output section (N5). At this time, since the clocked inverter 216 for inverting the output of the inverter 215 is inactive, the latch operation is not performed. The signal of the output part (N5 = N1) of the inverter 215 becomes an input signal of the latter stage, that is, the odd stage (2n + 1 stage; n is a natural number), and is shifted to the subsequent stage at the rising timing of the next clock signal CLKX. Become.

このように、データシフトレジスタ１１１の偶数段と奇数段とで信号を取り込むタイミングとラッチするタイミングがクロック信号ＣＬＫＸの半周期分ずれているため、クロック信号ＣＬＫＸの半周期ごとに、データシフトレジスタ１１１の初段に入力されたスタートパルス信号ＳＰＸが順次次段のシフトレジスタにシフトする。即ち、最初の半クロック（クロック信号ＣＬＫＸ立ち上がりのタイミング）で、奇数段（２ｎ−１段）が信号をラッチし、同じタイミングで後段の偶数段（２ｎ段）のクロックドインバータ１４が前段の奇数段（２ｎ−１段）でラッチされて安定となった信号を伝送する。次の半クロック（クロック信号ＣＬＫＸ立ち下がり）で、偶数段（２ｎ段）は前の半クロックの間に取り込んだ信号をラッチし、同じタイミングで後段の奇数段（２ｎ＋１段）はこの信号を伝送する。このような動作を繰り返すことにより、データシフトレジスタ１１１の各段で信号が順次転送される。 As described above, since the signal capturing timing and the latching timing of the even and odd stages of the data shift register 111 are shifted by a half cycle of the clock signal CLKX, the data shift register 111 is shifted every half cycle of the clock signal CLKX. The start pulse signal SPX input to the first stage is sequentially shifted to the next shift register. That is, at the first half clock (timing of the rise of the clock signal CLKX), the odd stage (2n-1 stage) latches the signal, and at the same timing, the clocked inverter 14 of the subsequent even stage (2n stage) is the odd number of the previous stage. A signal which is latched and stabilized at the stage (2n-1 stage) is transmitted. At the next half clock (falling clock signal CLKX), the even number stage (2n stage) latches the signal captured during the previous half clock, and the odd number stage (2n + 1 stage) at the back stage transmits this signal at the same timing. To do. By repeating such an operation, signals are sequentially transferred at each stage of the data shift register 111.

図３の走査ドライバに備えられた走査シフトレジスタ１２１は前段からのデータの受け入れを制御するクロックドインバータ３２４と、クロックドインバータ３２４の出力を反転するインバータ３２５と、インバータ３２５の出力すなわちシフトレジスタ後段への出力を反転制御するためのクロックドインバータ３２６との組み合わせを一段とし、これを複数段にわたって接続することで構成されている。走査シフトレジスタ１２１にはＣＬＫＹ及びクロック反転信号ＣＬＫＹＢが入力される。走査シフトレジスタ１２１の奇数段においては、クロックドインバータ３２４にはＣＬＫＹ、クロックドインバータ３２６にはＣＬＫＹＢが入力される。偶数段においては、クロックドインバータ３２４にはＣＬＫＹＢ、クロックドインバータ３２６にはＣＬＫＹが入力される。 The scan shift register 121 provided in the scan driver of FIG. 3 includes a clocked inverter 324 that controls reception of data from the previous stage, an inverter 325 that inverts the output of the clocked inverter 324, and an output of the inverter 325, that is, a subsequent stage of the shift register. The combination with the clocked inverter 326 for inversion control of the output to is made into one stage, and this is connected over a plurality of stages. CLKY and the clock inversion signal CLKYB are input to the scan shift register 121. In the odd stage of the scan shift register 121, CLKY is input to the clocked inverter 324 and CLKYB is input to the clocked inverter 326. At even stages, CLKYB is input to the clocked inverter 324 and CLKY is input to the clocked inverter 326.

走査シフトレジスタ１２１の動作は上述のデータシフトレジスタ１１１の動作と同様である。 The operation of the scan shift register 121 is the same as that of the data shift register 111 described above.

図４は被験者の指紋の凹凸情報を電気信号に変換する静電容量検出回路１５１の回路構成図である。同検出回路１５１は、同検出回路１５１を選択するための選択トランジスタ４３５と、被験者の指先とセンサ電極との間に形成される検出容量Ｃｄと、検出容量Ｃｄの微小な容量変化を基に指紋の凹凸情報を担う検出信号を出力する静電容量検出素子４３６と、検出信号を増幅する信号増幅トランジスタ４３７、選択トランジスタ４３５の開閉制御を行うための信号を伝達する走査線４３２と、検出信号を伝達するためのデータ線４３３と、検出信号の出力経路を構成する低電位電源線ＶＳＳと、容量値一定の基準容量Ｃｓと、リセットトランジスタ４３８を備えて構成されている。検出容量Ｃｄは被験者の指紋の凹凸とセンサ電極（図５参照）との間の距離に応じて定まる。静電容量検出素子４３６としては、検出容量Ｃｄに対応した検出信号を出力する素子であれば特に限定されるものではない。また信号増幅素子として、本実施形態においては、ゲート端子（電流制御端子）、ソース端子（電流出力端子）、及びドレイン端子（電流入力端子）から成る三端子トランジスタを例示するが、これに限られるものではない。 FIG. 4 is a circuit configuration diagram of a capacitance detection circuit 151 that converts unevenness information of a subject's fingerprint into an electrical signal. The detection circuit 151 includes a selection transistor 435 for selecting the detection circuit 151, a detection capacitor Cd formed between the fingertip of the subject and the sensor electrode, and a fingerprint based on a minute capacitance change of the detection capacitor Cd. Capacitance detection element 436 that outputs a detection signal carrying the unevenness information, a signal amplification transistor 437 that amplifies the detection signal, a scanning line 432 that transmits a signal for controlling opening and closing of the selection transistor 435, and a detection signal A data line 433 for transmission, a low-potential power supply line VSS constituting an output path of the detection signal, a reference capacitor Cs having a constant capacitance value, and a reset transistor 438 are included. The detection capacitance Cd is determined according to the distance between the unevenness of the fingerprint of the subject and the sensor electrode (see FIG. 5). The capacitance detection element 436 is not particularly limited as long as it is an element that outputs a detection signal corresponding to the detection capacitor Cd. In this embodiment, the signal amplifying element is exemplified by a three-terminal transistor including a gate terminal (current control terminal), a source terminal (current output terminal), and a drain terminal (current input terminal). It is not a thing.

上述の構成において、走査線４３２上に論理レベルＨの信号が出力され、選択トランジスタ４３５が開状態になると、データ線４３３には信号増幅トランジスタ４３７のゲート電位で定まる検出電流が流れる。この検出電流は検出容量Ｃｄに対応する検出信号として処理される。検出信号には指紋の凹凸情報が含まれている。信号増幅トランジスタ４３７のゲート電位は、

で表される。即ち、信号増幅トランジスタ４３７自体の寄生容量Ｃｔと、基準容量Ｃｓと、検出容量Ｃｄとのそれぞれの容量比によって定まる。例えば、被験者の指先をセンサ電極に近づけた場合に、指紋の凸部がセンサ電極に近接すると、検出容量Ｃｄは寄生容量Ｃｔ、基準容量Ｃｓに対して十分に大きくなり、信号増幅トランジスタ４３７のゲート電位はグランド電位に近づく。この結果、信号増幅トランジスタ４３７は略オフ状態となり、信号増幅トランジスタ４３７のソース／ドレイン間には極めて微弱な電流が流れる。一方、指紋の凹部がセンサ電極に近接すると、検出容量Ｃｄは寄生容量Ｃｔ、基準容量Ｃｓに対して十分に小さくなり、信号増幅トランジスタ４３７のゲート電位は走査線４３２の電位に近づく。走査線４３２がアクティブとなっている状態では、走査線４３２の電位は高電位ＶＤＤである。この結果、信号増幅トランジスタ４３７は略オン状態となり、信号増幅トランジスタ４３７のソース／ドレイン間には上述の微弱電流よりも大きな電流が流れる。ここで、信号増幅トランジスタ４３７のソース端子は低電位電源線ＶＳＳに接続しているため、信号増幅トランジスタ４３７を流れる検出電流の向きはデータ線４３３から低電位電源線ＶＳＳへ流れ込む向きとなる。つまり、被験者の指紋の凹凸情報を担う検出信号は外部回路から静電容量検出回路１５１へ流れ込むように出力される。 In the above configuration, when a logic level H signal is output on the scanning line 432 and the selection transistor 435 is opened, a detection current determined by the gate potential of the signal amplification transistor 437 flows through the data line 433. This detection current is processed as a detection signal corresponding to the detection capacitor Cd. The detection signal includes fingerprint unevenness information. The gate potential of the signal amplification transistor 437 is

It is represented by That is, it is determined by the respective capacitance ratios of the parasitic capacitance Ct of the signal amplification transistor 437 itself, the reference capacitance Cs, and the detection capacitance Cd. For example, when the fingertip of the subject is brought close to the sensor electrode, if the convex portion of the fingerprint is close to the sensor electrode, the detection capacitance Cd becomes sufficiently larger than the parasitic capacitance Ct and the reference capacitance Cs, and the gate of the signal amplification transistor 437 The potential approaches the ground potential. As a result, the signal amplification transistor 437 is substantially turned off, and a very weak current flows between the source / drain of the signal amplification transistor 437. On the other hand, when the concave portion of the fingerprint is close to the sensor electrode, the detection capacitance Cd becomes sufficiently smaller than the parasitic capacitance Ct and the reference capacitance Cs, and the gate potential of the signal amplification transistor 437 approaches the potential of the scanning line 432. In a state where the scanning line 432 is active, the potential of the scanning line 432 is the high potential VDD. As a result, the signal amplification transistor 437 is substantially turned on, and a current larger than the above-described weak current flows between the source / drain of the signal amplification transistor 437. Here, since the source terminal of the signal amplification transistor 437 is connected to the low potential power supply line VSS, the direction of the detection current flowing through the signal amplification transistor 437 is the direction of flowing from the data line 433 to the low potential power supply line VSS. That is, the detection signal carrying the unevenness information of the subject's fingerprint is output so as to flow into the capacitance detection circuit 151 from the external circuit.

尚、信号増幅トランジスタ４３７のソース端子を高電位電源線ＶＤＤに接続することにより、静電容量検出回路１５１からデータ線４３３に流れ出す向きに電流が流れるようにしてもよい。 Note that, by connecting the source terminal of the signal amplification transistor 437 to the high-potential power supply line VDD, a current may flow in the direction of flowing from the capacitance detection circuit 151 to the data line 433.

リセットトランジスタ４３８は、前段の静電容量検出回路４３１が選択されている段階（プレセンシング期間）で、開状態となるように開閉制御される。リセットトランジスタ４３８を開状態とすることによって、信号増幅トランジスタ４３７のゲート端子はＶＳＳと導通し、当該ゲート端子に注入された電荷を排出することができる。静電容量式指紋センサの製造工程においては、信号増幅トランジスタ４３７のゲート端子に意図しない電荷などが注入されて指紋情報の検出に悪影響を及ぼす可能性を有していたが、上記の構成により、指紋情報の検出の前段階で信号増幅トランジスタ４３７のゲート電位をリセットできるためより安定した動作を行うことができる。 The reset transistor 438 is controlled to be opened and closed at a stage (pre-sensing period) in which the previous stage capacitance detection circuit 431 is selected. By opening the reset transistor 438, the gate terminal of the signal amplification transistor 437 is brought into conduction with VSS, and the charge injected into the gate terminal can be discharged. In the manufacturing process of the capacitive fingerprint sensor, there is a possibility that unintended charges are injected into the gate terminal of the signal amplification transistor 437 to adversely affect the detection of fingerprint information. Since the gate potential of the signal amplification transistor 437 can be reset before the detection of fingerprint information, a more stable operation can be performed.

尚、信号増幅トランジスタ４３７が開状態となって、データ線４３３に検出信号が出力されている段階（センシング期間）では、検出容量Ｃｄを正確に読み取るために、リセットトランジスタ４３８は閉状態となるように制御される。 In the stage where the signal amplification transistor 437 is open and the detection signal is output to the data line 433 (sensing period), the reset transistor 438 is closed in order to accurately read the detection capacitor Cd. Controlled.

図５はセンサ電極を中心とする静電容量検出回路１５１の断面構造図である。同図に示すように、静電容量検出回路１５１には、指紋の凹凸情報を担う検出信号を出力する静電容量検出素子４３６と、被験者の指先Ｆとの間に静電容量４３６を形成するためのセンサ電極（検出電極）５７１とが形成されている。信号増幅トランジスタ４３７は、ゲート電極５７０、ゲート絶縁膜５６８、多結晶シリコン層５６３、ソース／ドレイン電極５６９を含んで構成されるＭＯＳトランジスタである。静電容量４３６は指紋の凹凸パターンに応じてその容量値が変化する可変容量である。指先Ｆの電位は参照電位に設定されている。センサ電極５７１はゲート電極５７０に接続しており、指紋の凹凸による検出容量Ｃｄの変化を信号増幅トランジスタ４３７に伝達し、チャネルを流れるドレイン電流の増幅作用によって静電容量変化をセンシングできるように構成されている。 FIG. 5 is a cross-sectional structure diagram of the capacitance detection circuit 151 centering on the sensor electrode. As shown in the figure, in the electrostatic capacitance detection circuit 151, an electrostatic capacitance 436 is formed between the electrostatic capacitance detection element 436 that outputs a detection signal carrying the unevenness information of the fingerprint and the fingertip F of the subject. Sensor electrode (detection electrode) 571 is formed. The signal amplification transistor 437 is a MOS transistor including a gate electrode 570, a gate insulating film 568, a polycrystalline silicon layer 563, and a source / drain electrode 569. The electrostatic capacitance 436 is a variable capacitance whose capacitance value changes according to the concave / convex pattern of the fingerprint. The potential of the fingertip F is set to the reference potential. The sensor electrode 571 is connected to the gate electrode 570 and is configured to transmit a change in the detection capacitance Cd due to the fingerprint unevenness to the signal amplification transistor 437 and to sense a change in capacitance by an amplification effect of the drain current flowing through the channel. Has been.

同図に示す静電容量検出回路１５１を製造するには、絶縁性基板５６１上に酸化シリコンなどの下地絶縁膜５６２を積層し、その上にアモルファスシリコンを成膜して結晶化させ、多結晶シリコン層５６３を形成する。次いで、多結晶シリコン層５６３上にゲート絶縁膜５６８とゲート電極５７０を形成し、自己整合的に多結晶シリコン層５６３に不純物を注入・拡散し、ソース／ドレイン領域を形成する。次いで、第１層間絶縁膜５６４を形成した後、コンタクトホールを開口してソース／ドレイン電極５６９を形成する。さらに、第２層間絶縁膜５６５、５６６を積層してコンタクトホールを開口し、センサ電極５７１を形成する。最後に、表面全体をパッシベーション膜５６７で被覆する。ここで、第２層間絶縁膜５６５、５６６が二層構造となっているのは、下層の第２層間絶縁膜５６５で平坦性を確保し、上層の第２層間絶縁膜５６６で所望の膜厚を得るためであるが、単層構造としてもよい。 In order to manufacture the capacitance detection circuit 151 shown in the figure, a base insulating film 562 such as silicon oxide is stacked on an insulating substrate 561, an amorphous silicon film is formed on the base insulating film 562, and crystallized. A silicon layer 563 is formed. Next, a gate insulating film 568 and a gate electrode 570 are formed on the polycrystalline silicon layer 563, and impurities are implanted and diffused into the polycrystalline silicon layer 563 in a self-aligned manner to form source / drain regions. Next, after forming a first interlayer insulating film 564, a contact hole is opened and a source / drain electrode 569 is formed. Further, second interlayer insulating films 565 and 566 are stacked to open a contact hole, and a sensor electrode 571 is formed. Finally, the entire surface is covered with a passivation film 567. Here, the reason why the second interlayer insulating films 565 and 566 have a two-layer structure is that the lower second interlayer insulating film 565 ensures flatness and the upper second interlayer insulating film 566 has a desired film thickness. However, a single layer structure may be used.

尚、絶縁性基板５６１上にトランジスタ等の半導体素子を形成するには、上述の製法に限らず、例えば、特開平１１−３１２８１１号公報やS.Utsunomiya et. al. Society for Information Display p. 916(2000)に開示された剥離転写技術を適用することで、トランジスタ等の半導体素子を絶縁性基板５６１上に形成してもよい。剥離転写技術を適用すれば、絶縁性基板５６１として、プラスチック基板やガラス基板などの適度な強度を有する安価な基板を採用できるため、静電容量式指紋センサ１０１の機械的強度を高めることができる。 Note that the formation of semiconductor elements such as transistors on the insulating substrate 561 is not limited to the above-described manufacturing method. For example, Japanese Patent Application Laid-Open No. 11-312811 and S. Utsunomiya et. Al. Society for Information Display p. A semiconductor element such as a transistor may be formed over the insulating substrate 561 by applying the peeling transfer technique disclosed in (2000). If the separation transfer technique is applied, an inexpensive substrate such as a plastic substrate or a glass substrate can be used as the insulating substrate 561, so that the mechanical strength of the capacitive fingerprint sensor 101 can be increased. .

図６は静電容量検出回路１５１の検出信号を参照電位と比較するコンパレータ１４０の回路構成図である。コンパレータ１４０は、前段のカレントミラー回路６４１と、後段のカレントミラー回路６４２を備えて構成されている。前段のカレントミラー回路６４１では、ゲート電位が参照電位ＶＲに保持されたＭＯＳトランジスタ６４１ａを流れる一定の参照電流Ｉrefと、静電容量検出回路１５１を流れる検出電流Ｉdatとを比較し、後段のカレントミラー回路６４２では、参照電流Ｉrefと検出電流Ｉdatとの差分を増幅した信号ＯＵＴを出力する。参照電流Ｉrefは検出電流Ｉdatの最大値と最小値のほぼ中間となるように予め設定されている。予め定められた所定の閾値と信号ＯＵＴの信号レベルを比較することによって、２値データから成る指紋情報を得ることが可能となる。 FIG. 6 is a circuit configuration diagram of the comparator 140 that compares the detection signal of the capacitance detection circuit 151 with a reference potential. The comparator 140 includes a front-stage current mirror circuit 641 and a rear-stage current mirror circuit 642. In the previous stage current mirror circuit 641, a constant reference current Iref flowing through the MOS transistor 641 a whose gate potential is held at the reference potential VR is compared with the detection current Idat flowing through the capacitance detection circuit 151, and the subsequent current mirror circuit is compared. The circuit 642 outputs a signal OUT obtained by amplifying the difference between the reference current Iref and the detection current Idat. The reference current Iref is set in advance so as to be approximately halfway between the maximum value and the minimum value of the detection current Idat. By comparing a predetermined threshold value determined in advance with the signal level of the signal OUT, fingerprint information composed of binary data can be obtained.

尚、同図において、ＣＬＫＸ信号はデータシフトレジスタ１１１に入力するパルス信号と同一であり、アナログスイッチ１１２の切換タイミングに同期している。 In the figure, the CLKX signal is the same as the pulse signal input to the data shift register 111 and is synchronized with the switching timing of the analog switch 112.

ここで図８を用いて走査ドライバ１２０、データドライバ１１０及び静電容量検出回路１５１を含むアクティブマトリクス部１３０の動作の説明をする。ＣＬＫＹ及びＣＬＫＹＢが走査ドライバ１２０に入力された状態で、ＳＰＹをアクティブにするとＹＳＥＬ１、ＹＳＥＬ２、…、ＹＳＥＬｍがＣＬＫＹ及びＣＬＫＹＢの半周期毎にアクティブになり、走査線１３２が順次選択される。またＣＬＫＸ及びＣＬＫＸＢがデータドライバ１１０に入力された状態で、ＳＰＸをアクティブにするとＸＳＥＬ１、ＸＳＥＬ２、…、ＸＳＥＬｎがＣＬＫＸ及びＣＬＫＸＢの半周期毎にアクティブになり、データ線１３３が順次選択される。この時ＳＰＸを入力するタイミングを走査線が選択されるのと同期させることにより、１本の走査線が選択されている間にデータ線１３３全ての選択を完了させる。ＸＳＥＬ１、ＸＳＥＬ２、…、ＸＳＥＬｎが順次アクティブになりデータ線１３３が選択されることにより、選択されたデータ線に配置されたアナログスイッチ１１３が順次同通し、静電容量検出回路１５１からの検出電流ＩＤ１、ＩＤ２、…、ＩＤｎが読み出されコンパレータ１４０へと流れ込む。コンパレータ１４０では検出電流ＩＤ１、ＩＤ２、…、ＩＤｎと参照電位ＶＲにより流れる参照電流Ｉｒｅｆとを比較し、２値データをＤＡＴＡ端子より出力する。 Here, the operation of the active matrix unit 130 including the scanning driver 120, the data driver 110, and the capacitance detection circuit 151 will be described with reference to FIG. When SPY is activated while CLKY and CLKYB are input to the scan driver 120, YSEL1, YSEL2,. In addition, when SPX is activated while CLKX and CLKXB are input to the data driver 110, XSEL1, XSEL2,. At this time, the selection of all the data lines 133 is completed while one scanning line is selected by synchronizing the timing of inputting SPX with the selection of the scanning line. When XSEL1, XSEL2,..., XSELn are sequentially activated and the data line 133 is selected, the analog switches 113 arranged on the selected data line are sequentially connected, and the detection current ID1 from the capacitance detection circuit 151 is detected. , ID2,..., IDn are read out and flow into the comparator 140. The comparator 140 compares the detected currents ID1, ID2,..., IDn with the reference current Iref flowing by the reference potential VR, and outputs binary data from the DATA terminal.

以上が走査ドライバ１２０、データドライバ１１０、コンパレータ１４０及び静電容量検出回路１５１を含むアクティブマトリクス部１３０の動作の説明である。 The above is the description of the operation of the active matrix unit 130 including the scan driver 120, the data driver 110, the comparator 140, and the capacitance detection circuit 151.

図７ａは先述のコンパレータ１４０に対して参照電位ＶＲを出力するＤ／Ａコンバータ１４１、Ｄ／Ａコンバータ１４１に対して参照電位ＶＲに対応するパラレルのデジタル信号を出力するシフトレジスタ１４２及びシフトレジスタ１４２に対してクロック信号を出力するＡＮＤ１４３である。ただし、本実施形態ではクロック信号生成手段としてＡＮＤを用いたが、その形態についてはこれに限られるものではなく、例えばＮＯＲであっても良い。又、図７ｂは図７ａに示されたシフトレジスタ１４２に含まれるフリップフロップ回路７２５の一実施形態を示したものであり、インバーター７５０、２入力ＮＯＲ７６０〜７６４、３入力ＮＯＲ７７０で構成される。ただし、その形態についてはこれに限られるものではない。ＡＮＤ１４３にはデータドライバ１１０に入力されるクロック信号ＣＬＫＸ及びクロック反転信号ＣＬＫＸＢが入力され、クロック信号ＣＬＫＳを出力する。ただし、本実施形態ではＡＮＤ１４３へＣＬＫＸ及びＣＬＫＸＢを入力したが、入力信号についてはこれに限られるものではなく、例えばＣＬＫＹ及びＣＬＫＹＢであっても良い。シフトレジスタ１４２にはクロック信号ＣＬＫＳ及びデータ信号ＤＶＲが入力される。シフトレジスタ１４２は前段からのデータをクロック信号ＣＬＫＳの立ち上がりに同期して記憶し、記憶したデータを後段のフリップフロップ回路及びＤ／Ａコンバータへ出力するフリップフロップ回路７２５を、複数段にわたって接続することで構成されている。フリップフロップ回路７２５において、ｄはデータ入力、ｑはデータ出力及びｃｋはクロック信号入力である。同図に示すように各段のフリップフロップ回路７２５の出力ｑ［１］〜ｑ［ｎ］がＤ／Ａコンバータ１４１に対するデジタルデータの出力となるため、フリップフロップ回路７２５の段数はＤ／Ａコンバータの分解能に相当するビット数と同数となる。例えばＤ／Ａコンバータの分解能が８ビットであれば、ｎ＝８であり、フリップフロップ回路７２５の段数は８となる。Ｄ／Ａコンバータ１４１はｎビットのデジタルデータ（ｑ［ｎ］ｑ［ｎ−１］…ｑ［１］）₂、高電位Ｖｒｅｆ及び低電位ＧＮＤが入力される。高電位Ｖｒｅｆは他のロジック回路の高電位ＶＤＤと共通としても良い。Ｄ／Ａコンバータはｎ個のスイッチ７４０と、ｎ個の抵抗Ｒ１、Ｒ２、…、Ｒｎ、オペアンプ７３０及び帰還抵抗Ｒｆ７３２を含む反転増幅回路７３１で構成されており、抵抗Ｒ１、Ｒ２、…、Ｒｎはそれらの比が１／２¹：１／２²：…：１／２ⁿとなるように設定される。ある抵抗Ｒｋに接続されたスイッチがＶｒｅｆ側に接続されたときにスイッチを流れる電流ｉｋは

となるので、デジタルデータ（ｑ［ｎ］ｑ［ｎ−１］…ｑ［１］）₂に対応する帰還抵抗Ｒｆ７３２を流れる電流値Ｉは

となる。この電流Ｉが反転増幅回路７３１の帰還抵抗Ｒｆ７３２を流れるから、Ｄ／Ａコンバータ１４１の出力ＶＲは

となり、デジタルデータ（ｑ［ｎ］ｑ［ｎ−１］…ｑ［１］）₂に対応したアナログ値の電位ＶＲが出力される。本実施形態においては、図８に示すＤ／Ａコンバータを例示するが、その形態についてはこれに限られるものではなく、例えば容量分割型のＤ／Ａコンバータを用いても良い。 7A shows a D / A converter 141 that outputs a reference potential VR to the above-described comparator 140, a shift register 142 that outputs a parallel digital signal corresponding to the reference potential VR to the D / A converter 141, and a shift register 142. AND 143 outputs a clock signal. However, in this embodiment, AND is used as the clock signal generation means, but the form is not limited to this, and may be NOR, for example. FIG. 7b shows an embodiment of a flip-flop circuit 725 included in the shift register 142 shown in FIG. 7a. The flip-flop circuit 725 includes an inverter 750, a 2-input NOR 760-764, and a 3-input NOR 770. However, the form is not limited to this. The AND 143 receives the clock signal CLKX and the clock inversion signal CLKXB input to the data driver 110, and outputs the clock signal CLKS. However, in this embodiment, CLKX and CLKXB are input to the AND 143, but the input signal is not limited to this, and may be CLKY and CLKYB, for example. A clock signal CLKS and a data signal DVR are input to the shift register 142. The shift register 142 stores the data from the previous stage in synchronization with the rising edge of the clock signal CLKS, and connects the flip-flop circuit 725 that outputs the stored data to the subsequent stage flip-flop circuit and the D / A converter over a plurality of stages. It consists of In the flip-flop circuit 725, d is a data input, q is a data output, and ck is a clock signal input. As shown in the figure, since the outputs q [1] to q [n] of the flip-flop circuit 725 at each stage are digital data outputs to the D / A converter 141, the number of stages of the flip-flop circuit 725 is the D / A converter. The number of bits is equivalent to the resolution of. For example, if the resolution of the D / A converter is 8 bits, n = 8 and the number of stages of the flip-flop circuit 725 is 8. The D / A converter 141 receives n-bit digital data (q [n] q [n−1]... Q [1]) ₂ , a high potential Vref, and a low potential GND. The high potential Vref may be shared with the high potential VDD of other logic circuits. The D / A converter includes n switches 740, n resistors R1, R2,..., Rn, an inverting amplifier circuit 731 including an operational amplifier 730 and a feedback resistor Rf732, and resistors R1, R2,. Are set so that their ratio is 1/2 ¹ : 1/2 ² :...: 1/2 ⁿ . When a switch connected to a certain resistor Rk is connected to the Vref side, a current ik flowing through the switch is

Therefore, the current value I flowing through the feedback resistor Rf732 corresponding to the digital data (q [n] q [n-1]... Q [1]) ₂ is

It becomes. Since this current I flows through the feedback resistor Rf732 of the inverting amplifier circuit 731, the output VR of the D / A converter 141 is

Thus, the analog potential VR corresponding to the digital data (q [n] q [n−1]... Q [1]) ₂ is output. In the present embodiment, the D / A converter shown in FIG. 8 is exemplified, but the form is not limited to this, and for example, a capacitive division type D / A converter may be used.

図９は本発明の駆動方法の一実施形態を示した駆動波形である。図９を用いてＡＮＤ１４３、Ｄ／Ａコンバータ１４１及びシフトレジスタ１４２の動作を説明する。同図では８ビットの分解能を持つＤ／Ａコンバータ１４１に対して、８ビットのシリアルデータ（１０１１０１００）₂を入力する事例を説明している。まずＳＰＸにローレベルを入力した状態で、ＳＰＸに入力したローレベルが、データドライバ１１０に含まれるデータシフトレジスタ１１１の｛２ｎ＋１｝段目まで伝播するまでＣＬＫＸとＣＬＫＸＢに位相が反転したクロック信号を入力する（ステップ１）。これは後にＣＬＫＸ及びＣＬＫＸＢに位相が揃ったクロック信号を入力する際に、データシフトレジスタ１１１が誤動作し、故障するのを防ぐための処置である。例えばデータシフトレジスタ１１１の１段目について、電源投入時にＮ３がハイレベルであった場合、ＳＰＸにローレベルを入力し、ＣＬＫＸ及びＣＬＫＸＢに位相が揃ったクロック信号を入力すると、ＣＬＫＸ及びＣＬＫＸＢが立ち上がった時にＮ２はＮ１とＮ２の間に配置されたクロックドインバータによってハイレベルに制御されるが、一方でＮ２とＮ３の間に配置されたクロックドインバータによってローレベルに制御されるため、Ｎ２において高電位電源線ＶＤＤと低電位電源線ＶＳＳとが接続されてしまい、多大な電流が流れることで発熱などによる故障の要因となる。そこでステップ１を経ることで、Ｎ３はローレベルに制御されるため上述したような誤動作を招くことがなく、故障の要因も発生しない。又、この時ＡＮＤ１４３の入力ＣＬＫＸとＣＬＫＸＢに入力されるクロック信号は位相が反転しており、ＡＮＤ１４３の出力ＣＬＫＳはローレベルに制御されているため、シフトレジスタ１４２は動作せずシフトレジスタ１４２のパラレル信号出力ｑ［１］〜ｑ［８］は不確定である。次にシフトレジスタ１４２のパラレル信号出力ｑ［１］〜ｑ［８］を確定するために、ＣＬＫＸとＣＬＫＸＢに位相が揃ったクロック信号を入力し、ＤＶＲにデータ信号を入力する（ステップ２）。ＣＬＫＸとＣＬＫＸＢの位相が揃うと、ＡＮＤ１４３の出力ＣＬＫＳにはＣＬＫＸ及びＣＬＫＸＢと同じ波形の信号が出力されるため、ＣＬＫＸ及びＣＬＫＸＢの少なくとも一方の信号の立ち上がりに合わせてシリアルデータ（１０１１０１００）₂をＤＶＲに入力する。シフトレレジスタ１４２はＣＬＫＳの立ち上がり毎にＤＶＲに入力されたデータを後段へシフトしていく。先述のデータがシフトレジスタ１４２の最後段までシフトされた時に、ＣＬＫＸとＣＬＫＸＢの位相を反転させてＣＬＫＳを停止させると、シフトレジスタ１４２の各段の出力ｑ［１］、ｑ［２］、…、ｑ［８］には先述のシリアルデータがパラレルに出力されている。Ｄ／Ａコンバータ１４１は入力された（ｑ［８］ｑ［７］…ｑ［１］）₂のデータに相当するアナログ値の参照電位ＶＲを出力する。ただし、本実施形態ではステップ２においてＣＬＫＸ及びＣＬＫＸＢに位相が揃ったクロック信号を入力したが、信号の波形についてはこれに限られるものではなく、例えばＣＬＫＸ及びＣＬＫＸＢのいずれか一方をハイレベルに固定してもＣＬＫＳには上述したのと同じ波形が得られる。次に以上述べた参照電位ＶＲの設定が完了した後に図８で説明したごとく、走査ドライバ１２０、データドライバ１１０を動作させ静電容量の検出を行う（ステップ３）。図８で説明したごとく、この時ＣＬＫＸとＣＬＫＸＢには位相が反転したクロック信号が入力されており、ＡＮＤ１４３の出力ＣＬＫＳはローレベルに制御されているため、シフトレジスタ１４２は動作せずシフトレジスタ１４２のパラレル信号出力ｑ［１］〜ｑ［８］はステップ２で設定した値が保持される。以上がＤ／Ａコンバータ１４１及びシフトレジスタ１４２の動作の説明である。 FIG. 9 is a drive waveform showing an embodiment of the drive method of the present invention. The operations of the AND 143, the D / A converter 141, and the shift register 142 will be described with reference to FIG. In the figure, an example is described in which 8-bit serial data (10110100) ₂ is input to the D / A converter 141 having an 8-bit resolution. First, with a low level input to SPX, a clock signal whose phase is inverted to CLKX and CLKXB until the low level input to SPX propagates to the {2n + 1} stage of data shift register 111 included in data driver 110. Input (step 1). This is a measure for preventing the data shift register 111 from malfunctioning and failing when a clock signal having the same phase is input to CLKX and CLKXB later. For example, for the first stage of the data shift register 111, when N3 is at the high level when the power is turned on, when a low level is input to SPX and a clock signal having the same phase is input to CLKX and CLKXB, CLKX and CLKXB rise N2 is controlled to a high level by a clocked inverter disposed between N1 and N2, while being controlled to a low level by a clocked inverter disposed between N2 and N3. The high potential power supply line VDD and the low potential power supply line VSS are connected, and a large amount of current flows, causing a failure due to heat generation. Thus, through step 1, N3 is controlled to a low level, so that the above-described malfunction does not occur and no cause of failure occurs. At this time, the phase of the clock signal input to the inputs CLKX and CLKXB of the AND 143 is inverted, and the output CLKS of the AND 143 is controlled to a low level. Therefore, the shift register 142 does not operate and the parallel of the shift register 142 The signal outputs q [1] to q [8] are indeterminate. Next, in order to determine the parallel signal outputs q [1] to q [8] of the shift register 142, clock signals having the same phase are input to CLKX and CLKXB, and a data signal is input to the DVR (step 2). When the phases of CLKX and CLKXB are aligned, a signal having the same waveform as CLKX and CLKXB is output to the output CLKS of AND 143. Therefore, the serial data (10110100) ₂ is converted to DVR at the rising edge of at least one of CLKX and CLKXB. To enter. The shift register 142 shifts the data input to the DVR to the subsequent stage every time CLKS rises. When the above-described data is shifted to the last stage of the shift register 142, if the CLKS is stopped by inverting the phase of CLKX and CLKXB, the outputs q [1], q [2],. , Q [8], the aforementioned serial data is output in parallel. The D / A converter 141 outputs a reference potential VR having an analog value corresponding to the input (q [8] q [7]... Q [1]) ₂ data. However, in this embodiment, a clock signal having the same phase as CLKX and CLKXB is input in step 2, but the waveform of the signal is not limited to this. For example, one of CLKX and CLKXB is fixed at a high level. Even in CLKS, the same waveform as described above is obtained. Next, after the setting of the reference potential VR described above is completed, as described with reference to FIG. 8, the scanning driver 120 and the data driver 110 are operated to detect capacitance (step 3). As described with reference to FIG. 8, at this time, a clock signal having an inverted phase is input to CLKX and CLKXB, and the output CLKS of the AND 143 is controlled to a low level, so that the shift register 142 does not operate and the shift register 142 The parallel signal outputs q [1] to q [8] hold the values set in step 2. The above is the description of the operations of the D / A converter 141 and the shift register 142.

次に、静電容量式指紋センサ１０１の応用例について説明する。 Next, an application example of the capacitive fingerprint sensor 101 will be described.

図１０はスマートカード１０８１のブロック図を示しており、上述した静電容量式指紋センサ１０１と、ＣＰＵやメモリ素子などを実装したＩＣチップ１０８２と、液晶ディスプレイなどの表示装置１０８３を備えて構成されている。ＩＣチップ１０８２にはバイオメトリクス情報として、カード所有者の指紋情報が登録されている。 FIG. 10 is a block diagram of the smart card 1081, which includes the above-described capacitive fingerprint sensor 101, an IC chip 1082 on which a CPU, a memory element, and the like are mounted, and a display device 1083 such as a liquid crystal display. ing. In the IC chip 1082, fingerprint information of the cardholder is registered as biometric information.

図１１はこのスマートカード１０８１の認証手順を示している。カード使用者が指先を指紋センサ１に接触させることによって、スマートカード１０８１に指紋情報が入力されると（ステップＳ１）、この指紋情報は予め登録された指紋情報と照合される（ステップＳ２）。ここで、指紋が一致すると（ステップＳ２；ＹＥＳ）、暗証番号が発行される（ステップＳ３）。次いで、カード所有者によって暗証番号が入力される（ステップＳ４）。ステップＳ３で発行された暗証番号と、ステップＳ４で入力された暗証番号が一致しているか否かがチェックされ（ステップＳ５）、一致している場合には（ステップＳ５；ＹＥＳ）、カードの使用が許可される（ステップＳ６）。 FIG. 11 shows an authentication procedure of the smart card 1081. When the card user touches the fingertip with the fingerprint sensor 1 and fingerprint information is input to the smart card 1081 (step S1), the fingerprint information is collated with previously registered fingerprint information (step S2). Here, if the fingerprints match (step S2; YES), a personal identification number is issued (step S3). Next, a password is entered by the cardholder (step S4). It is checked whether or not the password issued in step S3 and the password entered in step S4 match (step S5). If they match (step S5; YES), the card is used. Is permitted (step S6).

このように、暗証番号に加えて指紋情報によって本人の認証を行うことによって、セキュリティの高いスマートカードを提供できる。バイオメトリクス認証機能を実装したスマートカードはキャッシュカード、クレジットカード、身分証明書などに利用できる。本実施形態の指紋センサは、本人認証を行うためのあらゆるバイオメトリクス認証装置に応用できる。例えば、室内への入退室管理を行うセキュリティシステムとして、本実施形態の指紋センサをドアに取り付けておき、当該指紋センサに入力された入室者の指紋情報と予め登録された指紋情報を照合し、両者が一致する場合には入室を許可する一方で、両者が一致しない場合には入室を不許可とし、必要に応じて警備会社等に通報するシステムにも応用できる。また、インターネットなどのオープンネットワークを通じた電子商取引においても、本人確認のためのバイオメトリクス認証装置として本実施形態の指紋センサは有効に応用できる。さらに、コンピュータ端末装置のユーザ認証装置や、複写機の複写機使用者の管理装置などにも広く応用できる。 In this way, a smart card with high security can be provided by authenticating the person using fingerprint information in addition to the personal identification number. A smart card with a biometrics authentication function can be used for cash cards, credit cards, identification cards, etc. The fingerprint sensor of the present embodiment can be applied to any biometric authentication device for performing personal authentication. For example, as a security system for managing entry / exit into the room, the fingerprint sensor of this embodiment is attached to the door, and the fingerprint information of the occupant input to the fingerprint sensor is compared with the fingerprint information registered in advance, If the two match, the entry is permitted, while if the two do not match, the entry is not permitted and the system can be applied to a security company or the like as necessary. The fingerprint sensor of the present embodiment can also be effectively applied as a biometric authentication device for identity verification in electronic commerce through an open network such as the Internet. Further, the present invention can be widely applied to a user authentication device for a computer terminal device and a management device for a copying machine user of a copying machine.

尚、上記の説明においては、本発明の静電容量検出装置の実施形態として、指紋センサを例示したが、本発明はこれに限られるものではなく、あらゆる被験物の微小凹凸パターンを静電容量変化として読み取る装置に応用できる。例えば、動物の鼻紋の認識などにも応用できる。 In the above description, the fingerprint sensor is illustrated as an embodiment of the capacitance detection device of the present invention. However, the present invention is not limited to this, and the minute uneven pattern of any test object can be changed to the capacitance. It can be applied to devices that read changes. For example, it can be applied to recognition of animal noseprints.

図１２は第二実施形態の静電容量検出素子を含む静電容量検出回路１２５１を行列状に配列した静電容量検出装置である静電容量式指紋センサ１２０１のブロック図である。本実施形態ではクロック信号生成手段としてＮＯＲ１２４３を用いた。それ以外の構成は第一実施形態と同様であるため説明を省略する。 FIG. 12 is a block diagram of a capacitive fingerprint sensor 1201 that is a capacitance detection device in which capacitance detection circuits 1251 including the capacitance detection elements of the second embodiment are arranged in a matrix. In the present embodiment, NOR 1243 is used as the clock signal generation means. Since the other configuration is the same as that of the first embodiment, description thereof is omitted.

図１３は本発明の駆動方法の一実施形態を示した駆動波形である。図１３を用いてＮＯＲ１２４３、Ｄ／Ａコンバータ１２４１及びシフトレジスタ１２４２の動作を説明する。同図では８ビットの分解能を持つＤ／Ａコンバータ１２４１に対して、８ビットのシリアルデータ（１０１１０１００）₂を入力する事例を説明している。まずＳＰＸにローレベルを入力した状態で、ＳＰＸに入力したローレベルが、データドライバ１２１０に含まれるデータシフトレジスタ１２１１の｛２ｎ＋１｝段目まで伝播するまでＣＬＫＸとＣＬＫＸＢに位相が反転したクロック信号を入力する（ステップ１）。これは後にＣＬＫＸ及びＣＬＫＸＢに位相が揃ったクロック信号を入力する際に、データシフトレジスタ１２１１が誤動作し、故障するのを防ぐための処置である。例えばデータシフトレジスタ１２１１の１段目について、電源投入時にＮ３がハイレベルであった場合、ＳＰＸにローレベルを入力し、ＣＬＫＸ及びＣＬＫＸＢに位相が揃ったクロック信号を入力すると、ＣＬＫＸ及びＣＬＫＸＢが立ち上がった時にＮ２はＮ１とＮ２の間に配置されたクロックドインバータによってハイレベルに制御されるが、一方でＮ２とＮ３の間に配置されたクロックドインバータによってローレベルに制御されるため、Ｎ２において高電位電源線ＶＤＤと低電位電源線ＶＳＳとが接続されてしまい、多大な電流が流れることで発熱などによる故障の要因となる。そこでステップ１を経ることで、Ｎ３はローレベルに制御されるため上述したような誤動作を招くことがなく、故障の要因も発生しない。又、この時ＮＯＲ１２４３の入力ＣＬＫＸとＣＬＫＸＢに入力されるクロック信号は位相が反転しており、ＮＯＲ１２４３の出力ＣＬＫＳはローレベルに制御されているため、シフトレジスタ１２４２は動作せずシフトレジスタ１２４２のパラレル信号出力ｑ［１］〜ｑ［８］は不確定である。次にシフトレジスタ１２４２のパラレル信号出力ｑ［１］〜ｑ［８］を確定するために、ＣＬＫＸとＣＬＫＸＢに位相が揃ったクロック信号を入力し、ＤＶＲにデータ信号を入力する（ステップ２）。ＣＬＫＸとＣＬＫＸＢの位相が揃うと、ＮＯＲ１２４３の出力ＣＬＫＳにはＣＬＫＸ及びＣＬＫＸＢの位相を反転した波形の信号が出力されるため、ＣＬＫＸ及びＣＬＫＸＢの少なくとも一方の信号の立ち下がりに合わせてシリアルデータ（１０１１０１００）₂をＤＶＲに入力する。シフトレレジスタ１２４２はＣＬＫＳの立ち上がり毎にＤＶＲに入力されたデータを後段へシフトしていく。先述のデータがシフトレジスタ１２４２の最後段までシフトされた時に、ＣＬＫＸとＣＬＫＸＢの位相を反転させてＣＬＫＳを停止させると、シフトレジスタ１２４２の各段の出力ｑ［１］、ｑ［２］、…、ｑ［８］には先述のシリアルデータがパラレルに出力されている。Ｄ／Ａコンバータ１２４１は入力された（ｑ［８］ｑ［７］…ｑ［１］）₂のデータに相当するアナログ値の参照電位ＶＲを出力する。ただし、本実施形態ではステップ２においてＣＬＫＸ及びＣＬＫＸＢに位相が揃ったクロック信号を入力したが、信号の波形についてはこれに限られるものではなく、例えばＣＬＫＸ及びＣＬＫＸＢのいずれか一方をローレベルに固定してもＣＬＫＳには上述したのと同じ波形が得られる。次に以上述べた参照電位ＶＲの設定が完了した後に図８で説明したごとく、走査ドライバ１２２０、データドライバ１２１０を動作させ静電容量の検出を行う（ステップ３）。図８で説明したごとく、この時ＣＬＫＸとＣＬＫＸＢには位相が反転したクロック信号が入力されており、ＮＯＲ１２４３の出力ＣＬＫＳはローレベルに制御されているため、シフトレジスタ１２４２は動作せずシフトレジスタ１２４２のパラレル信号出力ｑ［１］〜ｑ［８］はステップ２で設定した値が保持される。以上がＤ／Ａコンバータ１２４１及びシフトレジスタ１２４２の動作の説明である。 FIG. 13 is a drive waveform showing an embodiment of the drive method of the present invention. The operations of the NOR 1243, the D / A converter 1241, and the shift register 1242 will be described with reference to FIG. This figure describes an example in which 8-bit serial data (10110100) ₂ is input to a D / A converter 1241 having an 8-bit resolution. First, in a state where a low level is input to SPX, a clock signal whose phase is inverted to CLKX and CLKXB until the low level input to SPX propagates to the {2n + 1} stage of the data shift register 1211 included in the data driver 1210. Input (step 1). This is a measure for preventing the data shift register 1211 from malfunctioning and failing when a clock signal having the same phase is input to CLKX and CLKXB later. For example, for the first stage of the data shift register 1211, when N3 is at the high level when the power is turned on, when a low level is input to SPX and a clock signal having the same phase is input to CLKX and CLKXB, CLKX and CLKXB rise N2 is controlled to a high level by a clocked inverter disposed between N1 and N2, while being controlled to a low level by a clocked inverter disposed between N2 and N3. The high potential power supply line VDD and the low potential power supply line VSS are connected, and a large amount of current flows, causing a failure due to heat generation. Thus, through step 1, N3 is controlled to a low level, so that the above-described malfunction does not occur and no cause of failure occurs. At this time, the phase of the clock signal input to the inputs CLKX and CLKXB of the NOR 1243 is inverted, and the output CLKS of the NOR 1243 is controlled to a low level, so that the shift register 1242 does not operate and the parallel of the shift register 1242 The signal outputs q [1] to q [8] are indeterminate. Next, in order to determine the parallel signal outputs q [1] to q [8] of the shift register 1242, clock signals having the same phase are input to CLKX and CLKXB, and a data signal is input to the DVR (step 2). When the phases of CLKX and CLKXB are aligned, a signal having a waveform obtained by inverting the phase of CLKX and CLKXB is output to the output CLKS of the NOR 1243. Therefore, serial data (10110100) is synchronized with the fall of at least one of the signals CLKX and CLKXB. ) Enter ₂ into the DVR. The shift register 1242 shifts the data input to the DVR to the subsequent stage every time CLKS rises. When the above-mentioned data is shifted to the last stage of the shift register 1242, if CLKS is stopped by inverting the phase of CLKX and CLKXB, the outputs q [1], q [2],. , Q [8], the aforementioned serial data is output in parallel. The D / A converter 1241 outputs a reference potential VR having an analog value corresponding to the input (q [8] q [7]... Q [1]) ₂ data. However, in this embodiment, a clock signal having the same phase as CLKX and CLKXB is input in step 2, but the waveform of the signal is not limited to this. For example, one of CLKX and CLKXB is fixed at a low level. Even in CLKS, the same waveform as described above is obtained. Next, after the setting of the reference potential VR described above is completed, as described with reference to FIG. 8, the scanning driver 1220 and the data driver 1210 are operated to detect capacitance (step 3). As described with reference to FIG. 8, at this time, CLKX and CLKXB are input with clock signals having inverted phases, and the output CLKS of NOR 1243 is controlled to a low level. Therefore, the shift register 1242 does not operate and the shift register 1242 is operated. The parallel signal outputs q [1] to q [8] hold the values set in step 2. The above is the description of the operations of the D / A converter 1241 and the shift register 1242.

第一実施形態の静電容量式指紋センサのブロック図。The block diagram of the electrostatic capacitance type fingerprint sensor of 1st embodiment. 上記指紋センサのデータドライバ。A data driver for the fingerprint sensor. 上記指紋センサの走査ドライバ。A scanning driver for the fingerprint sensor. 上記指紋センサの静電容量検出回路。A capacitance detection circuit of the fingerprint sensor. 上記指紋センサの静電容量検出回路３１の断面構造図。The cross-section figure of the electrostatic capacitance detection circuit 31 of the said fingerprint sensor. 上記指紋センサのコンパレータの回路構成図。The circuit block diagram of the comparator of the said fingerprint sensor. 上記指紋センサのシフトレジスタ及びＤ／Ａコンバータの回路構成図。The circuit block diagram of the shift register and D / A converter of the said fingerprint sensor. 上記指紋センサのフリップフロップ回路の回路構成図。The circuit block diagram of the flip-flop circuit of the said fingerprint sensor. 上記指紋センサのデータドライバと走査ドライバのタイミングチャート。4 is a timing chart of a data driver and a scanning driver of the fingerprint sensor. 上記指紋センサのシフトレジスタ及びＤ／Ａコンバータの駆動波形。Drive waveforms of the shift register and D / A converter of the fingerprint sensor. 静電容量式指紋センサを実装した応用例。An application example with a capacitive fingerprint sensor. 認証手順を示すフロチャート。The flowchart which shows an authentication procedure. 第二実施形態の静電容量式指紋センサのブロック図。The block diagram of the electrostatic capacitance type fingerprint sensor of 2nd embodiment. 上記指紋センサのシフトレジスタ及びＤ／Ａコンバータの駆動波形。Drive waveforms of the shift register and D / A converter of the fingerprint sensor. 従来のアクティブマトリクス駆動装置のブロック図。The block diagram of the conventional active matrix drive device.

符号の説明Explanation of symbols

１０１…静電容量式指紋センサ１１０…データドライバ１１１…データシフトレジスタ１１２…データバッファ１１３…アナログスイッチ１２０…走査ドライバ１２１…走査シフトレジスタ１２２…走査バッファ１３２…走査線１３３…データ線１５１…静電容量検出回路１４０…コンパレータ１４１…Ｄ／Ａコンバータ１４２シフトレジスタ１３４…低電位電源線１３０…アクティブマトリクス部Ｃｓ…基準容量Ｃｄ…検出容量Ｃｔ…３７のゲート容量ＶＳＳ…低電位電源線ＶＤＤ…高電位電源線。
DESCRIPTION OF SYMBOLS 101 ... Capacitive fingerprint sensor 110 ... Data driver 111 ... Data shift register 112 ... Data buffer 113 ... Analog switch 120 ... Scan driver 121 ... Scan shift register 122 ... Scan buffer 132 ... Scan line 133 ... Data line 151 ... Electrostatic Capacitance detection circuit 140 ... Comparator 141 ... D / A converter 142 Shift register 134 ... Low potential power supply line 130 ... Active matrix portion Cs ... Reference capacitance Cd ... Detection capacitance Ct ... Gate capacitance of 37 VSS ... Low potential power supply line VDD ... High potential Power line.

Claims

クロック信号生成手段と、シリアルパラレル変換手段と、デジタルアナログ変換手段と、比較手段とを含む電子装置の駆動方法において、該クロック信号生成手段は少なくとも二つのデジタル信号入力手段と、クロック信号出力手段とを含み、該シリアルパラレル変換手段は該クロック信号が入力されるクロック信号入力手段と、シリアル信号が入力されるシリアル信号入力手段と、該シリアル信号に相当するパラレル信号を出力するパラレル信号出力手段とを含み、該デジタルアナログ変換手段は該パラレル信号が入力されるパラレル信号入力手段と、該パラレル信号に相当する電位を出力する電位出力手段とを含み、該比較手段は少なくとも二つのアナログ信号入力手段と、デジタル信号出力手段とを含み、一方のアナログ信号入力手段に該デジタルアナログ変換手段から出力される電位が入力され、他方のアナログ信号入力手段に信号電位が入力され、入力された二つの電位に対応したデジタル信号を該デジタル信号出力手段から出力するとともに、該デジタルアナログ変換手段の出力電位の設定期間と、それ以外の期間とで該クロック信号生成手段の二つのデジタル信号入力手段に入力する二つのクロック信号の位相を変化させることを特徴とする電子装置の駆動方法。 In a driving method of an electronic device including a clock signal generation unit, a serial / parallel conversion unit, a digital / analog conversion unit, and a comparison unit, the clock signal generation unit includes at least two digital signal input units, a clock signal output unit, The serial-parallel conversion means includes a clock signal input means for inputting the clock signal, a serial signal input means for receiving a serial signal, and a parallel signal output means for outputting a parallel signal corresponding to the serial signal. The digital-analog conversion means includes parallel signal input means for inputting the parallel signal, and potential output means for outputting a potential corresponding to the parallel signal, and the comparison means includes at least two analog signal input means. And digital signal output means, and one analog signal input means A potential output from the digital-analog conversion means is input, a signal potential is input to the other analog signal input means, a digital signal corresponding to the two input potentials is output from the digital signal output means, and An electronic apparatus characterized in that the phase of two clock signals input to two digital signal input means of the clock signal generating means is changed between a set period of an output potential of the digital / analog converting means and other periods. Driving method.

前記デジタルアナログ変換手段の出力電位の設定期間と、それ以外の期間とで前記クロック信号生成手段の二つのデジタル信号入力手段に入力する二つのクロック信号の位相を反転させることを特徴とする請求項１記載の電子装置の駆動方法。 The phase of two clock signals input to the two digital signal input means of the clock signal generation means is inverted between a setting period of the output potential of the digital-analog conversion means and other periods. 2. A method for driving an electronic device according to 1.

前記デジタルアナログ変換手段の出力電位の設定期間には前記クロック信号生成手段の二つのデジタル信号入力手段に位相が等しい二つのクロック信号を入力し、それ以外の期間には位相が反転した二つのクロック信号を入力することを特徴とする請求項１及び２記載の電子装置の駆動方法。
Two clock signals having the same phase are input to the two digital signal input means of the clock signal generation means during the setting period of the output potential of the digital-analog conversion means, and two clocks whose phases are inverted during the other periods 3. The method of driving an electronic device according to claim 1, wherein a signal is input.