JP2001133213A - Semiconductor device and method of manufacturing the same - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、静電容量式の指紋
センサとして用いることができ、静電気などによるスイ
ッチング素子の破壊を有効に防止できる構造の半導体装
置と、その製造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device having a structure which can be used as a capacitance-type fingerprint sensor and which can effectively prevent a switching element from being damaged by static electricity or the like, and a method of manufacturing the same.
【０００２】[0002]
【従来の技術】従来、入退室管理などの用途に利用され
ることが多かった指紋照合システムは、近年、コンピュ
ータネットワーク上のセキュリティシステムや、携帯端
末などにおける本人認証ツールとして注目されてきてい
る。指紋照合システムで用いる指紋検出方法には、光学
式検出法と、静電容量式検出法とがある。静電容量式検
出法は、指紋センサの電極と指との間の静電容量値（以
下、単に容量値ともいう）を検知する方法であり、携帯
端末などに搭載するには装置を小型化しやすい静電容量
式が有利であるため、静電容量式指紋センサの開発が積
極的に進められている。2. Description of the Related Art In recent years, fingerprint collation systems, which have often been used for entry / exit management and the like, have attracted attention in recent years as security systems on computer networks and personal identification tools in portable terminals and the like. Fingerprint detection methods used in the fingerprint collation system include an optical detection method and a capacitance detection method. The capacitance detection method is a method of detecting a capacitance value (hereinafter, also simply referred to as a capacitance value) between an electrode of a fingerprint sensor and a finger. Since an easy-to-use capacitance type sensor is advantageous, the development of a capacitance type fingerprint sensor has been actively promoted.
【０００３】図６は、静電容量式の指紋検出用半導体装
置のセル断面図である。この指紋検出用半導体装置（以
下単に、指紋センサという）は、特に図示しないが、正
方形のセルを行列状に多数配置したセルアレイ構造を有
する。FIG. 6 is a sectional view of a cell of a semiconductor device for detecting a fingerprint of a capacitance type. Although not shown, the fingerprint detecting semiconductor device (hereinafter simply referred to as a fingerprint sensor) has a cell array structure in which a large number of square cells are arranged in a matrix.
【０００４】図６に示すセル内において、半導体基板１
００の表面に素子分離絶縁層１０１が形成され、素子分
離絶縁層１０１の周囲の能動領域上に、ゲート絶縁膜１
０２を介してワード線となるゲート電極１０３が形成さ
れている。ゲート電極１０３両側の能動領域に、ソース
・ドレイン不純物領域１０４ａ，１０４ｂが形成されて
いる。これにより、各セルごとに、スイッチング用のト
ランジスタＴｒが形成されている。トランジスタＴｒの
ソース・ドレイン不純物領域１０４ａ，１０４ｂおよび
素子分離絶縁層１０１上に第１層間絶縁膜１０５が形成
され、第１層間絶縁膜１０５上にビット線ＢＬおよび接
続層１０６が形成されている。そして、トランジスタＴ
ｒの一方のソース・ドレイン不純物領域１０４ａは、ビ
ット線ＢＬに接続されている。[0006] In the cell shown in FIG.
An element isolation insulating layer 101 is formed on the surface of the gate insulating film 1 on the active region around the element isolation insulating layer 101.
A gate electrode 103 serving as a word line is formed via the gate electrode 02. Source / drain impurity regions 104a and 104b are formed in the active region on both sides of the gate electrode 103. Thus, a switching transistor Tr is formed for each cell. A first interlayer insulating film 105 is formed on the source / drain impurity regions 104a and 104b of the transistor Tr and the element isolation insulating layer 101, and a bit line BL and a connection layer 106 are formed on the first interlayer insulating film 105. And the transistor T
One source / drain impurity region 104a of r is connected to the bit line BL.
【０００５】ビット線ＢＬおよび接続層１０６上に第２
層間絶縁膜１０７が形成され、第２層間絶縁膜１０７上
にセンシングパッド電極ＳＰが形成されている。センシ
ングパッド電極ＳＰは、例えばＴｉなどからなるバリア
メタル層とアルミニウム層などの積層体などからなり、
接続層１０６を介して、トランジスタＴｒの他方のソー
ス・ドレイン不純物領域１０４ｂに接続されている。セ
ンシングパッド電極ＳＰは、特に図示しないが、セルの
ほぼ全域を覆いセル間で孤立した方形パターンにて形成
されている。センシングパッド電極ＳＰの上面および側
面を被覆するように、半導体チップの表面全域に、例え
ば窒化シリコンからなる保護膜１０８が形成されてい
る。[0005] A second layer is formed on the bit line BL and the connection layer 106.
An interlayer insulating film 107 is formed, and a sensing pad electrode SP is formed on the second interlayer insulating film 107. The sensing pad electrode SP is made of, for example, a laminate of a barrier metal layer made of Ti or the like and an aluminum layer.
The transistor Tr is connected to the other source / drain impurity region 104b via the connection layer 106. Although not particularly shown, the sensing pad electrode SP is formed in a rectangular pattern that covers substantially the entire area of the cell and is isolated between the cells. A protection film 108 made of, for example, silicon nitride is formed on the entire surface of the semiconductor chip so as to cover the upper and side surfaces of the sensing pad electrode SP.
【０００６】このように構成される指紋センサの指紋認
識面（図６の上面）に、動作時に指で触れると、保護膜
１０８を介して、センシングパッド電極ＳＰと指との間
で静電容量（キャパシタ）が形成される。このとき保護
膜１０８は、キャパシタ絶縁膜の一部として機能する。
各セルサイズは、通常、指の指紋ピッチより狭く形成さ
れているため、このキャパシタの容量値は、たとえば指
紋を横切る方向のセル間で連続的に変化する。具体的
に、指紋の凸部が実際に接触しているセルでは、キャパ
シタ絶縁膜厚が保護膜１０８の膜厚とほぼ一致し容量値
が最大となる。この容量最大のセルから離れるにしたが
って容量値が漸減し、指紋の凸部間の谷間中心に対応し
たセルで最小値をとる。このような容量値変化の分布を
セルアレイ内で２次元的にとると、各人固有の指紋が検
出できる。When a finger touches the fingerprint recognition surface (upper surface in FIG. 6) of the fingerprint sensor thus constructed during operation, the capacitance between the sensing pad electrode SP and the finger is interposed via the protective film 108. (Capacitor) is formed. At this time, the protective film 108 functions as a part of the capacitor insulating film.
Since each cell size is usually formed smaller than the fingerprint pitch of the finger, the capacitance value of this capacitor continuously changes, for example, between cells in the direction across the fingerprint. Specifically, in the cell where the convex portion of the fingerprint is actually in contact, the capacitor insulating film thickness substantially matches the film thickness of the protective film 108, and the capacitance value becomes maximum. The capacitance value gradually decreases as the distance from the cell having the maximum capacity increases, and the minimum value is obtained in the cell corresponding to the center of the valley between the convex portions of the fingerprint. If such a distribution of the capacitance value change is obtained two-dimensionally in the cell array, a fingerprint unique to each person can be detected.
【０００７】たとえば、ビット線ＢＬを所定電位（たと
えば電源電圧ＶCCまたは接地電位）にプリチャージして
おき、指紋検出時に選択されたワード線ＷＬを活性化し
て、当該ワード線ＷＬに接続されたスイッチング素子で
あるトランジスタＴｒを一斉にオンさせる。これにより
各セルごとに、そのセンシングパッド電極ＳＰと指の指
紋との距離に応じた静電容量値に対応した量の電荷がビ
ット線ＢＬから供給される。あるいは、セル固有の静電
容量値に応じてセンシングパッド電極ＳＰに誘起されて
いた電荷がビット線ＢＬに放出される。したがって、指
紋センサ内のビット線群には、当該ワード線方向の１次
元指紋パターンに対応した電位変化が現出する。この電
位変化を指紋センサ外部または内部で、たとえば増幅後
にディジタル信号に変換し、所定の記憶手段の対応アド
レスに蓄積する。この動作を、ワード線数だけ短時間で
連続して行うと、２次元の指紋パターンに対応した画像
データを得ることができる。[0007] For example, leave the bit line BL is precharged to a predetermined potential (for example, the power supply voltage V CC or ground potential), and activates a word line WL selected at the time of fingerprint detection, connected to the word line WL The transistors Tr, which are switching elements, are turned on all at once. As a result, for each cell, an amount of charge corresponding to the capacitance value corresponding to the distance between the sensing pad electrode SP and the fingerprint of the finger is supplied from the bit line BL. Alternatively, the charge induced in the sensing pad electrode SP according to the cell-specific capacitance value is discharged to the bit line BL. Therefore, a potential change corresponding to the one-dimensional fingerprint pattern in the word line direction appears on the bit line group in the fingerprint sensor. This potential change is converted into a digital signal outside or inside the fingerprint sensor, for example, after amplification, and stored at a corresponding address in a predetermined storage means. If this operation is continuously performed in a short time by the number of word lines, image data corresponding to a two-dimensional fingerprint pattern can be obtained.
【０００８】[0008]
【発明が解決しようとする課題】しかしながら、人間の
体は一般的に帯電することがあるので、上記した従来の
指紋センサにおいては、図７に示すように、指紋センサ
の指紋検出面に、帯電した人が指２００を近づけたとき
に静電気がセンシングパッド電極ＳＰに放電されてしま
い、指紋センサが破損してしまうことがある。However, since the human body is generally charged, the conventional fingerprint sensor described above has a charged surface on the fingerprint detection surface of the fingerprint sensor as shown in FIG. When a contacted person approaches the finger 200, static electricity is discharged to the sensing pad electrode SP, and the fingerprint sensor may be damaged.
【０００９】本発明の目的には、指紋検出に際し、指と
センシングパッド電極間で静電気の放電があってもスイ
ッチング素子などが破壊されない構造の半導体装置と、
その製造方法を提供することにある。An object of the present invention is to provide a semiconductor device having a structure in which a switching element and the like are not destroyed even when static electricity is discharged between a finger and a sensing pad electrode in detecting a fingerprint;
It is to provide a manufacturing method thereof.
【００１０】[0010]
【課題を解決するための手段】本発明に係る半導体装置
は、半導体基板または基板に支持された半導体層に形成
されたスイッチング素子と、当該スイッチング素子の一
方の不純物領域に接続され、検出対象物との間の静電容
量値に応じた量の電荷が誘起、または上記スイッチング
素子を介して供給されるセンシングパッド電極とを有す
る半導体装置であって、上記センシングパッド電極に接
続され、センシングパッド電極に印加または蓄積された
過剰な電荷を逃がす保護手段が、上記半導体基板または
半導体層に形成されている。A semiconductor device according to the present invention includes a switching element formed on a semiconductor substrate or a semiconductor layer supported on the substrate, and a switching element connected to one of the impurity regions of the switching element. A sensing pad electrode in which an amount of charge corresponding to a capacitance value between the sensing pad electrode is induced or supplied via the switching element, and the sensing pad electrode is connected to the sensing pad electrode. A protection means for releasing excess charge applied or accumulated in the semiconductor substrate or the semiconductor layer is formed on the semiconductor substrate or the semiconductor layer.
【００１１】好適に、上記保護手段は、上記半導体基板
または半導体装置の表面に形成された第１導電型の第１
不純物領域と、当該第１不純物領域内の表面に形成され
た第２導電型の第２不純物領域とからなるダイオードで
ある。また、この場合、上記第１不純物領域の電位を基
準とした上記第２不純物領域の耐圧が、上記センシング
パッド電極が接続されたスイッチング素子の一方の不純
物領域の耐圧より低く設定されていることが望ましい。Preferably, the protection means includes a first conductive type first conductive layer formed on a surface of the semiconductor substrate or the semiconductor device.
A diode including an impurity region and a second conductivity type second impurity region formed on a surface in the first impurity region. In this case, the withstand voltage of the second impurity region based on the potential of the first impurity region is set to be lower than the withstand voltage of one impurity region of the switching element to which the sensing pad electrode is connected. desirable.
【００１２】このような構成の半導体装置では、検出対
象物がスイッチング素子形成面側に近づくと、当該検出
対象物とセンシングパッド電極との距離に応じて、検出
対象物を一方電極としセンシングパッドを他方電極とす
るキャパシタの静電容量値が定まる。この状態で、スイ
ッチング素子をオンさせると、上記キャパシタを充放電
する際の電荷がビット線との間に移動する。この電荷量
の大小は上記静電容量値に応じて決まるため、電荷移動
によるビット線の電位変化は、検出対象物とセンシング
パッド電極との距離を反映したものとなる。この動作原
理により検出対象物との距離が検出できるため、センシ
ングパッド電極とスイッチング素子からなるセルを多数
行列状に並べてセルアレイを構成させると、指紋などの
微細な２次元パターンの検出が可能となる。つまり、セ
ルピッチを指紋のピッチより十分小さくすると、センシ
ングパッド電極と指との距離が指紋の凹凸で変わるた
め、この距離分布を２次元で測定することで指紋の形状
パターンが得られる。In the semiconductor device having such a configuration, when the object to be detected approaches the switching element forming surface side, the sensing pad is used as one electrode according to the distance between the object to be detected and the sensing pad electrode. The capacitance value of the capacitor serving as the other electrode is determined. In this state, when the switching element is turned on, the electric charge when charging and discharging the capacitor moves between the capacitor and the bit line. Since the magnitude of the electric charge is determined according to the capacitance value, the change in the potential of the bit line due to the electric charge reflects the distance between the detection target and the sensing pad electrode. Since the distance to the object to be detected can be detected by this operation principle, a fine two-dimensional pattern such as a fingerprint can be detected when a cell array is formed by arranging a large number of cells including sensing pad electrodes and switching elements in a matrix. . In other words, if the cell pitch is sufficiently smaller than the fingerprint pitch, the distance between the sensing pad electrode and the finger changes due to the unevenness of the fingerprint. By measuring this distance distribution in two dimensions, a fingerprint shape pattern can be obtained.
【００１３】本発明の半導体装置では、この指紋検出時
に人体に静電気が帯電されていた場合に、指とセンシン
グパッド電極間で放電が起きても、この放電による急激
な電化移動がスイッチング素子内を通過しない。つま
り、この放電により発生した電荷は、保護手段から半導
体基板または半導体層内に流れてセンシングパッド電極
から速やかに除電される。したがって、センシングパッ
ド電極が接続されたスイッチング素子の電極に放電によ
り発生した電荷が印加されることがない。あるいは、瞬
間的に印加されたとしても、直ぐに取り除かれる。In the semiconductor device of the present invention, if static electricity is charged to the human body at the time of the fingerprint detection, even if a discharge occurs between the finger and the sensing pad electrode, rapid electrification movement caused by the discharge causes the switching element to move inside the switching element. Do not pass. That is, the charge generated by this discharge flows from the protection means into the semiconductor substrate or the semiconductor layer, and is quickly discharged from the sensing pad electrode. Therefore, the charge generated by the discharge is not applied to the electrode of the switching element to which the sensing pad electrode is connected. Alternatively, even if applied instantaneously, it is immediately removed.
【００１４】本発明に係る半導体装置の製造方法は、半
導体基板または基板に支持された半導体層に形成された
スイッチング素子と、当該スイッチング素子の一方の不
純物領域に接続され、検出対象物との間で静電容量値に
応じた量の電荷が誘起、または上記スイッチング素子を
介して供給されるセンシングパッド電極と、上記センシ
ングパッド電極に接続して上記半導体基板または半導体
層に形成され、センシングパッド電極に印加または蓄積
された過剰な電荷を逃がす保護手段とを有する半導体装
置の製造方法であって、上記保護手段として、上記半導
体基板または半導体層内の表面に形成された第１導電型
の第１不純物領域と、当該第１不純物領域内の表面に形
成された第２導電型の第２不純物領域とからなるダイオ
ードを形成する際に、少なくとも外側の第１不純物領域
の形成時に斜めのイオン注入を用いる。According to a method of manufacturing a semiconductor device according to the present invention, a semiconductor device or a switching element formed on a semiconductor layer supported by the substrate is connected to one impurity region of the switching element and is connected to an object to be detected. A sensing pad electrode formed on the semiconductor substrate or the semiconductor layer by being connected to the sensing pad electrode and inducing an amount of charge corresponding to the capacitance value or supplied through the switching element; A protection means for releasing excessive charges applied or accumulated in the semiconductor device, wherein the protection means includes a first conductive type first formed on a surface in the semiconductor substrate or the semiconductor layer. When forming a diode comprising an impurity region and a second impurity region of the second conductivity type formed on the surface in the first impurity region , Using a diagonal ion implantation in the formation of at least the outer of the first impurity region.
【００１５】この半導体装置の製造方法では、保護手段
がダイオードからなる場合に、当該ダイオードのｐｎ接
合を構成する外側の第１不純物領域の形成時に、斜めの
イオン注入を用いて所定の不純物を所定量、半導体基板
または半導体層の表面に導入する。この第１不純物領域
の形成時と同じイオン注入マスク（たとえば、レジスト
または絶縁膜のパターン）を用いて、つぎの第２不純物
領域の形成ができる。第２不純物領域の形成時のイオン
注入を、第１不純物領域形成時より浅い角度で行うか、
ほとんど角度を付けずに行うと、第１不純物領域内の表
面側に一回り面積の小さい第２不純物領域が自己整合的
に形成される。In this method of manufacturing a semiconductor device, when the protection means comprises a diode, a predetermined impurity is formed by oblique ion implantation at the time of forming the outer first impurity region forming the pn junction of the diode. Quantitation is introduced into the surface of the semiconductor substrate or semiconductor layer. The next second impurity region can be formed by using the same ion implantation mask (for example, a pattern of a resist or an insulating film) used when forming the first impurity region. Whether the ion implantation at the time of forming the second impurity region is performed at a shallower angle than at the time of forming the first impurity region,
If the process is performed at almost no angle, a second impurity region having a small area is formed in a self-alignment manner on the surface side in the first impurity region.
【００１６】[0016]
【発明の実施の形態】図１は、本実施形態に係る静電容
量式の指紋検出用半導体装置（以下、指紋センサ）の平
面図である。図２は、図１中のＡ−Ａ’線に沿った断面
図、図３は、図２中の保護ダイオードの拡大断面図であ
る。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS FIG. 1 is a plan view of a capacitance type semiconductor device for fingerprint detection (hereinafter, fingerprint sensor) according to this embodiment. FIG. 2 is a sectional view taken along the line AA ′ in FIG. 1, and FIG. 3 is an enlarged sectional view of the protection diode in FIG.
【００１７】この指紋センサ１の各セル内において、図
２に示すように、半導体基板（基板上の半導体層でも
可）２の表面に素子分離絶縁層３が形成され、素子分離
絶縁層３の周囲の能動領域上に、ゲート絶縁膜４を介し
てワード線ＷＬとなるゲート電極５が形成されている。
たとえば、ゲート絶縁膜４は数〜十数ｎｍの酸化シリコ
ン膜からなり、ゲート電極５は百数十〜数百ｎｍのポリ
シリコンまたはポリサイドからなる。ゲート電極５両側
の能動領域に、たとえばｎ型不純物が比較的高濃度に導
入されたソース・ドレイン不純物領域６ａ，６ｂが形成
されている。これにより、各セルごとに、スイッチング
用のトランジスタＴｒが形成されている。In each cell of the fingerprint sensor 1, an element isolation insulating layer 3 is formed on the surface of a semiconductor substrate (or a semiconductor layer on the substrate) 2 as shown in FIG. On the surrounding active region, a gate electrode 5 serving as a word line WL is formed via a gate insulating film 4.
For example, the gate insulating film 4 is made of a silicon oxide film of several to several tens of nm, and the gate electrode 5 is made of one hundred and several tens to several hundred nm of polysilicon or polycide. Source / drain impurity regions 6a and 6b in which, for example, n-type impurities are introduced at a relatively high concentration are formed in the active regions on both sides of the gate electrode 5. Thus, a switching transistor Tr is formed for each cell.
【００１８】トランジスタＴｒのソース・ドレイン不純
物領域６ａ，６ｂおよび素子分離絶縁層３上に、たとえ
ば酸化シリコンからなる第１層間絶縁膜７が形成されて
いる。第１層間絶縁層７を貫いて、ソース・ドレイン不
純物領域６ａに達するプラグ８ａと、ソース・ドレイン
不純物領域６ｂに達するプラグ８ｂが形成されている。A first interlayer insulating film 7 made of, for example, silicon oxide is formed on source / drain impurity regions 6a and 6b of transistor Tr and element isolation insulating layer 3. A plug 8a penetrating through the first interlayer insulating layer 7 and reaching the source / drain impurity region 6a and a plug 8b reaching the source / drain impurity region 6b are formed.
【００１９】第１層間絶縁膜７上に、ビット線ＢＬおよ
び接続層９が形成されている。ビット線ＢＬは、プラグ
８ａ上に形成されることによって、トランジスタＴｒの
一方のソース・ドレイン不純物領域６ａに接続されてい
る。同様に、接続層９は、プラグ８ｂ上に形成されるこ
とによって、トランジスタＴｒの他方のソース・ドレイ
ン不純物領域６ｂに接続されている。On the first interlayer insulating film 7, a bit line BL and a connection layer 9 are formed. The bit line BL is connected to one of the source / drain impurity regions 6a of the transistor Tr by being formed on the plug 8a. Similarly, the connection layer 9 is formed on the plug 8b to be connected to the other source / drain impurity region 6b of the transistor Tr.
【００２０】ビット線ＢＬおよび接続層９上に第２層間
絶縁膜１１が形成されている。第２層間絶縁膜１１内
に、接続層９上に接する第２層目のプラグ１２が埋め込
まれている。そして、センシングパッド電極ＳＰが、こ
の第２層目のプラグ１２上に接して第２層間絶縁膜１１
上に形成されている。センシングパッド電極ＳＰは、例
えばＴｉなどからなるバリアメタル層とアルミニウム層
などの積層体などからなり、プラグ１２，接続層９およ
びプラグ８ｂを介して、トランジスタＴｒの他方のソー
ス・ドレイン不純物領域６ｂに接続されている。センシ
ングパッド電極ＳＰは、セルのほぼ全域を覆いセル間で
孤立した方形パターンにて形成されている。そして、こ
のセンシングパッド電極ＳＰが、図１に示すように、当
該指紋センサのセルアレイ内で規則正しくマトリックス
状に多数配列されている。A second interlayer insulating film 11 is formed on bit line BL and connection layer 9. A second-layer plug 12 that is in contact with the connection layer 9 is embedded in the second interlayer insulating film 11. Then, the sensing pad electrode SP is in contact with the plug 12 of the second layer and the second interlayer insulating film 11
Is formed on. The sensing pad electrode SP is made of, for example, a laminate of a barrier metal layer made of Ti or the like and an aluminum layer or the like, and is connected to the other source / drain impurity region 6b of the transistor Tr via the plug 12, the connection layer 9, and the plug 8b. It is connected. The sensing pad electrode SP is formed in a rectangular pattern that covers substantially the entire area of the cell and is isolated between the cells. As shown in FIG. 1, a large number of the sensing pad electrodes SP are regularly arranged in a matrix in the cell array of the fingerprint sensor.
【００２１】センシングパッド電極ＳＰの上面および側
面を被覆するように、半導体チップの表面全域に、例え
ば窒化シリコンからなる保護膜１４が形成されている。A protective film 14 made of, for example, silicon nitride is formed on the entire surface of the semiconductor chip so as to cover the upper and side surfaces of the sensing pad electrode SP.
【００２２】以上の構成は従来とほぼ同様であるが、本
実施形態に係る指紋センサ１では、図２に示すように、
各センシングパッド電極ＳＰに接続される保護ダイオー
ドＤｉが半導体基板２の表面に形成されている。保護ダ
イオードＤｉは、図３に拡大して示すように、たとえば
素子分離絶縁層３の下のシリコン表面に、ｎ型不純物を
比較的高濃度に導入して形成されたカソード不純物領域
２０と、カソード不純物領域２０内の表面側に、当該カ
ソード不純物領域２０より一回り小さい面積にてｐ型不
純物を比較的高濃度に導入して形成されたアノード不純
物領域２１とからなる。アノード不純物領域２１上に
は、素子分離絶縁層３および第１層間絶縁膜（図３では
省略）を貫いて、図２の第１層目のプラグ８ａ，８ｂと
同時に形成されたプラグ８ｃが形成さている。このプラ
グ８ｃは、トランジスタＴｒ側の接続構造と同様に、第
１層間絶縁膜上の接続層１０と第２層間絶縁膜１１内に
埋め込まれた第２層目のプラグ１３とを介して、センシ
ングパッド電極ＳＰに接続されている。The above configuration is almost the same as the conventional one, but in the fingerprint sensor 1 according to the present embodiment, as shown in FIG.
A protection diode Di connected to each sensing pad electrode SP is formed on the surface of the semiconductor substrate 2. As shown in FIG. 3, the protection diode Di includes, for example, a cathode impurity region 20 formed by introducing an n-type impurity at a relatively high concentration on a silicon surface under the element isolation insulating layer 3, and a cathode. On the surface side in the impurity region 20, an anode impurity region 21 formed by introducing a relatively high concentration of p-type impurity in an area slightly smaller than the cathode impurity region 20 is formed. A plug 8c formed simultaneously with the first-layer plugs 8a and 8b of FIG. 2 is formed on the anode impurity region 21 through the element isolation insulating layer 3 and the first interlayer insulating film (omitted in FIG. 3). I am. The plug 8c is connected to the connection layer 10 on the first interlayer insulating film and the second-layer plug 13 embedded in the second interlayer insulating film 11 for sensing, similarly to the connection structure on the transistor Tr side. It is connected to the pad electrode SP.
【００２３】このような構成の指紋センサの製造では、
トランジスタＴｒを従来と同様な方法により形成する。
すなわち、特に図示しないが、たとえば、ｐ型のシリコ
ンウエハからなる半導体基板（またはＳＯＩシリコン
層，ｐウエルなどでも可）２の表面にＬＯＣＯＳ法を用
いて素子分離絶縁層３を形成する。素子分離絶縁層３周
囲の能動領域の表面を、たとえば薄く熱酸化してゲート
絶縁膜４を形成する。全面に、ゲート電極３０（ワード
線ＷＬ）となるポリシリコンをＣＶＤにより成膜し、そ
の成膜途中または成膜後に所定の不純物を導入して導電
化する。必要に応じて、ポリシリコン上に高融点金属シ
リサイドを形成した後、この導電膜とゲート絶縁膜４を
パターンニングする。これにより、ゲート絶縁膜４とゲ
ート電極５の積層体が形成される。この積層体および素
子分離絶縁層３を自己整合マスクとするｎ型不純物のイ
オン注入により、ゲート電極５両側の能動領域に、ソー
ス・ドレイン不純物領域６ａ，６ｂを形成する。所定の
活性化アニーリングを行うと、スイッチング用トランジ
スタＴｒが形成される。In manufacturing a fingerprint sensor having such a configuration,
The transistor Tr is formed by a method similar to the conventional method.
That is, although not particularly shown, for example, the element isolation insulating layer 3 is formed on the surface of a semiconductor substrate (or an SOI silicon layer, a p-well, or the like) 2 made of a p-type silicon wafer by using the LOCOS method. The surface of the active region around the element isolation insulating layer 3 is, for example, thinly thermally oxidized to form a gate insulating film 4. Polysilicon to be the gate electrode 30 (word line WL) is formed on the entire surface by CVD, and a predetermined impurity is introduced during or after the film formation to make it conductive. After forming a refractory metal silicide on the polysilicon as required, the conductive film and the gate insulating film 4 are patterned. Thus, a stacked body of the gate insulating film 4 and the gate electrode 5 is formed. Source / drain impurity regions 6a and 6b are formed in the active regions on both sides of the gate electrode 5 by ion implantation of n-type impurities using the stacked body and the element isolation insulating layer 3 as a self-aligned mask. When the predetermined activation annealing is performed, a switching transistor Tr is formed.
【００２４】ＣＶＤ法により酸化シリコンなどを堆積し
て、上記トランジスタＴｒを被覆する第１層間絶縁膜７
を形成し、表面を平坦化する。なお、本例では、この平
坦化時にゲート電極５の上面が表出している。第１層間
絶縁膜７上に、たとえば第２層目のポリシリコン膜を成
膜し、これをパターンニングして、ビット線ＢＬおよび
接続層９を形成する。ビット線ＢＬおよび接続層９を埋
め込むように、たとえば酸化シリコンからなる第２層間
絶縁膜１１を形成する。第２層間絶縁膜１１内に、接続
層９上に接するプラグ１２を、たとえばブランケットタ
ングステン埋め込み法などにより形成する。The first interlayer insulating film 7 covering the transistor Tr by depositing silicon oxide or the like by the CVD method.
Is formed and the surface is flattened. In this example, the upper surface of the gate electrode 5 is exposed during the flattening. For example, a second-layer polysilicon film is formed on the first interlayer insulating film 7 and is patterned to form the bit lines BL and the connection layers 9. A second interlayer insulating film 11 made of, for example, silicon oxide is formed to bury bit line BL and connection layer 9. In the second interlayer insulating film 11, a plug 12 in contact with the connection layer 9 is formed by, for example, a blanket tungsten embedding method.
【００２５】本実施形態では、トランジスタＴｒの形成
前または後の工程で、あるいは場合によっては一部プロ
セスを共通にしながら、素子分離絶縁層３の下に保護ダ
イオードＤｉを形成する。図４に、この保護ダイオード
の形成方法を断面図にて示す。In the present embodiment, the protection diode Di is formed below the element isolation insulating layer 3 in a step before or after the formation of the transistor Tr, or in some cases, using a common process. FIG. 4 is a sectional view showing a method of forming the protection diode.
【００２６】まず、ダイオード形成領域を開口させた、
たとえばレジストなどのマスク層２２を、素子分離絶縁
層３上に形成する。図４（Ａ）に示すように、このマス
ク層２２をエッチングマスクとしてＲＩＥなどを行い、
ダイオードを形成すべきシリコン面を露出させる。First, the diode forming region was opened.
For example, a mask layer 22 such as a resist is formed on the element isolation insulating layer 3. As shown in FIG. 4A, RIE or the like is performed using the mask layer 22 as an etching mask.
The silicon surface on which the diode is to be formed is exposed.
【００２７】マスク層２２を付けたまま、図４（Ｂ）に
示すように、たとえば、イオンの基板面に対する入射角
度を４５度に設定した後に、燐イオン（Ｐ+ ）を注入エ
ネルギー７５ｋｅＶ，ドーズ１×１０15／ｃｍ2 の条件
でイオン注入する。これにより、燐イオン（Ｐ+ ）は素
子分離絶縁層３の下まで大きく回り込み、素子分離絶縁
層３の開口部３ａより広い面積で半導体基板２に導入さ
れる。With the mask layer 22 still attached, as shown in FIG. 4 (B), for example, after setting the incident angle of the ions to the substrate surface to 45 degrees, phosphorus ions (P + ) are implanted at an energy of 75 keV and a dose of 75 nm. Ion implantation is performed under the condition of 1 × 10 15 / cm 2 . As a result, the phosphorus ions (P + ) largely go under the element isolation insulating layer 3 and are introduced into the semiconductor substrate 2 over an area larger than the opening 3 a of the element isolation insulating layer 3.
【００２８】続いて、図４（Ｃ）に示すように、たとえ
ば、イオンの入射角度を基板面と垂直な面から７度と小
さく設定し、２回目のイオン注入を行う。この２回目の
イオン注入では、たとえば、ホウ素イオン（ＢＦ2 + ）
を注入エネルギー３５ｋｅＶ，ドーズ５×１０15／ｃｍ
2 の条件でイオン注入する。これにより、ホウ素イオン
（ＢＦ2 + ）は素子分離絶縁層３の下まで若干回り込む
が、１回目のイオン注入より注入角度が小さいため、ｎ
+ 不純物の注入領域２０’より一回り小さい面積で、ｐ
+ 不純物の注入領域２１’がｎ+ 不純物の注入領域２
０’内の表面側に形成される。Subsequently, as shown in FIG. 4C, for example, the ion incidence angle is set as small as 7 degrees from the plane perpendicular to the substrate surface, and the second ion implantation is performed. In the second ion implantation, for example, boron ions (BF 2 + )
Implantation energy of 35 keV and dose of 5 × 10 15 / cm
Ion implantation under the conditions of 2 . As a result, the boron ions (BF 2 + ) slightly pass under the element isolation insulating layer 3, but since the implantation angle is smaller than that of the first ion implantation, n
+ An area slightly smaller than the impurity implantation region 20 ′
+ Impurity implantation region 21 ′ is n + impurity implantation region 2
It is formed on the surface side inside 0 '.
【００２９】マスク層２２を除去し、トランジスタＴｒ
の不純物領域の活性化と同時に、あるいは別個に活性化
アニーリングを行うと、図３に示す構造の保護ダイオー
ドＤｉが形成される。その後は、図２のトランジスタ側
のプラグ８ｂ，接続層９，プラグ１２とぞれぞれ同じ工
程で、プラグ８ｃ，接続層１０，プラグ１３を保護ダイ
オードＤｉ上に形成し、センシングパッド電極への接続
構造を完成する。After removing the mask layer 22, the transistor Tr
When activation annealing is performed simultaneously with or separately from the activation of the impurity region, a protection diode Di having the structure shown in FIG. 3 is formed. Thereafter, the plug 8c, the connection layer 10, and the plug 13 are formed on the protection diode Di in the same process as the plug 8b, the connection layer 9, and the plug 12 on the transistor side in FIG. Complete the connection structure.
【００３０】第２層間絶縁膜１１上に、第２層目のプラ
グ１２，１３上に接するように、例えばスパッタリング
法によりＴｉあるいはＴｉ／ＴｉＮ／Ｔｉなどの積層膜
を成膜し、さらにスパッタリング法によりアルミニウム
あるいはアルミニウムシリサイドなどのアルミニウム合
金を堆積させる。この積層膜を、パターンニングにて格
子状に分離し、バリアメタル層とアルミニウム層などの
積層体からなるセンシングパッド電極ＳＰを形成する。A laminated film of Ti or Ti / TiN / Ti is formed on the second interlayer insulating film 11 by, for example, a sputtering method so as to be in contact with the plugs 12 and 13 of the second layer. To deposit aluminum or an aluminum alloy such as aluminum silicide. The laminated film is separated into a lattice by patterning, and a sensing pad electrode SP made of a laminated body such as a barrier metal layer and an aluminum layer is formed.
【００３１】例えばＣＶＤ法により、センシングパッド
電極ＳＰ上を覆い、電極間を埋め込むようにして全面に
窒化シリコンを堆積させ、保護膜１４を形成する。その
後は、保護膜１４に対しボンディングパッドなど必要な
部分を開口するなどの工程を経て、当該指紋センサ１を
完成させる。For example, the protection film 14 is formed by depositing silicon nitride over the entire surface so as to cover the sensing pad electrode SP and bury the space between the electrodes by the CVD method. After that, the fingerprint sensor 1 is completed through steps such as opening necessary portions such as bonding pads in the protective film 14.
【００３２】つぎに、本実施形態に係る指紋センサ１の
動作について説明する。図５（Ａ）に、指紋センサ１を
被検出者が指で触れたときの図と、指紋と指紋センサと
の位置関係を例示する拡大断面図を示す。また、図５
（Ｂ）に、このとき指紋の凹凸の各極点に対応する２セ
ルの等価回路図を示す。なお、この図では、指紋センサ
１内のセルが、指紋と余り変わらないピッチで形成され
ているかのように大きく描かれているが、実際には、高
い分解能を得るためにセルのピッチは指紋の大きさより
十分に小さい。Next, the operation of the fingerprint sensor 1 according to this embodiment will be described. FIG. 5A shows a diagram when the subject touches the fingerprint sensor 1 with a finger, and an enlarged cross-sectional view illustrating the positional relationship between the fingerprint and the fingerprint sensor. FIG.
(B) shows an equivalent circuit diagram of two cells corresponding to each pole of the fingerprint unevenness at this time. In this figure, the cells in the fingerprint sensor 1 are drawn large as if they were formed at a pitch that is not much different from that of the fingerprint. Sufficiently smaller than the size of
【００３３】一般に、キャパシタ誘電体の比誘電率を
ε、真空の誘電率をε0 、キャパシタ電極の有効面積を
Ｓ、電極間の距離をｄとすると、キャパシタの静電容量
値ＣSは次式で表すことができる。In general, assuming that the relative permittivity of a capacitor dielectric is ε, the permittivity of vacuum is ε 0 , the effective area of a capacitor electrode is S, and the distance between the electrodes is d, the capacitance value C S of the capacitor is It can be represented by an equation.
【００３４】[0034]
【数１】ＣS ＝ε・ε0 ・Ｓ／ｄn …（１）[Number 1] C S = ε · ε 0 · S / d n ... (1)
【００３５】図５において、指紋検出を行わない状態で
は、指紋センサ１の指紋検出面（図２の上面）に形成さ
れた全てのセルにおいてキャパシタ電極間距離ｄが∞と
なり、したがって全てのセルで静電容量値ＣS ＝０とな
る。In FIG. 5, when fingerprint detection is not performed, the distance d between the capacitor electrodes becomes ∞ in all the cells formed on the fingerprint detection surface (upper surface in FIG. 2) of the fingerprint sensor 1, and therefore, in all the cells, The capacitance value C S = 0.
【００３６】指紋センサ１の指紋検出面に、動作時に指
で触れたときに、図５に示すように、第１セル内のセン
シングパッド電極ＳＰ１と指２００の指紋２００ａとの
間に、保護膜１４および空隙を介して第１のキャパシタ
ＣＡＰ１が形成される。また、第２セル内では、センシ
ングパッド電極ＳＰ２と指紋２００ａの谷間との間に、
保護膜１４のみを介して第２のキャパシタＣＡＰ２が形
成される。When a finger touches the fingerprint detection surface of the fingerprint sensor 1 during operation, as shown in FIG. 5, a protective film is provided between the sensing pad electrode SP1 in the first cell and the fingerprint 200a of the finger 200. The first capacitor CAP1 is formed through the gap 14 and the gap. In the second cell, between the sensing pad electrode SP2 and the valley of the fingerprint 200a,
The second capacitor CAP2 is formed only via the protection film 14.
【００３７】この何れのキャパシタの静電容量値は前記
した（１）式で求めることができる。いま、指紋２００
に対してセルピッチが十分に小さいと仮定する。このと
き、第２キャパシタＣＡＰ２では絶縁膜１４の比誘電率
（たとえば、酸化シリコンの比誘電率εox）を用いて差
し支えない。これに対し、第１キャパシタＣＡＰ１で
は、比誘電率εとして、絶縁膜１４の比誘電率と空気の
比誘電率との距離に応じた加重平均値が用いられる。ま
た、距離ｄに関しても、第１セルが指紋２００ａの谷間
に位置するため、その第１キャパシタＣＳ１の電極間距
離ｄは最大値ｄ1 で近似でき、また、第２セル内では、
センシングパッド電極ＳＰ上方の絶縁膜１４上に指紋２
００ａが接触しているため、第２キャパシタＣＳ２の電
極間距離は最小値である絶縁膜厚ｄ2で近似できる。The capacitance value of any of these capacitors can be obtained by the above-mentioned equation (1). Now, fingerprint 200
It is assumed that the cell pitch is sufficiently small with respect to. At this time, the second capacitor CAP2 may use the relative dielectric constant of the insulating film 14 (for example, the relative dielectric constant εox of silicon oxide). On the other hand, in the first capacitor CAP1, a weighted average value corresponding to the distance between the relative permittivity of the insulating film 14 and the relative permittivity of air is used as the relative permittivity ε. Further, with regard distance d, for the first cell is located in the valley of the fingerprint 200a, the inter-electrode distance d of the first capacitor CS1 can be approximated by the maximum value d 1, also, within the second cell,
Fingerprint 2 on insulating film 14 above sensing pad electrode SP
Since 00a is in contact, the distance between the electrodes of the second capacitor CS2 can be approximated by the insulating film thickness d 2 is the minimum value.
【００３８】これらの前提の下では、キャパシタＣＡＰ
１の静電容量値は最小値をとり、第２セル内のキャパシ
タＣＡＰ２の静電容量値は最大値をとる。また、第１セ
ルと第２セルの間の中間のセルは、最小値と最大値の間
を連続して漸増または漸減して変化する静電容量値をと
る。Under these assumptions, the capacitor CAP
The capacitance value of 1 has a minimum value, and the capacitance value of the capacitor CAP2 in the second cell has a maximum value. Further, an intermediate cell between the first cell and the second cell takes a capacitance value that changes by gradually increasing or decreasing continuously between the minimum value and the maximum value.
【００３９】図５（Ｂ）のセル回路構成において、ビッ
ト線ＢＬ１，ＢＬ２を所定電位（たとえば電源電圧ＶCC
または接地電位）にプリチャージしておき、指紋検出時
に選択されたワード線ＷＬ１，ＷＬ２を活性化のため
に、たとえばローレベルからハイレベルに電位変化させ
る。これにより、当該ワード線ＷＬ１またはＷＬ２に接
続されたスイッチング素子であるトランジスタＴｒ１お
よびＴｒ２が一斉にオンする。これにより各セルごと
に、そのセンシングパッド電極ＳＰと指の指紋との距離
に応じた大きさの静電容量値に対応した量の電荷が各ビ
ット線ＢＬ１またはＢＬ２から供給される。あるいは、
セル固有の静電容量値に応じてセンシングパッド電極Ｓ
Ｐに誘起されていた電荷がビット線ＢＬ１またはＢＬ２
に放出される。したがって、指紋センサ内のビット線群
には、当該ワード線方向の１次元指紋パターンに対応し
た電位変化が現出する。In the cell circuit configuration of FIG. 5B, bit lines BL1 and BL2 are set to a predetermined potential (for example, power supply voltage V CC).
Or, the potential is changed from a low level to a high level, for example, to activate the word lines WL1 and WL2 selected at the time of fingerprint detection. As a result, the transistors Tr1 and Tr2, which are switching elements connected to the word line WL1 or WL2, are simultaneously turned on. As a result, for each cell, an electric charge of an amount corresponding to a capacitance value corresponding to the distance between the sensing pad electrode SP and the fingerprint of the finger is supplied from each bit line BL1 or BL2. Or,
Sensing pad electrode S according to the cell-specific capacitance value
The charge induced in P is transferred to bit line BL1 or BL2.
Will be released. Therefore, a potential change corresponding to the one-dimensional fingerprint pattern in the word line direction appears on the bit line group in the fingerprint sensor.
【００４０】キャパシタの静電容量値をＣS 、ビット線
の負荷容量ＣB とおいて、ビット線を電源電圧ＶCCでプ
リチャージした状態でトランジスタＴｒをオンさせたと
き、ビット線に現出する電位変化ΔＶn は、以下の式で
表すことができる。[0040] The capacitance value of the capacitor at the C S, the load capacitance C B of the bit line, when the transistor Tr was turned on while precharging the bit line by the power supply voltage V CC, for revealing the bit line potential change [Delta] V n can be expressed by the following equation.
【００４１】[0041]
【数２】 ΔＶn ＝［ＣS ／（ＣB ＋ＣS ）］・ＶCC…（２）ΔV n = [C S / (C B + C S )] · V CC (2)
【００４２】上記例では、第１キャパシタＣＡＰ１の静
電容量値が最小、第２キャパシタＣＡＰ２の静電容量値
が最大であることから、このビット線電位変化ΔＶ
n も、第１キャパシタＣＡＰ１が接続されたビット線Ｂ
Ｌ１で最小、第２キャパシタＣＡＰ２が接続されたビッ
ト線ＢＬ２で最大をとり、その中間のセルが接続された
ビット線の電位変化が最大電位と最小電位間を漸減また
は漸増する。In the above example, since the capacitance value of the first capacitor CAP1 is the minimum and the capacitance value of the second capacitor CAP2 is the maximum, this bit line potential change ΔV
n is the bit line B to which the first capacitor CAP1 is connected.
L1 takes the minimum value, and the maximum value takes place at the bit line BL2 connected to the second capacitor CAP2, and the potential change of the bit line connected to the intermediate cell gradually decreases or increases between the maximum potential and the minimum potential.
【００４３】この電位変化ΔＶn を指紋センサ外部また
は内部で、たとえば増幅後にディジタル信号に変換し、
所定の記憶手段の対応アドレスに蓄積する。この動作
を、ワード線数だけ短時間で連続して行い、必要に応じ
て画像処理すると、２次元の指紋パターンに対応した画
像データを得ることができる。This potential change ΔV n is converted into a digital signal outside or inside the fingerprint sensor, for example, after amplification,
The data is stored in a corresponding address of a predetermined storage means. If this operation is continuously performed in a short time by the number of word lines, and image processing is performed as necessary, image data corresponding to a two-dimensional fingerprint pattern can be obtained.
【００４４】[0044]
【発明の効果】本発明に係る半導体装置によれば、セン
シングパッド電極の過剰な電荷量の帯電、急激な電荷移
動が保護手段によって速やかに取り除かれ、このため、
指紋検出に際し、指とセンシングパッド電極間で静電気
の放電があってもスイッチング素子などが破壊されない
という利点がある。また、本発明に係る半導体装置の製
造方法では、その静電破壊防止のための保護手段、たと
えば保護ダーオードを形成するための工程が少なくて済
み、コスト増を最小限に抑制できる利点がある。According to the semiconductor device of the present invention, the excessive charging of the sensing pad electrode and the rapid charge transfer are quickly removed by the protection means.
When detecting a fingerprint, there is an advantage that the switching element and the like are not destroyed even if static electricity is discharged between the finger and the sensing pad electrode. Further, the method of manufacturing a semiconductor device according to the present invention has an advantage that a protection means for preventing the electrostatic breakdown, for example, a step for forming a protection diode can be reduced, and an increase in cost can be minimized.
【図１】本実施形態に係る指紋センサの平面図である。FIG. 1 is a plan view of a fingerprint sensor according to an embodiment.
【図２】本実施形態に係る指紋センサの、図１中のＡ−
Ａ’線に沿った断面図である。FIG. 2 illustrates a fingerprint sensor according to the embodiment,
It is sectional drawing which followed the A 'line.
【図３】本実施形態に係る指紋センサ内の保護ダイオー
ド構造を示す図１の拡大断面図である。FIG. 3 is an enlarged sectional view of FIG. 1 showing a structure of a protection diode in the fingerprint sensor according to the embodiment.
【図４】本実施形態に係る指紋センサの製造において、
とくに保護ダイオード形成工程を示す断面図である。FIG. 4 is a cross-sectional view of a fingerprint sensor according to the embodiment.
It is sectional drawing which shows especially a protection diode formation process.
【図５】本実施形態に係る指紋センサを被検出者が指で
触れた際、指紋と指紋センサとの位置関係を例示する拡
大断面図、および、指紋の凹凸に対応する２セルの等価
回路図である。FIG. 5 is an enlarged cross-sectional view illustrating the positional relationship between a fingerprint and a fingerprint sensor when a subject touches the fingerprint sensor according to the present embodiment with a finger, and an equivalent circuit of two cells corresponding to the unevenness of the fingerprint. FIG.
【図６】図６は、従来の静電容量式指紋検出用の半導体
装置のセル断面図である。FIG. 6 is a sectional view of a cell of a conventional semiconductor device for detecting a capacitance type fingerprint.
【図７】図６は、従来の指紋検出用の半導体装置の問題
点を説明するための模式図である。FIG. 6 is a schematic diagram for explaining a problem of a conventional semiconductor device for fingerprint detection.
１…指紋センサ（半導体装置）、２…半導体基板（また
は半導体層）、３…素子分離絶縁層、４…ゲート絶縁
膜、５…ゲート電極、６ａ，６ｂ…ソース・ドレイン不
純物領域、７…第１層間絶縁膜、８ａ，８ｂ，８ｃ…第
１層目のプラグ、９，１０…接続層、１１…第２層間絶
縁膜、１２，１３…第２層目のプラグ、１４…保護膜、
２０…カソード不純物領域、２１…アノード不純物領
域、２０’，２１’…不純物導入領域、２２…マスク
層、２００…指、２００ａ…指紋、ＳＰ，ＳＰ１，ＳＰ
２…センシングパッド電極、Ｔｒ，Ｔｒ１，Ｔｒ２…ト
ランジスタ（スイッチング素子）、Ｄｉ…保護ダイオー
ド（保護手段）、ＣＡＰ１等…キャパシタ、ＢＬ１等…
ビット線、ＷＬ１等…ワード線、ＣS …静電容量値、Ｃ
B…ビット線容量。DESCRIPTION OF SYMBOLS 1 ... Fingerprint sensor (semiconductor device), 2 ... Semiconductor substrate (or semiconductor layer), 3 ... Element isolation insulating layer, 4 ... Gate insulating film, 5 ... Gate electrode, 6a, 6b ... Source / drain impurity region, 7 ... 1st interlayer insulating film, 8a, 8b, 8c: first-layer plug, 9, 10, connection layer, 11: second interlayer insulating film, 12, 13, ... second-layer plug, 14: protective film,
Reference numeral 20: cathode impurity region, 21: anode impurity region, 20 ', 21': impurity introduction region, 22: mask layer, 200: finger, 200a: fingerprint, SP, SP1, SP
2: sensing pad electrode, Tr, Tr1, Tr2: transistor (switching element), Di: protection diode (protection means), CAP1, etc .: capacitor, BL1, etc.
Bit line, WL1, etc. Word line, C S ... Capacitance value, C
B : Bit line capacity.
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/822 Ｆターム(参考） 2F063 AA43 AA50 BA29 BB01 BB02 BD05 BD06 CA19 CA28 DA02 DB05 DD07 HA04 HA09 HA10 HA11 HA16 HA20 LA09 4C038 FF01 FG00 5B047 AA25 BC01 5F038 AC05 AC15 AZ07 BE10 BH05 BH13 CA10 EZ13 EZ20 ──────────────────────────────────────────────────続 き Continued on the front page (51) Int.Cl. 7 Identification symbol FI Theme coat ゛ (Reference) H01L 21/822 F-term (Reference) 2F063 AA43 AA50 BA29 BB01 BB02 BD05 BD06 CA19 CA28 DA02 DB05 DD07 HA04 HA09 HA10 HA11 HA16 HA20 LA09 4C038 FF01 FG00 5B047 AA25 BC01 5F038 AC05 AC15 AZ07 BE10 BH05 BH13 CA10 EZ13 EZ20
Claims (5)
層に形成されたスイッチング素子と、当該スイッチング
素子の一方の不純物領域に接続され、検出対象物との間
の静電容量値に応じた量の電荷が誘起、または上記スイ
ッチング素子を介して供給されるセンシングパッド電極
とを有する半導体装置であって、 上記センシングパッド電極に接続され、センシングパッ
ド電極に印加または蓄積された過剰な電荷を逃がす保護
手段が、上記半導体基板または半導体層に形成されてい
る半導体装置。A switching element formed on a semiconductor substrate or a semiconductor layer supported by the substrate, and an amount corresponding to a capacitance value between the switching element and one impurity region of the switching element, the capacitance being between the switching element and an object to be detected. A sensing pad electrode in which the electric charge of the sensing pad electrode is induced or supplied via the switching element, wherein the protection device is connected to the sensing pad electrode and releases excess electric charge applied or accumulated in the sensing pad electrode. A semiconductor device, wherein the means is formed on the semiconductor substrate or the semiconductor layer.
導体装置の表面に形成された第１導電型の第１不純物領
域と、当該第１不純物領域内の表面に形成された第２導
電型の第２不純物領域とからなるダイオードである請求
項１に記載の半導体装置。2. The semiconductor device according to claim 1, wherein said protection means includes a first conductivity type first impurity region formed on a surface of said semiconductor substrate or semiconductor device, and a second conductivity type first impurity region formed on a surface in said first impurity region. The semiconductor device according to claim 1, wherein the semiconductor device is a diode including the second impurity region.
記第２不純物領域の耐圧が、上記センシングパッド電極
が接続されたスイッチング素子の一方の不純物領域の耐
圧より低く設定されている請求項２記載の半導体装置。3. The withstand voltage of the second impurity region based on the potential of the first impurity region is set lower than the withstand voltage of one impurity region of the switching element to which the sensing pad electrode is connected. 3. The semiconductor device according to 2.
る制御電圧に応じてオンまたはオフする絶縁ゲート電界
効果トランジスタである請求項１に記載の半導体装置。4. The semiconductor device according to claim 1, wherein said switching element is an insulated gate field effect transistor which is turned on or off in accordance with a control voltage applied to a gate.
層に形成されたスイッチング素子と、当該スイッチング
素子の一方の不純物領域に接続され、検出対象物との間
で静電容量値に応じた量の電荷が誘起、または上記スイ
ッチング素子を介して供給されるセンシングパッド電極
と、上記センシングパッド電極に接続して上記半導体基
板または半導体層に形成され、センシングパッド電極に
印加または蓄積された過剰な電荷を逃がす保護手段とを
有する半導体装置の製造方法であって、 上記保護手段として、上記半導体基板または半導体層内
の表面に形成された第１導電型の第１不純物領域と、当
該第１不純物領域内の表面に形成された第２導電型の第
２不純物領域とからなるダイオードを形成する際に、少
なくとも外側の第１不純物領域の形成時に斜めのイオン
注入を用いる半導体装置の製造方法。5. A switching element formed on a semiconductor substrate or a semiconductor layer supported by the substrate and an impurity region connected to one impurity region of the switching element and corresponding to a capacitance value between the switching element and an object to be detected. And an excess charge applied to or accumulated on the sensing pad electrode formed on the semiconductor substrate or the semiconductor layer by being connected to the sensing pad electrode, the charge being induced or supplied via the switching element. A method for manufacturing a semiconductor device, comprising: a first impurity region of a first conductivity type formed on a surface of the semiconductor substrate or a semiconductor layer; and a first impurity region formed on the surface of the semiconductor substrate or the semiconductor layer. When forming a diode comprising the second conductivity type second impurity region formed on the inner surface, at least the outer first impurity region is formed. A method for manufacturing a semiconductor device using oblique ion implantation during formation.
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