JP2006080322A - チップ型複合電子部品 - Google Patents

Abstract

【課題】サーミスタ素子と抵抗素子を個別部品で組み合わせる場合、重要な要素である抵抗素子の抵抗値が市販品から選択するために良好なリニアライズ特性が得られにくく、また市販品の抵抗素子の抵抗値にはバラツキがあるために互換性精度が悪くなる。また、互換性精度を高めるためにの抵抗素子の直並列組み合わせや再選別は、抵抗値の調整時間の増加や部品点数の増加によってコストが上昇する等の欠点がある。
【解決方法】ひとつの絶縁基板上に薄膜サーミスタ素子と薄膜抵抗素子を形成し、予めトリミング等の方法で抵抗値の調整を行うとともに、それぞれの素子の端子となる電極面にバンプを形成することによって、高密度実装が可能で互換性精度の高いチップ型複合部品を提供することを目的とするものである。
【選択図】 図１

Description

本発明は、各種電子機器の温度補償回路、温度検出回路および温度補正回路等に用いるサーミスタ薄膜素子と抵抗薄膜素子からなるチップ型複合電子部品、または抵抗温度特性の異なる２つの薄膜サーミスタ素子からなるチップ型複合電子部品に関し、詳しくは、ひとつのセラミックス基板上に前記薄膜サーミスタ素子と前記薄膜抵抗素子、または抵抗温度特性の異なる２つの薄膜サーミスタ素子を形成した表面実装に適したチップ型複合電子部品の外部電極構造に関するものである。

従来、各種電子機器に用いられている温度補償回路、温度検出回路および温度補正回路等は、サーミスタ素子と抵抗素子を組み合わせて回路で構成されている。このような回路に用いられるサーミスタ素子としては面実装タイプのチップサーミスタが、また抵抗素子としては面実装タイプの抵抗器が一般に用いられている。これらはそれぞれ一個の部品として回路基板上の配線パターンに半田付けされて回路を構成するようになっている。

しかしながら、上記したような回路構成においては、一般的に次のような問題点がある。即ち、リニアライズ回路としてサーミスタ素子と抵抗素子を個別部品で組み合わせようとする場合、重要な要素である抵抗素子の抵抗値が市販品から選択するために良好なリニアライズ特性が得られにくい。また市販品の抵抗素子の抵抗値にはバラツキがあるために互換性精度が悪くなる欠点がある。

また、互換性精度を高めるためには抵抗素子の直並列の組み合わせによってバラツキを調整するか、抵抗素子の再選別を行って抵抗素子とサーミスタ素子の組み合わせを選択することになり、抵抗値の調整時間の増加や部品点数の増加によってコストが上昇する等の欠点がある。

さらに、サーミスタ素子と抵抗素子を端子付きのディスクリート部品で組み合わせる場合、プリント基板上の広い面積を使うことになり、実装面積の低減および高密度実装化による回路の小型化が困難であり、実装コスト上昇の要因になった。

また、広範囲な温度にわたって温度補償する場合には、高温領域を補償するサーミスタ素子と低温領域を補償するサーミスタ素子を別々に用意する必要があった。

本発明は、上記のような課題を解決するためになされたものであり、ひとつのセラミックス基板上に薄膜サーミスタ素子と薄膜抵抗素子、若しくは抵抗温度特性の異なる２つの薄膜サーミスタ素子を形成し、予めトリミング等の方法で抵抗値の調整を行うとともに、それぞれの素子の端子となる電極面にバンプを形成することによって、高密度実装が可能で互換性精度の高いチップ型複合部品を提供することを目的とするものである。

本発明は、上記課題を達成するためになされたものであり、請求項１の発明は、ひとつのセラミックス基板上に薄膜サーミスタ素子と薄膜抵抗素子が形成されたチップ型複合電子部品において、前記薄膜サーミスタ素子がひとつのセラミックス基板上に対向して形成された一対の第１金属下地層と、該第１金属下地層間の前記セラミックス基板上に形成された絶縁被膜と、該絶縁被膜の一部と前記第１金属下地層上に形成された一対の電極膜と、前記絶縁被膜上の前記一対の電極膜の一部を覆うように形成された金属酸化物からなるサーミスタ薄膜と、該サーミスタ薄膜を覆う保護被膜とガラス層とから構成され、また前記薄膜抵抗素子が前記薄膜サーミスタ素子に隣接する前記セラミックス基板上に形成されたＮｉ−Ｃｒ系合金からなる抵抗薄膜と、該抵抗薄膜の一部を保護する保護被膜とガラス層とから構成されていて、前記薄膜サーミスタ素子両端部の露出した一対の電極膜の一部を覆い前記セラミックス基板上に形成された第２金属下地層上と、前記薄膜抵抗素子の両端部の露出した抵抗薄膜上に金属膜を介してバンプが形成されていることを特徴とするチップ型複合電子部品である。

本発明の請求項２に係わる発明は、ひとつのセラミックス基板上に２つの薄膜サーミスタ素子が形成されたチップ型複合電子部品において、それぞれの薄膜サーミスタ素子が前記セラミックス基板上に対向して形成された一対の第１金属下地層と、該第１金属下地層間の前記セラミックス基板上に形成された絶縁被膜と、該絶縁被膜の一部と前記第１金属下地層上に形成された一対の電極膜と、前記絶縁被膜上の前記一対の電極膜の一部を覆うように形成された金属酸化膜からなるサーミスタ薄膜と、該サーミスタ薄膜を覆う保護被膜及びガラス層とから構成されていて、それぞれの前記薄膜サーミスタ素子両端部の露出した一対の電極膜の一部を覆い前記セラミックス基板上に形成された第２金属下地層上に金属膜を介してバンプが形成されていることを特徴とするチップ型複合電子部品である。

本発明の請求項３に係わる発明は、２つの前記薄膜サーミスタ素子が、異なる抵抗温度特性を有するサーミスタ薄膜から構成されていることを特徴とする請求項２に記載のチップ型複合電子部品である。

本発明の請求項４に係わる発明は、前記薄膜サーミスタ素子における前記セラミックス基板上の一対の第１金属下地層間に形成された絶縁被膜の厚みが０．１μｍ〜１．０μｍの二酸化珪素（ＳｉＯ２）または窒化珪素（Ｓｉ３Ｎ４）からなることを特徴とする請求項１、２に記載のチップ型複合電子部品である。

本発明の請求項５に係わる発明は、前記サーミスタ薄膜及び／または前記抵抗薄膜を覆う保護被膜が二酸化珪素（ＳｉＯ２）または窒化珪素（Ｓｉ３Ｎ４）からなることを特徴とする請求項１、２に記載のチップ型複合電子部品である。

本発明の請求項６に係わる発明は、前記ガラス層が硼珪酸ガラス系酸化物からなることを特徴とする請求項１、２に記載のチップ型複合電子部品である。

本発明の請求項７に係わる発明は、前記金属膜が、コンタクト層と接合層の二層で構成されていることを特徴とする請求項１、２に記載のチップ型複合電子部品である。

本発明の請求項８に係わる発明は、前記コンタクト層がＮｉ（ニッケル）、Ｃｕ（銅）またはこれらの何れかを含む合金からなり、前記接合層がＡｕ（金）からなることを特徴とする請求項７に記載のチップ型複合電子部品である。

本発明の請求項９に係わる発明は、前記バンプがＳｎ（錫）、Ａｇ（銀）、Ｃｕ（銅）またはこれらの何れかを含む合金からなることを特徴とする請求項１、２に記載のチップ型複合電子部品である。

本発明の請求項１０に係わる発明は、前記第１金属下地層及び前記第２金属下地層がＴｉ（チタン）、Ｃｒ（クロム）、Ｃｕ（銅）、Ａｇ（銀）またはこれらの何れかを含む合金からなることを特徴とする請求項１、２、４に記載のチップ型複合電子部品である。

ひとつのセラミックス基板上に薄膜サーミスタ素子と薄膜抵抗素子とを同時に形成し、薄膜抵抗素子の抵抗値をトリミングして任意に調整することができるために、互換性精度の優れたリニアライズ特性を容易に得ることができる。また、薄膜サーミスタ素子と薄膜抵抗素子の最良の組み合わせからなるチップ型複合電子部品をワンチップで達成できるとともに、薄膜技術によって製造できるので小型化が可能となり、高密度実装用の部品が提供できる。さらに、ひとつのセラミックス基板上に薄膜サーミスタ素子と薄膜抵抗素子が搭載されていて、回路基板との接合に適したバンプを設けてあるために煩雑な位置決め操作を必要とすることなく表面実装することができる。また、薄膜サーミスタ素子と薄膜抵抗素子の表面部分にはガラス層が形成されているために、耐湿性や周囲環境の影響を受けにくく信頼性に優れた部品を提供できる。また、電極膜とバンプ間にコンタクト層と接合層からなる金属膜を設けることで、電極膜とバンプとの接合強度を高めることができ、電気的接続と接合部分の信頼性が向上させることができる。また、ひとつのセラミックス基板上に抵抗温度特性の異なる２個の薄膜サーミスタ素子を形成した構造とすることによって、ひとつのチップ部品で合成抵抗温度特性をリニアライズ化でき広範囲の温度領域をカバーできる温度センサとして利用できる利点がある。

以下、本発明の実施の形態に関して添付図面に基づき説明する。

図１はひとつのセラミックス基板上に薄膜サーミスタ素子と薄膜抵抗素子が形成された本発明のチップ型複合電子部品の外観を示す斜視図である。なお、図１は内部構造を見やすくするために、本発明を構成する薄膜の一部を省略して図示してある。図２（ａ）〜（ｇ）は、前記チップ型複合電子部品の薄膜サーミスタ素子部分の製造工程を説明するための断面図である。また、図３（ａ）〜（ｅ）は、前記チップ型複合電子部品の薄膜抵抗素子部分の製造工程を説明するための断面図である。図１のＡ−Ａ線断面図は、上記図２（ｇ）に相当する薄膜サーミスタ素子の断面図であり、図１のＢ−Ｂ線断面図は、上記図３（ｅ）に相当する薄膜抵抗素子の断面図である。本発明のチップ型複合電子部品の薄膜サーミスタ素子及び薄膜抵抗素子は次のような工程を経て製造される。なお、説明の都合上、製造途中と最終構成部分とは同一符号を用いて説明する。

まず、図２（ａ）に示すように、アルミナ、石英、ムライト、ステアタイト等のセラミックスからなるセラミックス基板１の主表面に、一対の第１金属下地層２ａをＴｉ、Ｃｒ、Ｃｕ、Ｔｉ−Ｃｕ、Ｗ、Ｎｉ等の金属材料をスパッタリング等の公知手段を用いてセラミックス基板１上にパターン形成する。

次に、スパッタ法、プラズマＣＶＤ法などの手段によって二酸化ケイ素（ＳｉＯ２）または窒化ケイ素（Ｓｉ３Ｎ４）からなる絶縁被膜３を厚さ０．１〜１．０μｍで前記第１金属下地層２ａ間のセラミックス基板１上にパターン形成する。この絶縁被膜３は、この後の工程でサーミスタ薄膜を成膜した後、サーミスタ薄膜を熱処理する時にサーミスタ薄膜と基板との熱拡散反応を防ぎ、薄膜サーミスタ素子としての抵抗温度特性の安定化に必要なものである。

上記第１金属下地層２ａと絶縁被膜３を形成した後、図２（ｂ）に示すように、この絶縁被膜３と前記第１金属下地層２ａ上にスパッタ法などによって、Ｐｔ、Ｐｄ、Ｐｄ−Ａｇ等の電極膜４を形成する。同図に示した電極膜４は、この後の工程で形成されるサーミスタ薄膜の電極となるように、セラミックス基板１の両端部の第１金属下地層２ａから絶縁被膜３上で対向するように形成されている。電極膜４の形状としては、上記実施例で示したような突き合わせ構造の他に、櫛歯状に形成された電極膜が互いに噛み合う構成でパターン形成された形状であってもよい。

次に、図２（ｃ）に示すように、絶縁被膜３上に形成した一対の電極膜４上にスパッタリングによって厚さが０．１〜３μｍのサーミスタ薄膜５を形成する。その後、５００〜１０００℃の温度で１〜５時間熱処理を行う。ここで、サーミスタ薄膜５は、マンガン（Ｍｎ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、鉄（Ｆｅ）などからなる複合酸化物の焼結体をターゲットとし、スパッタ圧力が０．２Ｐａ〜０．７Ｐａでセラミックス基板１を２００℃〜５００℃の温度に加熱した状態でスパッタリングを行って形成する。そして、フォトエッチング法によって不要部分を除去する。

その後、図２（ｄ）に示すように、形成されたサーミスタ薄膜５を保護するためのパッシベーション膜として、例えば、二酸化ケイ素（ＳｉＯ２）、窒化ケイ素（Ｓｉ３Ｎ４）またはオキシナイトライドシリコン薄膜などの保護被膜６がサーミスタ薄膜５と電極膜４上に膜厚０．５〜２．０μｍで形成される。以上の製造工程を終了することによって、後述するガラス層、第２金属下地層、金属膜及びバンプの形成を残して薄膜サーミスタ素子の部分が完成する。

次に、薄膜抵抗素子の製造工程に移る。図３（ａ）に示すように、セラミックス基板１上の前記薄膜サーミスタ素子に隣接した部分に、Ｎｉ−Ｃｒ合金膜などの抵抗薄膜７をスパッタリングによって形成した後、フォトエッチングによってパターン形成する。そして、パッシベーション膜として二酸化ケイ素（ＳｉＯ２）、窒化ケイ素（Ｓｉ３Ｎ４）などの保護被膜６が同図（ｂ）に示すように前記抵抗薄膜７上に形成される。

次工程ではガラス層８が形成される。ガラス層８は、薄膜サーミスタ素子における図２（ｄ）に示す保護被膜６上と、図３（ｂ）に示すＮｉ−Ｃｒ合金からなる抵抗薄膜７上に、硼珪酸ガラス系酸化物のガラス層をスパッタ法あるいはＣＶＤ法により成膜する。成膜後、３００〜８００℃程度の温度で熱処理し、一度溶融させるリフロー工程を通すことによって平坦化され、薄膜サーミスタ素子のステップカバレッジを改善できるとともに、ガラス層のピンホールを減少できる。なお、ガラス層８の熱処理温度を高める必要性がある場合、ガラス層８を構成する組成の一部がサーミスタ薄膜５へ拡散し電気的特性が変動することがあるので、その場合は、保護被膜６とガラス層８間に図示しないバッファー膜として酸化タンタルや酸化チタンの薄膜層を形成しておくとよい。バッファー層は必要に応じ適宜選択して用いればよい。

この後、フォトエッチング法によって、薄膜サーミスタ素子と薄膜抵抗素子を覆うガラス層８と保護被膜６の一部を除去して、薄膜サーミスタ素子においては、図２（ｅ）に示すように電極膜４の両端部を露出させる。また、薄膜抵抗素子においては、図３（ｃ）に示すように抵抗薄膜７の両端部を露出させる。そして、薄膜サーミスタ素子の露出させた電極膜４の一部を覆うようにセラミックス基板１上に第２金属下地層２ｂをパターン形成する。その後、図２（ｆ）及び図３（ｄ）に示すように、第２金属下地層２ｂ及び抵抗薄膜７上にコンタクト層９と後述するバンプ形成のための接合層１０とからなる金属膜１１が積層形成される。コンタクト層９としてはＮｉ、Ｃｕあるいはこれらの合金膜が用いられ、接合層１０としてはＡｕあるいはＡｕを含む合金膜がスパッタ法等によって形成される。

最後に、図２（ｇ）および図３（ｅ）に示すように、薄膜サーミスタ素子と薄膜抵抗素子のそれぞれの端子部分の接合層１０上にバンプを形成するために、電解メッキ法を用いて、Ｓｎ、Ａｇ、Ｃｕまたはこれらの組み合わせからなる合金材料を析出させて形成する。薄膜サーミスタ素子と薄膜抵抗素子のバンプ形成は同時に行うことができる。またバンプの形成方法としては、上記材料からなるペーストをスクリーン印刷法等の他の方法によって形成することもできる。このような工程を経て図１に示すようなチップ型複合電子部品が完成する。

上記実施例の図２において示した薄膜抵抗素子のＮｉ−Ｃｒ系合金膜からなる抵抗薄膜７は、プレート状に形成した薄膜の例を示したが、図４に示す薄膜抵抗素子の抵抗薄膜７をジグザグ状の形状を有するパターンに形成してもよいことはもちろんである。また、上記実施例には示さなかったが、抵抗薄膜７の部分にトリミング部を設けて抵抗値調整ができるようにしてもよい。

また、上記実施例の図２において、薄膜サーミスタ素子のサーミスタ薄膜５の構造を図５（ａ）または（ｂ）のようにしてもよい。図５（ａ）に示す薄膜サーミスタ素子は、低抵抗な薄膜サーミスタ素子を得るために、サーミスタ薄膜５の上面にフローティング電極１３を設けた構造である。このようにフローティング電極を形成した構造とすることで、図２（ｇ）の構造の薄膜サーミスタ素子と比べ低抵抗な薄膜サーミスタ素子が得られる。さらに、図５（ｂ）の薄膜サーミスタ素子は、サーミスタ薄膜５の上部にもう一層のサーミスタ薄膜１４を形成した構造を示している。このようにサーミスタ薄膜５、１４を積層することでサーミスタ薄膜の抵抗値を微調整することができる。図５に示すこれらサーミスタ薄膜の構成は、上記実施例のサーミスタ薄膜を形成する工程において目的に応じて適宜選択採用すればよい。

以下、本発明の実施の形態に関して添付図面に基づき説明する。図６はひとつのセラミックス基板上に２個の薄膜サーミスタ素子が形成された本発明のチップ型複合電子部品の外観を示す斜視図である。なお、図６は内部構造を見やすくするために、本発明を構成する薄膜の一部を省略して図示してある。図７（ａ）〜（ｈ）は、前記チップ型複合電子部品の第１薄膜サーミスタ素子部分の製造工程を説明するための断面図である。また、図８（ａ）〜（ｈ）は、前記チップ型複合電子部品の第２薄膜サーミスタ素子部分の製造工程を説明するための断面図である。図６のＡ−Ａ線断面図は、上記図７（ｈ）に相当する第１薄膜サーミスタ素子の断面図であり、図６のＢ−Ｂ線断面図は、上記図８（ｈ）に相当する第２薄膜サーミスタ素子の断面図である。本発明のチップ型複合電子部品の第１薄膜サーミスタ素子及び第２薄膜サーミスタ素子は次のような工程を経て製造される。なお、説明の都合上、製造途中と最終構成部分とは同一符号を用いて説明する。

まず、図７（ａ）、図８（ａ）に示すように、アルミナ、石英、ムライト、ステアタイト等のセラミックスからなるセラミックス基板１の主表面に、第１及び第２薄膜サーミスタ素子のための一対の第１金属下地層２ａをＴｉ、Ｃｒ、Ｃｕ、Ｔｉ−Ｃｕ、Ｗ、Ｎｉ等の金属材料をスパッタリング等の公知手段を用いてセラミックス基板１上にそれぞれパターン形成する。

次に、図７（ａ）に示すように、スパッタ法、プラズマＣＶＤ法などの手段によって二酸化ケイ素（ＳｉＯ２）または窒化ケイ素（Ｓｉ３Ｎ４）からなる絶縁被膜３を厚さ０．１〜１．０μｍで前記第１金属下地層２ａ間のセラミックス基板１上にパターン形成する。この絶縁被膜３は、この後の工程で第１サーミスタ薄膜を成膜した後、サーミスタ薄膜を熱処理する時にサーミスタ薄膜と基板との熱拡散反応を防ぎ、薄膜サーミスタ素子としての抵抗温度特性の安定化に必要なものである。

上記第１金属下地層２ａと絶縁被膜３を形成した後、図７（ｂ）に示すように、第１薄膜サーミスタ素子の絶縁被膜３と前記第１金属下地層２ａ上にスパッタ法などによって、Ｐｔ、Ｐｄ、Ｐｄ−Ａｇ等の電極膜４ａを形成する。同図に示した電極膜４ａは、この後の工程で形成される第１サーミスタ薄膜の電極となるように、セラミックス基板１の両端部の第１金属下地層２ａから絶縁被膜３上で対向するように形成されている。電極膜４ａの形状としては、上記実施例で示したような突き合わせ構造の他に、櫛歯状に形成された電極膜が互いに噛み合う構成でパターン形成された形状であってもよい。

次に、図７（ｃ）に示すように、第１薄膜サーミスタ素子側の絶縁被膜３上に形成した一対の電極膜４ａ上にスパッタリングによって厚さが０．１〜３．０μｍの第１サーミスタ薄膜５ａを形成する。その後、５００〜１０００℃の温度で１〜５時間熱処理を行う。ここで、第１サーミスタ薄膜５ａは、マンガン（Ｍｎ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、鉄（Ｆｅ）などからなる複合酸化物の焼結体をターゲットとし、スパッタ圧力が０．２Ｐａ〜０．７Ｐａでセラミックス基板１を２００℃〜５００℃の温度に加熱した状態でスパッタリングを行って形成する。そして、フォトエッチング法によって不要部分を除去する。

その後、図７（ｄ）に示すように、第１サーミスタ薄膜５ａを保護するためのパッシベーション膜として、例えば、二酸化ケイ素（ＳｉＯ２）、窒化ケイ素（Ｓｉ３Ｎ４）またはオキシナイトライドシリコン薄膜などの保護被膜６ａが第１サーミスタ薄膜５ａと電極膜４ａ上に膜厚０．５〜２．０μｍで形成される。なお、前記保護被膜６ａを形成するときに図８（ｂ）に示す絶縁被膜６ａが、前記第１金属下地層２ａ間のセラミックス基板１上に同時にパターン形成される。この絶縁被膜６ａは、この後の工程で第２サーミスタ薄膜を成膜した後、サーミスタ薄膜を熱処理する時にサーミスタ薄膜と基板との熱拡散反応を防ぎ、薄膜サーミスタ素子としての抵抗温度特性の安定化に必要なものである。

上記第１金属下地層２ａと絶縁被膜６ａが形成された後、図８（ｃ）に示すように、この絶縁被膜６ａと前記第１金属下地層２ａ上にスパッタ法などによって、Ｐｔ、Ｐｄ、Ｐｄ−Ａｇ等の電極膜４ｂが形成される。同図に示した電極膜４ｂは、この後の工程で形成される第２サーミスタ薄膜の電極となるように、セラミックス基板１の両端部の第１金属下地層２ａから絶縁被膜６ａ上で対向するように形成される。電極膜４ｂの形状としては、上記実施例で示したような突き合わせ構造の他に、櫛歯状に形成された電極膜が互いに噛み合う構成でパターン形成された形状であってもよい。

次に、図８（ｄ）に示すように、一対の電極膜４ｂ上にスパッタリングによって厚さが０．１〜３μｍの第１サーミスタ薄膜５ａよりＢ定数の小さな（あるいはＢ定数の大きな）第２サーミスタ薄膜５ｂを形成する。本実施例において、抵抗温度特性の異なる第１及び第２サーミスタ薄膜５ｂは、所望の特性が得られる組成のターゲットをそれぞれ使用することによって形成できる。その後、５００〜１０００℃の温度で１〜５時間熱処理を行う。そして、フォトエッチング法によって不要部分を除去する。そして、図８（ｅ）に示すように、第２サーミスタ薄膜５ｂを保護するためのパッシベーション膜として、例えば、二酸化ケイ素（ＳｉＯ２）、窒化ケイ素（Ｓｉ３Ｎ４）またはオキシナイトライドシリコン薄膜などの保護被膜６ｂが第２サーミスタ薄膜５ｂと電極膜４ｂ上に膜厚０．５〜２．０μｍで形成される。以上の製造工程を終了することによって、後述するガラス層、第２金属下地層、金属膜及びバンプの形成を残して第１薄膜サーミスタ素子、第２薄膜サーミスタ素子の部分が完成する。

次工程ではガラス層８が形成される。ガラス層８は、薄膜サーミスタ素子における図７（ｅ）に示す第１薄膜サーミスタ素子の保護被膜６ｂ上と、図８（ｅ）に示す第２薄膜サーミスタ素子の保護被膜６ｂ上に、硼珪酸ガラス系酸化物のガラス層をスパッタ法あるいはＣＶＤ法により成膜する。成膜後、３００〜８００℃程度の温度で熱処理し、一度溶融させるリフロー工程を通すことによって平坦化され、薄膜サーミスタ素子のステップカバレッジを改善できるとともに、ガラス層のピンホールを減少できる。なお、ガラス層８の熱処理温度を高める必要性がある場合、ガラス層８を構成する組成の一部がサーミスタ薄膜５ａ、５ｂへ拡散し電気的特性が変動することがあるので、その場合は、保護被膜６ｂとガラス層８間に図示しないバッファー膜として酸化タンタルや酸化チタンの薄膜層を形成しておくとよい。バッファー膜は必要に応じ適宜選択して用いればよい。

この後、フォトエッチング法によって、第１薄膜サーミスタ素子の保護被膜６ａ、６ｂ、第２薄膜サーミスタ素子の保護被膜６ｂおよび第１、第２薄膜サーミスタ素子を覆うガラス層８の一部を除去して、図７（ｆ）及び図８（ｆ）に示すように、第１、第２薄膜サーミスタ素子の電極膜４ａ、４ｂの両端部をそれぞれ露出させる。そして、第１、第２薄膜サーミスタ素子の露出させた電極膜４ａ、４ｂの一部を覆うようにセラミックス基板１上に第２金属下地層２ｂをパターン形成する。その後、図７（ｇ）及び図８（ｇ）に示すように、第２金属下地層２ｂ上にコンタクト層９と後述するバンプ形成のための接合層１０とからなる金属膜１１が積層形成される。コンタクト層９としてはＮｉ、Ｃｕあるいはこれらの合金膜が用いられ、接合層１０としてはＡｕあるいはＡｕを含む合金膜がスパッタ法等によって形成される。

最後に、図７（ｈ）および図８（ｈ）に示すように、第１および第２薄膜サーミスタ素子のそれぞれの端子部分の接合層１０上にバンプを形成するために、電解メッキ法を用いて、Ｓｎ、Ａｇ、Ｃｕまたはこれらの組み合わせからなる合金材料を析出させてバンプが同時形成される。なおバンプの形成方法としては、上記材料からなるペーストをスクリーン印刷法等の他の方法によって形成することもできる。このような工程を経て図６に示すようなチップ型複合電子部品が完成する。

本発明では、ひとつの基板上に薄膜サーミスタ素子と薄膜抵抗素子の組み合わせ、あるいは２個の薄膜サーミスタ素子を搭載した構造の複合電子部品について記述したが、上記実施例において、薄膜抵抗素子の代わり薄膜容量素子を形成できれば、温度検知時にこれら複合部品に接続されたケーブルから侵入してくるノイズを防止することができる温度センサを作製することも可能である。

本発明のチップ型複合電子部品の外観を示す斜視図である。（実施例１） （ａ）〜（ｇ）は、薄膜サーミスタ素子部分の製造工程を説明するための図１のＡ−Ａ線による断面図である。（実施例１） （ａ）〜（ｅ）は、薄膜抵抗素子部分の製造工程を説明するための図１のＢ−Ｂ線による断面図である。（実施例１） 薄膜抵抗素子の抵抗薄膜７の他の形状例を示す。（実施例１） 薄膜サーミスタ素子のサーミスタ薄膜５の部分の他の構造例を示す。（実施例１） 本発明のチップ型複合電子部品の外観を示す斜視図である。（実施例２） （ａ）〜（ｈ）は、第１薄膜サーミスタ素子部分の製造工程を説明するための図６のＡ−Ａ線による断面図である。（実施例２） （ａ）〜（ｈ）は、第２薄膜サーミスタ素子部分の製造工程を説明するための図６のＢ−Ｂ線による断面図である。（実施例２）

符号の説明

１ セラミックス基板
２ａ 第１金属下地層
２ｂ 第２金属下地層
３ 絶縁被膜
４ 電極膜
５ａ 第１サーミスタ薄膜
５ｂ 第２サーミスタ薄膜
６ａ、６ｂ 保護被膜
７ 抵抗薄膜
８ ガラス層
９ コンタクト層
１０ 接合層
１１ 金属膜
１２ バンプ

Claims (10)

1. ひとつのセラミックス基板上に薄膜サーミスタ素子と薄膜抵抗素子が形成されたチップ型複合電子部品において、前記薄膜サーミスタ素子がひとつのセラミックス基板上に対向して形成された一対の第１金属下地層と、該第１金属下地層間の前記セラミックス基板上に形成された絶縁被膜と、該絶縁被膜の一部と前記第１金属下地層上に形成された一対の電極膜と、前記絶縁被膜上の前記一対の電極膜の一部を覆うように形成された金属酸化物からなるサーミスタ薄膜と、該サーミスタ薄膜を覆う保護被膜とガラス層とから構成され、また前記薄膜抵抗素子が前記薄膜サーミスタ素子に隣接する前記セラミックス基板上に形成されたＮｉ−Ｃｒ系合金からなる抵抗薄膜と、該抵抗薄膜の一部を保護する保護被膜とガラス層とから構成されていて、前記薄膜サーミスタ素子両端部の露出した一対の電極膜の一部を覆い前記セラミックス基板上に形成された第２金属下地層上と、前記薄膜抵抗素子両端部の露出した抵抗薄膜上に金属膜を介してバンプが形成されていることを特徴とするチップ型複合電子部品。
2. ひとつのセラミックス基板上に２つの薄膜サーミスタ素子が形成されたチップ型複合電子部品において、それぞれの薄膜サーミスタ素子が前記セラミックス基板上に対向して形成された一対の第１金属下地層と、該第１金属下地層間の前記セラミックス基板上に形成された絶縁被膜と、該絶縁被膜の一部と前記第１金属下地層上に形成された一対の電極膜と、前記絶縁被膜上の前記一対の電極膜の一部を覆うように形成された金属酸化膜からなるサーミスタ薄膜と、該サーミスタ薄膜を覆う保護被膜及びガラス層とから構成されていて、それぞれの前記薄膜サーミスタ素子両端部の露出した一対の電極膜の一部を覆い前記セラミックス基板上に形成された第２金属下地層上に金属膜を介してバンプが形成されていることを特徴とするチップ型複合電子部品。
3. ２つの前記薄膜サーミスタ素子が、異なる抵抗温度特性を有するサーミスタ薄膜から構成されていることを特徴とする請求項２に記載のチップ型複合電子部品。
4. 前記薄膜サーミスタ素子における前記セラミックス基板上の一対の第１金属下地層間に形成された絶縁被膜の厚みが０．１μｍ〜１．０μｍの二酸化珪素（ＳｉＯ２）または窒化珪素（Ｓｉ３Ｎ４）からなることを特徴とする請求項１、２に記載のチップ型複合電子部品。
5. 前記サーミスタ薄膜及び／または前記抵抗薄膜を覆う保護被膜が二酸化珪素（ＳｉＯ２）または窒化珪素（Ｓｉ３Ｎ４）からなることを特徴とする請求項１、２に記載のチップ型複合電子部品。
6. 前記ガラス層が硼珪酸ガラス系酸化物からなることを特徴とする請求項１、２に記載のチップ型複合電子部品。
7. 前記金属膜が、コンタクト層と接合層の二層で構成されていることを特徴とする請求項１、２に記載のチップ型複合電子部品。
8. 前記コンタクト層がＮｉ（ニッケル）、Ｃｕ（銅）またはこれらの何れかを含む合金からなり、前記接合層がＡｕ（金）からなることを特徴とする請求項７に記載のチップ型複合電子部品。
9. 前記バンプがＳｎ（錫）、Ａｇ（銀）、Ｃｕ（銅）またはこれらの何れかを含む合金からなることを特徴とする請求項１、２に記載のチップ型複合電子部品。
10. 前記第１金属下地層及び前記第２金属下地層がＴｉ（チタン）、Ｃｒ（クロム）、Ｃｕ（銅）、Ａｇ（銀）またはこれらの何れかを含む合金からなることを特徴とする請求項１、２、４に記載のチップ型複合電子部品。
    

Images