JP2006080102A

JP2006080102A - 半導体装置および半導体装置の製造方法

Info

Publication number: JP2006080102A
Application number: JP2004259100A
Authority: JP
Inventors: Noriyuki Nagai; 紀行永井
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2004-09-07
Filing date: 2004-09-07
Publication date: 2006-03-23

Abstract

【課題】バーンイン時にバーンイン印加電極パッドと電極パッドの接続が容易となる電極パッドを提供し、バーンインの端子接続不具合を抑制することを目的とする。
【解決手段】半導体素子において、バーンインに用いるバーンイン印加電極パッド２を、チップ裏面やチップ内部平面に形成することにより、チップ裏面、及び内部平面に形成された電極パッド２はパッドピッチ、パッド開口サイズの制限が大きく緩和されるため、バーンイン時にバーンイン印加電極パッド２とバーンインボードの電極パッドの接続が容易となる電極パッドを提供し、バーンインの端子接続不具合を抑制することができる。
【選択図】図２

Description

本発明は、ウェハー状態における半導体素子の電極パッドを介した電気的特性測定及び、バーンインを行う半導体装置および半導体装置の製造方法に関する。

従来の半導体装置について、図６，図７，図８，図９を用いて説明する。
図６は従来の半導体装置のチップ裏面を示す図，図７は従来の半導体装置のパッド断面を示す図，図８は従来の半導体装置のパッド構造の製造方法を示す図，図９は従来のウェハー状態におけるバーンインを説明する図である。

まず、従来の半導体素子のチップ裏面１は図６に示すように、Ｓｉ単結晶基板平面であり、Ｓｉ単結晶インゴットをスライスした平面である。
次に、パッド構造について図７を見ながら説明する。

図７において、Ｓｉ単結晶基板１０上に、電気的な特性を得るための電子回路形成用トランジスタ９がある。その上の層間膜５（主にＳｉＯ_２材料）を隔てて電源引き込み及び信号引き込み用の配線メタル８（主にＡＬ，Ｃｕ材料）がある。さらに、層間膜５を隔てて、電極パッドを形成するパッドメタル４（主にＡＬ，Ｃｕ材料）があり、パッドメタル間はビア７（主にタングステン）が高密度で形成されている。パッドメタル４は窒化保護膜３（主にＳｉＮ）にて電極パッドは保護される。半導体チップ間にはスクライブ領域６が形成されており、隣接する半導体チップと分離されている。このスクライブ領域６をブレード及びレーザーにて機械的に切削することで、半導体ウェハーからチップに分割される。従来スクライブ領域６には基本的に電気的なパターンは存在せず、領域としては機械的な切断に必要な量が確保されている。

次に、半導体素子電極パッド形成方法について図８を見ながら説明する。
図８において、Ｓｉ単結晶インゴットからスライスされた半導体ウェハー１６の表面に電子回路を形成する拡散層２０を形成する。その拡散層のウェハー表面側に素子内部と外部との接続に使用される電極パッドとなる電極パッドメタル１９を形成する。

次にウェハー状態におけるバーンインについて図９を見ながら説明する。
図９において、電極パッドにはウェハー状態におけるバーンイン用の電位を印加する電極パッド２６とバーンイン用の電位を印加しない実動作用の電極パッド２５がある（図９（ａ））。また、バーンイン用の電位を印加するためのバーンインボード２８は、その各バーンイン印加端子２７からテスターに接続されており、テスター制御によりバーンイン用の電位の印加を実施する（図９（ｂ））。ここで、近年、高集積化による半導体チップの高機能化に伴う端子数の増加に起因するチップサイズの増大化を抑制するために、電極パッドの縮小化が図られているが、バーンイン用の電位を印加する電極パッドはウェハー状態におけるバーンインのプロセス上の制約により、一定の大きさを確保している。したがって、バーンイン用の電位を印加する電極パッド２６は実動作用の電極パッド２５に比べてパッドサイズが大きく構成されている。図９（ｃ）は半導体チップにバーンインボード２７を装着した状態を示す概念図であり、バーンイン用の電位を印加する電極パッド２６とバーンインボード２８のバーンイン印加端子が接続され、テスターによって制御されてバーンインが実施される。

従来の半導体素子電極パッドに関する課題について図９を見ながら説明する。
半導体チップサイズの極小化、電極パッド数の増化に伴い、電極パッド２５の開口サイズがさらに極小になってきている。そのため、ウェハー状態におけるバーンインにおいて、バーンイン印加端子２７のサイズも電極パッド２６の開口サイズに合わせて極小化せざるを得なくなり、バンプ端子等のバーンイン印加端子と電極パッドの位置合わせ不良によるバーンインの不具合が発生するという問題点があった。

本発明半導体装置および半導体装置の製造方法は、上記問題点を解決するために、バーンイン時にバーンイン印加電極パッドと電極パッドの接続が容易となる電極パッドを提供し、バーンインの端子接続不具合を抑制することを目的とする。

上記目的を達成するために、本発明の請求項１記載の半導体装置は、ウェハー上にスクライブ領域を挟んで複数の半導体素子を形成して成る半導体装置であって、前記半導体素子表面に形成された複数の第１の電極パッドと、前記半導体素子裏面に形成された複数の第２の電極パッドと、前記スクライブ領域に形成され、対応する前記第１の電極パッドと前記第２の電極パッドを接続する複数のビアとを有し、前記第２の電極パッドが前記第１の電極パッドより大きいことを特徴とする。

請求項２記載の半導体装置は、ウェハー上にスクライブ領域を挟んで複数の半導体素子を形成して成る半導体装置であって、前記半導体素子表面に形成された複数の第１の電極パッドと、前記半導体素子裏面に形成された複数の第２の電極パッドと、前記半導体素子内部に形成された複数の第３の電極パッドと、前記スクライブ領域に形成され、対応する前記第１の電極パッドと前記第２の電極パッドおよび前記第３の電極パッドを接続する複数のビアとを有し、前記第２の電極パッドおよび前記第３の電極パッドが前記第１の電極パッドより大きいことを特徴とする。

請求項３記載の半導体装置は、請求項１記載の半導体装置において、前記第２の電極パッドがバーンイン印加用電極パッドであることを特徴とする。
請求項４記載の半導体装置は、請求項２記載の半導体装置において、前記第２の電極パッドおよび前記第３の電極パッドがバーンイン印加用電極パッドであることを特徴とする。

請求項５記載の半導体装置の製造方法は、請求項４記載の半導体装置において、バーンイン検査後、前記半導体装置裏面領域を切削し、前記第３の電極パッドのうち任意の第３の電極パッドを露出することを特徴とする。

以上により、バーンイン時にバーンイン印加電極パッドと電極パッドの接続が容易となる電極パッドを提供し、バーンインの端子接続不具合を抑制することができる。

以上のように、半導体素子において、バーンインに用いるバーンイン印加電極パッドを、チップ裏面やチップ内部平面に形成することにより、チップ裏面、及び内部平面に形成された電極パッドはパッドピッチ、パッド開口サイズの制限が大きく緩和されるため、バーンイン時にバーンイン印加電極パッドとバーンインボードの電極パッドの接続が容易となる電極パッドを提供し、バーンインの端子接続不具合を抑制することができる。

図１０は従来の半導体装置のパッド構成の平面図であり、半導体ウェハー上に形成された半導体装置のパッド構成を示している。

以下、本発明の実施の形態について見ながら説明する。
（実施の形態１）
図１，図２を用いて実施の形態１における半導体装置について説明する。

図１は本発明の半導体装置のチップ裏面を示す図，図２は本発明の半導体装置のパッド断面を示す図であり、図１０のＡ−Ａ‘での電極パッドの断面図である。
図１において、半導体チップ裏面１は鏡面化されており、従来では何ら役割を持たせていない。その何ら役割を持たない半導体チップ裏面１に、チップ裏面電極パッド２及び半導体チップ裏面１内部にチップ内部平面電極パッド２を構成する。

図２において、電極パッドのうちトランジスタ９、及び電源信号配線８、積層配線パッド４の構成は従来の半導体装置と同一の構成、配置である。本発明においては、半導体チップとチップの間に構成されているスクライブ領域６に、チップ表面に形成される電極パッド４とチップ裏面及びチップ内部平面に形成されたチップ裏面電極パッド２及びチップ内部平面電極パッド２をタングステンにより接続するビア７を形成する。このビア７の形成により、チップ断面方向の異なる平面においてチップ表面の電極パッド４と同電位の電極パッド２を構成することが出来、チップ表面以外の平面に形成された電極パッド２はウェハー状態におけるバーンイン印加用電極パッドとして使用することができる。ここで、内部平面電極パッド２は内部平面電極パッドを形成した後、外部に出ているすでに使用済みの電極パッドを含む層間膜を研磨等で削り電極パッド２を外部に露出させて使用する。チップ表面の電極パッド４を、従来はウェハー状態でのバーンイン印加用電極パッドとしても使用していたが、本発明の実施の形態により、チップ表面に形成された電極パッド４は内部回路と外部を接続するための実動作用電極パッドとしてのみ使用することが可能となる。チップ裏面及びチップ内部平面に形成する電極パッド２の総数としては、チップ表面の電極パッド数と同じ数、もしくはチップ表面の電極パッド数の１／２以上の数とすると良い。チップ裏面電極パッド２及びチップ内部平面電極パッド２の平面上の配置は、チップ表面の電極パッド４と同様の位置に配置する。しかし、ウェハーの各種検査方法、チップの配線状況などによりチップ裏面電極パッド２及びチップ内部平面電極パッド２の配置を変更する事が可能である。

このように、従来、チップ表面上に実動作用電極パッドと混載されていたバーンイン印加用電極パッドをチップ裏面またはチップ内部平面に設け、スクライブ領域に形成するビアを介してこれらのバーンイン印加用電極パッドを対応する実動作用電極パッドと接続することにより、バーンイン印加用電極パッドのサイズをチップ表面に形成する場合に比べて大きくすることができるので、バーンイン時にバーンイン印加電極パッドと電極パッドの接続が容易となる電極パッドを提供し、バーンインの端子接続不具合を抑制することができる。
（実施の形態２）
図３，図４，図１１を用いて実施の形態２における半導体装置について説明する。

図３は本発明の検査電極パッドの使用方法を説明する図、図４は実施の形態２における半導体装置の電極パッド配置を模式的に示す図、図１１は従来の検査による電極パッドの使用方法を説明する図である。

本発明の実施の形態としては、チップ内部平面に形成された電極パッド２をチップ内部２平面以上に作成することにより、プローブ検査、ウェハーレベルバーンイン検査等のウェハー状態でのさらなる多種多様の検査が可能となる。例えば、従来では図１１に示すように、パッとメタル４で形成される電極パッドにバーンインボード２８の端子やプローブ検査用針２９を接続していたのに対して、図３に示すように、チップ裏面の電極パッド２に接続することができる。

さらに、一例として図４を見ながら説明する。
図４において、半導体チップにおける断面方向に同じ深さとなる面をチップ内部平面とし、複数のチップ内部平面それぞれの面上に電極パッドを設け、各平面ごとのバーンイン印加用電極パッド２２，バーンイン印加用電極パッド２４，バーンイン印加用電極パッド２４’とする。この時、バーンイン印加用電極パッドのサイズをチップ表面に形成する場合に比べて大きくすることができるので、バーンイン時にバーンイン印加電極パッドと電極パッドの接続が容易となる電極パッドを提供し、バーンインの端子接続不具合を抑制することができる。

さらに、バーンイン印加用電極パッド２４’にてウェハー状態でのバーンイン検査を行ない、ウェハー状態でのバーンイン検査終了後、当該電極パッド２４’を含む平面を切削して当該電極パッド２４’以外のチップ内部平面の電極パッド２４を露出させ、露出させた電極パッド２４を通常のプローブ検査用電極パッドとして使用することも可能である。また、バーンイン印加用電極パッド２４およびバーンイン印加用電極パッド２４’にてウェハー状態でのバーンイン検査を行ない、ウェハー状態でのバーンイン検査終了後、当該電極パッド２４を含む平面までを切削してチップ内部平面の電極パッド２２を露出させ、露出させた電極パッド２２を通常のプローブ検査用電極パッドとして使用することも可能である。

ウェハー状態での検査ごとにチップ内部電極パッドを使い分けするこの方法により、従来の検査対象とする一つの電極パッド内で異なる検査等を行っていたことを要因とするチップ不良率の低下につながる。

さらに、パッケージの形状により、当該発明の実施の形態にかかるチップ裏面及びチップ内部平面に形成する電極パッドは、外部接続用の電極パッドとしての役割を果たすこともできる。その際には外部接続用の電極パッドが、チップ表面上に形成された電極パッド４を合わせると従来の１．５倍以上の数となる。
（実施の形態３）
以下、図５を用いて本パッド構造の製造方法について説明する。

図５は本発明の半導体装置における電極パッド構造の製造方法を示す工程断面図である。
まず、チップ裏面１に機械的切削により電極パッドメタルを埋め込むことの出来る凹凸部１７を形成する（図５（ａ））。次に、凹凸部１７に電極パッドメタル１８を接着、埋め込む（図５（ｂ））。凹凸部１７形成レイアウトはチップ表面に形成されているパッドピッチ、パッド開口サイズと同程度もしくは大きく取れるように設計する。同様にして、図５のような内部平面電極パッド２２を形成してウェハーを製造する。次に、ウェハー状態におけるバーンイン検査終了後、ウェハー裏面を一定厚みになるまで研削していく。この研削により、裏面に形成された電極パッド２２は削除される。最後に、図２に示すようなビア７を含むスクライブ領域をチップに分離するために切削する。この切削により、チップ裏面及び内部に形成された電極パッド１８とチップ表面に形成された電極パッド１９を分離することが出来る。

複数の電極パッド２４、２４’（図４参照）を形成する場合は、チップ表面に形成した電極パッド２２を含む層の下部に電極パッド２２と同様の作成方法にてさらに層を積み重ねていく。層を重ねていく場合は電極パッド２２を含む層と同様の材質でも異なる材質でも可能とする。また、下部１層と２層内部の電極パッドの配置構成は互いに同様とするが、検査方法・用途に応じて変更可能である。チップ裏面及びチップ内部平面に形成する電極パッド２２、もしくは２４、２４’を含む層を作成する際における積層後の膜の厚みは、例えば、チップ裏面に形成した電極パッドを含む部分を切削することを考え、Ｓｉ単結晶基板より上の部分に切削によるダメージが発生しない程度の厚みとする。

本発明は、バーンイン時にバーンイン印加電極パッドと電極パッドの接続が容易となる電極パッドを提供し、バーンインの端子接続不具合を抑制することができ、ウェハー状態における半導体素子の電極パッドを介した電気的特性測定及び、バーンインを行う半導体装置および半導体装置の製造方法等に有用である。

本発明の半導体装置のチップ裏面を示す図本発明の半導体装置のパッド断面を示す図本発明の検査電極パッドの使用方法を説明する図実施の形態２における半導体装置の電極パッド配置を模式的に示す図本発明の半導体装置における電極パッド構造の製造方法を示す工程断面図従来の半導体装置のチップ裏面を示す図従来の半導体装置のパッド断面を示す図従来の半導体装置のパッド構造の製造方法を示す図従来のウェハー状態におけるバーンインを説明する図従来の半導体装置のパッド構成の平面図従来の検査による電極パッドの使用方法を説明する図

符号の説明

１チップ裏面
２電極パッド
３窒化保護膜
４パッドメタル
５層間膜
６スクライブ領域
７ビア
８配線メタル
９トランジスタ
１０Ｓｉ単結晶基板
１６半導体ウェハー
１７凹凸部
１８電極パッドメタル
１９電極パッドメタル
２０拡散層
２２電極パッド
２４電極パッド
２４’ 電極パッド
２５電極パッド
２６電極パッド
２７バーンイン印加端子
２８バーンインボード

Claims

ウェハー上にスクライブ領域を挟んで複数の半導体素子を形成して成る半導体装置であって、
前記半導体素子表面に形成された複数の第１の電極パッドと、
前記半導体素子裏面に形成された複数の第２の電極パッドと、
前記スクライブ領域に形成され、対応する前記第１の電極パッドと前記第２の電極パッドを接続する複数のビアと
を有し、前記第２の電極パッドが前記第１の電極パッドより大きいことを特徴とする半導体装置。
ウェハー上にスクライブ領域を挟んで複数の半導体素子を形成して成る半導体装置であって、
前記半導体素子表面に形成された複数の第１の電極パッドと、
前記半導体素子裏面に形成された複数の第２の電極パッドと、
前記半導体素子内部に形成された複数の第３の電極パッドと、
前記スクライブ領域に形成され、対応する前記第１の電極パッドと前記第２の電極パッドおよび前記第３の電極パッドを接続する複数のビアと
を有し、前記第２の電極パッドおよび前記第３の電極パッドが前記第１の電極パッドより大きいことを特徴とする半導体装置。
前記第２の電極パッドがバーンイン印加用電極パッドであることを特徴とする請求項１記載の半導体装置。
前記第２の電極パッドおよび前記第３の電極パッドがバーンイン印加用電極パッドであることを特徴とする請求項２記載の半導体装置。
請求項４記載の半導体装置において、
バーンイン検査後、前記半導体装置裏面領域を切削し、前記第３の電極パッドのうち任意の第３の電極パッドを露出することを特徴とする半導体装置の製造方法。