JP2006067307A - データ転送回路 - Google Patents
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Abstract
【課題】 簡易な構成、かつ低消費電力のデータ転送回路を提供する。
【解決手段】 このデータ転送回路では、NチャネルMOSトランジスタ12は、外部から入力端子11に入力データ信号“0”(「L」レベルの信号)が与えられた場合は非導通になり、外部から入力端子11に入力データ信号“1”(「H」レベルの信号)が与えられた場合は導通する。オペアンプ24は、その正入力端子の電圧とその負入力端子の電圧とを比較し、正入力端子の電圧が負入力端子の電圧よりも高い場合は「H」レベルの信号を出力端子25に与え、正入力端子の電圧が負入力端子の電圧以下の場合は「L」レベルの信号を出力端子25に与える。したがって、簡易な構成でドライバ1が実現でき、回路規模の小型化、低消費電力化が図れる。
【選択図】 図1
【解決手段】 このデータ転送回路では、NチャネルMOSトランジスタ12は、外部から入力端子11に入力データ信号“0”(「L」レベルの信号)が与えられた場合は非導通になり、外部から入力端子11に入力データ信号“1”(「H」レベルの信号)が与えられた場合は導通する。オペアンプ24は、その正入力端子の電圧とその負入力端子の電圧とを比較し、正入力端子の電圧が負入力端子の電圧よりも高い場合は「H」レベルの信号を出力端子25に与え、正入力端子の電圧が負入力端子の電圧以下の場合は「L」レベルの信号を出力端子25に与える。したがって、簡易な構成でドライバ1が実現でき、回路規模の小型化、低消費電力化が図れる。
【選択図】 図1
Description
この発明は、データ転送回路に関し、特に、データ信号を転送するデータ転送回路に関する。
デバイス間またはユニット間でデータのやり取りを行なうための入出力インタフェースとして、低電圧で高速にデータ信号を転送するLVDS(low voltage differential signaling:低電圧差動通信)規格がある。このLVDS規格は、たとえば通信機器やデジタル機器の勘合部分、フレキシブル基板(柔軟性を持ったプリント基板)を使用するデータ入出力部分において採用される。
TIA/EIA(米国電気通信工業会/米国電子工業会)は、LVDS規格を「ANSI/TIA/EIA-644」で発表している(たとえば、非特許文献1参照)。また、IEEE(The Institute of Electrical and Electronics Engineers;米国電気電子技術者協会)は、LVDS規格を「IEEE1596.3」で発表している(たとえば、非特許文献2参照)。
図8は、LVDS規格を採用した従来のデータ転送回路の構成を示す回路ブロック図である。図8において、このデータ転送回路は、ドライバ101、レシーバ102、および信号線SL101,SL102を備える。
ドライバ101は、入力端子111、PチャネルMOSトランジスタ112,113およびNチャネルMOSトランジスタ114,115を含む。レシーバ102は、抵抗素子121、コンパレータ122および出力端子123を含む。
ドライバ101において、PチャネルMOSトランジスタ112およびNチャネルMOSトランジスタ114は、電源電圧VDDのラインと接地電圧GNDのラインとの間に直列接続され、それらのゲートは入力端子111に共通接続される。NチャネルMOSトランジスタ115およびPチャネルMOSトランジスタ113は、電源電圧VDDのラインと接地電圧GNDのラインとの間に直列接続され、それらのゲートは入力端子111に共通接続される。NチャネルMOSトランジスタ115とPチャネルMOSトランジスタ113との間の出力ノードN111には、信号線SL101が接続される。PチャネルMOSトランジスタ112とNチャネルMOSトランジスタ114との間の出力ノードN112には、信号線SL102が接続される。
レシーバ102において、抵抗素子121は、信号線SL101と信号線SL102との間に接続される。信号線SL101はコンパレータ122の正入力端子に接続され、信号線SL102はコンパレータ122の負入力端子に接続される。コンパレータ122の出力ノードは出力端子123に接続される。コンパレータ122は、その正入力端子の電圧とその負入力端子の電圧とを比較し、正入力端子の電圧が負入力端子の電圧よりも高い場合は「H」レベルの信号を出力端子123に与え、正入力端子の電圧が負入力端子の電圧以下の場合は「L」レベルの信号を出力端子123に与える。
外部から入力端子111に入力データ信号“0”(「L」レベルの信号)が与えられた場合、NチャネルMOSトランジスタ115が非導通になり、PチャネルMOSトランジスタ113が導通するため、出力ノードN111(信号線SL101)は「L」レベルにされる。また、PチャネルMOSトランジスタ112が導通し、NチャネルMOSトランジスタ114が非導通になるため、出力ノードN112(信号線SL102)は「H」レベルにされる。したがって、電源電圧VDDのラインからPチャネルMOSトランジスタ112、信号線SL102、抵抗素子121、信号線SL101およびPチャネルMOSトランジスタ113を介して接地電圧GNDのラインに電流が流れる。
コンパレータ122の正入力端子の電圧は「L」レベルにされ、コンパレータ122の負入力端子の電圧は「H」レベルにされるため、コンパレータ122から出力端子123に「L」レベルの信号が与えられる。出力端子123から外部へデータ信号“0”(「L」レベルの信号)が出力される。
外部から入力端子111に入力データ信号“1”(「H」レベルの信号)が与えられた場合、NチャネルMOSトランジスタ115が導通し、PチャネルMOSトランジスタ113が非導通になるため、出力ノードN111(信号線SL101)は「H」レベルにされる。また、PチャネルMOSトランジスタ112が非導通になり、NチャネルMOSトランジスタ114が導通するため、出力ノードN112(信号線SL102)は「L」レベルにされる。したがって、電源電圧VDDのラインからNチャネルMOSトランジスタ115、信号線SL101、抵抗素子121、信号線SL102およびNチャネルMOSトランジスタ114を介して接地電圧GNDのラインに電流が流れる。
コンパレータ122の正入力端子の電圧は「H」レベルにされ、コンパレータ122の負入力端子の電圧は「L」レベルにされるため、コンパレータ122から出力端子123に「H」レベルの信号が与えられる。出力端子123から外部へデータ信号“1”(「H」レベルの信号)が出力される。
このように、2本の信号線SL101,SL102には、互いに逆向きの差動信号が流れる。これらの信号線SL101,SL102を流れる差動信号の向きに応じて、出力端子123から外部へ出力されるデータ信号の論理レベルが切替えられる。
信号線SL101,SL102を流れる差動信号の電圧振幅は非常に小さいため、消費電力が少なくてすむ。また、転送データのスイッチング速度の高速化が図れる。さらに、信号線SL101,SL102を流れる互いに逆向きの差動信号は、互いに発生する磁界を相殺するため、ノイズに対する耐性が高い。
ANSI/TIA/EIA-644(LVDS)規格 IEEE1596.3(SCI LVDS)規格
ANSI/TIA/EIA-644(LVDS)規格 IEEE1596.3(SCI LVDS)規格
近年、データ転送回路のさらなる低消費電力化が要望されている。また、LSI(large‐scale integrated circuit:大規模集積回路)の更なる小型化が求められるため、データ転送回路の構成の簡略化が要望されている。
それゆえに、この発明の主たる目的は、簡易な構成、かつ低消費電力のデータ転送回路を提供することである。
この発明に係わるデータ転送回路は、データ信号を転送するデータ転送回路であって、第1および第2の信号線と、第1の信号線の一方端と第2の信号線の一方端との間に接続され、データ信号が第1の論理レベルの場合は導通し、データ信号が第2の論理レベルの場合は非導通になるスイッチング素子を含むドライバと、その一方端子が電源電圧を受け、その他方端子が第1の信号線の他方端に接続された第1の抵抗素子と、第1の抵抗素子の一方端子の電圧と他方端子の電圧とを比較して、一方端子の電圧が他方端子の電圧よりも高い場合は第1の論理レベルのデータ信号を出力し、一方端子の電圧が他方端子の電圧以下の場合は第2の論理レベルのデータ信号を出力する第1のコンパレータと、第2の信号線の他方端に接続された基準電圧のラインとを含むレシーバとを備えたものである。
好ましくは、レシーバは、第2の信号線の他方端と基準電圧のラインとの間に介挿された第2の抵抗素子と、第2の抵抗素子の第2の信号線の他方端側の一方端子の電圧と基準電圧のライン側の他方端子の電圧とを比較して、一方端子の電圧が他方端子の電圧よりも高い場合は第1の論理レベルのデータ信号を出力し、一方端子の電圧が他方端子の電圧以下の場合は第2の論理レベルのデータ信号を出力する第2のコンパレータと、第1および第2のコンパレータの出力信号の論理レベルが一致するか否かを判定し、一致しない場合はエラー信号を出力する判定回路とをさらに含む。
この発明に係わる他のデータ転送回路は、複数ビットのデータ信号を含むデータコードを転送するデータ転送回路であって、第1および第2の信号線と、第1の信号線の一方端と第2の信号線の一方端との間に接続され、データコードで示される数値に応じてその抵抗値が変化する可変抵抗回路を含むドライバと、その一方端子が電源電圧を受け、その他方端子が第1の信号線の他方端に接続された第1の抵抗素子と、第1の抵抗素子の一方端子と他方端子との間の電圧を増幅して、データコードで示される数値に応じたレベルの電圧を出力する第1の増幅器と、第2の信号線の他方端に接続された基準電圧のラインとを含むレシーバとを備えたものである。
好ましくは、可変抵抗回路は、互いに異なる抵抗値を有する複数の抵抗素子と、データコードに示される数値に基づいて、複数の抵抗素子のうちのいずれか1または2以上の抵抗素子を、第1の信号線の一方端と第2の信号線の一方端との間に接続する切換回路とを含む。
また好ましくは、レシーバは、第2の信号線の他方端と基準電圧のラインとの間に介挿された第2の抵抗素子と、第2の抵抗素子の端子間電圧を増幅して、データコードで示される数値に応じたレベルの電圧を出力する第2の増幅器と、第1および第2の増幅器の出力電圧のレベルが一致するか否かを判定し、一致しない場合はエラー信号を出力する判定回路とをさらに含む。
この発明に係わるデータ転送回路では、第1および第2の信号線と、第1の信号線の一方端と第2の信号線の一方端との間に接続され、データ信号が第1の論理レベルの場合は導通し、データ信号が第2の論理レベルの場合は非導通になるスイッチング素子を含むドライバと、その一方端子が電源電圧を受け、その他方端子が第1の信号線の他方端に接続された第1の抵抗素子と、第1の抵抗素子の一方端子の電圧と他方端子の電圧とを比較して、一方端子の電圧が他方端子の電圧よりも高い場合は第1の論理レベルのデータ信号を出力し、一方端子の電圧が他方端子の電圧以下の場合は第2の論理レベルのデータ信号を出力する第1のコンパレータと、第2の信号線の他方端に接続された基準電圧のラインとを含むレシーバとが設けられる。したがって、簡易な構成でドライバが実現でき、回路規模の小型化、低消費電力化が図れる。
この発明に係わる他のデータ転送回路では、第1および第2の信号線と、第1の信号線の一方端と第2の信号線の一方端との間に接続され、データコードで示される数値に応じてその抵抗値が変化する可変抵抗回路を含むドライバと、その一方端子が電源電圧を受け、その他方端子が第1の信号線の他方端に接続された第1の抵抗素子と、第1の抵抗素子の一方端子と他方端子との間の電圧を増幅して、データコードで示される数値に応じたレベルの電圧を出力する第1の増幅器と、第2の信号線の他方端に接続された基準電圧のラインとを含むレシーバとが設けられる。したがって、簡易な構成でドライバが実現でき、回路規模の小型化、低消費電力化が図れる。さらに、複数ビットの入力データ信号に対応することができ、データ転送の高速化が図れる。
[実施の形態1]
図1は、この発明の実施の形態1によるデータ転送回路の構成を示す回路ブロック図である。図1において、このデータ転送回路は、ドライバ1、レシーバ2、および信号線SL1,SL2を備える。
図1は、この発明の実施の形態1によるデータ転送回路の構成を示す回路ブロック図である。図1において、このデータ転送回路は、ドライバ1、レシーバ2、および信号線SL1,SL2を備える。
ドライバ1は、入力端子11およびNチャネルMOSトランジスタ12を含む。レシーバ2は、抵抗素子21,22、アンプ23、オペアンプ24および出力端子25を含む。
ドライバ1において、NチャネルMOSトランジスタ12は、そのゲートが入力端子11に接続され、そのドレインが信号線SL1に接続され、そのソースが信号線SL2に接続される。レシーバ2において、アンプ23および抵抗素子21は、電源電圧VDDのラインと信号線SL1との間に接続される。オペアンプ24の正入力端子はアンプ23と抵抗素子21との間のノードに接続され、負入力端子は抵抗素子21と信号線SL1との間のノードに接続される。オペアンプ24の出力ノードは、出力端子25に接続される。抵抗素子22は、信号線SL2と接地電圧GNDのラインとの間に接続される。
NチャネルMOSトランジスタ12は、外部から入力端子11に入力データ信号“0”(「L」レベルの信号)が与えられた場合は非導通になり、外部から入力端子11に入力データ信号“1”(「H」レベルの信号)が与えられた場合は導通する。アンプ23は、電流増幅素子として機能する。オペアンプ24は、その正入力端子の電圧とその負入力端子の電圧とを比較し、正入力端子の電圧が負入力端子の電圧よりも高い場合は「H」レベルの信号を出力端子25に与え、正入力端子の電圧が負入力端子の電圧以下の場合は「L」レベルの信号を出力端子25に与える。
図2は、図1に示したデータ転送回路の動作を説明するためのタイムチャートである。図2を参照して、時刻t1までの期間において、入力端子11に入力データ信号“0”(「L」レベルの信号)が与えられる。これに応じて、NチャネルMOSトランジスタ12が非導通になっているため、信号線SL1,SL2には電流が流れない。このとき、抵抗素子21の端子間電圧は0Vであり、オペアンプ24の正入力端子の電圧と負入力端子の電圧とは等しいため、オペアンプ24から出力端子25に「L」レベルの信号が与えられる。出力端子25から外部へデータ信号“0”(「L」レベルの信号)が出力される。
時刻t1において、入力データ信号が“0”から“1”(「H」レベルの信号)に切替えられる。これに応じて、NチャネルMOSトランジスタ12が導通し、電源電圧VDDのラインからアンプ23、抵抗素子21、信号線SL1、NチャネルMOSトランジスタ12、信号線SL2および抵抗素子22を介して接地電圧GNDのラインに電流が流れる。このとき、抵抗素子21の端子間に所定レベルの電位差が生じ、オペアンプ24の正入力端子の電圧は負入力端子の電圧よりも高くなるため、オペアンプ24の出力信号は「H」レベルに立上げられる。出力端子25から外部へ出力されるデータ信号は“0”から“1”(「H」レベルの信号)に切替えられる。
時刻t2において、入力データ信号が“1”から“0”(「L」レベルの信号)に切替えられる。これに応じて、NチャネルMOSトランジスタ12が非導通になり、信号線SL1,SL2に電流が流れなくなる。このとき、抵抗素子21の端子間電圧は0Vになり、オペアンプ24の正入力端子の電圧と負入力端子の電圧とが等しくなるため、オペアンプ24の出力信号は「L」レベルに立下げられる。出力端子25から外部へ出力されるデータ信号は“1”から“0”(「L」レベルの信号)に切替えられる。
従来は、ドライバ内にスイッチング用のトランジスタを4つ設けていた(図8参照)。しかし、この実施の形態1では、ドライバ1内にスイッチング用のトランジスタ12を1つだけ設け、信号線SL1,SL2を介して電流をレシーバ2にフィードバックさせる構成にする。これにより、簡易な構成でドライバ1が実現でき、回路規模の小型化、低消費電力化が図れる。また、信号線SL1,SL2を流れる信号の電圧振幅は非常に小さいため、転送データのスイッチング速度の高速化が図れる。また、信号線SL1,SL2に流れる互いに逆向きの信号は、互いに発生する磁界を相殺するため、ノイズに対する耐性が高い。
なお、ここでは、ドライバ1にNチャネルMOSトランジスタ12を設けた場合について説明したが、NチャネルMOSトランジスタの代わりにPチャネルMOSトランジスタを用いてもよい。
[実施の形態2]
図3は、この発明の実施の形態2によるデータ転送回路の構成を示すブロック図であって、図1と対比される図である。図3のデータ転送回路を参照して、図1のデータ転送回路と異なる点は、レシーバ1がレシーバ31で置換されている点である。図3のレシーバ31は、図1のレシーバ1にオペアンプ32、判定回路33、バッファ34,35およびERRレジスタ36を追加したものである。なお、図3において、図1と対応する部分においては同一符号を付し、その詳細説明を省略する。
図3は、この発明の実施の形態2によるデータ転送回路の構成を示すブロック図であって、図1と対比される図である。図3のデータ転送回路を参照して、図1のデータ転送回路と異なる点は、レシーバ1がレシーバ31で置換されている点である。図3のレシーバ31は、図1のレシーバ1にオペアンプ32、判定回路33、バッファ34,35およびERRレジスタ36を追加したものである。なお、図3において、図1と対応する部分においては同一符号を付し、その詳細説明を省略する。
レシーバ31において、オペアンプ32の正入力端子は信号線SL2と抵抗素子22との間のノードに接続され、負入力端子は抵抗素子22と接地電圧GNDのラインとの間のノードに接続される。オペアンプ32は、その正入力端子の電圧とその負入力端子の電圧とを比較し、正入力端子の電圧が負入力端子の電圧よりも高い場合は「H」レベルの信号を出力し、正入力端子の電圧が負入力端子の電圧以下の場合は「L」レベルの信号を出力する。判定回路33は、オペアンプ24,32の出力信号の論理レベルが一致するか否かを判定し、一致する場合は「L」レベルの信号を出力し、一致しない場合は「H」レベルの信号を出力する。なお、抵抗素子21,22の抵抗値は等しく、オペアンプ24,32の特性は同じものとする。
バッファ34は、判定回路33の出力信号が「L」レベルの場合に活性化され、オペアンプ24の出力信号をバッファリングして出力端子25に与える。一方、判定回路33の出力信号が「H」レベルの場合は非活性化され、オペアンプ24の出力信号を出力端子25に伝達しない。バッファ35は、判定回路33の出力信号をバッファリングしてERRレジスタ36に与える。
ERRレジスタ36は、バッファ35の出力信号をエラー情報として格納する。バッファ35の出力信号が「L」レベルの場合は、転送エラーが発生していない状態であり、バッファ35の出力信号が「H」レベルの場合は、転送エラーが発生している状態である。
次に、このデータ転送回路の動作について説明する。図4は、データ転送回路の正常時の動作を説明するためのタイムチャートである。図4を参照して、時刻t11までの期間において、入力端子11に入力データ信号“0”(「L」レベルの信号)が与えられる。これに応じて、NチャネルMOSトランジスタ12が非導通になっているため、信号線SL1,SL2には電流が流れない。このとき、抵抗素子21の端子間電圧は0Vであり、オペアンプ24の正入力端子の電圧と負入力端子の電圧とは等しいため、オペアンプ24の出力信号は「L」レベルにされる。また、抵抗素子22の端子間電圧は0Vであり、オペアンプ32の正入力端子の電圧と負入力端子の電圧とは等しいため、オペアンプ32の出力信号は「L」レベルにされる。判定回路33は、オペアンプ24,32の出力信号がともに「L」レベルであるため、転送エラーが発生していない状態を示す「L」レベルの信号を出力する。
バッファ34は、判定回路33の出力信号が「L」レベルにされていることに応じて活性化され、オペアンプ24の出力信号(「L」レベルの信号)をバッファリングして出力端子25に与える。出力端子25から外部へデータ信号“0”(「L」レベルの信号)が出力される。ERRレジスタ36は、判定回路33の出力信号(「L」レベルの信号)をバッファ35を介して受け、転送エラーが発生していない状態を示すエラー情報として格納する。
時刻t11において、入力データ信号が“0”から“1”(「H」レベルの信号)に切替えられる。これに応じて、NチャネルMOSトランジスタ12が導通し、電源電圧VDDのラインからアンプ23、抵抗素子21、信号線SL1、NチャネルMOSトランジスタ12、信号線SL2および抵抗素子22を介して接地電圧GNDのラインに電流が流れる。このとき、抵抗素子21の端子間に所定レベルの電位差が生じ、オペアンプ24の正入力端子の電圧は負入力端子の電圧よりも高くなるため、オペアンプ24の出力信号は「H」レベルに立上げられる。また、抵抗素子22の端子間に所定レベルの電位差が生じ、オペアンプ32の正入力端子の電圧は負入力端子の電圧よりも高くなるため、オペアンプ32の出力信号は「H」レベルに立上げられる。判定回路33は、オペアンプ24,32の出力信号がともに「H」レベルにされるため、出力信号を「L」レベルに維持する。バッファ34は、判定回路33からの「L」レベルの出力信号により活性化され、オペアンプ24の出力信号(「H」レベルの信号)をバッファリングして出力端子25に与える。出力端子25から外部へ出力されるデータ信号は“0”から“1”(「H」レベルの信号)に切替えられる。
時刻t12において、入力データ信号が“1”から“0”(「L」レベルの信号)に切替えられる。これに応じて、NチャネルMOSトランジスタ12が非導通になり、信号線SL1,SL2に電流が流れなくなる。このとき、抵抗素子21の端子間電圧は0Vになり、オペアンプ24の正入力端子の電圧と負入力端子の電圧とが等しくなるため、オペアンプ24の出力信号は「L」レベルに立下げられる。また、抵抗素子22の端子間電圧は0Vになり、オペアンプ32の正入力端子の電圧と負入力端子の電圧とが等しくなるため、オペアンプ32の出力信号は「L」レベルに立下げられる。判定回路33は、オペアンプ24,32の出力信号がともに「L」レベルにされるため、出力信号を「L」レベルに維持する。バッファ34は、判定回路33からの「L」レベルの出力信号により活性化され、オペアンプ24の出力信号(「L」レベルの信号)をバッファリングして出力端子25に与える。出力端子25から外部へ出力されるデータ信号は“1”から“0”(「L」レベルの信号)に切替えられる。
図5は、データ転送回路のエラー発生時の動作を説明するためのタイムチャートであって、図4と対比される図である。図5のタイムチャートを参照して、図4のタイムチャートと異なる点は、時刻t11から時刻t21までの期間における、オペアンプ32と判定回路33の出力信号の波形と、出力データ信号の波形である。
時刻t11から時刻t21までの期間において、信号線SL2で転送エラーが発生する。このため、時刻t11において、入力データ信号が“0”から“1”(「H」レベルの信号)に切替えられても、オペアンプ32の出力信号がすぐに「H」レベルに立上げられない。判定回路33は、オペアンプ24,32の出力信号のレベルが異なるため、転送エラーが発生している状態を示す「H」レベルの信号を出力する。
バッファ34は、判定回路33の出力信号が「H」レベルに立上げられたことに応じて非活性化され、オペアンプ24の出力信号(「H」レベルの信号)を出力端子25に伝達しない。出力端子25から外部へ出力されるデータ信号は“0”(「L」レベルの信号)のままにされる。ERRレジスタ36は、判定回路33の出力信号(「H」レベル)をバッファ35を介して受け、転送エラーが発生している状態を示すエラー情報として格納する。
時刻t21において、信号線SL2での転送エラーがなくなり、オペアンプ32の出力信号が「H」レベルに立上げられる。判定回路33は、オペアンプ24,32の出力信号のレベルがともに「H」レベルにされるため、出力信号を「L」レベルに立下げる。バッファ34は、判定回路33の出力信号が「L」レベルに立下げられたことに応じて活性化され、オペアンプ24の出力信号(「H」レベル)をバッファリングして出力端子25に与える。出力端子25から外部へ出力されるデータ信号は“0”から“1”(「H」レベルの信号)に切替えられる。ERRレジスタ36は、判定回路33の出力信号(「L」レベル)をバッファ35を介して受け、転送エラーが発生していない状態を示すエラー情報として格納する。
したがって、この実施の形態2では、実施の形態1と同様に、簡易な構成、かつ低消費電力のデータ転送回路が実現できる。さらに、ERRレジスタ36に格納されたエラー情報により、転送エラーが発生しているか否かを判断することができる。
[実施の形態3]
図6は、この発明の実施の形態3によるデータ転送回路の構成を示すブロック図であって、図3と対比される図である。図6のデータ転送回路を参照して、図3のデータ転送回路と異なる点は、ドライバ1がドライバ41で置換されている点である。なお、図6において、図3と対応する部分においては同一符号を付し、その詳細説明を省略する。
図6は、この発明の実施の形態3によるデータ転送回路の構成を示すブロック図であって、図3と対比される図である。図6のデータ転送回路を参照して、図3のデータ転送回路と異なる点は、ドライバ1がドライバ41で置換されている点である。なお、図6において、図3と対応する部分においては同一符号を付し、その詳細説明を省略する。
ドライバ41は、入力端子42,43、NチャネルMOSトランジスタ44,45および抵抗素子46,47を含む。NチャネルMOSトランジスタ44は、そのゲートが入力端子42に接続され、そのドレインが抵抗素子46を介して信号線SL1に接続され、そのソースが信号線SL2に接続される。NチャネルMOSトランジスタ45は、そのゲートが入力端子43に接続され、そのドレインが抵抗素子47を介して信号線SL1に接続され、そのソースが信号線SL2に接続される。
入力端子42,43には、2ビットのデータ信号を含むデータコードが与えられる。NチャネルMOSトランジスタ44は、入力端子42に入力データ信号“0”(「L」レベルの信号)が与えられた場合は非導通になり、入力端子42に入力データ信号“1”(「H」レベルの信号)が与えられた場合は導通する。NチャネルMOSトランジスタ45は、入力端子43に入力データ信号“0”(「L」レベルの信号)が与えられた場合は非導通になり、入力端子43に入力データ信号“1”(「H」レベルの信号)が与えられた場合は導通する。ここで、抵抗素子46の抵抗値をR、抵抗素子47の抵抗値を2Rとする。NチャネルMOSトランジスタ44,45および抵抗素子46,47は、データコードで示される数値に応じてその抵抗値が変化する可変抵抗回路を構成する。
図7は、図6に示したデータ転送回路の動作を説明するためのタイムチャートである。図7を参照して、時刻t31までの期間において、入力端子42,43にデータコード“00”が与えられる。すなわち、入力端子42,43の両方に入力データ信号“0”(「L」レベルの信号)が与えられる。これに応じて、NチャネルMOSトランジス44,45が非導通になっているため、信号線SL1,SL2には電流が流れない。このとき、抵抗素子21の端子間電圧は0Vであり、オペアンプ24の正入力端子の電圧と負入力端子の電圧とは等しいため、オペアンプ24の出力信号は0Vにされる。また、抵抗素子22の端子間電圧は0Vであり、オペアンプ32の正入力端子の電圧と負入力端子の電圧とは等しいため、オペアンプ32の出力信号は0Vにされる。判定回路33は、オペアンプ24,32の出力信号がともに0Vであるため、転送エラーが発生していない状態を示す「L」レベルの信号を出力する。
バッファ34は、判定回路33の出力信号が「L」レベルにされていることに応じて活性化され、オペアンプ24の出力信号(0V)をバッファリングして出力端子25に与える。出力端子25から外部への出力信号は、データコード“00”で示される数値“0”に応じた電圧レベルにされる。ERRレジスタ36は、判定回路33の出力信号(「L」レベル)をバッファ35を介して受け、転送エラーが発生していない状態を示すエラー情報として格納する。
時刻t31において、データコードが“00”から“01”に切替えられたことに応じて、入力端子43への入力データ信号が“0”から“1”(「H」レベルの信号)に切替えられる。これに応じて、NチャネルMOSトランジスタ45が導通し、電源電圧VDDのラインからアンプ23、抵抗素子21、信号線SL1、抵抗素子47、NチャネルMOSトランジスタ45、信号線SL2および抵抗素子22を介して接地電圧GNDのラインに電流i1が流れる。このとき、抵抗素子21の端子間に所定レベルの電位差が生じ、オペアンプ24の正入力端子の電圧は負入力端子の電圧よりも高くなるため、オペアンプ24の出力信号は所定レベルV1まで立上げられる。また、抵抗素子22の端子間に所定レベルの電位差が生じ、オペアンプ32の正入力端子の電圧は負入力端子の電圧よりも高くなるため、オペアンプ32の出力信号は所定レベルV1まで立上げられる。判定回路33は、オペアンプ24,32の出力信号がともに所定レベルV1にされるため、出力信号を「L」レベルに維持する。バッファ34は、判定回路33からの「L」レベルの出力信号により活性化され、オペアンプ24の出力信号(所定レベルV1)をバッファリングして出力端子25に与える。出力端子25から外部への出力信号は、データコード“01”で示される数値“1”に応じた電圧レベルにされる。
時刻t32において、データコードが“01”から“10”に切替えられたことに応じて、入力端子42への入力データ信号が“0”から“1”(「H」レベルの信号)に切替えられ、入力端子43への入力データ信号が“1”から“0”(「L」レベルの信号)に切替えられる。これに応じて、NチャネルMOSトランジスタ44が導通し、NチャネルMOSトランジスタ45が非導通になる。このため、電源電圧VDDのラインからアンプ23、抵抗素子21、信号線SL1、抵抗素子46、NチャネルMOSトランジスタ44、信号線SL2および抵抗素子22を介して接地電圧GNDのラインに電流i2が流れる。
ここで、抵抗素子46の抵抗値Rは、抵抗素子47の抵抗値2Rよりも小さいため、電流i2は電流i1よりも大きくなる。このため、抵抗素子21,22の端子間の電位差は大きくなり、オペアンプ24,32の出力信号は所定レベルV1から所定レベルV2まで上昇する。判定回路33は、オペアンプ24,32の出力信号がともに所定レベルV2にされるため、出力信号を「L」レベルに維持する。バッファ34は、判定回路33からの「L」レベルの出力信号により活性化され、オペアンプ24の出力信号(所定レベルV2)をバッファリングして出力端子25に与える。出力端子25から外部への出力信号は、データコード“10”で示される数値“2”に応じた電圧レベルにされる。
時刻t33において、データコードが“10”から“11”に切替えられたことに応じて、入力端子43への入力データ信号が“0”から“1”(「H」レベルの信号)に切替えられる。これに応じて、NチャネルMOSトランジスタ45が導通する。このため、電源電圧VDDのラインからアンプ23、抵抗素子21、信号線SL1、抵抗素子46,47、NチャネルMOSトランジスタ44,45、信号線SL2および抵抗素子22を介して接地電圧GNDのラインに電流i3が流れる。
ここで、並列接続された抵抗素子46,47の合計抵抗値(2R/3)は、抵抗素子46の抵抗値Rよりも小さいため、電流i3は電流i2よりも大きくなる。このため、抵抗素子21,22の端子間の電位差が大きくなり、オペアンプ24,32の出力信号は所定レベルV2から所定レベルV3まで上昇する。判定回路33は、オペアンプ24,32の出力信号がともに所定レベルV3にされるため、出力信号を「L」レベルに維持する。バッファ34は、判定回路33からの「L」レベルの出力信号により活性化され、オペアンプ24の出力信号(所定レベルV3)をバッファリングして出力端子25に与える。出力端子25から外部への出力信号は、データコード“11”で示される数値“3”に応じた電圧レベルにされる。
時刻t34において、データコードが“11”から“00”に切替えられたことに応じて、入力端子42,43への入力データ信号がともに“1”から“0”(「L」レベルの信号)に切替えられる。これに応じて、NチャネルMOSトランジスタ44,45が非導通になり、信号線SL1,SL2に電流が流れなくなる。このとき、抵抗素子21の端子間電圧は0Vになり、オペアンプ24の正入力端子の電圧と負入力端子の電圧とが等しくなるため、オペアンプ24の出力信号は0Vまで立下げられる。また、抵抗素子22の端子間電圧は0Vになり、オペアンプ32の正入力端子の電圧と負入力端子の電圧とが等しくなるため、オペアンプ32の出力信号は0Vまで立下げられる。判定回路33は、オペアンプ24,32の出力信号がともに0Vにされるため、出力信号を「L」レベルに維持する。バッファ34は、判定回路33からの「L」レベルの出力信号により活性化され、オペアンプ24の出力信号(0V)をバッファリングして出力端子25に与える。出力端子25から外部への出力信号は、データコード“00”で示される数値“0”に応じた電圧レベルにされる。
したがって、ドライバ41にそれぞれ2組の入力端子42,43、NチャネルMOSトランジスタ44,45および抵抗素子46,47を設けたことにより、2ビットの入力データ信号を転送することができる。
なお、ここでは、ドライバ41に2組の入力端子42,43、NチャネルMOSトランジスタ44,45および抵抗素子46,47を設けて2ビットの入力データ信号に対応する場合について説明したが、任意の複数組の入力端子、トランジスタおよび抵抗素子を設けることによって任意のビット数の入力データ信号に対応することができる。
したがって、この実施の形態3では、実施の形態2と同様に、簡易な構成、かつ低消費電力のデータ転送回路が実現できるとともに、ERRレジスタ36に格納されたエラー情報により、転送エラーが発生しているか否かを判断することができる。さらに、ドライバ41に任意の複数組の入力端子、トランジスタおよび抵抗素子を設けることによって任意のビット数の入力データ信号に対応することができる。これにより、データ転送の高速化が図れる。
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
1,41,101 ドライバ、2,31,102 レシーバ、11,42,43,111 入力端子、12,44,45,114,115 NチャネルMOSトランジスタ、21,22,46,47,121 抵抗素子、23 アンプ、24,32 オペアンプ、25,123 出力端子、33 判定回路、34,35 バッファ、36 ERRレジスタ、112,113 PチャネルMOSトランジスタ、122 コンパレータ。
Claims (5)
- データ信号を転送するデータ転送回路であって、
第1および第2の信号線、
前記第1の信号線の一方端と前記第2の信号線の一方端との間に接続され、前記データ信号が第1の論理レベルの場合は導通し、前記データ信号が第2の論理レベルの場合は非導通になるスイッチング素子を含むドライバ、および
その一方端子が電源電圧を受け、その他方端子が前記第1の信号線の他方端に接続された第1の抵抗素子と、前記第1の抵抗素子の前記一方端子の電圧と前記他方端子の電圧とを比較して、前記一方端子の電圧が前記他方端子の電圧よりも高い場合は第1の論理レベルのデータ信号を出力し、前記一方端子の電圧が前記他方端子の電圧以下の場合は第2の論理レベルのデータ信号を出力する第1のコンパレータと、前記第2の信号線の他方端に接続された基準電圧のラインとを含むレシーバを備えるデータ転送回路。 - 前記レシーバは、
前記第2の信号線の他方端と前記基準電圧のラインとの間に介挿された第2の抵抗素子、
前記第2の抵抗素子の前記第2の信号線の他方端側の一方端子の電圧と前記基準電圧のライン側の他方端子の電圧とを比較して、前記一方端子の電圧が前記他方端子の電圧よりも高い場合は第1の論理レベルのデータ信号を出力し、前記一方端子の電圧が前記他方端子の電圧以下の場合は第2の論理レベルのデータ信号を出力する第2のコンパレータ、および
前記第1および第2のコンパレータの出力信号の論理レベルが一致するか否かを判定し、一致しない場合はエラー信号を出力する判定回路をさらに含む、請求項1に記載のデータ転送回路。 - 複数ビットのデータ信号を含むデータコードを転送するデータ転送回路であって、
第1および第2の信号線、
前記第1の信号線の一方端と前記第2の信号線の一方端との間に接続され、前記データコードで示される数値に応じてその抵抗値が変化する可変抵抗回路を含むドライバ、および
その一方端子が電源電圧を受け、その他方端子が前記第1の信号線の他方端に接続された第1の抵抗素子と、前記第1の抵抗素子の前記一方端子と前記他方端子との間の電圧を増幅して、前記データコードで示される数値に応じたレベルの電圧を出力する第1の増幅器と、前記第2の信号線の他方端に接続された基準電圧のラインとを含むレシーバを備えるデータ転送回路。 - 前記可変抵抗回路は、
互いに異なる抵抗値を有する複数の抵抗素子、および
前記データコードに示される数値に基づいて、前記複数の抵抗素子のうちのいずれか1または2以上の抵抗素子を、前記第1の信号線の一方端と前記第2の信号線の一方端との間に接続する切換回路を含む、請求項3に記載のデータ転送回路。 - 前記レシーバは、
前記第2の信号線の他方端と前記基準電圧のラインとの間に介挿された第2の抵抗素子、
前記第2の抵抗素子の端子間電圧を増幅して、前記データコードで示される数値に応じたレベルの電圧を出力する第2の増幅器、
前記第1および第2の増幅器の出力電圧のレベルが一致するか否かを判定し、一致しない場合はエラー信号を出力する判定回路をさらに含む、請求項3または請求項4に記載のデータ転送回路。
Priority Applications (1)
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JP2004248400A JP2006067307A (ja) | 2004-08-27 | 2004-08-27 | データ転送回路 |
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JP2004248400A JP2006067307A (ja) | 2004-08-27 | 2004-08-27 | データ転送回路 |
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JP2006067307A true JP2006067307A (ja) | 2006-03-09 |
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Country | Link |
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2004
- 2004-08-27 JP JP2004248400A patent/JP2006067307A/ja not_active Withdrawn
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