JP2006066529A - Semiconductor device and its manufacturing method - Google Patents

Abstract

<P>PROBLEM TO BE SOLVED: To reduce the cell area of a nonvolatile memory composed of single-layer polysilicon gates and, in addition, to enable the device to operate with ultra-low power consumption. <P>SOLUTION: The writing in the nonvolatile memory is performed by injecting hot electrons generated by an interband tunnel phenomenon into a floating gate 6 by impressing a reverse bias voltage, such as -5 V etc., upon a junction constituted of a p-type impurity region 8 provided on the substrate surface of an n-type well 4 in the lower portion of the end of the floating gate 6 through a gate oxide film 5 and the n-type well 4. Since the writing time can be designed to about 10 μs and the leak current of the junction at writing time can be designed to about 100 nA, the energy required for writing is reduced to 5 pJ. Therefore, the writing energy to the nonvolatile memory can be reduced to ≤1/100 of the writing energy to the conventional stacked gate type memory cell using channel hot electron injection. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明は、電気的に消去及び書き込み可能な不揮発性記憶素子を有する半導体装置に関し、通常の相補型ＭＩＳトランジスタの製造工程に新たな工程を追加することなく製造可能であり、かつ低電圧、超低消費電力で書込みが可能な不揮発性記憶装置に関する。   The present invention relates to a semiconductor device having an electrically erasable and writable nonvolatile memory element, which can be manufactured without adding a new process to a normal complementary MIS transistor manufacturing process, and has a low voltage, The present invention relates to a nonvolatile memory device capable of writing with low power consumption.

記憶するデータを所定の単位で一括して電気的に消去可能であり、かつ、データを電気的に書き込み可能な不揮発性記憶装置として、フラッシュＥＥＰＲＯＭ（以下、フラッシュメモリという）が提供されている。フラッシュメモリは、電気的に消去及び書き込み可能な不揮発性記憶素子によってメモリセルが構成されており、一旦メモリセルに書き込まれたデータやプログラムを消去し、新たなデータやプログラムをメモリセルへ再度書き込み（プログラミング）する事が可能である。   A flash EEPROM (hereinafter referred to as a flash memory) is provided as a non-volatile storage device capable of electrically erasing data to be stored collectively in a predetermined unit and electrically writing data. In flash memory, memory cells are composed of electrically erasable and writable nonvolatile memory elements. Data and programs once written in the memory cells are erased, and new data and programs are rewritten in the memory cells. (Programming) is possible.

そのため、このフラッシュメモリあるいはフラッシュメモリを内蔵するマクロコンピュータを応用システムに組み込んだ後、データの変更、プログラムのバグの修正、あるいはプログラムの更新等が必要になった場合、フラッシュメモリに記憶されたデータやプログラムを応用システム上で変更できるので、応用システムの開発期間の短縮化が図れ、また、応用システムのプログラム開発に柔軟性を得ることができる。   Therefore, if this flash memory or a macro computer with a built-in flash memory is incorporated into an application system and data changes, program bug corrections, or program updates are required, the data stored in the flash memory Since the application program can be changed on the application system, the development period of the application system can be shortened, and the program development of the application system can be flexible.

一方、近年、ＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔｓ）カードの応用分野が飛躍的に拡がりつつあり、中でも無線タグ、あるいはＲＦＩＤ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ）と呼ばれる認証方式が、従来のバーコード読み取り方式に代わって、利用され始めている。ＲＦＩＤシステムにおいては、リーダー装置から発信された１０ＭＨｚから３ＧＨｚ程度の高周波を、数ｍｍから１ｍ程度の範囲内に存在するＲＦＩＤチップが受信し、チップ内部に備えたアンテナが受信した高周波から直流電圧を発生させ、内部回路を動作させる。ＲＦＩＤチップには、認証データが不揮発性メモリに記憶されており、このデータをＲＦ信号へ変調して送信し、前記リーダー装置で受信して、ＲＦＩＤチップの認証が行われている。ＲＦＩＤチップに搭載される不揮発性メモリには、大きく２つの要件がある。第１は、超低コストであることであり、これはＲＦＩＤチップの市場価格が５０円以下であることから必然である。第２は、超低消費電力で動作することである。本要件は、ＲＦＩＤチップが高周波を受信して、チップ内部で発生可能な電力が極めて小さいためであり、非接触状態で不揮発性メモリの他に、論理回路や、発信回路等を同時に動作する必要があることによる。   On the other hand, in recent years, the application fields of IC (Integrated Circuits) cards are expanding dramatically, and in particular, an authentication method called a radio tag or RFID (Radio Frequency Identification) is used instead of a conventional barcode reading method. I'm starting. In an RFID system, a high frequency of about 10 MHz to 3 GHz transmitted from a reader device is received by an RFID chip existing within a range of several mm to 1 m, and a DC voltage is received from the high frequency received by an antenna provided in the chip. To generate and operate the internal circuit. The RFID chip stores authentication data in a non-volatile memory. This data is modulated into an RF signal, transmitted, and received by the reader device to authenticate the RFID chip. A nonvolatile memory mounted on an RFID chip has two major requirements. The first is ultra-low cost, which is inevitable because the market price of RFID chips is 50 yen or less. The second is to operate with ultra-low power consumption. This requirement is because the RFID chip receives high frequency and the power that can be generated inside the chip is extremely small. In addition to the non-volatile memory, it is necessary to simultaneously operate a logic circuit, a transmission circuit, etc. Because there is.

本発明者らは、本発明を完成した後、下記の観点Ａ及び観点Ｂについて公知例調査を行った。   After completing the present invention, the inventors conducted a survey of known examples for the following viewpoints A and B.

観点Ａは、単層のポリシリコンゲートで不揮発性記憶トランジスタを構成し、かつ通常の相補型ＭＩＳトランジスタ（以下、ＣＭＯＳトランジスタという）の製造工程に新たな工程を追加することなく製造可能かどうか、すなわち低コストか否かの観点であり、観点Ｂは、書込み・消去動作に必要とされる消費電力、および書込み・消去の所要時間の観点である。   Viewpoint A is whether a non-volatile memory transistor is composed of a single-layer polysilicon gate and can be manufactured without adding a new process to a normal complementary MIS transistor (hereinafter referred to as a CMOS transistor). That is, it is a viewpoint of whether it is low-cost, and viewpoint B is a viewpoint of the power consumption required for write / erase operation, and the time required for write / erase.

その結果、観点Ａについては、特許文献１〜４、および非特許文献１が発見された。   As a result, for viewpoint A, Patent Literatures 1 to 4 and Non-Patent Literature 1 were discovered.

一方、観点Ｂについては、特許文献５〜７、および非特許文献２が発見された。
米国特許第５，４４０，１５９号公報 米国特許第５，５０４，７０６号公報 特開平４−２１２４７１号公報 米国特許公報第５，４５７，３３５号 米国特許第６，６３１，０８７号公報 米国特許第６，６１７，６３７号公報 米国特許第６，１６６，９５４号公報 大崎ら”Ａ ｓｉｎｇｌｅ Ｐｌｏｙ ＥＥＰＲＯＭ Ｃｅｌｌ Ｓｔｒｕｃｔｕｒｅ ｆｏｒ Ｕｓｅ ｉｎ Ｓｔａｎｄａｒｄ ＣＭＯＳ Ｐｒｏｃｅｓｓｅｓ”， ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ ｓｏｌｉｄ ｓｔａｔｅ ｃｉｒｃｕｉｔｓ”， ＶＯＬ． ２９， ＮＯ．３， Ｍａｒｃｈ １９９４， ｐｐ．３１１−３１６さｃさｃ４ｘ４ｘ Ｊ．Ｈｙｄｅら”Ｆｌｏａｔｉｎｇ−Ｇａｔｅ Ｔｒｉｍｍｅｄ， １４−Ｂｉｔ， ２５０Ｍｓ／ｓ Ｄｉｇｉｔａｌ−ｔｏ−Ａｎａｌｏｇ Ｃｏｎｖｅｒｔｅｒ ｉｎ Ｓｔａｎｄａｒｄ ０．２５μｍ ＣＭＯＳ”， Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｃｉｒｃｕｉｔｓ， ２００２， ｐｐ．３２８−３３１ On the other hand, regarding viewpoint B, Patent Documents 5 to 7 and Non-Patent Document 2 were discovered.
US Pat. No. 5,440,159 US Pat. No. 5,504,706 JP-A-4-212471 US Patent No. 5,457,335 US Pat. No. 6,631,087 US Pat. No. 6,617,637 US Pat. No. 6,166,954 Osaki et al., “A single Ploy EEPROM Cell Structure for Use in Standard CMOS Processes”, IEEE Journal of Solid State Circuits, VOL. 29, No. 3, Marp. J. et al. Hyde et al., “Floating-Gate Trimmed, 14-Bit, 250 Ms / s Digital-to-Analog Converter in Standard 0.25 μm CMOS”, Symposium on VLSI Circuits, 2002, pp. 199 328-331

第１の問題点として、従来からＮＯＲ型フラッシュメモリ製品において一般的に利用されている、フローティングゲートとコントロールゲートの縦積み構造のメモリセル、すなわちスタックド・ゲート型メモリセルでは、メモリセル構造が複雑であることに起因する製造コストの増加という問題点のあることが本発明者によって明らかにされた。特に、近年、市場が急拡大しているＲＦＩＤチップにおいて、不揮発性メモリにスタックド・ゲート型メモリセルを採用することは製造コストの増加をもたらす。本発明者の検討によれば、これは、下記のホトマスクや製造工程の増加が原因であると考えられる。すなわち、フラッシュメモリのトンネル酸化膜はロジック回路用トランジスタのゲート酸化膜、あるいはＤＲＡＭセルトランジスタのゲート酸化膜より厚いため、トンネル酸化膜の作り分け用マスク、フラッシュメモリのフローティングゲート用のポリシリコン膜の追加・加工マスク、フラッシュメモリのワード線を加工するマスク、フラッシュメモリのドレイン領域を形成するための不純物注入用マスク、さらに、書き込み・消去回路を構成する高耐圧トランジスタの低濃度Ｎ型ソース・ドレイン領域及び低濃度Ｐ型ソース・ドレイン領域を形成するための不純物注入用マスク、が必要になり、追加すべきマスク数は最低限でも６枚となる。このため、スタックド・ゲート型メモリセルを用いた不揮発性メモリを搭載したＲＦＩＤチップを提供することがコスト的に困難となっている。これを解決するには、単層ポリシリコンゲート構造の不揮発性記憶素子を形成すればよい。 As a first problem, the memory cell structure is complicated in a vertically stacked memory cell of a floating gate and a control gate, that is, a stacked gate type memory cell, which has been generally used in NOR flash memory products. It has been clarified by the present inventors that there is a problem that the manufacturing cost is increased due to the fact that In particular, in an RFID chip whose market is rapidly expanding in recent years, adopting a stacked gate type memory cell as a nonvolatile memory leads to an increase in manufacturing cost. According to the study of the present inventor, this is considered to be caused by an increase in the following photomask and manufacturing process. That is, since the tunnel oxide film of the flash memory is thicker than the gate oxide film of the logic circuit transistor or the DRAM cell transistor, the mask for forming the tunnel oxide film, the polysilicon film for the floating gate of the flash memory, Addition / processing mask, mask for processing word line of flash memory, mask for impurity implantation for forming drain region of flash memory, and low-concentration N type source / drain of high breakdown voltage transistor constituting write / erase circuit An impurity implantation mask for forming the region and the low-concentration P-type source / drain region is required, and the number of masks to be added is at least six. For this reason, it is difficult in terms of cost to provide an RFID chip equipped with a nonvolatile memory using stacked gate type memory cells. In order to solve this, a nonvolatile memory element having a single-layer polysilicon gate structure may be formed.

本発明者が従来の技術を調査し、検討した結果によれば以下の点が明らかにされた。先ず、米国特許第５，４４０，１５９号公報に開示されている電気的に書込み可能な不揮発性メモリセルにおいては、図２５にその平面構造を示すように、シリコン基板上の活性領域２４１、および２４２の領域内に、Ｎ型不純物領域２５０、および２５１をソース・ドレインとし、セレクトゲート２４３からなるセレクトトランジスタと、Ｎ型不純物領域２５１、および２５２をソース・ドレインとし、フローティングゲート２４４からなるメモリトランジスタと、Ｎ型不純物領域２４９をコントロールゲートとして構成されており、パターン２４５内の領域２４６においては、ゲート酸化膜厚が前記セレクトトランジスタのゲート酸化膜厚よりも薄く設計されている。本従来の不揮発性メモリセルの書込み動作は、前記コントロールゲート２４９へ１２Ｖを印加して、フローティングゲート２４４の電位を上昇させ、メモリトランジスタのチャンネル領域２４８の基板表面からのトンネル電流を用いた電子注入により行われる。   According to the results of investigation and examination of the prior art by the present inventors, the following points have been clarified. First, in the electrically writable nonvolatile memory cell disclosed in US Pat. No. 5,440,159, an active region 241 on a silicon substrate, as shown in FIG. In the region 242, N-type impurity regions 250 and 251 are used as sources / drains, a select transistor comprising a select gate 243, and N-type impurity regions 251 and 252 are used as sources / drains, and a memory transistor comprising a floating gate 244 The N-type impurity region 249 is configured as a control gate, and in the region 246 in the pattern 245, the gate oxide film thickness is designed to be smaller than the gate oxide film thickness of the select transistor. In the writing operation of the conventional nonvolatile memory cell, 12 V is applied to the control gate 249 to increase the potential of the floating gate 244, and electron injection using the tunnel current from the substrate surface of the channel region 248 of the memory transistor is performed. Is done.

本第１の従来の不揮発性メモリセルでは、フローティングゲート２３４の下部のシリコン基板表面に高濃度のＮ型不純物領域２４９を形成するには、通常のＣＭＯＳトランジスタの製造工程を変更する必要がある点、および、書き込みに必要な動作電圧１２Ｖを制御するための回路用に高耐圧トランジスタが必要であるため、通常のＣＭＯＳトランジスタの製造工程へ大幅な工程追加が必要であるという第２の問題点がある。その結果、製造コストの増加は免れない。   In the first conventional nonvolatile memory cell, in order to form the high concentration N-type impurity region 249 on the silicon substrate surface under the floating gate 234, it is necessary to change the manufacturing process of a normal CMOS transistor. In addition, since a high voltage transistor is required for a circuit for controlling the operating voltage 12V required for writing, a second problem is that a large process needs to be added to the manufacturing process of a normal CMOS transistor. is there. As a result, an increase in manufacturing cost is inevitable.

米国特許第６，６３１，０８７号公報に開示されている電気的に書き込み可能な不揮発性メモリセルにおいては、図２６にその断面構造を示すように、２つのＰチャネル型ＭＩＳトランジスタ（以下、ＰＭＯＳトランジスタという）と１つのＮチャンネル型ＭＩＳトランジスタ（以下、ＮＭＯＳトランジスタという）から構成されており、Ｎ型ウエル２６５領域内に設けられたＮ型不純物領域２６７、Ｐ型不純物領域２６８、および２６９を接続して５Ｖを印加して、ゲート酸化膜２６６による静電容量を介してフローティングゲート２７５の電位を上昇させ、Ｎ型ウエル２６４領域内のＮ型不純物領域２７２へ接地電位、Ｐ型不純物領域２７３、および２７４へ−５Ｖを印加して前記Ｐ型不純物領域２７３、および２７４の接合部の空乏層内においてバンド間トンネリング現象により発生するホットエレクトロン２７６を前記フローティングゲート２６５中へ注入して、書込み動作を行っている。   In the electrically writable nonvolatile memory cell disclosed in US Pat. No. 6,631,087, two P-channel MIS transistors (hereinafter referred to as PMOS) are shown in FIG. Transistor) and one N-channel MIS transistor (hereinafter referred to as NMOS transistor), and an N-type impurity region 267, P-type impurity regions 268 and 269 provided in the N-type well 265 region are connected to each other. Then, 5 V is applied to raise the potential of the floating gate 275 via the capacitance of the gate oxide film 266, and the ground potential, the P-type impurity region 273, and the N-type impurity region 272 in the N-type well 264 region are grounded. And 274 by applying -5V to the depletion layer at the junction of the P-type impurity regions 273 and 274 And injecting hot electrons 276 generated by band-to-band tunneling phenomenon into the floating gate 265 in, is writing operation.

本第２の従来のメモリセル構造では、２つのＰＭＯＳが設けられた前記Ｎ型ウエル２６４、および２６５の電位固定のためのＮ型不純物領域２６７、および２７２が必要であり、その結果、セルの面積が大きいという第３の問題点が本発明者によって見出された。メモリセル面積の大きさそのものは、製造コストの増加に直接的には影響しない。しかしながら、メモリ容量に従って不揮発性メモリモジュール面積が増加するため、チップ面積が増大し、１枚のウエハから取得できるチップ数を減少させるため、結果的にチップの製造単価の増加を招く。 In the second conventional memory cell structure, the N-type impurity regions 267 and 272 for fixing the potentials of the N-type wells 264 and 265 provided with two PMOSs are necessary. The present inventors have found a third problem that the area is large. The size of the memory cell area itself does not directly affect the manufacturing cost. However, since the area of the nonvolatile memory module increases according to the memory capacity, the chip area increases, and the number of chips that can be obtained from one wafer is reduced, resulting in an increase in the manufacturing cost of the chips.

米国特許第６，１６６，９５４号公報に開示されている電気的に書き込み可能な不揮発性メモリセルにおいては、図２７にその主要部の断面構造を示すように、ｐ型シリコン基板２８１上のＮ型ウエル２８４の表面領域に、ゲート酸化膜２８６、選択ゲート２８８、ソース２９２、および書込みビット線（ＷＢＬ）へ接続されたドレイン２９１から成る書込み用選択トランジスタと、前記Ｎ型ウエル２８４とはＰ型不純物領域２８９によって絶縁されたＮ型不純物領域２９０からなるコントロールゲート、ゲート酸化膜２８６、フローティングゲート２８７に接続されたメモリトランジスタ２９３、および読出し用選択トランジスタ２９４から構成されている。前記フローティングゲート２８７の端部は前記書込み用選択トランジスタのソース２９２の上部に延在しており、書込み動作時には、書込み用選択トランジスタをオンさせてソース２９２へ−３〜−１０Ｖを印加し、同時にコントロールゲート２９０へ５から１５Ｖを印加してフローティングゲート２８７の電位を上昇させ、フローティングゲート２８７端部ソース２９２空乏層内で発生するバンド間トンネリング誘起のホットエレクトロン２９５を前記フローティングゲート２８７へ注入して行われる。また、消去動作では、前記コントロールゲート２８７へ−５から−１５Ｖの電圧を印加し、フローティングゲート２８７内の電子を前記ソース２９２へトンネル放出することによって行われる。   In the electrically writable nonvolatile memory cell disclosed in U.S. Pat. No. 6,166,954, as shown in FIG. A write selection transistor comprising a gate oxide film 286, a selection gate 288, a source 292, and a drain 291 connected to a write bit line (WBL) on the surface region of the type well 284, and the N type well 284 is a P type. The control gate includes an N-type impurity region 290 insulated by the impurity region 289, a gate oxide film 286, a memory transistor 293 connected to the floating gate 287, and a read selection transistor 294. The end of the floating gate 287 extends above the source 292 of the write selection transistor. During the write operation, the write selection transistor is turned on and −3 to −10 V is applied to the source 292, and at the same time A voltage of 5 to 15 V is applied to the control gate 290 to increase the potential of the floating gate 287, and hot electrons 295 induced by interband tunneling generated in the source 292 depletion layer at the end of the floating gate 287 are injected into the floating gate 287. Done. The erase operation is performed by applying a voltage of −5 to −15 V to the control gate 287 and tunneling the electrons in the floating gate 287 to the source 292.

本第３の従来の不揮発性メモリセルにおいても、フローティングゲート２８７の下部のシリコン基板表面に、高濃度のＮ型不純物領域２９８をＮ型ウエル２８４と分離するＰ型不純物領域２８９を形成するには、通常のＣＭＯＳトランジスタの製造工程を大幅に変更する必要がある点、および、書き込みに必要な動作電圧１５Ｖを制御するための回路用に高耐圧トランジスタが必要であるため、通常のＣＭＯＳトランジスタの製造工程へ大幅な工程追加が必要であるという第２の問題点が発生する。その結果、製造コストの増加は免れない。   In the third conventional nonvolatile memory cell as well, a P-type impurity region 289 that separates the high-concentration N-type impurity region 298 from the N-type well 284 is formed on the silicon substrate surface below the floating gate 287. Since the manufacturing process of a normal CMOS transistor needs to be significantly changed and a high voltage transistor is required for a circuit for controlling the operating voltage 15 V required for writing, the manufacturing of a normal CMOS transistor A second problem that a large process needs to be added to the process occurs. As a result, an increase in manufacturing cost is inevitable.

本発明の目的は、単層のポリシリコンゲートで構成された不揮発性メモリにおいて、低電圧・低消費電力で書込みが可能なメモリセル構造を提供することにある。   An object of the present invention is to provide a memory cell structure capable of writing with a low voltage and low power consumption in a nonvolatile memory composed of a single-layer polysilicon gate.

本発明の別の目的は、単層のポリシリコンゲートで構成された不揮発性メモリにおいて、セル面積の小さいメモリセル構造、すなわち、大容量化を行っても廉価な不揮発性メモリモジュールを提供することにある。   Another object of the present invention is to provide a memory cell structure having a small cell area, that is, an inexpensive nonvolatile memory module even when the capacity is increased, in a nonvolatile memory composed of a single layer polysilicon gate. It is in.

本発明のその他の目的は、通常のロジック回路プロセス、アナログ回路プロセス、あるいは汎用ＤＲＡＭプロセスへ全く新たなプロセスを追加することなく、低電圧・低消費電力で書込みが出来る不揮発性メモリを搭載した半導体装置を提供することにある。   Another object of the present invention is a semiconductor equipped with a non-volatile memory capable of writing with low voltage and low power consumption without adding a new process to a normal logic circuit process, analog circuit process or general-purpose DRAM process. To provide an apparatus.

本発明の他の目的は、単層のポリシリコンゲートで構成された不揮発性メモリセルをメモリモジュールやアナログ回路の救済用回路、もしくはトリミング回路に利用する技術を提供することにある。   Another object of the present invention is to provide a technique for using a nonvolatile memory cell composed of a single-layer polysilicon gate in a memory module, an analog circuit relief circuit, or a trimming circuit.

本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。   The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.

本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。   The following is a brief description of an outline of typical inventions disclosed in the present application.

〔１〕第１の観点は、バンド間トンネリング（Ｂａｎｄ−ｔｏ−Ｂａｎｄ Ｔｕｎｎｅｌｉｎｇ、以下ＢＴＢＴという）現象によりフローティングゲート中へホットエレクトロン注入を行う素子として、トランジスタ構造である必要はなく、Ｐ型のシリコン基板上に延在したフローティングゲートの下部にゲート絶縁膜を介して形成されたＮ型ウエル領域と、このＮ型ウエルの表面領域に前記フローティングゲート端下部に隣接してＰ型不純物領域を配置した電荷注入領域を備えることにより、不揮発性メモリのセル面積の縮小化を企画するものである。 [1] The first point of view is that it is not necessary to have a transistor structure as an element for injecting hot electrons into a floating gate by a band-to-band tunneling (hereinafter referred to as BTBT) phenomenon. An N-type well region formed through a gate insulating film under a floating gate extending on the substrate, and a P-type impurity region is disposed adjacent to the lower end of the floating gate in the surface region of the N-type well. It is planned to reduce the cell area of the nonvolatile memory by providing the charge injection region.

〔２〕第２の観点は、前記電荷注入領域を含むＮ型ウエル領域を、書込み時のフローティングゲートの電位を制御するコントロールゲートとして使用し、書込み時に前記電荷注入領域とＮ型ウエルとの接合部に印加すべき電圧を、コントロールゲート電圧と電荷注入領域電圧へ分散することにより、必要な動作電圧を半減することを企画するものである。   [2] A second aspect is that the N-type well region including the charge injection region is used as a control gate for controlling the potential of the floating gate at the time of writing, and the junction between the charge injection region and the N-type well at the time of writing. It is planned to halve the required operating voltage by dispersing the voltage to be applied to the part into the control gate voltage and the charge injection region voltage.

〔３〕第３の観点は、Ｐ型不純物領域からのＢＴＢＴ誘起のホットエレクトロン注入による書き込み動作の低消費電力化であり、Ｔ．Ｏｈｎａｋａｄｏらによる ”Ｎｏｖｅｌ Ｅｌｅｃｔｒｏｎ Ｉｎｊｅｃｔｉｏｎ Ｍｅｔｈｏｄ Ｕｓｉｎｇ Ｂａｎｄ−ｔｏ−Ｂａｎｄ Ｔｕｎｎｅｌｉｎｇ Ｉｎｄｕｃｅｄ Ｈｏｔ Ｅｌｅｃｔｒｏｎ（ＢＢＨＥ） ｆｏｒ Ｆｌａｓｈ Ｍｅｍｏｒｙ ｗｉｔｈ ａ Ｐ−ｃｈａｎｎｅｌ Ｃｅｌｌ”， Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｍｅｅｔｉｎｇ， １９９５， ｐｐ．２７９−２８２に開示されているように、ＮＭＯＳトランジスタのゲートに負電圧を、ドレインへ正電圧を印加してゲートからドレインへトンネル電流による電子放出と、ＰＭＯＳトランジスタのゲートに正電圧を、ドレインへ負電圧を印加してドレインからゲートへＢＴＢＴ誘起のホットエレクトロン注入を比較すると、ドレインから基板へ流れる電流に対するゲート電流の比率、いわゆる注入効率が、ＰＭＯＳトランジスタではＮＭＯＳトランジスタの１００倍に高いことが分かっている。これは、通常、用いられているトンネル電流による書込み方式に比較して、本発明でのＰ型不純物領域からのＢＴＢＴ誘起のホットエレクトロン注入を利用した書込み方式では、書込み時間を一定とした場合には、ドレイン電流を１／１００以下に低減することが可能であり、低消費電力化を実現するものである。 [3] A third aspect is to reduce the power consumption of the write operation by BTBT-induced hot electron injection from the P-type impurity region. “Novel Electron Injecting Method Band-to-Band Tunneling Induced Hot Electron (BHE) for Flash Memory with the Principal World P-channel” by Ohnakado et al. As disclosed in H.279-282, a negative voltage is applied to the gate of the NMOS transistor and a positive voltage is applied to the drain to cause electron emission due to a tunnel current from the gate to the drain, and a positive voltage is applied to the gate of the PMOS transistor to the drain. Comparing BTBT-induced hot electron injection from the drain to the gate by applying a negative voltage, it can be seen that the ratio of the gate current to the current flowing from the drain to the substrate, the so-called injection efficiency, is 100 times higher in the PMOS transistor than in the NMOS transistor. ing. This is because the write method using the BTBT-induced hot electron injection from the P-type impurity region in the present invention has a constant write time as compared with the write method using the tunnel current that is normally used. The drain current can be reduced to 1/100 or less, and low power consumption is realized.

〔４〕第４の観点は、メモリセルをアレー状に配置する場合、フローティングゲートに接続された不揮発性メモリトランジスタに直列接続されたセレクトトランジスタを備えることにより、あるビット線に接続された任意のメモリトランジスタが偶発的に過消去状態（しきい電圧が負となる状態）に陥った場合に、前記メモリセルトランジスタ以外の同一ビット線上のメモリセルを読み出す際の読出し不良を発生させないことを特徴とする。 [4] The fourth aspect is that when memory cells are arranged in an array, an arbitrary memory cell connected to a certain bit line is provided by including a select transistor connected in series to a non-volatile memory transistor connected to a floating gate. When a memory transistor accidentally enters an over-erased state (a state in which a threshold voltage becomes negative), it does not cause a read failure when reading memory cells on the same bit line other than the memory cell transistor. To do.

また、半導体基板上に各々ＭＩＳトランジスタを有するロジック回路及び外部インタフェース回路を含むとき、外部インタフェース回路は外部端子にゲートが接続される入力ＭＩＳトランジスタの静電耐圧向上の為に比較的厚いゲート絶縁膜が採用され、また、外部から供給される３．３Ｖのような動作電源を降圧してロジック回路のような内部回路の動作電源とする半導体集積回路では、３．３Ｖを受けて動作する外部インタフェース回路のＭＩＳトランジスタは内部回路のＭＩＳトランジスタに比べて厚いゲート酸化膜を持つ。これに着目し、前記フローティングゲート下部のゲート絶縁膜、および不揮発性メモリトランジスタのゲート絶縁膜とが、前記外部インタフェース回路が有するＭＩＳトランジスタのゲート絶縁膜とほぼ等しい（プロセスばらつきによる許容誤差範囲で等しい）膜厚を設定すればよい。要するに、前記不揮発性メモリトランジスタ用のＭＩＳトランジスタのゲート絶縁膜と前記外部インタフェース回路に含まれるＭＩＳトランジスタのゲート絶縁膜とを同一プロセス若しくは共通のフォトマスクを利用して一緒に製造する。また、前記セレクトトランジスタのゲート絶縁膜は、ロジック回路のような内部回路を構成するＭＩＳトランジスタのゲート絶縁膜とほぼ等しい膜厚に設定してもよい。このように、単層ゲート構造の不揮発性メモリ回路におけるゲート絶縁膜厚を、他の回路のＭＩＳトランジスタのゲート絶縁膜厚と共通化することにより、半導体装置の製造プロセスを複雑化しないことを優先させて、不揮発性メモリ回路による長期の情報保持性能を実現することができる。   In addition, when including a logic circuit and an external interface circuit each having a MIS transistor on the semiconductor substrate, the external interface circuit has a relatively thick gate insulating film for improving the electrostatic withstand voltage of the input MIS transistor whose gate is connected to the external terminal. In a semiconductor integrated circuit that steps down an operating power supply such as 3.3V supplied from the outside and uses it as an operating power supply for an internal circuit such as a logic circuit, an external interface that operates by receiving 3.3V The MIS transistor in the circuit has a thicker gate oxide film than the MIS transistor in the internal circuit. Paying attention to this, the gate insulating film under the floating gate and the gate insulating film of the nonvolatile memory transistor are substantially equal to the gate insulating film of the MIS transistor included in the external interface circuit (equal in an allowable error range due to process variations). ) What is necessary is just to set a film thickness. In short, the gate insulating film of the MIS transistor for the nonvolatile memory transistor and the gate insulating film of the MIS transistor included in the external interface circuit are manufactured together using the same process or a common photomask. Further, the gate insulating film of the select transistor may be set to a film thickness substantially equal to the gate insulating film of the MIS transistor constituting an internal circuit such as a logic circuit. As described above, priority is given to not complicating the manufacturing process of the semiconductor device by sharing the gate insulating film thickness in the nonvolatile memory circuit of the single-layer gate structure with the gate insulating film thickness of the MIS transistor of other circuits. Thus, long-term information retention performance by the nonvolatile memory circuit can be realized.

〔５〕第５の観点は前記不揮発性メモリの用途として、救済情報の記憶回路を考慮する。このとき半導体装置は、半導体基板上に、被救済回路と、前記被救済回路を代替する救済回路とを含み、前記不揮発性メモリ回路は、前記救済回路で代替すべき被救済回路を特定する救済情報の記憶回路として利用される。 [5] The fifth aspect considers a relief information storage circuit as an application of the nonvolatile memory. At this time, the semiconductor device includes a relief circuit and a relief circuit that replaces the relief circuit on a semiconductor substrate, and the nonvolatile memory circuit specifies a relief circuit that should be replaced by the relief circuit. Used as an information storage circuit.

前記救済回路に対する別の救済情報記憶回路として、ヒューズ素子の溶断状態に応じて救済情報を記憶するヒューズプログラム回路を更に設けてもよい。ウエハ段階で検出された不良に対する救済をヒューズプログラム回路で行い、バーン・イン後に検出された不良に対して前記電気的なプログラム回路を用いる事により、救済効率を上げる事ができる。換言すれば、半導体集積回路の歩留まりが向上する。ヒューズプログラム回路だけではバーン・イン後に不良を救済する事ができない。電気的プログラム回路だけではヒューズプログラム回路との併用の場合に比べて回路規模若しくはチップ占有面積が大きくなる。   As another relief information storage circuit for the relief circuit, a fuse program circuit for storing relief information according to the blown state of the fuse element may be further provided. Remedy for defects detected at the wafer stage is performed by a fuse program circuit, and the efficiency detected by using the electrical program circuit for defects detected after burn-in can be improved. In other words, the yield of the semiconductor integrated circuit is improved. A defect cannot be remedied after burn-in only by the fuse program circuit. The circuit scale or chip occupying area becomes larger with only the electric program circuit than when the fuse program circuit is used together.

前記被救済回路はＤＲＡＭ内蔵のメモリセルアレイとしてよい。また、前記被救済回路はマイクロコンピュータ内蔵ＤＲＡＭのメモリセルアレイとしてよい。
また、前記被救済回路はマイクロコンピュータ内蔵ＳＲＡＭのメモリセルアレイとしてよい。 The circuit to be relieved may be a memory cell array with a built-in DRAM. The circuit to be rescued may be a memory cell array of a microcomputer built-in DRAM.
The circuit to be relieved may be a memory cell array of a microcomputer built-in SRAM.

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。   The effects obtained by the representative ones of the inventions disclosed in the present application will be briefly described as follows.

すなわち、単層ポリシリコンゲートで構成された不揮発性メモリにおいて、フローティングゲート端下部のシリコン基板表面に、ゲート酸化膜を介在させて設けられたＰ型不純物領域と、そのＰ型不純物領域を内包するＮ型ウエルをコントロールゲートとして備え、Ｐ型不純物領域の接合部の表面領域をバンド間トンネリングによる電子注入領域とするから、メモリセル面積を小さくして、超低消費電力の書込み動作が可能な不揮発性メモリを実現できる。   That is, in a nonvolatile memory composed of a single-layer polysilicon gate, a P-type impurity region provided with a gate oxide film interposed on the surface of the silicon substrate below the floating gate end and the P-type impurity region are included. Since the N-type well is provided as a control gate and the surface region of the junction of the P-type impurity region is an electron injection region by band-to-band tunneling, a nonvolatile memory capable of writing operation with ultra-low power consumption by reducing the memory cell area Can be realized.

Ｐ型不純物領域の接合部において、ホットエレクトロンを発生させるに必要な接合電圧は、Ｐ型不純物領域へ印加する電圧と、Ｐ型不純物領域を内包するＮ型ウエルであるコントロールゲートへ印加する電圧の和となるから、両者の電圧を低減することができ、低電圧動作が可能となり、高電圧が不必要であることから高耐圧トランジスタが不要であり、完全に通常のＣＭＯＳプロセスでメモリモジュールを搭載することが可能となる。   The junction voltage required to generate hot electrons at the junction of the P-type impurity region is a voltage applied to the P-type impurity region and a voltage applied to a control gate that is an N-type well containing the P-type impurity region. Since it becomes a sum, both voltages can be reduced, low voltage operation is possible, and high voltage is unnecessary, so there is no need for a high voltage transistor, and the memory module is completely mounted by a normal CMOS process It becomes possible to do.

不揮発性メモリ回路は、単層のポリシリコン層を用いた不揮発性メモリトランジスタであるため、デバイス構造を簡素化することができ、通常のロジック回路プロセス、あるいは汎用ＤＲＡＭプロセスへ全く新たなプロセスを追加することなく、低消費電力で動作する不揮発性メモリを搭載した半導体装置の実現を可能にする。 Non-volatile memory circuits are non-volatile memory transistors that use a single polysilicon layer, which can simplify the device structure and add a completely new process to the normal logic circuit process or general-purpose DRAM process. Thus, it is possible to realize a semiconductor device including a nonvolatile memory that operates with low power consumption.

図１には、本発明に係る半導体装置が有する不揮発性メモリを実施する最良の形態を説明するためのメモリセルの断面構造が示される。同図において、抵抗率１０ΩｃｍのＰ型シリコン基板１の表面領域に深さ３００ｎｍの素子分離酸化膜２によって電気的に分離された、平均リン濃度２ｘ１０^１７ｃｍ^−３のＮ型ウエル４と平均ボロン濃度３ｘ１０^１７ｃｍ^−３のＰ型ウエル３が形成され、前記Ｎ型ウエル４の表面領域に膜厚７ｎｍのシリコン酸化膜からなるゲート絶縁膜５を介して、膜厚２００ｎｍ、平均リン濃度２ｘ１０^２０ｃｍ^−３のポリシリコン膜からなるフローティングゲート６が配置され、前記フローティングゲート６の両端部の一方に隣接して平均砒素濃度１ｘ１０^２０ｃｍ^−３のＮ型不純物領域７が、他方に隣接して平均ボロン濃度１ｘ１０^２０ｃｍ^−３のＰ型不純物領域８が配置され、前記Ｎ型不純物領域７はワード線ＷＬへ接続され、前記Ｐ型不純物領域８は書込みビット線ＰＢＬへ接続され、前記Ｐ型ウエル３の表面領域に、前記ゲート絶縁膜５と前記フローティングゲート６が延在して配置され、平均砒素濃度１ｘ１０^２０ｃｍ^−３のＮ型不純物領域からなるソース９と、平均砒素濃度１ｘ１０^２０ｃｍ^−３のＮ型不純物領域からなるドレイン１０によりメモリトランジスタが構成され、前記ソース９はソース線Ｖｓｓへ接続され、前記ドレイン１０は読出しビット線ＲＢＬへ接続されて、本発明の超低消費電力不揮発性メモリが構成されている。 FIG. 1 shows a cross-sectional structure of a memory cell for explaining the best mode for implementing a nonvolatile memory included in a semiconductor device according to the present invention. In the figure, an N-type well 4 having an average phosphorus concentration of 2 × 10 ¹⁷ cm ⁻³ and an average boron electrically isolated by a device isolation oxide film 2 having a depth of 300 nm on the surface region of a P-type silicon substrate 1 having a resistivity of 10 Ωcm. A P-type well 3 having a concentration of 3 × 10 ¹⁷ cm ⁻³ is formed, and a film thickness of 200 nm and an average phosphorus concentration of 2 × 10 ²⁰ are formed on the surface region of the N-type well 4 via a gate insulating film 5 made of a silicon oxide film having a thickness of 7 nm. A floating gate 6 made of a polysilicon film of cm ⁻³ is arranged, and an N-type impurity region 7 having an average arsenic concentration of 1 × 10 ²⁰ cm ⁻³ is adjacent to one end of the floating gate 6 and adjacent to the other. the average P-type impurity region 8 of the boron concentration ^1x10 20 ^{cm -3} is disposed, the N-type impurity region 7 is connected to the word line WL, and the P Impurity regions 8 is connected to the write bit line PBL, the surface region of the P-type well 3, the disposed gate insulating film 5 and the floating gate 6 is extended, the average arsenic concentration 1x10 ²⁰ cm ^-3 N A memory transistor is constituted by a source 9 made of a type impurity region and a drain 10 made of an N type impurity region having an average arsenic concentration of 1 × 10 ²⁰ cm ⁻³ , the source 9 being connected to a source line Vss, and the drain 10 being a read bit The ultra-low power consumption nonvolatile memory of the present invention is configured by being connected to the line RBL.

図２には、図１に示された本発明に係る半導体装置が有する不揮発性メモリセルの電気的な等価回路が示される。同図において、ゲート容量Ｃ１を持つメモリトランジスタＭＴのフローティングゲートにはカップリングキャパシタＣ２と、電荷注入領域のキャパシタＣＪが接続され、前記メモリトランジスタＭＴのドレインは読出しビット線ＲＢＬへ接続され、前記電荷注入領域は書込みビット線ＰＢＬへ接続され、前記カップリングキャパシタＣ２はワード線ＷＬへ接続されている。前記カップリングキャパシタＣ２は、前記メモリトランジスタＭＴのゲート静電容量と前記電荷注入領域のキャパシタＣＪとの和のおおよそ５倍以上に設計されており、前記ワード線ＷＬから前記フローティングゲートへの静電カップリング比は０．８以上となる。 FIG. 2 shows an electrical equivalent circuit of the nonvolatile memory cell included in the semiconductor device according to the present invention shown in FIG. In the figure, a coupling capacitor C2 and a capacitor CJ in a charge injection region are connected to a floating gate of a memory transistor MT having a gate capacitance C1, and a drain of the memory transistor MT is connected to a read bit line RBL. The injection region is connected to the write bit line PBL, and the coupling capacitor C2 is connected to the word line WL. The coupling capacitor C2 is designed to be about five times or more the sum of the gate capacitance of the memory transistor MT and the capacitor CJ in the charge injection region, and the capacitance from the word line WL to the floating gate is designed. The coupling ratio is 0.8 or more.

図３には、図１に示された本発明に係る半導体装置が有する不揮発性メモリセルの平面構造が示される。同図において、前記Ｎ型ウエル４の表面領域に、前記ゲート絶縁膜５を介して、前記フローティングゲート６が配置され、前記Ｎ型不純物領域７とＰ型不純物領域１３は、コンタクトホール１３を介して第１金属膜１４からなるワード線ＷＬへ接続され、前記Ｐ型不純物領域８はコンタクトホール１３を介して第１金属膜１７へ、さらにスルーホール１８を介して第２金属膜１９からなる書込みビット線ＰＢＬへ接続され、前記Ｐ型ウエル３の表面領域に、前記ゲート絶縁膜５を介して、前記フローティングゲート６が延在し、前記フローティングゲート６の両端部に隣接して、前記ソース９とドレイン１０が配置され、前記ソース９はコンタクトホール１３を介して第１金属膜１６からなるソース線Ｖｓｓへ接続され、前記ドレイン１０はコンタクトホール１３を介して第１金属膜１５へ接続され、さらにスルーホール１８を介して第２金属膜２０からなる読出しビット線ＲＢＬへ接続されている。   FIG. 3 shows a planar structure of a nonvolatile memory cell included in the semiconductor device according to the present invention shown in FIG. In the figure, the floating gate 6 is disposed on the surface region of the N-type well 4 via the gate insulating film 5, and the N-type impurity region 7 and the P-type impurity region 13 are connected via a contact hole 13. The P-type impurity region 8 is connected to the first metal film 17 through the contact hole 13 and is further written into the second metal film 19 through the through hole 18. The floating gate 6 is connected to the bit line PBL, extends to the surface region of the P-type well 3 via the gate insulating film 5, and adjacent to both ends of the floating gate 6, the source 9 And the drain 10, the source 9 is connected to the source line Vss made of the first metal film 16 through the contact hole 13, and the drain 10 Is connected to the first metal film 15 via the contact hole 13, and is further connected via a through hole 18 to the read bit line RBL of a second metal layer 20.

図４には、図１に示された本発明の不揮発性メモリセルの動作電圧条件が示される。先ず、書込み動作（Ｐｒｏｇｒａｍ）は、ワード線ＷＬへ３．３Ｖのような正電圧を印加した後、書込みビット線ＰＢＬへ−２Ｖのような負電圧を印加する。前記Ｐ型不純物領域８と前記Ｎ型ウエル４が構成する接合は５．３Ｖの逆方向バイアスが印加され、前記フローティングゲート６の電位はワード線との静電カップリングにより約３Ｖへ上昇しているため、前記接合の空乏層の内、ゲート酸化膜直下の領域には強い縦方向電界が発生し、ＢＴＢＴ現象によるホットエレクトロンが発生する。前記ホットエレクトロンは電界方向に従って前記フローティングゲート６中へ注入される。この書込み動作では、書込みビット線の電流は約１００ｎＡ、書込み時間は約１０μｓ、書き込み後の前記メモリトランジスタのしきい電圧は約５Ｖであった。書込みに要するエネルギーは、５．３Ｖｘ１００ｎＡｘ１０μｓ＝５ｐＪである。従来のＮＯＲ型フラッシュメモリ製品において一般的に利用されている、スタックド・ゲート型メモリセルでは、チャネル・ホットエレクトロン注入が採用されており、書込みドレイン電圧５Ｖ、書込み電流５００μＡ、および書込み時間１μｓ程度であることから、書込みに要するエネルギーは、５Ｖｘ５００μＡｘ１μｓ＝２５００ｐＪである。したがって、本発明の不揮発性メモリセルの書込みエネルギーは従来技術の１／５００にまで低減でき、超低消費電力の書込み動作が実現される。   FIG. 4 shows operating voltage conditions of the nonvolatile memory cell of the present invention shown in FIG. First, in the write operation (Program), after applying a positive voltage such as 3.3V to the word line WL, a negative voltage such as −2V is applied to the write bit line PBL. The junction formed by the P-type impurity region 8 and the N-type well 4 is applied with a reverse bias of 5.3 V, and the potential of the floating gate 6 rises to about 3 V due to electrostatic coupling with the word line. Therefore, a strong vertical electric field is generated in a region immediately below the gate oxide film in the depletion layer of the junction, and hot electrons are generated due to the BTBT phenomenon. The hot electrons are injected into the floating gate 6 according to the electric field direction. In this write operation, the write bit line current was about 100 nA, the write time was about 10 μs, and the threshold voltage of the memory transistor after the write was about 5V. The energy required for writing is 5.3 V × 100 nA × 10 μs = 5 pJ. In the stacked gate type memory cell generally used in the conventional NOR type flash memory product, channel hot electron injection is adopted, and the write drain voltage is 5 V, the write current is 500 μA, and the write time is about 1 μs. Therefore, the energy required for writing is 5 V × 500 μA × 1 μs = 2500 pJ. Therefore, the write energy of the nonvolatile memory cell of the present invention can be reduced to 1/500 that of the prior art, and a write operation with ultra-low power consumption is realized.

読み出し動作（Ｒｅａｄ）は、読出しビット線に約１Ｖのような電圧を印加した後、ワード線ＷＬを電源電圧である３．３Ｖのような電圧を印加して、メモリトランジスタのしきい電圧を判定することにより行う。書込み状態、すなわち前記フローティングゲート６に電子蓄積のある場合には、メモリトランジスタのしきい電圧は３．３Ｖ以上に上昇しており、読出し時にはオフ状態となり、一方、消去状態、すなわち前記フローティングゲート６に電子蓄積のない場合には、メモリトランジスタのしきい電圧は３．３Ｖ以下に低下しており、読出し時にはオン状態となる。 In the read operation (Read), a voltage such as about 1 V is applied to the read bit line, and then a voltage such as the power supply voltage 3.3 V is applied to the word line WL to determine the threshold voltage of the memory transistor. To do. In the written state, that is, when the floating gate 6 has electron accumulation, the threshold voltage of the memory transistor rises to 3.3 V or more and is turned off during reading, while the erased state, that is, the floating gate 6 When there is no electron storage in the memory cell, the threshold voltage of the memory transistor is lowered to 3.3 V or less, and is turned on at the time of reading.

本発明の不揮発性メモリセルの消去動作には、いくつかの手段がある。第１の消去（Ｅｒａｓｅ（１））は、ワード線ＷＬ、読出しビット線ＲＢＬ、および書き込みビット線ＰＢＬを０Ｖとして、メモリトランジスタＭＴのソース１０へのみ５Ｖのような電圧を印加し、前記フローティングゲート６からソース１０へトンネル電流により電子放出を行うものであり、消去時間は５０ｍｓ、消去後の前記メモリトランジスタのしきい電圧は約２Ｖであった。第２の消去（Ｅｒａｓｅ（２））では、上記第１と同様にドレイン９側へ電子放出するものである。第３の消去（Ｅｒａｓｅ（３））は、書込みビット線ＰＢＬとワード線ＷＬへ５Ｖのような電圧を印加し、前記フローティングゲート６から前記Ｐ型不純物領域８へのトンネル電流により電子放出を行うものであり、消去に要する時間は約１００ｍｓ、消去後の前記メモリトランジスタのしきい電圧は約２Ｖであった。   There are several means for the erase operation of the nonvolatile memory cell of the present invention. In the first erase (Erase (1)), the word line WL, the read bit line RBL, and the write bit line PBL are set to 0 V, and a voltage such as 5 V is applied only to the source 10 of the memory transistor MT, and the floating gate Electrons are emitted from 6 to the source 10 by a tunnel current, the erasing time is 50 ms, and the threshold voltage of the memory transistor after erasing is about 2V. In the second erase (Erase (2)), electrons are emitted to the drain 9 side as in the first case. In the third erase (Erase (3)), a voltage such as 5 V is applied to the write bit line PBL and the word line WL, and electrons are emitted by a tunnel current from the floating gate 6 to the P-type impurity region 8. The time required for erasing was about 100 ms, and the threshold voltage of the memory transistor after erasing was about 2V.

《低電圧・低消費電力不揮発性メモリの第１の例》
図５には、本発明に係る半導体装置が有する第１の不揮発性メモリセルの断面構造が示される。同図において、抵抗率１０ΩｃｍのＰ型シリコン基板２１の表面領域に平均リン濃度２ｘ１０^１７ｃｍ^−３のＮ型ウエル２４と平均ボロン濃度３ｘ１０^１７ｃｍ^−３のＰ型ウエル２３が形成され、前記Ｎ型ウエル２４内にＮ型不純物領域３３、深さ３００ｎｍの素子分離酸化膜２２によって電気的に分離されたＰ型不純物領域２８が配置され、前記Ｐ型ウエル２３内に深さ３００ｎｍの素子分離酸化膜２２によって電気的に分離されたセレクトトランジスタ（ＳＴ）のソース２９、ドレイン３０、ゲート絶縁膜２５、およびセレクトゲート２６が形成され、前記Ｐ型不純物領域２８と前記ソース２９との間の前記Ｎ型ウエル２４、および前記Ｐ型ウエル２３の両者の上部をまたがるフローティングゲート２７が、ゲート絶縁膜２５を介して配置されている。前記Ｎ型ウエル２４とフローティングゲート２７とのオーバーラップ領域はカップリング容量（Ｃ２）として作用し、前記Ｐ型ウエル２３とフローティングゲート２７のオーバーラップ領域はメモリトランジスタ（ＭＴ）のチャンネル３２として作用する。したがって、前記Ｎ型ウエルは、書込み動作時には書き込みワード線（ＰＷＬ）として前記フローティングゲート２６の電位を制御し、読出し動作時にはソース線（Ｖｓｓ）へ接続される。書込み動作は、前記Ｎ型ウエルへ印加される正電圧と、書込みビット線（ＰＢＬ）接続された前記Ｐ型不純物領域２８へ印加される負電圧との電位差が前記Ｐ型不純物領域の接合部に印加され、バンド間トンネル現象で発生するホットエレクトロン３１が、前記Ｎ型ウエルとの静電カップリングで正電位に上昇したフローティングゲート２７へ注入され、電子が蓄積されて行われる。 << First Example of Low Voltage / Low Power Consumption Nonvolatile Memory >>
FIG. 5 shows a cross-sectional structure of the first nonvolatile memory cell included in the semiconductor device according to the present invention. In the drawing, P-type well 23 in the surface region of the P-type silicon substrate 21 of resistivity 10Ωcm and N-type well 24 in average phosphorus concentration ^2x10 17 ^{cm -3} average boron concentration ^3x10 17 ^{cm -3} is formed, the N An N-type impurity region 33 and a P-type impurity region 28 electrically isolated by an element isolation oxide film 22 having a depth of 300 nm are disposed in the type well 24, and an element isolation oxide having a depth of 300 nm is disposed in the P-type well 23. A source 29, a drain 30, a gate insulating film 25, and a select gate 26 of the select transistor (ST) electrically isolated by the film 22 are formed, and the N between the P-type impurity region 28 and the source 29 is formed. A floating gate 27 straddling the upper portions of both the mold well 24 and the P-type well 23 is interposed through the gate insulating film 25. It is located. The overlap region between the N-type well 24 and the floating gate 27 functions as a coupling capacitor (C2), and the overlap region between the P-type well 23 and the floating gate 27 functions as a channel 32 of the memory transistor (MT). . Therefore, the N-type well controls the potential of the floating gate 26 as a write word line (PWL) during a write operation, and is connected to a source line (Vss) during a read operation. In the write operation, a potential difference between a positive voltage applied to the N-type well and a negative voltage applied to the P-type impurity region 28 connected to the write bit line (PBL) is generated at the junction of the P-type impurity region. The hot electrons 31 generated by the band-to-band tunneling phenomenon are injected into the floating gate 27 which has been raised to a positive potential by electrostatic coupling with the N-type well, and electrons are accumulated.

図６には、本発明の第１の不揮発性メモリセルの等価回路図が示される。同図において、ゲート容量Ｃ１を持つメモリトランジスタＭＴのフローティングゲートにはカップリングキャパシタＣ２と、電荷注入領域の接合キャパシタＣＪが接続され、前記メモリトランジスタＭＴのドレインはセレクトトランジスタＳＴへ接続され、セレクトトランジスタＳＴのドレインは読出しビット線ＲＢＬへ接続され、前記電荷注入領域は書込みビット線ＰＢＬへ接続され、前記カップリングキャパシタＣ２は書き込みワード線ＰＷＬへ接続されている。前記カップリングキャパシタＣ２は、前記メモリトランジスタＭＴのゲート静電容量と前記電荷注入領域のキャパシタＣＪとの和と同程度に設計されており、前記書込みワード線ＰＷＬから前記フローティングゲートへの静電カップリング比は０．５程度となる。 FIG. 6 shows an equivalent circuit diagram of the first nonvolatile memory cell of the present invention. In the figure, a coupling capacitor C2 and a junction capacitor CJ in the charge injection region are connected to the floating gate of the memory transistor MT having the gate capacitance C1, and the drain of the memory transistor MT is connected to the select transistor ST. The drain of ST is connected to the read bit line RBL, the charge injection region is connected to the write bit line PBL, and the coupling capacitor C2 is connected to the write word line PWL. The coupling capacitor C2 is designed to be about the same as the sum of the gate capacitance of the memory transistor MT and the capacitor CJ in the charge injection region, and an electrostatic coupling from the write word line PWL to the floating gate. The ring ratio is about 0.5.

図７に、図５に示された本発明の第１の不揮発性メモリセルの平面構造が示される。同図において、Ｎ型ウエル３４、およびＰ型ウエル３３をまたがる活性領域４１が配置され、前記活性領域４１内には、セレクトトランジスタのドレイン３０、セレクトゲート４２、およびソース２９、Ｐ型不純物領域３３が配置されている。前記ソース２９と前記Ｐ型不純物領域３３の間にフローティングゲート４３が配置され、前記ドレイン３０はコンタクト穴４４を介して第１金属膜からなる読出しビット線４５へ接続され、前記Ｐ型不純物領域４４はコンタクト穴４４を介して第１金属膜４６へ接続され、前記第１金属膜４６は接続穴４７を介して第２金属膜からなる書込みビット線４８へ接続されている。前記Ｎ型ウエル３４は書込みワード線、および読出し時の共通ソース線として作用する。 FIG. 7 shows a planar structure of the first nonvolatile memory cell of the present invention shown in FIG. In the figure, an active region 41 is disposed across an N-type well 34 and a P-type well 33. Within the active region 41, a drain 30, a select gate 42 and a source 29 of a select transistor, and a P-type impurity region 33 are disposed. Is arranged. A floating gate 43 is disposed between the source 29 and the P-type impurity region 33, the drain 30 is connected to a read bit line 45 made of a first metal film via a contact hole 44, and the P-type impurity region 44 is connected. Is connected to the first metal film 46 through the contact hole 44, and the first metal film 46 is connected to the write bit line 48 made of the second metal film through the connection hole 47. The N-type well 34 functions as a write word line and a common source line at the time of reading.

図８には、本発明の第１の不揮発性メモリセルの動作電圧条件が示される。先ず、書込み動作（Ｐｒｏｇｒａｍ）は、書込みワード線ＷＬへ電源電圧である３．３Ｖのような正電圧を印加した後、書込みビット線ＰＢＬへ−２Ｖのような負電圧を印加する。これにより、本発明の不揮発性メモリの第１の例に同様に、ＢＴＢＴ現象によって発生するホットエレクトロンを前記フローティングゲート６中へ注入して行われる。この書込み動作では、書込みビット線の電流は約１００ｎＡ、書込み時間は約１０μｓ、したがって書込みエネルギーは５ｐＪ、書込み後の前記メモリトランジスタのしきい電圧は約５Ｖであった。   FIG. 8 shows the operating voltage conditions of the first nonvolatile memory cell of the present invention. First, in the write operation (Program), a positive voltage such as 3.3V that is a power supply voltage is applied to the write word line WL, and then a negative voltage such as −2V is applied to the write bit line PBL. Thus, similarly to the first example of the nonvolatile memory of the present invention, hot electrons generated by the BTBT phenomenon are injected into the floating gate 6. In this write operation, the write bit line current was about 100 nA, the write time was about 10 μs, therefore the write energy was 5 pJ, and the threshold voltage of the memory transistor after the write was about 5V.

読み出し動作（Ｒｅａｄ）は、読出しビット線ＲＢＬに約１Ｖのような電圧を印加した後、セレクトトタンジスタのセレクトゲートＲＷＬを電源電圧である３．３Ｖのような電圧を印加して、メモリトランジスタのしきい電圧を判定することにより行う。 In the read operation (Read), a voltage such as about 1 V is applied to the read bit line RBL, and then a voltage such as 3.3 V that is the power supply voltage is applied to the select gate RWL of the select transistor to This is done by determining the threshold voltage.

本発明の第１の不揮発性メモリセルの消去動作にはいくつかの手段がある。第１（Ｅｒａｓｅ（１））は、書込みビット線ＰＢＬ、および書込みワード線ＰＷＬへ５Ｖのような正電圧を印加し、フローティングゲート４３からＰ型不純物領域３３へトンネル電流により電子放出させて行う。本消去時間は約２００ｍｓ、消去後の前記メモリトランジスタのしきい電圧は約０．５Ｖであった。第２の消去（Ｅｒａｓｅ（２））では、前記書込みビット線ＰＢＬ、および前記セレクトゲートＲＷＬへ６Ｖのような電圧を印加して、セレクトトランジスタをオンさせ、前記ソース２９を５．５Ｖのような電位まで充電し、前記フローティングゲート４３からソース２９へトンネル電流により電子放出させて行う。本消去時間は約１００ｍｓ、消去後の前記メモリトランジスタのしきい電圧は約０．３Ｖであった。 There are several means for the erase operation of the first nonvolatile memory cell of the present invention. The first (Erase (1)) is performed by applying a positive voltage such as 5 V to the write bit line PBL and the write word line PWL, and discharging electrons from the floating gate 43 to the P-type impurity region 33 by a tunnel current. The main erase time was about 200 ms, and the threshold voltage of the memory transistor after the erase was about 0.5V. In the second erase (Erase (2)), a voltage such as 6V is applied to the write bit line PBL and the select gate RWL to turn on the select transistor, and the source 29 is set to 5.5V. Charging to a potential is performed by discharging electrons from the floating gate 43 to the source 29 by a tunnel current. The main erase time was about 100 ms, and the threshold voltage of the memory transistor after the erase was about 0.3V.

図９から図１２には、本発明の第１の不揮発性メモリの製造工程毎の断面構造が示される。各断面図は、図７に示された平面構造において、Ｃ→Ｃ‘の記号で示された箇所に対応するものである。先ず、図９に示された製造工程では、抵抗率１０ΩｃｍのＰ型シリコン基板１２１の表面領域の所望の領域に、ドライエッチングにより開口し、化学気相堆積法（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：以下ＣＶＤ法という）でシリコン酸化膜を堆積し、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法により平坦化した深さ３００ｎｍの溝型素子分離領域（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ：以下ＳＴＩという）１２４を形成した後、熱酸化法により膜厚１０ｎｍの表面酸化膜１４０を成長し、イオン注入法によりリンイオンをエネルギー１ＭｅＶ、注入量１×１０^１３ｃｍ^−２、エネルギー５００ｋｅＶ、注入量３×１０^１２ｃｍ^−２、およびエネルギー１５０ｋｅＶ、注入量１×１０^１２ｃｍ^−２注入してＮ型ウエル１２２を形成し、ボロンイオンをエネルギー５００ｋｅＶ、注入量１×１０^１３ｃｍ^−２、エネルギー１５０ｋｅＶ、注入量３×１０^１２ｃｍ^−２、およびエネルギー５０ｋｅＶ、注入量１×１０^１２ｃｍ^−２注入してＰ型ウエル１２３を形成した状態が示されている。 9 to 12 show a cross-sectional structure for each manufacturing process of the first nonvolatile memory of the present invention. Each cross-sectional view corresponds to a location indicated by a symbol C → C ′ in the planar structure shown in FIG. 7. First, in the manufacturing process shown in FIG. 9, a desired region of the surface region of a P-type silicon substrate 121 having a resistivity of 10 Ωcm is opened by dry etching, and chemical vapor deposition (hereinafter referred to as CVD method). ) To form a trench type element isolation region (Shallow Trench Isolation: hereinafter referred to as STI) 124 having a depth of 300 nm, which is planarized by CMP (Chemical Mechanical Polishing), and then formed by thermal oxidation. growing a surface oxide film 140 of 10 nm, the energy 1MeV phosphorus ions by an ion implantation method, the injection amount 1 × ¹⁰ 13 ^{cm -2,} energy 500 keV, implantation dose 3 × ¹⁰ 12 ^{cm -2,} and the energy 150 keV, implantation 1 × ¹⁰ 12 ^{cm -2} implanted to form the N-type well 122, energy 500keV boron ions, implantation amount 1 × ¹⁰ 13 ^{cm -2,} energy 150 keV, implantation dose 3 × ¹⁰ 12 ^{cm -2,} and energy 50keV , A state in which a P-type well 123 is formed by injecting an injection amount of 1 × 10 ¹² cm ⁻² is shown.

図１０に示された製造工程では、前記表面酸化膜１４０をウエットエッチングにより除去した後、熱酸化法により膜厚７ｎｍのゲート酸化膜１２５を成長し、ＣＶＤ法で堆積した膜厚２００ｎｍのポリシリコン膜へ、イオン注入法により加速エネルギー１０ｋｅＶのリンイオンを注入量４ｘ１０^１５ｃｍ^−２注入した後、リソグラフィ法とドライエッチングにより加工してフリーティングゲート１２６、およびセレクトゲート１２７を形成し、リソグラフィ法によりマスキングしてイオン注入法により加速エネルギー１０ｋｅＶの２弗化ボロン（ＢＦ２）イオンを注入量１．５ｘ１０^１５ｃｍ^−２注入してＰ型不純物領域１２８を形成し、リソグラフィ法によりレジストマスク１４１をパターンニングし、加速エネルギー１０ｋｅＶの砒素（Ａｓ）イオン１４２を注入量１ｘ１０^１５ｃｍ^−２注入してセレクトトランジスタのソース１３０、およびドレイン１２９を形成する。 In the manufacturing process shown in FIG. 10, after the surface oxide film 140 is removed by wet etching, a gate oxide film 125 having a thickness of 7 nm is grown by a thermal oxidation method, and polysilicon having a thickness of 200 nm deposited by a CVD method. Phosphorus ions having an acceleration energy of 10 keV are implanted into the film by ion implantation at an injection amount of 4 × 10 ¹⁵ cm ⁻² , and then processed by lithography and dry etching to form a freeing gate 126 and a select gate 127, and masking by lithography Then, boron difluoride (BF2) ions having an acceleration energy of 10 keV are implanted by an ion implantation method to form a P-type impurity region 128 by implanting an implantation amount of 1.5 × 10 ¹⁵ cm ^−2, and the resist mask 141 is patterned by a lithography method. , Acceleration energy of 10 keV (As) to form a source 130, and drain 129 of the select transistor by injecting amount ^1x10 15 ^{cm -2} implanting ions 142.

図１１に示された製造工程においては、前記レジスト１４１を灰化法により除去し、洗浄した後、ＣＶＤ法で堆積しエッチバック法により加工した膜厚８０ｎｍの酸化膜サイドスペーサ１２８を形成し、前記Ｐ型不純物領域１２８へのみ加速エネルギー２０ｋｅＶの２弗化ボロン（ＢＦ２）イオンを注入量２ｘ１０^１５ｃｍ^−２注入し、前記セレクトトランジスタのソース１３０、およびドレイン１２９へのみ加速エネルギー３０ｋｅＶの砒素イオンを注入量２ｘ１０^１５ｃｍ^−２注入した後、窒素雰囲気中で温度１０００℃、１０秒間の高温熱処理を行い、前記フリーティングゲート１２６、およびセレクトゲート１２７、および露出した基板表面上に膜厚５０ｎｍのコバルトシリサイド膜１３２、および１３３を成長させ、ＣＶＤ法によりシリコン酸化膜を堆積し、ＣＭＰ法により平坦化した膜厚８００ｎｍのコンタクト層間膜１３４を形成し、リソグラフィ法とドライエッチングにより穴径０．３μｍのコンタクトホールを開口し、ＣＶＤ法で堆積し、ＣＭＰ法で平坦化したタングステン（Ｗ）プラグ１３５を埋め込んだ状態を示している。 In the manufacturing process shown in FIG. 11, the resist 141 is removed by an ashing method, washed, and then an oxide film side spacer 128 having a thickness of 80 nm deposited by a CVD method and processed by an etch back method is formed. Boron difluoride (BF2) ions with an acceleration energy of 20 keV are implanted only into the P-type impurity region 128, and an implantation amount of 2 × 10 ¹⁵ cm ^{−2 is} implanted, and arsenic ions with an acceleration energy of 30 keV are implanted only into the source 130 and the drain 129 of the select transistor. After the implantation amount of 2 × 10 ¹⁵ cm ^{−2 is} implanted, high-temperature heat treatment is performed at a temperature of 1000 ° C. for 10 seconds in a nitrogen atmosphere, and 50 nm thick cobalt is formed on the freeing gate 126 and the select gate 127 and on the exposed substrate surface. Silicide films 132 and 133 are grown and CVD is performed. A silicon oxide film is further deposited, a contact interlayer film 134 having a thickness of 800 nm is formed by CMP, and a contact hole having a hole diameter of 0.3 μm is formed by lithography and dry etching, and is deposited by CVD. A state in which a tungsten (W) plug 135 planarized by the CMP method is buried is shown.

図１２に示された製造工程では、スパッタ法で堆積し、リソグラフィ法とドライエッチングにより膜厚５００ｎｍのアルミニウム（Ａｌ）から成る第１金属配線１３６、および１３７を形成し、ＣＶＤ法によりシリコン酸化膜を堆積し、ＣＭＰ法により平坦化した膜厚８００ｎｍの第１層間膜１３８を形成し、リソグラフィ法とドライエッチングにより穴径０．３μｍのスルーホールを開口し、ＣＶＤ法で堆積し、ＣＭＰ法で平坦化したタングステン（Ｗ）プラグ１３９を埋め込み、スパッタ法で堆積し、リソグラフィ法とドライエッチングにより膜厚５００ｎｍのアルミニウム（Ａｌ）から成る第２金属配線１４０を形成して、本発明の第１の不揮発性メモリセルの主要部が完成する。   In the manufacturing process shown in FIG. 12, first metal wirings 136 and 137 made of aluminum (Al) having a thickness of 500 nm are formed by sputtering and dry etching, and silicon oxide film is formed by CVD. A first interlayer film 138 having a thickness of 800 nm is formed by planarizing by CMP method, a through hole having a hole diameter of 0.3 μm is opened by lithography and dry etching, deposited by CVD method, and deposited by CMP method. A flattened tungsten (W) plug 139 is embedded, deposited by sputtering, and a second metal wiring 140 made of aluminum (Al) having a thickness of 500 nm is formed by lithography and dry etching to form the first of the present invention. The main part of the nonvolatile memory cell is completed.

《低電圧・低消費電力不揮発性メモリの第２の例》
図１３には、本発明に係る半導体装置が有する第２の不揮発性メモリセルの断面構造が示される。同図において、抵抗率１０ΩｃｍのＰ型シリコン基板５１の表面領域に深さ３００ｎｍの素子分離酸化膜５２によって電気的に分離された、平均リン濃度２ｘ１０^１７ｃｍ^−３のＮ型ウエル５４と平均ボロン濃度３ｘ１０^１７ｃｍ^−３のＰ型ウエル５３が形成され、前記Ｎ型ウエル５４の表面領域に膜厚７ｎｍのシリコン酸化膜からなるゲート絶縁膜５５を介して、膜厚２００ｎｍ、平均リン濃度２ｘ１０^２０ｃｍ^−３のポリシリコン膜からなるフローティングゲート５６が配置され、前記フローティングゲート５６の両端部の一方に隣接して平均砒素濃度１ｘ１０^２０ｃｍ^−３のＮ型不純物領域５８が、他方に隣接して平均ボロン濃度１ｘ１０^２０ｃｍ^−３のＰ型不純物領域５９が配置され、前記Ｎ型不純物領域５８はワード線ＷＬへ接続され、前記Ｐ型不純物領域５９は書込みビット線ＰＢＬへ接続され、前記Ｐ型ウエル５３の表面領域に、前記フローティングゲート５６が延在して配置され、平均砒素濃度１ｘ１０^２０ｃｍ^−３のＮ型不純物領域からなるドレイン６０、ゲート絶縁膜５５、およびソース６１からなるメモリトランジスタと、前記ソース６１をドレインとして使用し、ゲート絶縁膜５５、セレクトゲート５７、およびソース６２からなるセレクトトランジスタを備えて、本発明の低電圧・低消費電力不揮発性メモリが構成されている。 << Second Example of Low Voltage / Low Power Consumption Nonvolatile Memory >>
FIG. 13 shows a cross-sectional structure of a second nonvolatile memory cell included in the semiconductor device according to the present invention. In this figure, an N-type well 54 having an average phosphorus concentration of 2 × 10 ¹⁷ cm ⁻³ and an average boron are electrically isolated by a device isolation oxide film 52 having a depth of 300 nm on the surface region of a P-type silicon substrate 51 having a resistivity of 10 Ωcm. A P-type well 53 having a concentration of 3 × 10 ¹⁷ cm ⁻³ is formed, and a film thickness of 200 nm and an average phosphorus concentration of 2 × 10 ²⁰ are formed on the surface region of the N-type well 54 via a gate insulating film 55 made of a silicon oxide film having a thickness of 7 nm. A floating gate 56 made of a polysilicon film of cm ⁻³ is arranged, and an N-type impurity region 58 having an average arsenic concentration of 1 × 10 ²⁰ cm ⁻³ is adjacent to one end of the floating gate 56 and adjacent to the other. P-type impurity region 59 of the average boron concentration ^1x10 20 ^{cm -3} is disposed, the N-type impurity region 58 is the word line Connected to L, the P-type impurity region 59 is connected to the write bit line PBL, in the surface region of the P type well 53, the floating gate 56 are arranged extending, average arsenic concentration ^1x10 20 ^{cm -3} A memory transistor composed of a drain 60 comprising an N-type impurity region, a gate insulating film 55 and a source 61, and a select transistor comprising a gate insulating film 55, a select gate 57 and a source 62 using the source 61 as a drain. In addition, the low voltage / low power consumption nonvolatile memory of the present invention is configured.

図１４には、本発明に係る半導体装置が有する第２の不揮発性メモリセルの平面構造が示される。同図において、Ｎ型ウエル７１、およびＰ型ウエル７２の表面領域に、２つの活性領域７３と７４が配置され、前記２つの活性領域上にはゲート絶縁膜を介してフローティングゲート７５が配置され、前記活性領域７３上にはゲート絶縁膜を介してセレクトゲート７６が配置されている。前記Ｎ型ウエル７１内の前記活性領域７４内には、Ｎ型不純物領域７８、第１のＰ型不純物領域７７、および第２の不純物領域７９が配置され、前記Ｎ型不純物領域７８と第１のＰ型不純物領域７７はコンタクト穴８３を介して第１金属膜からなる書込みワード線８４へ接続され、前記第２の不純物領域７９はコンタクト穴８３を介して第１金属膜８５へ接続され、前記第１金属膜８５は接続穴８８を介して第２金属膜からなる書込みビット線８９へ接続されている。前記Ｐ型ウエル７２内の前記活性領域７４内には、Ｎ型不純物領域からなるドレイン８０、ゲート絶縁膜、およびソース８１からなるメモリトランジスタと、前記ソース８１をドレインとして使用し、ゲート絶縁膜、セレクトゲート７６、およびソース８２からなるセレクトトランジスタが配置され、前記ドレイン８０はコンタクト穴８３を介して第１金属膜８６へ接続され、前記第１金属膜８６は接続穴８８を介して第２金属膜からなる読出しビット線９０へ接続され、前記ソース８２はコンタクト穴８３を介して第１金属膜からなる共通ソース線８７へ接続されている。前記フローティングゲート７５の前記活性領域７４上でのゲート面積は、前記活性領域７３上でのゲート面積の２倍以上に設計されており、前記書込みワード線８４から前記フローティングゲート７５への静電カップリング比は０．６６以上となる。 FIG. 14 shows a planar structure of a second nonvolatile memory cell included in the semiconductor device according to the present invention. In the figure, two active regions 73 and 74 are disposed on the surface regions of an N-type well 71 and a P-type well 72, and a floating gate 75 is disposed on the two active regions via a gate insulating film. A select gate 76 is disposed on the active region 73 through a gate insulating film. In the active region 74 in the N-type well 71, an N-type impurity region 78, a first P-type impurity region 77, and a second impurity region 79 are disposed. The P-type impurity region 77 is connected to the write word line 84 made of the first metal film through the contact hole 83, and the second impurity region 79 is connected to the first metal film 85 through the contact hole 83, The first metal film 85 is connected to a write bit line 89 made of a second metal film through a connection hole 88. In the active region 74 in the P-type well 72, a memory transistor composed of a drain 80 made of an N-type impurity region, a gate insulating film, and a source 81, and the source 81 as a drain, a gate insulating film, A select transistor including a select gate 76 and a source 82 is disposed, the drain 80 is connected to the first metal film 86 through the contact hole 83, and the first metal film 86 is connected to the second metal through the connection hole 88. The source 82 is connected to a read bit line 90 made of a film, and the source 82 is connected to a common source line 87 made of a first metal film through a contact hole 83. The gate area of the floating gate 75 on the active region 74 is designed to be more than twice the gate area on the active region 73, and an electrostatic cup from the write word line 84 to the floating gate 75 is designed. The ring ratio is 0.66 or more.

図１５から図１８には、本発明の第２の不揮発性メモリの製造工程毎の断面構造が示される。各断面図は、図１４に示された平面構造において、Ａ→Ａ’、およびＢ→Ｂ’の記号で示された箇所に対応するものである。先ず、図１５に示された製造工程では、抵抗率１０ΩｃｍのＰ型シリコン基板９１の表面領域の所望の領域に、ドライエッチングにより開口し、ＣＶＤ法でシリコン酸化膜を堆積し、ＣＭＰ法により平坦化した深さ３００ｎｍの溝型素子分離領域９４を形成した後、熱酸化法により膜厚１０ｎｍの表面酸化膜１１６を成長し、イオン注入法によりリンイオンをエネルギー１ＭｅＶ、注入量１×１０^１３ｃｍ^−２、エネルギー５００ｋｅＶ、注入量３×１０^１２ｃｍ^−２、およびエネルギー１５０ｋｅＶ、注入量１×１０^１２ｃｍ^−２注入してＮ型ウエル９２を形成し、ボロンイオンをエネルギー５００ｋｅＶ、注入量１×１０^１３ｃｍ^−２、エネルギー１５０ｋｅＶ、注入量３×１０^１２ｃｍ^−２、およびエネルギー５０ｋｅＶ、注入量１×１０^１２ｃｍ^−２注入してＰ型ウエル９１が形成される。 15 to 18 show a cross-sectional structure for each manufacturing process of the second nonvolatile memory of the present invention. Each cross-sectional view corresponds to a location indicated by symbols A → A ′ and B → B ′ in the planar structure shown in FIG. 14. First, in the manufacturing process shown in FIG. 15, a desired region of the surface region of the P-type silicon substrate 91 having a resistivity of 10 Ωcm is opened by dry etching, a silicon oxide film is deposited by CVD, and flattened by CMP. After forming a grooved element isolation region 94 having a depth of 300 nm, a surface oxide film 116 having a thickness of 10 nm is grown by thermal oxidation, and phosphorus ions are implanted with an energy of 1 MeV and an implantation amount of 1 × 10 ¹³ cm ⁻ by ion implantation. ² , energy 500 keV, implantation amount 3 × 10 ¹² cm ⁻² , and energy 150 keV, implantation amount 1 × 10 ¹² cm ⁻² to form an N-type well 92, boron ion energy 500 keV, implantation amount 1 × 10 ¹³ cm ⁻² , energy 150 keV, implantation amount 3 × 10 ¹² cm ⁻² , and energy 50 keV, Note A p-type well 91 is formed by injecting 1 × 10 ¹² cm ⁻² .

図１６に示された製造工程では、前記表面酸化膜１１６をウエットエッチングにより除去した後、熱酸化法により膜厚７ｎｍのゲート酸化膜９５を成長し、ＣＶＤ法で堆積した膜厚２００ｎｍのポリシリコン膜へ、イオン注入法により加速エネルギー１０ｋｅＶのリンイオンを注入量４ｘ１０^１５ｃｍ^−２注入した後、リソグラフィ法とドライエッチングにより加工してフローティングゲート９６、およびセレクトゲート９５を形成し、リソグラフィ法によりマスキングしてイオン注入法により加速エネルギー１０ｋｅＶの２弗化ボロン（ＢＦ２）イオンを注入量１．５ｘ１０^１５ｃｍ^−２注入してＰ型不純物領域１００を形成し、リソグラフィ法によりレジストマスク１１４をパターンニングし、加速エネルギー１０ｋｅＶの砒素（Ａｓ）イオン１１５を注入量１ｘ１０^１５ｃｍ^−２注入してＮ型不純物領域９９、セレクトトランジスタのソース１０１、およびドレイン１０２を形成する。 In the manufacturing process shown in FIG. 16, after the surface oxide film 116 is removed by wet etching, a gate oxide film 95 having a thickness of 7 nm is grown by a thermal oxidation method, and polysilicon having a thickness of 200 nm deposited by a CVD method. Phosphorus ions with an acceleration energy of 10 keV are implanted into the film by an implantation amount of 4 × 10 ¹⁵ cm ⁻² , and then processed by lithography and dry etching to form a floating gate 96 and a select gate 95, and masked by lithography. Then, boron difluoride (BF2) ions having an acceleration energy of 10 keV are implanted by an ion implantation method to form a P-type impurity region 100 by implanting an implantation amount of 1.5 × 10 ¹⁵ cm ^−2, and a resist mask 114 is patterned by a lithography method, Arsenic with acceleration energy of 10 keV (A ) Ion 115 injection volume ^1x10 15 ^{cm -2} injected into the N-type impurity region 99 to form a source 101, and drain 102 of the select transistor.

図１７に示された製造工程では、前期レジスト１１４を灰化法により除去し、洗浄した後、ＣＶＤ法で堆積しエッチバック法により加工した膜厚１００ｎｍの酸化膜サイドスペーサ９８を形成し、前記Ｐ型不純物領域１００へのみ加速エネルギー２０ｋｅＶの２弗化ボロン（ＢＦ２）イオンを注入量２ｘ１０^１５ｃｍ^−２注入し、前記Ｎ型不純物領域９９、セレクトトランジスタのソース１０１、およびドレイン１０２へのみ加速エネルギー３０ｋｅＶの砒素イオンを注入量２ｘ１０^１５ｃｍ^−２注入した後、窒素雰囲気中で温度１０００℃、１０秒間の高温熱処理を行い、前記フリーティングゲート９６、およびセレクトゲート９５、および露出した基板表面上に膜厚５０ｎｍのコバルトシリサイド膜１０３、および１０４を成長させ、ＣＶＤ法によりシリコン酸化膜を堆積し、ＣＭＰ法により平坦化した膜厚８００ｎｍのコンタクト層間膜１０５を形成し、リソグラフィ法とドライエッチングにより穴径０．３μｍのコンタクトホールを開口し、ＣＶＤ法で堆積し、ＣＭＰ法で平坦化したタングステン（Ｗ）プラグ１０６を埋め込んだ状態を示している。 In the manufacturing process shown in FIG. 17, the resist 114 is removed by ashing and washed, and then an oxide film side spacer 98 having a thickness of 100 nm formed by CVD and processed by etchback is formed. 2 boron difluoride (BF2) ions observed acceleration energy 20keV to P-type impurity regions 100 injection volume ^2x10 15 ^{cm -2} and implantation, the N-type impurity region 99, seen acceleration energy to the source 101, and drain 102 of the select transistor After implanting 30 keV arsenic ions at a dose of 2 × 10 ¹⁵ cm ⁻² , high-temperature heat treatment is performed at a temperature of 1000 ° C. for 10 seconds in a nitrogen atmosphere, and the freeing gate 96 and the select gate 95 and the exposed substrate surface are exposed. Cobalt silicide films 103 and 104 having a thickness of 50 nm are grown. A silicon oxide film is deposited by CVD method, a contact interlayer film 105 having a thickness of 800 nm is formed by CMP method, a contact hole having a hole diameter of 0.3 μm is formed by lithography method and dry etching, and deposited by CVD method. Then, a state in which a tungsten (W) plug 106 planarized by the CMP method is buried is shown.

図１８に示された製造工程では、スパッタ法で堆積し、リソグラフィ法とドライエッチングにより膜厚５００ｎｍのアルミニウム（Ａｌ）から成る第１金属配線１０７、１０８、および１０９を形成し、ＣＶＤ法によりシリコン酸化膜を堆積し、ＣＭＰ法により平坦化した膜厚８００ｎｍの第１層間膜１１０を形成し、リソグラフィ法とドライエッチングにより穴径０．３μｍのスルーホールを開口し、ＣＶＤ法で堆積し、ＣＭＰ法で平坦化したタングステン（Ｗ）プラグ１１１を埋め込み、スパッタ法で堆積し、リソグラフィ法とドライエッチングにより膜厚５００ｎｍのアルミニウム（Ａｌ）から成る第２金属配線１１２、および１１３を形成して、本発明の第２の不揮発性メモリセルの主要部が完成する。 In the manufacturing process shown in FIG. 18, first metal wirings 107, 108, and 109 made of aluminum (Al) with a film thickness of 500 nm are formed by sputtering and dry etching, and silicon is formed by CVD. An oxide film is deposited, a first interlayer film 110 having a thickness of 800 nm is formed by planarization by CMP, a through hole having a hole diameter of 0.3 μm is opened by lithography and dry etching, deposited by CVD, and CMP is performed. A tungsten (W) plug 111 flattened by the method is buried, deposited by sputtering, and second metal wirings 112 and 113 made of aluminum (Al) having a film thickness of 500 nm are formed by lithography and dry etching. The main part of the second nonvolatile memory cell of the invention is completed.

《ＲＦＩＤ向け不揮発性メモリ》
図１９には、ＲＦＩＤチップに搭載した本発明による揮発性メモリモジュールの直接周辺回路ブロックの概略図が示されている。使用したメモリセルは、図５から図１２を用いて説明した本発明の第１の不揮発性メモリセルである。図１９において、読出しビット線ＲＢＬ−１からＲＢＬ−ｎは電源電圧Ｖｃｃで動作するセンスアンプへ接続され、書込みビット線ＰＢＬ−１からＰＢＬ−ｎは高電圧Ｖｐｐで動作する書込みドライバにより制御され、書き込みワード線ＰＷＬ、および読出しワード線ＲＷＬは電源電圧Ｖｃｃで動作するワードドライバへ接続されている。読出し動作用の電源電圧Ｖｃｃとして３．３Ｖ、書込み用Ｖｐｐ＝−３Ｖ、消去用Ｖｐｐ＝５Ｖを用いて不揮発性メモリモジュールは動作する。本不揮発性メモリモジュールは、１２８個のメモリセルが２本のワード線（ＰＷＬ、ＲＷＬ）上に接続されており（ｎ＝１２８）、ビット線ＲＢＬ、ＰＢＬ上には１セルのみ接続されている。 << Nonvolatile memory for RFID >>
FIG. 19 shows a schematic diagram of a direct peripheral circuit block of a volatile memory module according to the present invention mounted on an RFID chip. The memory cell used is the first nonvolatile memory cell of the present invention described with reference to FIGS. In FIG. 19, read bit lines RBL-1 to RBL-n are connected to a sense amplifier operating at a power supply voltage Vcc, and write bit lines PBL-1 to PBL-n are controlled by a write driver operating at a high voltage Vpp. The write word line PWL and the read word line RWL are connected to a word driver that operates at the power supply voltage Vcc. The nonvolatile memory module operates by using 3.3V, write Vpp = −3V, and erase Vpp = 5V as the power supply voltage Vcc for the read operation. In this nonvolatile memory module, 128 memory cells are connected on two word lines (PWL, RWL) (n = 128), and only one cell is connected on bit lines RBL, PBL. .

図２０には、本発明による揮発性メモリモジュールが搭載されたＲＦＩＤチップの回路ブロックが示される。パッド１６２（Ｐ１、およびＰ２）に、外部のリーダーから発信されたＲＦ信号を受信するため、チップ外部に配置されたアンテナＬ１６１が接続され、前記パッドＰ１−Ｐ２間には容量１２０ｐＦの電源キャパシタ１６３（ＣＴ）、電圧クランプ回路１６４（Ｖｏｌｔａｇｅ Ｃｌａｍｐ）、電源モジュレーター１６５（Ｍｏｄｕｌａｔｏｒ）、およびブリッジ整流器１６６（Ｂｒｉｄｇｅ Ｒｅｃｔｉｆｉｅｒ）が接続され、前記ブリッジ整流器の出力から内部電源電圧（Ｖｃｃ）と高電圧（Ｖｐｐ）を発生するＶｃｃ検出回路１６８（Ｖｃｃ Ｄｅｔｅｃｔｏｒ）、Ｖｐｐ昇圧回路１７０、１７１（Ｖｐｐ Ｇｅｎｅｒａｔｏｒ）が接続されている。また、前記ブリッジ整流器により、受信したＲＦ信号に含まれる動作モードを検出する回路１７２（Ｍｏｄｅ Ｓｅｌｅｃｔｏｒ）、クロック検出回路１７３（Ｃｌｏｃｋ Ｅｘｔｒａｃｔｏｒ）、および不揮発性メモリ１７６（ＥＥＰＲＯＭ：Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ ａｎｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）への書込みデータを取り出す回路１７４（Ｄａｔａ Ｍｏｄｕｌａｔｏｒ）が接続され、動作モードがコントローラ１７５（Ｃｏｎｔｒｏｌｌｅｒ）へ送られて不揮発性メモリの動作が制御される。書込み前記内部電源電圧Ｖｃｃと高電圧Ｖｐｐが不揮発性メモリへ供給されて、書込み、読出し動作が行われる。前期ブリッジ整流器の出力には電源安定化キャパシタ１６９（ＣＦ）が接続され、出力電圧を検出するための電圧レギュレータ１６７（Ｒｅｇｕｌａｔｏｒ）の制御信号が前記電圧クランプ回路へフィードバックされて、電源電圧の安定化が図られている。   FIG. 20 shows a circuit block of an RFID chip on which a volatile memory module according to the present invention is mounted. An antenna L161 disposed outside the chip is connected to the pads 162 (P1 and P2) to receive an RF signal transmitted from an external reader, and a power supply capacitor 163 having a capacitance of 120 pF is connected between the pads P1 and P2. (CT), a voltage clamp circuit 164 (Voltage Clamp), a power supply modulator 165 (Modulator), and a bridge rectifier 166 (Bridge rectifier) are connected, and an internal power supply voltage (Vcc) and a high voltage (Vpp) are output from the output of the bridge rectifier. Are connected to a Vcc detection circuit 168 (Vcc Detector) and Vpp booster circuits 170 and 171 (Vpp Generator). In addition, the bridge rectifier detects a mode 172 (Mode Selector), a clock detection circuit 173 (Clock Extractor), and a nonvolatile memory 176 (EEPROM: Electrically Easable and Programmable Read Only Memory) that detect an operation mode included in the received RF signal. ) Is connected to a circuit 174 (Data Modulator) for fetching write data, and the operation mode is sent to the controller 175 (Controller) to control the operation of the nonvolatile memory. Writing The internal power supply voltage Vcc and the high voltage Vpp are supplied to the nonvolatile memory, and writing and reading operations are performed. A power stabilization capacitor 169 (CF) is connected to the output of the first bridge rectifier, and a control signal of a voltage regulator 167 (Regulator) for detecting the output voltage is fed back to the voltage clamp circuit to stabilize the power supply voltage. Is planned.

本ＲＦＩＤチップは、ＲＦ周波数９００ＭＨｚ付近で動作し、チップ内部で発生可能な総電力は１０〜５０μＷ程度である。この総電力の内、前記Ｖｐｐ昇圧回路で発生できる電源能力は６Ｖ、１μＡ程度であるが、メモリセルの書込み電流が２００ｎＡ以下であるため、動作上の支障は全くない。   The RFID chip operates near an RF frequency of 900 MHz, and the total power that can be generated inside the chip is about 10 to 50 μW. Of this total power, the power supply capability that can be generated by the Vpp booster circuit is about 6 V and 1 μA, but since the write current of the memory cell is 200 nA or less, there is no problem in operation.

《システムＬＳＩ救済用不揮発性メモリ》
図２１には本発明に係る半導体装置の一例であるシステムＬＳＩのチップ平面図が概略的に示されている。同図に示されるシステムＬＳＩは、特に制限されないが、半導体基板の周縁に多数のボンディングパッド等の外部接続電極１８０が配置され、その内側に外部入出力回路１８１、アナログ入出力回路１８２が設けられている。外部入出力回路１８１及びアナログ入出力回路１８２は３．３Ｖのような相対的にレベルの高い外部電源を動作電源とする。レベルシフト回路１８３は前記外部電源を１．８Ｖのような内部電源電圧に降圧する。レベルシフト回路１８３の内側には、スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）１８４、中央処理装置（ＣＰＵ）３０５、キャッシュメモリ（ＣＡＣＨ）１８６、ロジック回路（ＬＯＧ）１８７、フェーズ・ロックド・ループ回路（ＰＬＬ）１８８、アナログ・ディジタル変換回路（ＡＤＣ）１８９、及びディジタル・アナログ変換回路（ＤＡＣ）１９０、システムコントローラ（ＳＹＳＣ）１９１を有する。１９２、１９３、１９４で示されるものは夫々電気的に消去及び書き込みが可能な不揮発性メモリ（ＥＰＲＯＭ）であり、図１３から図１８で説明した不揮発性メモリセルを備える。 << Restoring nonvolatile memory for system LSI >>
FIG. 21 schematically shows a chip plan view of a system LSI which is an example of a semiconductor device according to the present invention. The system LSI shown in the figure is not particularly limited, but a large number of external connection electrodes 180 such as bonding pads are arranged on the periphery of the semiconductor substrate, and an external input / output circuit 181 and an analog input / output circuit 182 are provided inside thereof. ing. The external input / output circuit 181 and the analog input / output circuit 182 use an external power supply having a relatively high level such as 3.3V as an operation power supply. The level shift circuit 183 steps down the external power supply to an internal power supply voltage such as 1.8V. Inside the level shift circuit 183 are a static random access memory (SRAM) 184, a central processing unit (CPU) 305, a cache memory (CACH) 186, a logic circuit (LOG) 187, a phase locked loop circuit ( PLL) 188, an analog / digital conversion circuit (ADC) 189, a digital / analog conversion circuit (DAC) 190, and a system controller (SYSC) 191. Reference numerals 192, 193, and 194 denote electrically erasable and writable nonvolatile memories (EPROMs), each of which includes the nonvolatile memory cells described with reference to FIGS.

前記ＳＲＡＭ１８４、ＣＰＵ１８５、ＬＯＧ１８７、ＣＡＣＨ１８６、ＳＹＳＣ１９１はレベルシフト回路１８３から供給される１．８Ｖのような内部電源電圧を動作電源として動作される。但し、ＳＲＡＭ１８４は内部電源電圧を昇圧してワード線セレクトレベルを形成し、ワードドライバなどの動作電源に用いる。不揮発性メモリ（ＥＰＲＯＭ）１９２、１９３、１９４はデータ読み出し動作では内部電源電圧を用いて動作するが、消去・書き込み動作には高電圧を要し、当該高電圧は、内部昇圧回路によって形成してもよいし、また、システムＬＳＩのＥＰＲＯＭライタモードのような所定の動作モードにおいて所定の外部接続電極を介して外部から供給されるようにしてもよい。   The SRAM 184, the CPU 185, the LOG 187, the CACH 186, and the SYSC 191 are operated using an internal power supply voltage such as 1.8 V supplied from the level shift circuit 183 as an operation power supply. However, the SRAM 184 boosts the internal power supply voltage to form a word line select level, which is used as an operation power supply such as a word driver. Non-volatile memories (EPROM) 192, 193, and 194 operate using an internal power supply voltage in a data read operation, but a high voltage is required for an erase / write operation. The high voltage is formed by an internal booster circuit. Alternatively, it may be supplied from the outside via a predetermined external connection electrode in a predetermined operation mode such as the EPROM writer mode of the system LSI.

前記不揮発性メモリ（ＥＰＲＯＭ）１９２はＳＲＡＭ１８４の救済情報（欠陥メモリセルを冗長メモリセルに置き換える為の制御情報）の格納に利用され、不揮発性メモリ（ＥＰＲＯＭ）１９３はアナログ回路の発信周波数のトリミングデータの格納に利用され、ヒューズによる救済用プログラム回路に代えて搭載されている。
また、前記不揮発性メモリ（ＥＰＲＯＭ）１９４は、メモリ容量１ｋビットを搭載しており、チップのＩＤ情報、チップの動作モード情報、および所望のデータの格納に利用される。 The nonvolatile memory (EPROM) 192 is used for storing relief information (control information for replacing defective memory cells with redundant memory cells) in the SRAM 184, and the nonvolatile memory (EPROM) 193 is trimming data of the oscillation frequency of the analog circuit. Is used in place of the fuse, and is mounted in place of the fuse relief circuit.
The nonvolatile memory (EPROM) 194 has a memory capacity of 1 kbit and is used for storing chip ID information, chip operation mode information, and desired data.

図２１に例示されるシステムＬＳＩは、特に制限されないが、単層ポリシリコンゲートプロセスによって単結晶シリコンのような１個の半導体基板上に形成された相補型のＭＩＳトランジスタ（絶縁ゲート電界効果トランジスタ）を有し、ＭＩＳトランジスタのゲート酸化膜厚は２種類に分類される。   The system LSI illustrated in FIG. 21 is not particularly limited, but is a complementary MIS transistor (insulated gate field effect transistor) formed on one semiconductor substrate such as single crystal silicon by a single layer polysilicon gate process. The gate oxide film thickness of the MIS transistor is classified into two types.

外部入出力回路１８１、アナログ入出力回路１８２、ＳＲＡＭ１８４、ＡＤＣ１８９、ＤＡＣ１９０、及び不揮発性メモリ１９２、１９３、１９４は、特に制限されないが、０．２μｍプロセス技術を用いた場合、ゲート長０．４μｍでゲート酸化膜厚７ｎｍのＭＩＳトランジスタを有する。これは、ゲート酸化膜で構成されるトンネル酸化膜に比較的厚い膜厚を設定することが情報保持性能を良好にする上で望ましく、その他にＭＩＳトランジスタの動作電圧に対してある程度の耐圧を確保する必要があるからである。したがって、前記不揮発性メモリ１９２、１９３、１９４の不揮発性メモリトランジスタを構成するＭＩＳトランジスタのゲート絶縁膜や、前記外部インタフェース回路１８１に含まれるＭＩＳトランジスタのゲート絶縁膜等は、プロセスばらつきによる許容誤差範囲内で等しい膜厚を有する事になる。前記ゲート絶縁膜厚のプロセスばらつきによる許容範囲は特に制限されないが、０．２５μｍ〜０．２μｍの最少加工寸法のプロセスでは、７．０ｎｍの目標膜厚に対して±０．５ｎｍ程度であり、０．１８μｍ〜０．１５μｍの最少加工寸法のプロセスでは、６．５ｎｍの目標膜厚に対して±０．３ｎｍ程度である。   The external input / output circuit 181, analog input / output circuit 182, SRAM 184, ADC 189, DAC 190, and nonvolatile memories 192, 193, 194 are not particularly limited, but when a 0.2 μm process technology is used, the gate length is 0.4 μm. It has a MIS transistor with a gate oxide film thickness of 7 nm. In order to improve the information retention performance, it is desirable to set a relatively thick film thickness for the tunnel oxide film composed of the gate oxide film. In addition, a certain level of breakdown voltage is secured against the operating voltage of the MIS transistor. Because it is necessary to do. Therefore, the gate insulating film of the MIS transistor constituting the nonvolatile memory transistor of the nonvolatile memories 192, 193, 194, the gate insulating film of the MIS transistor included in the external interface circuit 181 and the like are within an allowable error range due to process variations. Have the same film thickness. The allowable range due to the process variation of the gate insulating film thickness is not particularly limited, but in the process with the minimum processing dimension of 0.25 μm to 0.2 μm, it is about ± 0.5 nm with respect to the target film thickness of 7.0 nm. In a process having a minimum processing dimension of 0.18 μm to 0.15 μm, the thickness is about ± 0.3 nm with respect to a target film thickness of 6.5 nm.

これに対して、降圧された比較的低い内部電圧を動作電源とする回路、即ち、ロジック回路１８７、キャッシュメモリ１８６、ＣＰＵ１８５は、ゲート長０．２μｍでゲート酸化膜厚３．５ｎｍのＭＩＳトランジスタで構成される。レベルシフト回路１８３は、特に制限されないが、双方のゲート酸化膜厚のＭＩＳトランジスタを有している。   In contrast, a circuit using a relatively low internal voltage that has been stepped down as an operation power supply, that is, a logic circuit 187, a cache memory 186, and a CPU 185, is a MIS transistor having a gate length of 0.2 μm and a gate oxide film thickness of 3.5 nm. Composed. Although the level shift circuit 183 is not particularly limited, the level shift circuit 183 includes MIS transistors having both gate oxide film thicknesses.

上記夫々ゲート酸化膜厚の異なるＭＩＳトランジスタのゲート電極は同一膜厚のポリシリコン層によって構成されている。ここでポリシリコン層の同一膜厚とは、プロセスばらつきによる許容範囲内で等しい膜厚であることを意味し、ゲート膜厚のプロセスばらつきによる許容範囲は特に制限されないが、３０ｎｍ〜２００ｎｍの目標膜厚で±１０％程度ある。上述のゲート酸化膜は膜厚の等しいもの同士で同じフォトマスクを用いて生成し、また、上述のポリシリコンゲートは膜厚の等しいもの同士で同じフォトマスクを用いて生成することができる。このように、単層ゲート構造の不揮発性記憶素子におけるゲート酸化膜厚を、他の回路のＭＩＳトランジスタのゲート酸化膜厚と共通化することにより、システムＬＳＩの製造プロセスを複雑化しないことを優先させて、フラッシュメモリの不揮発性記憶素子にある程度長い情報保持性能を持たせることができる。   The gate electrodes of the MIS transistors having different gate oxide thicknesses are composed of polysilicon layers having the same thickness. Here, the same film thickness of the polysilicon layer means an equal film thickness within an allowable range due to process variation, and the allowable range due to process variation of the gate film thickness is not particularly limited, but a target film of 30 nm to 200 nm. The thickness is about ± 10%. The gate oxide films described above can be formed using the same photomask with the same thickness, and the polysilicon gates described above can be generated using the same photomask with the same thickness. In this way, priority is given to not complicating the manufacturing process of the system LSI by sharing the gate oxide film thickness in the non-volatile memory element of the single-layer gate structure with the gate oxide film thickness of the MIS transistors of other circuits. Thus, the nonvolatile memory element of the flash memory can have a certain long information holding performance.

《低電圧・低消費電力の高信頼不揮発性メモリの例》
図２２には、本発明に係る半導体装置が有する第３の不揮発性メモリセルの等価回路が示される。同図において、Ｐ型チャンネルの負荷ＭＩＳトランジスタ（ＰＴＬ、ＰＴＲ）が、Ｎ型チャンネルのメモリトランジスタ（ＭＴＬ、ＭＴＲ）、カップリング容量Ｃ２、および電荷注入領域（Ｉｎ）から構成された単位不揮発性素子と直列に接続され、夫々のゲートが接続された左右２つのインバータがラッチを構成しており、いわゆる６トランジスタ型のＳＲＡＭセルの駆動用Ｎ型チャンネルトランジスタを本発明の不揮発性メモリセルへ置き換えたものである。 《Examples of high-reliability nonvolatile memory with low voltage and low power consumption》
FIG. 22 shows an equivalent circuit of a third nonvolatile memory cell included in the semiconductor device according to the present invention. In the figure, a unit nonvolatile element in which a P-type channel load MIS transistor (PTL, PTR) is composed of an N-type channel memory transistor (MTL, MTR), a coupling capacitor C2, and a charge injection region (In). The left and right inverters connected in series with each other constitute a latch, and the driving N-type channel transistor of the so-called 6-transistor type SRAM cell is replaced with the nonvolatile memory cell of the present invention. Is.

図２３には、本発明の高信頼不揮発性メモリセルの動作電圧条件が示される。先ず、右側の不揮発性メモリセルへの書込み動作（Ｐｒｏｇｒａｍ）では、電源電圧（Ｖｃｃ）と接地電位（Ｖｓｓ）を印加した後、左ビット線（ＢＬＬ）へ３Ｖのような電圧を、右ビット線（ＢＬＲ）へ０Ｖを与え、ワード線（ＷＬ）へ３Ｖのような電圧を印加してラッチを強制固定する。この電圧印加条件での各ノードの電位状態は、図２２中に“Ｈ”（ハイ状態）、“Ｌ”（ロー状態）で記載しているように、右インバータの出力ノード（ＤＲ）が“Ｌ”、左インバータの出力ノード（ＤＬ）が“Ｈ”に固定される。その後、書込み線（ＶＰ）へ−２Ｖのような電圧を印加して、右側の電荷注入領域（Ｉｎ）へのみ逆接合電圧−５Ｖを印加させ、右側のメモリトランジスタ（ＭＴＲ）のフローティングゲートへ電子注入を行い、そのしきい電圧を上昇させて書き込みが完了する。前記書込み線（ＶＰ）を印加する時間は１００ｍｓ、メモリトランジスタのしきい電圧は０．６Ｖから３．５Ｖまで上昇した。 FIG. 23 shows the operating voltage conditions of the highly reliable nonvolatile memory cell of the present invention. First, in the write operation (Program) to the right non-volatile memory cell, after applying the power supply voltage (Vcc) and the ground potential (Vss), a voltage such as 3V is applied to the left bit line (BLL). 0V is applied to (BLR), and a voltage such as 3V is applied to the word line (WL) to forcibly fix the latch. The potential state of each node under this voltage application condition is indicated by “H” (high state) and “L” (low state) in FIG. L ", the output node (DL) of the left inverter is fixed at" H ". After that, a voltage such as −2V is applied to the write line (VP), a reverse junction voltage −5V is applied only to the right charge injection region (In), and electrons are applied to the floating gate of the right memory transistor (MTR). Implantation is performed and the threshold voltage is increased to complete writing. The time for applying the write line (VP) was 100 ms, and the threshold voltage of the memory transistor increased from 0.6V to 3.5V.

本発明の高信頼不揮発性メモリセルの消去動作（Ｅｒａｓｅ）は、左右のメモリトランジスタ（ＭＴＬ、ＭＴＲ）のソースが接続された共通ソース線（ＶＥ）へのみ５Ｖのような電位を印加して、フローティングゲートからソース側への電子放出により、しきい電圧を０．６Ｖ付近まで低下させて行う。消去時間は２００ｍｓ程度である。 In the erase operation (Erase) of the highly reliable nonvolatile memory cell of the present invention, a potential such as 5 V is applied only to the common source line (VE) to which the sources of the left and right memory transistors (MTL, MTR) are connected, The threshold voltage is lowered to around 0.6 V by electron emission from the floating gate to the source side. The erasing time is about 200 ms.

本発明の高信頼不揮発性メモリセルの読出し動作（Ｒｅａｄ）は、電源電圧、例えば３Ｖのような電圧が印加されたスタンバイ状態において既に各メモリセルのラッチは固定しているので、ビット線（ＢＬＬ、ＢＬＲ）を電源電圧の１／２の電位１．５Ｖへプリチャージした後、ワード線（ＷＬ）へ３Ｖのような電圧を印加して、左右の出力ノード（ＤＲ、ＤＬ）の電位をビット線上へ伝達し左右ビット線の電位変化を差動増幅して読出しが行われる。   In the read operation (Read) of the highly reliable nonvolatile memory cell of the present invention, the latch of each memory cell is already fixed in the standby state where a power supply voltage, for example, a voltage of 3V is applied. , BLR) is precharged to a potential of 1.5 V which is a half of the power supply voltage, and then a voltage such as 3 V is applied to the word line (WL), and the potentials of the left and right output nodes (DR, DL) are set to bits. Reading is performed by differentially amplifying the potential change of the left and right bit lines.

図２４には、本発明の高信頼不揮発性メモリセルの平面構造図の一例が示される。同図において、Ｎ型ウエル２０１、２０２、およびそれ以外の表面領域は図示されていないがＰ型ウエルが配置され、メモリトランジスタが形成される活性領域２０３、２０４、負荷ＭＩＳトランジスタが形成される活性領域２０５、読出しトランジスタが形成される活性領域２０６が配置され、ゲート絶縁膜を介してフローティングゲート２０７、負荷ＭＩＳトランジスタのゲート２０８、ワード線となる読出しトランジスタのゲート２０９が形成され、メモリトランジスタのドレイン２１０、ソース２１１、前記Ｎ型ウエル２０１へ接続されたＮ型不純物領域２１２、Ｐ型不純物領域２１３、電荷注入領域２１４を備え、負荷ＭＩＳトランジスタのドレイン２１５、ソース２１６、読出しトランジスタのドレイン２１７、ソース２１８が配置されている。メモリトランジスタの前記Ｎ型不純物領域２１２、Ｐ型不純物領域２１３はコンタクト穴２１９を介して第１金属膜からなる左ゲート２２２、および右ゲート２２３へ接続され、前記第１金属膜２２２、および２２３はコンタクト穴２１９を介して前記負荷ＭＩＳトランジスタのゲート２０８へ接続され、また前記メモリトランジスタのドレイン２１０はコンタクト穴２１９を介して第１金属膜からなる左出力ノード（ＤＬ）２２４、および右出力ノード（ＤＲ）２２５へ接続され、前記第１金属膜２２４、および２２５はコンタクト穴２１９を介して前記負荷ＭＩＳトランジスタのドレイン２１５へ接続され、前記負荷ＭＩＳトランジスタのソース２１６はコンタクト穴２１９を介して第１金属膜２２７へ接続され、前記第１金属膜２２７は接続穴２３２を介して第２金属膜からなる電源線（Ｖｃｃ）２３７へ接続され、前記メモリトランジスタのソース２１１はコンタクト穴２１９を介して第１金属膜２２６へ接続され、前記第１金属膜２２６は接続穴２３２を介して第２金属膜からなる共通ソース線（Ｖｓｓ、ＶＥ）２３３へ接続されて、インバータが構成されている。前記負荷ＭＩＳトランジスタが形成された前記Ｎ型ウエル２０２は、図示されていないが電源線へ接続されている。前記左出力ノード２２４は接続穴２３２を介して第２金属膜２３５へ接続され、前記第２金属膜２３５は接続穴２３２を介して右ゲート２２３、および左読出しトランジスタのドレイン２１７へコンタクト穴２１９を介して接続された第１金属膜２２８へ接続されており、前記右出力ノード２２５は接続穴２３２を介して第２金属膜２３６へ接続され、前記第２金属膜２３６は接続穴２３２を介して左ゲート２２２、および左読出しトランジスタのドレイン２１７へコンタクト穴２１９を介して接続された第１金属膜２２９へ接続されており、読出しトランジスタのソース２１８はコンタクト穴２１９を介して左ビット線（ＢＬＬ）２３０、および右ビット線（ＢＬＲ）２３１へ接続され、前記電荷注入領域２１４はコンタクト穴２１９を介して第１金属膜２２０、および２２１へ接続され、前記第１金属膜２２０、および２２１は接続穴２３２を介して第２金属膜からなる書込みビット線（ＶＰ）２３４へ接続されて本発明の高信頼不揮発性メモリの単位セルが構成される。 FIG. 24 shows an example of a plan view of a highly reliable nonvolatile memory cell of the present invention. In this figure, N-type wells 201 and 202 and other surface regions are not shown, but P-type wells are arranged, active regions 203 and 204 in which memory transistors are formed, and active regions in which load MIS transistors are formed. A region 205 and an active region 206 in which a read transistor is formed are arranged, and a floating gate 207, a gate 208 of a load MIS transistor, a gate 209 of a read transistor to be a word line are formed through a gate insulating film, and a drain of the memory transistor 210, a source 211, an N-type impurity region 212 connected to the N-type well 201, a P-type impurity region 213, and a charge injection region 214, a load MIS transistor drain 215, a source 216, a read transistor drain 217, a source 218 is It is location. The N-type impurity region 212 and the P-type impurity region 213 of the memory transistor are connected to a left gate 222 and a right gate 223 made of a first metal film through contact holes 219, and the first metal films 222 and 223 are It is connected to the gate 208 of the load MIS transistor through the contact hole 219, and the drain 210 of the memory transistor is connected to the left output node (DL) 224 made of the first metal film and the right output node (through the contact hole 219). DR) 225, the first metal films 224 and 225 are connected to the drain 215 of the load MIS transistor via the contact hole 219, and the source 216 of the load MIS transistor is connected to the first via the contact hole 219. The first metal film 227 is connected to the metal film 227. A power supply line (Vcc) 237 made of a second metal film is connected through a connection hole 232, a source 211 of the memory transistor is connected to a first metal film 226 through a contact hole 219, and the first metal film 226 is connected. Is connected to a common source line (Vss, VE) 233 made of a second metal film through a connection hole 232 to constitute an inverter. Although not shown, the N-type well 202 in which the load MIS transistor is formed is connected to a power supply line. The left output node 224 is connected to the second metal film 235 through a connection hole 232, and the second metal film 235 has a contact hole 219 connected to the right gate 223 and the drain 217 of the left read transistor through the connection hole 232. The right output node 225 is connected to the second metal film 236 through the connection hole 232, and the second metal film 236 is connected to the first metal film 228 through the connection hole 232. The left gate 222 and the first metal film 229 connected to the drain 217 of the left read transistor via the contact hole 219 are connected to each other, and the source 218 of the read transistor is connected to the left bit line (BLL) via the contact hole 219. 230 and the right bit line (BLR) 231, and the charge injection region 214 is connected via a contact hole 219. Are connected to the first metal films 220 and 221, and the first metal films 220 and 221 are connected to the write bit line (VP) 234 made of the second metal film through the connection holes 232. A unit cell of the reliable nonvolatile memory is configured.

前記負荷ＭＩＳトランジスタのゲート２０８の静電容量をＣｐ、前記メモリトランジスタのフローティングゲート２０７の活性領域２０４における静電容量をＣ１、メモリトランジスタのワード線となる前記Ｎ型ウエル２０１と前記フローティングゲート２０７との間の静電容量をＣ２、電源電圧をＶｃｃとすると、左右の出力ノード（ＤＬ、ＤＲ）の電位Ｖｎは、
Ｖｎ＝Ｖｃｃ・Ｃｐ／（Ｃｐ ＋ Ｃｎ） （式１）、
Ｃｎ＝Ｃ１・Ｃ２／（Ｃ１ ＋ Ｃ２） （式２）
となるから、電源電圧が１／２まで上昇した時点でラッチを固定するためには、
メモリトランジスタの消去状態でのしきい電圧をＶｔｅとすると、
Ｖｎ＞Ｖｔｅ、Ｖｃｃ’＝Ｖｃｃ／２ （式３）
が必要条件となる。従って、前記Ｃｐの設計指針として、
Ｃｐ／Ｃ１＞Ｋ・２Ｖｔｅ／（Ｖｃｃ − ２Ｖｔｅ） （式４）
が得られる。ここで、Ｋはモリトランジスタのゲートから見た静電カップリング比Ｃ２／（Ｃ１ ＋ Ｃ２）である。例えば、Ｖｃｃ＝１．８Ｖ、Ｖｔｅ＝０．６Ｖの場合、前記式４から、Ｃｐ／Ｃ１＞２Ｋとなり、Ｋ＝０．８〜０．９程度に設計されるからＣｐ＞２Ｃ１が十分条件、すなわち負荷ＭＩＳトランジスタのチャネル幅はメモリトランジスタのチャネル幅の２倍に設計すればよい。 The capacitance of the gate 208 of the load MIS transistor is Cp, the capacitance of the active region 204 of the floating gate 207 of the memory transistor is C1, and the N-type well 201 serving as the word line of the memory transistor, the floating gate 207, Is C2 and the power supply voltage is Vcc, the potential Vn of the left and right output nodes (DL, DR) is
Vn = Vcc · Cp / (Cp + Cn) (Formula 1),
Cn = C1 · C2 / (C1 + C2) (Formula 2)
Therefore, in order to fix the latch when the power supply voltage rises to 1/2,
If the threshold voltage in the erased state of the memory transistor is Vte,
Vn> Vte, Vcc ′ = Vcc / 2 (Formula 3)
Is a necessary condition. Therefore, as a design guideline for the Cp,
Cp / C1> K · 2Vte / (Vcc-2Vte) (Formula 4)
Is obtained. Here, K is the electrostatic coupling ratio C2 / (C1 + C2) viewed from the gate of the Mori transistor. For example, in the case of Vcc = 1.8V and Vte = 0.6V, Cp / C1> 2K from Equation 4 above, and Kp> 2C1 is a sufficient condition because K = 0.8 to 0.9 is designed. That is, the channel width of the load MIS transistor may be designed to be twice that of the memory transistor.

本発明の高信頼不揮発性メモリセルの読出し動作においては、左右メモリトランジスタのしきい電圧の差が０．１Ｖ以上あれば、電源電圧の投入時に容易にラッチが固定される。したがって、初期の消去状態でのしきい電圧が０．６Ｖ程度である場合には、書込み側のメモリトランジスタのしきい電圧は０．７Ｖまで低下しても安定に動作することが可能であり、動作マージンを大きく、信頼性を向上することができる。   In the read operation of the highly reliable nonvolatile memory cell of the present invention, if the difference between the threshold voltages of the left and right memory transistors is 0.1 V or more, the latch is easily fixed when the power supply voltage is turned on. Therefore, when the threshold voltage in the initial erase state is about 0.6 V, it is possible to operate stably even if the threshold voltage of the memory transistor on the write side is reduced to 0.7 V. The operating margin can be increased and the reliability can be improved.

本発明に係る半導体装置が有する不揮発性メモリは、単層のポリシリコン層を用いた不揮発性メモリトランジスタから構成されるため、デバイス構造を簡素化することができ、通常のロジック回路プロセス、あるいは汎用ＤＲＡＭプロセスへ全く新たなプロセスを追加することなく、低消費電力で動作する不揮発性メモリを搭載した半導体装置の実現を可能にする。例えば、液晶表示ドライバー（ＬＣＤ：Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｒｉｖｅｒ）内蔵マイコンを液晶パネル基板へ実装後に行われる色階調のトリミングデータの格納、家電製品に搭載される廉価なマイコン（１ドルマイコンと呼ばれる）の内部発信器の発信周波数のトリミングデータの格納、アナログ回路搭載マイコンの内部抵抗や回路定数のトリミングデータの格納、大容量ＳＲＡＭを搭載した高性能マイコンにおけるＳＲＡＭの救済情報の格納、非接触ＩＣカード、特に廉価なＲＦＩＤにおけるＩＤ情報の格納、等に最適であり、小容量、低消費電力、廉価な不揮発性メモリが要求される半導体装置へ搭載して、その市場競争力の強化に著しい効果がある。 The nonvolatile memory included in the semiconductor device according to the present invention is composed of a nonvolatile memory transistor using a single polysilicon layer, so that the device structure can be simplified, and a normal logic circuit process or general purpose It is possible to realize a semiconductor device equipped with a nonvolatile memory that operates with low power consumption without adding a completely new process to the DRAM process. For example, storage of color gradation trimming data performed after mounting a liquid crystal display driver (LCD: Liquid Crystal Driver) microcomputer on a liquid crystal panel substrate, and the interior of a low-cost microcomputer (called a one-dollar microcomputer) mounted on a home appliance Trimming data for transmitter frequency, trimming data for internal resistance and circuit constants of analog circuit-equipped microcomputers, SRAM relief information for high-performance microcomputers equipped with large-capacity SRAMs, contactless IC cards, It is optimal for storing ID information in inexpensive RFID, etc., and has a remarkable effect on strengthening its market competitiveness when mounted on a semiconductor device that requires a small capacity, low power consumption, and inexpensive nonvolatile memory.

本発明に係る半導体装置が有する不揮発性メモリを実施するための最良の形態を説明するメモリセルの断面構造を概略的に示す説明図である。It is explanatory drawing which shows roughly the cross-section of the memory cell explaining the best form for implementing the non-volatile memory which the semiconductor device which concerns on this invention has. 図１の不揮発性記憶メモリセルの等価回路図である。FIG. 2 is an equivalent circuit diagram of the nonvolatile memory cell of FIG. 1. 図１の不揮発性メモリセルの平面構造を示す説明図である。FIG. 2 is an explanatory diagram showing a planar structure of the nonvolatile memory cell of FIG. 1. 図１の不揮発性メモリセルに対する書き込み、消去、読み出し、待機時の夫々における電圧状態を例示する説明図である。FIG. 2 is an explanatory diagram illustrating voltage states at the time of writing, erasing, reading, and waiting for the nonvolatile memory cell of FIG. 1. 本発明に係る半導体装置が有する第１の不揮発性メモリセルの断面構造の一例を概略的に示す説明図である。It is explanatory drawing which shows roughly an example of the cross-sectional structure of the 1st non-volatile memory cell which the semiconductor device which concerns on this invention has. 図５の不揮発性メモリセルの等価回路図である。FIG. 6 is an equivalent circuit diagram of the nonvolatile memory cell of FIG. 5. 図５の不揮発性メモリセルの平面構造を示す説明図である。FIG. 6 is an explanatory diagram showing a planar structure of the nonvolatile memory cell of FIG. 5. 図５の不揮発性メモリセルに対する書き込み、消去、読み出し、待機時の夫々における電圧状態を例示する説明図である。FIG. 6 is an explanatory diagram illustrating voltage states during writing, erasing, reading, and standby in the nonvolatile memory cell of FIG. 5. 図７のＣ−Ｃ’位置での第１製造工程での縦断面構造を示す縦断面図である。FIG. 8 is a longitudinal sectional view showing a longitudinal sectional structure in a first manufacturing process at a position C-C ′ in FIG. 7. 図７のＣ−Ｃ’位置での第２製造工程での縦断面構造を示す縦断面図である。FIG. 8 is a longitudinal sectional view showing a longitudinal sectional structure in a second manufacturing process at a position C-C ′ in FIG. 7. 図７のＣ−Ｃ’位置での第３製造工程での縦断面構造を示す縦断面図である。It is a longitudinal cross-sectional view which shows the longitudinal cross-section structure in the 3rd manufacturing process in the C-C 'position of FIG. 図７のＣ−Ｃ’位置での第４製造工程での縦断面構造を示す縦断面図である。It is a longitudinal cross-sectional view which shows the longitudinal cross-sectional structure in the 4th manufacturing process in the C-C 'position of FIG. 本発明に係る半導体装置が有する第２の不揮発性メモリセルの断面構造の一例を概略的に示す説明図である。It is explanatory drawing which shows roughly an example of the cross-sectional structure of the 2nd non-volatile memory cell which the semiconductor device which concerns on this invention has. 図１３の不揮発性メモリセルの平面構造を示す説明図である。It is explanatory drawing which shows the planar structure of the non-volatile memory cell of FIG. 図１４のＡ−Ａ’位置での第１製造工程での縦断面構造を示す縦断面図である。It is a longitudinal cross-sectional view which shows the longitudinal cross-sectional structure in the 1st manufacturing process in the A-A 'position of FIG. 図１４のＡ−Ａ’位置での第２製造工程での縦断面構造を示す縦断面図である。It is a longitudinal cross-sectional view which shows the longitudinal cross-sectional structure in the 2nd manufacturing process in the A-A 'position of FIG. 図１４のＡ−Ａ’位置での第３製造工程での縦断面構造を示す縦断面図である。It is a longitudinal cross-sectional view which shows the longitudinal cross-section structure in the 3rd manufacturing process in the A-A 'position of FIG. 図１４のＡ−Ａ’位置での第４製造工程での縦断面構造を示す縦断面図である。It is a longitudinal cross-sectional view which shows the longitudinal cross-sectional structure in the 4th manufacturing process in the A-A 'position of FIG. 本発明に係る半導体装置が有するＲＦＩＤチップ向け揮発性メモリモジュールの直接周辺回路ブロックの一例を示す回路図である。It is a circuit diagram which shows an example of the direct peripheral circuit block of the volatile memory module for RFID chips which the semiconductor device which concerns on this invention has. 図１９の不揮発性メモリを搭載したＲＦＩＤチップの回路構成を示すブロック図である。FIG. 20 is a block diagram illustrating a circuit configuration of an RFID chip on which the nonvolatile memory of FIG. 19 is mounted. 本発明に係る不揮発性メモリを搭載したシステムＬＳＩチップの回路構成を示すブロック図である。It is a block diagram which shows the circuit structure of the system LSI chip which mounts the non-volatile memory which concerns on this invention. 本発明に係る半導体装置が有する高信頼不揮発性メモリセルの等価回路図である。FIG. 3 is an equivalent circuit diagram of a highly reliable nonvolatile memory cell included in the semiconductor device according to the present invention. 図２３の不揮発性メモリセルに対する書き込み、消去、読み出し、待機時の夫々における電圧状態を例示する説明図である。FIG. 24 is an explanatory diagram illustrating voltage states in writing, erasing, reading, and standby for the nonvolatile memory cell in FIG. 23; 図２３の不揮発性メモリセルの平面構造を示す説明図である。FIG. 24 is an explanatory diagram showing a planar structure of the nonvolatile memory cell of FIG. 23. 本発明に係る第１の従来技術を説明するための平面図である。It is a top view for demonstrating the 1st prior art which concerns on this invention. 本発明に係る第２の従来技術を説明するための断面図である。It is sectional drawing for demonstrating the 2nd prior art which concerns on this invention. 本発明に係る第３の従来技術を説明するための断面図である。It is sectional drawing for demonstrating the 3rd prior art which concerns on this invention.

符号の説明Explanation of symbols

１、２１、５１、９１、１２１、２６１、２８１―Ｐ型シリコン基板
２、２２、５２、９４、１２４、２６２、２８２―素子分離酸化膜
３、２３、３３、５３、７２、９３、１２３、２６３―Ｐ型ウエル
４、２４、３４、５４、７１、９２、１２２、２０１、２０２、２６４、２８４―Ｎ型ウエル
５、２５、５５、９５、１２５、２６６、２８６―ゲート絶縁膜
６、２６、５６、７５、１２６、２０７、２４４、２７５、２８７―フローティングゲート
７、３３、５８、７７、８１、９９、２１３、２４９、２６７、２７２、２８０―Ｎ型不純物領域
８、１２、２８、５９、７８、７９、１００、１２８、２１４、２６８、２６９、２７３、２７４、２７９―Ｐ型不純物領域
９、３０、６０、８２、１０２、１２９、２１０、２１５、２１７、２５１、２５２、２７１、２９１―ドレイン
１０、２９、６２、８０、１０１、１３０、２１１、２１６、２１９、２５０、２７０、２９２―ソース
１１、３１、６３、２７６、２９５―ホットエレクトロン
１３、４４、８３、２１９―コンタクトホール
１４、３８、２０９―ワード線
１５、１６、４６、８５、８６、１０７、１０８、１０９、１３６、１３７、
２２２、２２３、２２０、２２１、２２６、２２８、２２９、２２４、２２５―第１金属膜
１８、４７、８８、２３２―スルーホール
１９、４８、８９―書込みビット線
２０、４５、９０、２３０、２３１―読出しビット線
２６、５７、９７、１２７、２４３、２８８―セレクトゲート
３２―チャネル
４１、７３、７４、１４３、２０３、２０４、２０５、２４１、２４２―活性領域
７６―読出しワード線
８４―書込みワード線
９８、１３１―サイドスペース
１０３、１０４、１３２、１３３―シリサイド膜
１０５、１１０、１３４、１３８―層間絶縁膜
１０６、１３５―コンタクトプラグ
１１１、１３９―接続プラグ
１１２、１１３、１４１―第２金属膜
１１４、１４１―レジスト膜
１１５、１４２―砒素イオン
１１６、１４０―表面酸化膜
１５１、１５２、１５３―単位セル
１５４―ワードドライバ
１５５、１５７―カラムデコーダ
１５６―書込み・消去ドライバ
１５８―センスアンプ
１６１―アンテナ
１６２―パッド
１６３―電源キャパシタ
１６４―電圧クランプ回路
１６５―電源モジュレーター
１６６―ブリッジ整流器
１６７―電圧レギュレータ
１６８―Ｖｃｃ検出回路
１６９―電源安定化キャパシタ
１７０、１７１―Ｖｐｐ昇圧回路
１７２―動作モード検出回路
１７３―クロック検出回路
１７４―データモジュレータ
１７５―コントローラ
１７６―不揮発性メモリ
１８０―外部接続電極
１８１―外部入出力回路
１８２―アナログ入出力回路
１８３―レベルシフト回路
１８４―スタティク・ランダム・アクセス・メモリＳＲＡＭ
１８５―中央処理装置ＣＰＵ
１８６―キャッシュメモリＣＡＣＨ
１８７―ロジック回路ＬＯＧ
１８８―フェーズ・ロックド・ループ回路ＰＬＬ
１８９―アナログ・ディジタル変換回路ＡＤＣ
１９０―ディジタル・アナログ変換回路ＤＡＣ
１９１―システムコントローラＳＹＳＣ
１９２、１９３、１９４―不揮発性メモリＥＰＲＯＭ
２３４―共通ソース線
２３７―電源線
２４５―パターン
２９３―メモリトランジスタ
２９４―読出し用選択トランジスタ
1, 21, 51, 91, 121, 261, 281-P-type silicon substrate 2, 22, 52, 94, 124, 262, 282-element isolation oxide films 3, 23, 33, 53, 72, 93, 123, 263-P type well 4, 24, 34, 54, 71, 92, 122, 201, 202, 264, 284-N type well 5, 25, 55, 95, 125, 266, 286-Gate insulating film 6, 26 56, 75, 126, 207, 244, 275, 287-floating gates 7, 33, 58, 77, 81, 99, 213, 249, 267, 272, 280-N-type impurity regions 8, 12, 28, 59 78, 79, 100, 128, 214, 268, 269, 273, 274, 279-P-type impurity regions 9, 30, 60, 82, 102, 129, 210, 215, 17, 251, 252, 271, 291-drain 10, 29, 62, 80, 101, 130, 211, 216, 219, 250, 270, 292-source 11, 31, 63, 276, 295-hot electron 13, 44, 83, 219-contact holes 14, 38, 209-word lines 15, 16, 46, 85, 86, 107, 108, 109, 136, 137,
222, 223, 220, 221, 226, 228, 229, 224, 225—first metal film 18, 47, 88, 232—through hole 19, 48, 89—write bit line 20, 45, 90, 230, 231 -Read bit lines 26, 57, 97, 127, 243, 288-Select gate 32-Channels 41, 73, 74, 143, 203, 204, 205, 241, 242-Active area 76-Read word line 84-Write word Lines 98, 131-side spaces 103, 104, 132, 133-silicide films 105, 110, 134, 138-interlayer insulating films 106, 135-contact plugs 111, 139-connection plugs 112, 113, 141-second metal film 114, 141-resist film 115, 142-arsenic ions 116, 140-surface acid Membrane 151, 152, 153-Unit cell 154-Word driver 155, 157-Column decoder 156-Write / erase driver 158-Sense amplifier 161-Antenna 162-Pad 163-Power supply capacitor 164-Voltage clamp circuit 165-Power supply modulator 166- Bridge rectifier 167-Voltage regulator 168-Vcc detection circuit 169-Power supply stabilization capacitor 170, 171-Vpp boost circuit 172-Operation mode detection circuit 173-Clock detection circuit 174-Data modulator 175-Controller 176-Non-volatile memory 180-External Connection electrode 181—External input / output circuit 182—Analog input / output circuit 183—Level shift circuit 184—Static random access memory SRAM
185-Central processing unit CPU
186-cache memory CACH
187-Logic circuit LOG
188-Phase Locked Loop Circuit PLL
189-Analog / Digital Converter ADC
190-Digital-to-analog converter circuit DAC
191-System Controller SYSC
192, 193, 194-non-volatile memory EPROM
234—Common source line 237—Power supply line 245—Pattern 293—Memory transistor 294—Read selection transistor

Claims (20)

第１導電型の半導体基板内に、第２導電型のソース、及びドレイン、フローティングゲート、電荷注入領域、及びコントロールゲートを持つ電気的に書き込み可能な不揮発性記憶素子において、前記コントロールゲートは前記第１導電型の半導体基板内に形成され、前記フローティングゲートの延在部分の下部にゲート絶縁膜を介して形成された第２導電型のウエル領域から成り、前記電荷注入領域は前記フローティングゲートの延在部分の端部に前記ゲート絶縁膜を介して形成された第１導電型の半導体領域から成り、前記第２導電型のウエル領域に内包されたことを特徴とする半導体装置。 An electrically writable nonvolatile memory element having a second conductivity type source and drain, a floating gate, a charge injection region, and a control gate in a first conductivity type semiconductor substrate, wherein the control gate is the first conductivity type A well-conducting well region is formed in the one-conductivity-type semiconductor substrate and is formed below the extending portion of the floating gate via a gate insulating film, and the charge injection region extends from the floating gate. A semiconductor device comprising a first conductivity type semiconductor region formed at an end portion of a current portion through the gate insulating film and enclosed in the second conductivity type well region. 前記コントロールゲートへは、前記第２導電型のウエル領域と前記第１導電型の半導体基板を逆バイアスする第１の電圧を印加して、前記フローティングゲートの電位が制御され、前記電荷注入領域へは、前記第１導電型の半導体領域と前記第２導電型のウエル領域を逆バイアスする方向の第２の電圧を印加し、前記第１導電型の半導体領域と前記第２導電型のウエル領域との接合部には前記第１の電圧と前記第２の電圧の絶対値の和が印加されて書込み動作が行われることを特徴とする請求項１記載の半導体装置。 A first voltage that reversely biases the second conductivity type well region and the first conductivity type semiconductor substrate is applied to the control gate, and the potential of the floating gate is controlled to enter the charge injection region. Applies a second voltage in a direction to reverse-bias the first conductive type semiconductor region and the second conductive type well region, and the first conductive type semiconductor region and the second conductive type well region. 2. The semiconductor device according to claim 1, wherein a write operation is performed by applying a sum of absolute values of the first voltage and the second voltage to a junction between the first voltage and the second voltage. 前記フローティングゲート、及び前記ゲート絶縁膜は、夫々、論理回路を構成する相補型ＭＩＳトランジスタのゲート、及びそれらのゲート絶縁膜を用いていることを特徴とする請求項１、及び請求項２記載の半導体装置。 3. The floating gate and the gate insulating film, respectively, use a gate of a complementary MIS transistor constituting a logic circuit and a gate insulating film thereof. Semiconductor device. 第１導電型の半導体基板内に、第１の第２導電型ソース、及び第１の第２導電型ドレイン、フローティングゲート、電荷注入領域、及びコントロールゲートを持つ電気的に書き込み可能な記憶素子領域と、前記第１の第２導電型ドレインへ接続された第２の第２導電型ソース、読出し用ビット線へ接続された第２の第２導電型ドレイン、及びセレクトゲートを持つセレクトトランジスタを備えた不揮発性記憶素子において、前記コントロールゲートは前記第１導電型の半導体基板内に形成され、前記フローティングゲートの延在部分の下部にゲート絶縁膜を介して形成された第２導電型のウエル領域から成り、前記電荷注入領域は前記フローティングゲートの延在部分の端部に前記ゲート絶縁膜を介して形成された第１導電型の半導体領域から成り、前記第２導電型のウエル領域に内包され、プログラム用ビット線へ接続されたことを特徴とする半導体装置。 An electrically writable storage element region having a first second conductivity type source, a first second conductivity type drain, a floating gate, a charge injection region, and a control gate in a first conductivity type semiconductor substrate A select transistor having a second second conductivity type source connected to the first second conductivity type drain, a second second conductivity type drain connected to the read bit line, and a select gate. In the non-volatile memory element, the control gate is formed in the first conductivity type semiconductor substrate, and the second conductivity type well region is formed below the extended portion of the floating gate via a gate insulating film. The charge injection region is a first conductivity type semiconductor region formed through the gate insulating film at the end of the floating gate extending portion. Made, it is included in the well region of the second conductivity type, wherein a coupled to the program bit line. 前記コントロールゲートへは、前記第２導電型のウエル領域と前記第１導電型の半導体基板を逆バイアスする第１の電圧を印加して前記フローティングゲートの電位が制御され、前記プログラム用ビット線へは、前記第１導電型の半導体領域と前記第２導電型のウエル領域を逆バイアスする方向の第２の電圧を印加し、前記第１導電型の半導体領域と前記第２導電型のウエル領域との接合部には前記第１の電圧と前記第２の電圧の絶対値の和が印加されて書込み動作が行われ、前記読出し用ビット線と前記セレクトゲートへは、電源電圧を印加して読出しを行うことを特徴とする請求項４記載の半導体装置。 The control gate is applied with a first voltage that reversely biases the second conductivity type well region and the first conductivity type semiconductor substrate to control the potential of the floating gate, and to the program bit line. Applies a second voltage in a direction to reverse-bias the first conductive type semiconductor region and the second conductive type well region, and the first conductive type semiconductor region and the second conductive type well region. The sum of the absolute values of the first voltage and the second voltage is applied to the junction with the gate, and a write operation is performed. A power supply voltage is applied to the read bit line and the select gate. 5. The semiconductor device according to claim 4, wherein reading is performed. 第１導電型の半導体基板内に、ソース、チャネル、ドレイン、フローティングゲート、及び電荷注入領域を持つ電気的に書込み可能な記憶素子領域と、前記ドレインへ接続された読出し用トランジスタを備えた不揮発性記憶素子において、前記ソースが第２導電型のウエル領域から成り、前記フローティングゲートはゲート絶縁膜を介して前記チャネル上から前記ソース上へ延在し、前記電荷注入領域は前記フローティングゲートの延在部分の端部に前記ゲート絶縁膜を介して形成された第１導電型の半導体領域から成り、前記第２導電型のウエル領域に内包され、プログラム用ビット線へ接続されたことを特徴とする半導体装置。 Nonvolatile having an electrically writable storage element region having a source, a channel, a drain, a floating gate, and a charge injection region in a first conductivity type semiconductor substrate, and a read transistor connected to the drain In the memory element, the source includes a well region of a second conductivity type, the floating gate extends from the channel to the source through a gate insulating film, and the charge injection region extends from the floating gate. The first conductive type semiconductor region is formed at the end of the portion through the gate insulating film, is included in the second conductive type well region, and is connected to the program bit line. Semiconductor device. 前記ソースへは、前記第２導電型のウエル領域と前記第１導電型の半導体基板を逆バイアスする第１の電圧を印加して前記フローティングゲートの電位が制御され、前記プログラム用ビット線へは、前記第１導電型の半導体領域と前記第２導電型のウエル領域を逆バイアスする方向の第２の電圧を印加し、前記第１導電型の半導体領域と前記第２導電型のウエル領域との接合部には前記第１の電圧と前記第２の電圧の絶対値の和が印加されて書込み動作が行われ、前記読出し用トランジスタへは、電源電圧を印加して読出しを行うことを特徴とする請求項６記載の半導体装置。   A first voltage that reversely biases the second conductivity type well region and the first conductivity type semiconductor substrate is applied to the source to control the potential of the floating gate, and the program bit line is connected to the source bit line. Applying a second voltage in a reverse bias direction between the first conductive type semiconductor region and the second conductive type well region, and the first conductive type semiconductor region and the second conductive type well region; The write operation is performed by applying the sum of absolute values of the first voltage and the second voltage to the junction, and reading is performed by applying a power supply voltage to the read transistor. The semiconductor device according to claim 6. 外部インタフェース回路及び論理回路を含み、厚膜ゲート絶縁膜を有する外部インタフェース回路用ＭＩＳトランジスタと、薄膜ゲート絶縁膜を有する論理回路用ＭＩＳトランジスタを含む半導体集積回路装置において、第１の第２導電型ソース、及び第１の第２導電型ドレイン、フローティングゲート、コントロールゲート、及び前記厚膜ゲート絶縁膜をゲート絶縁膜として用いて成るメモリトランジスタと、前記コントロールゲートは前記フローティングゲートの延在部分の下に前記厚膜ゲート絶縁膜を介して形成された第２導電型のウエルから成り、前記第２導電型のウエル内に前記フローティングゲート端下部に隣接して形成された第１導電型の半導体領域から成る電荷注入領域を備え、前記第１の第２導電型ドレインへ接続された第２の第２導電型ソース、読出し用ビット線へ接続された第２の第２導電型ドレイン、セレクトゲート、及び前記厚膜ゲート絶縁膜をゲート絶縁膜として用いて成るセレクトトランジスタを有する不揮発性記憶素子群を含んだ電気的に書換え可能な不揮発性記憶回路を備えたことを特徴とする半導体装置。 In a semiconductor integrated circuit device including an external interface circuit and a logic circuit, the external interface circuit MIS transistor having a thick gate insulating film and the logic circuit MIS transistor having a thin gate insulating film, the first second conductivity type A source, a first second conductivity type drain, a floating gate, a control gate, and a memory transistor using the thick gate insulating film as a gate insulating film; and the control gate is below an extension portion of the floating gate A first conductivity type semiconductor region formed in the second conductivity type well adjacent to the lower end of the floating gate, the second conductivity type well being formed through the thick gate insulating film. A charge injection region comprising: and connected to the first second conductivity type drain Nonvolatile memory having two second conductivity type sources, a second second conductivity type drain connected to a read bit line, a select gate, and a select transistor using the thick gate insulating film as a gate insulating film A semiconductor device comprising an electrically rewritable nonvolatile memory circuit including an element group. 外部インタフェース回路及び論理回路を含み、厚膜ゲート絶縁膜を有する外部インタフェース回路用ＭＩＳトランジスタと、薄膜ゲート絶縁膜を有する論理回路用ＭＩＳトランジスタを含む半導体集積回路装置において、第１の第２導電型ソース、及び第１の第２導電型ドレイン、フローティングゲート、コントロールゲート、及び前記厚膜ゲート絶縁膜をゲート絶縁膜として用いて成るメモリトランジスタと、前記コントロールゲートは前記フローティングゲートの延在部分の下に前記厚膜ゲート絶縁膜を介して形成された第２導電型のウエルから成り、前記第２導電型のウエル内に前記フローティングゲート端下部に隣接して形成された第１導電型の半導体領域から成る電荷注入領域を備え、前記第１の第２導電型ドレインへ接続された第２の第２導電型ソース、読出し用ビット線へ接続された第２の第２導電型ドレイン、セレクトゲート、及び前記薄膜ゲート絶縁膜をゲート絶縁膜として用いて成るセレクトトランジスタを有する不揮発性記憶素子群を含んだ電気的に書換え可能な不揮発性記憶回路を備えたことを特徴とする半導体装置。 In a semiconductor integrated circuit device including an external interface circuit and a logic circuit, the external interface circuit MIS transistor having a thick gate insulating film and the logic circuit MIS transistor having a thin gate insulating film, the first second conductivity type A source, a first second conductivity type drain, a floating gate, a control gate, and a memory transistor using the thick gate insulating film as a gate insulating film; and the control gate is below an extension portion of the floating gate A first conductivity type semiconductor region formed in the second conductivity type well adjacent to the lower end of the floating gate, the second conductivity type well being formed through the thick gate insulating film. A charge injection region comprising: and connected to the first second conductivity type drain Non-volatile memory element having two second conductivity type sources, a second second conductivity type drain connected to a read bit line, a select gate, and a select transistor using the thin film gate insulating film as a gate insulating film A semiconductor device comprising an electrically rewritable nonvolatile memory circuit including a group. 前記第１導電型の半導体領域はプログラム用ビット線へ接続され、前記プログラム用ビット線へは、前記第１導電型の半導体領域と前記コントロールゲートとが構成する半導体接合を逆方向バイアスする第１の電圧を印加し、前記コントロールゲートへは、前記第１の電圧とは反対極性の第２の電圧を印加し、前記フローティングゲート内へ電荷を注入して前記不揮発性記憶回路の電気的な書き込みが行われることを特徴とする請求項８、又は請求項９記載の半導体装置。 The first conductivity type semiconductor region is connected to a program bit line, and a first bias that reversely biases a semiconductor junction formed by the first conductivity type semiconductor region and the control gate is connected to the program bit line. Is applied to the control gate, and a second voltage having a polarity opposite to that of the first voltage is applied to the control gate, and electric charge is injected into the floating gate to electrically write the nonvolatile memory circuit. 10. The semiconductor device according to claim 8, wherein: 前記プログラム用ビット線へ、前記第１導電型の半導体領域と前記コントロールゲートとが構成する半導体接合を順方向バイアスする第３の電圧を印加し、前記フローティングゲート内の電荷を放出して、前記不揮発性記憶回路の電気的な消去が行われることを特徴とする請求項１０記載の半導体装置。 A third voltage for forward biasing a semiconductor junction formed by the first conductivity type semiconductor region and the control gate is applied to the program bit line, and the charge in the floating gate is discharged, The semiconductor device according to claim 10, wherein the nonvolatile memory circuit is electrically erased. 前記半導体集積回路装置は、被救済回路と、被救済回路を代替する救済回路とを含み、前記不揮発性記憶回路は、前記救済回路で代替すべき被救済回路を特定する救済情報の記憶回路であることを特徴とする請求項８、又は９記載の半導体装置。 The semiconductor integrated circuit device includes a circuit to be repaired and a repair circuit that replaces the circuit to be repaired, and the nonvolatile memory circuit is a memory circuit for repair information that specifies a circuit to be repaired to be replaced by the repair circuit. 10. The semiconductor device according to claim 8, wherein the semiconductor device is provided. 前記被救済回路に対する別の救済情報記憶回路として、ヒューズ素子の溶断状態に応じて救済情報を記憶するヒューズプログラム回路を更に有して成るものであることを特徴とする請求項１２記載の半導体装置。 13. The semiconductor device according to claim 12, further comprising a fuse program circuit for storing relief information according to a blown state of a fuse element, as another relief information storage circuit for the circuit to be repaired. . 前記被救済回路はＤＲＡＭ内蔵のメモリセルアレイであることを特徴とする請求項１２又は１３記載の半導体装置。 14. The semiconductor device according to claim 12, wherein the circuit to be relieved is a memory cell array with a built-in DRAM. 前記被救済回路はマイクロコンピュータ内蔵ＤＲＡＭのメモリセルアレイであることを特徴とする請求項１２又は１３記載の半導体装置。 14. The semiconductor device according to claim 12, wherein the circuit to be relieved is a memory cell array of a DRAM with a built-in microcomputer. 前記被救済回路はマイクロコンピュータ内蔵ＳＲＡＭのメモリセルアレイであることを特徴とする請求項１２又は１３記載の半導体装置。 14. The semiconductor device according to claim 12, wherein the circuit to be relieved is a memory cell array of a microcomputer built-in SRAM. 前記半導体集積回路装置は、アナログ回路と、その回路定数を調整する定数トリミング回路とを含み、前記不揮発性記憶回路は、前記定数トリミング回路の前記回路定数を特定するための情報の記憶回路であることを特徴とする請求項８又は９記載の半導体装置。 The semiconductor integrated circuit device includes an analog circuit and a constant trimming circuit for adjusting the circuit constant, and the nonvolatile memory circuit is an information storage circuit for specifying the circuit constant of the constant trimming circuit. The semiconductor device according to claim 8 or 9, wherein 前記半導体集積回路装置は、発振回路と、その発振周波数を調整する周波数トリミング回路とを含み、前記不揮発性記憶回路は、前記周波数トリミング回路の前記発振周波数を特定するための情報の記憶回路であることを特徴とする請求項８又は９記載の半導体装置。 The semiconductor integrated circuit device includes an oscillation circuit and a frequency trimming circuit for adjusting the oscillation frequency, and the nonvolatile memory circuit is an information storage circuit for specifying the oscillation frequency of the frequency trimming circuit. The semiconductor device according to claim 8 or 9, wherein 前記半導体集積回路装置は、参照電圧発生回路と、その発生した参照電圧を調整する電圧トリミング回路とを含み、前記不揮発性記憶回路は、前記電圧トリミング回路の前記参照電圧を特定するための情報の記憶回路であることを特徴とする請求項８又は９記載の半導体装置。 The semiconductor integrated circuit device includes a reference voltage generation circuit and a voltage trimming circuit that adjusts the generated reference voltage, and the nonvolatile memory circuit stores information for specifying the reference voltage of the voltage trimming circuit. 10. The semiconductor device according to claim 8, wherein the semiconductor device is a memory circuit. 前記半導体集積回路装置は、チップを特定するためのセキュリティ回路を含み、前記不揮発性記憶回路は、前記セキュリティ回路のチップを特定するための情報の記憶回路であることを特徴とする請求項８又は９記載の半導体装置。
9. The semiconductor integrated circuit device includes a security circuit for specifying a chip, and the nonvolatile storage circuit is an information storage circuit for specifying a chip of the security circuit. 9. The semiconductor device according to 9.