JP2003168747A - Single twin silicon buried erasable and programmable rom - Google Patents

Abstract

<P>PROBLEM TO BE SOLVED: To provide an erasable and programmable ROM capable of saving a layout space and capable of matching the manufacturing process of a CMOS. <P>SOLUTION: The programmable ROM comprises a first and second PMOSs connected in series and the first p-type metallic oxide film semiconductor is employed as a select transistor. The gate electrode of the select transistor is connected to a select gate voltage (VSG) and a first terminal (source) is connected to a source line voltage (VSL) while the second terminal (drain) is connected in series to the first terminal of a second p-type metallic oxide semiconductor (PMOS). The second terminal of the second p-type metallic oxide film semiconductor (PMOS) is connected to the bit line voltage (VBL) and the gate electrode of the second p-type metallic oxide film semiconductor (PMOS) is used as a floating gate. <P>COPYRIGHT: (C)2003,JPO

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【発明の属する技術分野】この発明は半導体素子に関
し、特に単一の双晶ケイ素を埋め込みんだワンタイムプ
ログラミング（ＯＴＰ）メモリに関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor devices, and more particularly, to a single twin silicon embedded one-time programming (OTP) memory.

【０００２】[0002]

【従来の技術】半導体製造工程の趨勢は、超集積度（Ｕ
ＬＳＩ）技術に向かって絶え間なく発展している。不揮
発性記憶媒体製造の趨勢も、素子のサイズ縮小に向かっ
て発展している。また、不揮発性記憶媒体については、
高速アクセスと、低電力化を目指し、ポータブル・デバ
イス、ソリッドステートカメラ、ＰＣカードなどに応用
されている。2. Description of the Related Art The trend in the semiconductor manufacturing process is that the degree of ultra-integration (U
LSI) technology is constantly evolving. The trend of manufacturing non-volatile storage media is also evolving toward the reduction of device size. For the non-volatile storage medium,
It is applied to portable devices, solid-state cameras, PC cards, etc. for high-speed access and low power consumption.

【０００３】不揮発性記憶媒体は、異なる形式を含む素
子であって、例えばＥＡＲＯＭ（電気的書き換え可能メ
モリ electrically alterable read only memor
y）、ＥＥＰＲＯＭ（電気的消去型プログラマブル・ロ
ムelectrically erasable programmable read only
memory）を含み、異なる形式の素子は、それぞれ特定
の進歩的な応用がなされている。これらは、より高い持
久性と、高速化のニーズに向かって発展している。ＥＥ
ＰＲＯＭは多層双晶ケイ素の製造工程及び多層酸化ケイ
素誘電層を必要とし、複数のフォトマスクの使用するこ
とによって製造工程の時間が長くなる。よって、目下研
究の焦点はどのようにして異なる製造工程をまとめ、上
述の記憶媒体の製造工程と相補性金属酸化膜半導体（co
mplementarymetal-oxide semiconductor :CMOS）とを如
何に整合して設計するかについても、ますます重視され
てきている。A non-volatile storage medium is an element including different types, such as EAROM (electrically rewritable memory electrically alterable read only memor).
y), EEPROM (electrically erasable programmable read only)
memory), and different types of devices, each have particular advanced applications. These are evolving towards higher endurance and higher speed needs. EE
PROMs require multi-layer twin silicon fabrication processes and multi-layer silicon oxide dielectric layers, and the use of multiple photomasks lengthens the fabrication process. Therefore, the focus of the present research is how to summarize different manufacturing processes, and to compare the above-mentioned manufacturing process of the storage medium with the complementary metal oxide semiconductor (co
There is also an increasing emphasis on how to design an integrated metal-oxide semiconductor (CMOS).

【０００４】目下多くの研究はＥＰＲＯＭ、もしくはＥ
ＥＰＲＯＭについて、単一の双晶ケイ素を利用した製造
工程を課題とし、コントロールゲートをケイ素材に埋設
してイオンドーピングエリアを形成する方向に向かって
いる。かかる趨勢によって、単一の双晶ケイ素製造工程
と互換性を具えるＥＰＲＯＭ、もしくはワンタイムプロ
グラミング・メモリ（one-time prigramming：ＯＴ
Ｐ）が重要な役割を担うことになる。At present, most researches are EPROM or E
Regarding EPROMs, the problem is a manufacturing process using a single twin crystal silicon, and a control gate is buried in a silicon material to form an ion doping area. Due to such a trend, EPROM or one-time programming memory (OT) compatible with a single twin silicon manufacturing process is provided.
P) will play an important role.

【０００５】米国特許United States Patent 6,174,759
は、発明者がVerhaar等であって２００１年７月１６日
に特許が与えられた。これは埋め込み式の記憶媒体にか
かる製造方法を提供するものであって、発明の名称は”
Method of manufacturing asemiconductor device”で
ある。出願人はU.S. Philips corporation (New York,
NY)であって、出願日は１９９９年５月３日である。該
発明は、相補性金属酸化膜半導体(complementary metal
-oxide semiconductor)の製造方法と整合した記憶媒体
の製造方法を開示するものである。United States Patent 6,174,759
Was granted on July 16, 2001 by the inventor Verhaar et al. This is to provide a manufacturing method for an embedded storage medium, and the title of the invention is "
Method of manufacturing semiconductor device ”. The applicant is US Philips corporation (New York,
NY) and the filing date is May 3, 1999. The invention is directed to a complementary metal oxide semiconductor.
a method of manufacturing a storage medium that is consistent with the method of manufacturing an oxide semiconductor).

【０００６】また、Lucent Technologies, Inc.は、２
０００年５月３１日に一種の単一双晶ケイ素消去型プロ
グラマブル記憶媒体を米国特許United States Patent
6,191,980として提示した。該記憶体は制御素子と、ス
イッチング素子と、消去素子とによって双晶ケイ素フロ
ーティングゲート電極を共用する。該特許による記憶媒
体はデータの消去を安全に行うことができ、接触面のブ
レイクダウンが発生しない。Lucent Technologies, Inc.
May 31, 000, a kind of single twinned silicon erasable programmable storage medium, United States Patent
Presented as 6,191,980. In the memory, the twin crystal silicon floating gate electrode is shared by the control element, the switching element and the erasing element. The storage medium according to the patent is capable of safely erasing data and does not cause breakdown of the contact surface.

【０００７】また、台湾のMosel Vitelic, Inc. (Hsinc
hu, TW)は、一種の双晶ケイ素記憶媒体を１９９８年６
月１７日米国に特許出願し、２０００年３月２８日に特
許が与えられた。発明の名称は”single-poly flash me
mory cell for embedded application and related met
hods”であって、米国特許第６,044,018に開示される該
記憶媒体は、双晶ケイ素記憶媒体に係る製造方法であっ
て、フローティングゲートに於いてNMOS（ｎ型金属酸化
膜半導体）とPMOS（p型金属酸化膜半導体）とを電気的
に接続するものである。In addition, Mosel Vitelic, Inc. (Hsinc
hu, TW) was a kind of twinned silicon storage medium in 1998.
The patent application was filed in the United States on March 17, 2000, and the patent was granted on March 28, 2000. The title of the invention is “single-poly flash me
mory cell for embedded application and related met
The storage medium disclosed in U.S. Pat. No. 6,044,018 is a method of manufacturing a twinned silicon storage medium, wherein an NMOS (n-type metal oxide semiconductor) and a PMOS are used in a floating gate. (P-type metal oxide semiconductor) is electrically connected.

【０００８】文献IEEE transaction on electron devic
e, vol. 37, No.3, March 1990 p.675, には一種の単一
双晶ケイ素プログラマブルリードオンリーメモリ（PRO
M）が開示される。その構造上の特徴は、埋め込み式の
リードオンリーメモリを基板内のドーピングエリアに植
設してコントロールゲートとすることにある。この他の
特徴としてCMOS製造工程の整合の便宜を図る為に、メモ
リセルをトランジスターと、互いにカップリングするコ
ンデンサとに分離させたことにある。該メモリセルの構
造は、従来の２層の双晶ケイ素による記憶媒体と異な
る。更にCMOS製造工程との整合技術については、文献IE
EE JOURNAL OF SOLID STATE CIRCUITS, Vol. 29, No.
3, 1994, p. 311を参考にすることができる。その構造
は、NMOS及びPMOSを含んでなり、ゲート電極をフローテ
ィングゲートとするPMOSゲート電極下方の反転層（inve
rsion layer）及びp+ドーピングエリアをコントロール
ゲートとする正電圧をp+ドーピングエリアに印加する
と、フローティングゲートの電圧がＮＭＯＳとＰＭＯＳ
の静電容量率（capacitance ratio）によって決まる。
ＮＭＯＳとＰＭＯＳの適宜な電圧を選択することによっ
て、特定の操作モードを得ることができる。該文献によ
ればＣＭＯＳ製造工程と整合させることができる。即
ち、いわゆるＳＩＰＰＯＳ（single poly pure ＣＭ
ＯＳ）構造である。Literature IEEE transaction on electron devic
e, vol. 37, No.3, March 1990 p.675, is a kind of single-twin silicon programmable read-only memory (PRO
M) is disclosed. Its structural feature is that a buried read-only memory is implanted in a doping area in the substrate to serve as a control gate. Another feature is that the memory cell is separated into a transistor and a capacitor for coupling with each other for the convenience of matching in the CMOS manufacturing process. The structure of the memory cell is different from that of a conventional two-layer twin silicon storage medium. Further, regarding the matching technology with the CMOS manufacturing process, see IE
EE JOURNAL OF SOLID STATE CIRCUITS, Vol. 29, No.
3, 1994, p. 311, for reference. The structure includes an NMOS and a PMOS, and an inversion layer (inve) below the PMOS gate electrode having the gate electrode as a floating gate.
rsion layer) and a positive voltage with the p + doping area as the control gate is applied to the p + doping area, the floating gate voltage is changed to NMOS and PMOS.
Is determined by the capacitance ratio.
A particular operating mode can be obtained by choosing the appropriate voltages for the NMOS and PMOS. According to the document, it can be matched with the CMOS manufacturing process. That is, so-called SIPPOS (single poly pure CM)
OS) structure.

【０００９】図１に従来の単一双晶ケイ素による不揮発
性記憶媒体のレイアウトを開示する。該記憶媒体は、フ
ローティングゲートの下方にあって、基板に埋設される
ｎ＋ドーピング領域を含む。このような構造は基板の面
積をかなり浪費し、半導体技術発展の趨勢に背くもので
ある、図２には他のレイアウトによる構造を開示する。
図示による不揮発性記憶媒体はコンデンサとＰＭＯＳに
よって構成される。但し、この構造もまたコンデンサを
製造する面積を必要とする。FIG. 1 discloses a layout of a conventional single twin silicon non-volatile storage medium. The storage medium includes an n + doping region below the floating gate and embedded in the substrate. Such a structure consumes a large area of the substrate and is against the trend of semiconductor technology development. FIG. 2 shows a structure according to another layout.
The illustrated non-volatile storage medium includes a capacitor and a PMOS. However, this structure also requires an area for manufacturing the capacitor.

【００１０】[0010]

【発明が解決しようとする課題】本発明は一種の不揮発
性記憶媒体、もしくはワンタイム（ＯＴＰ）メモリであ
って、直列した２つの消去型プログラマブルリードオン
リーメモリを含むＰＭＯＳ（p型金属酸化膜半導体ｐtyp
e-metal-oxide semiconductor）を具え、相補性金属酸
化膜半導体（complementary metal-oxide semiconducto
r :CMOS）製造工程との整合に有利な構造を具えること
によって、レイアウト空間を節減できる揮発性記憶媒
体、もしくはワンタイム（ＯＴＰ）メモリを提供するこ
とを課題とする。SUMMARY OF THE INVENTION The present invention is a type of non-volatile storage medium, or one-time (OTP) memory, including a PMOS (p-type metal oxide semiconductor) including two erasable programmable read-only memories in series. ptyp
e-metal-oxide semiconductor), complementary metal-oxide semiconducto
It is an object of the present invention to provide a volatile storage medium or a one-time (OTP) memory capable of saving layout space by providing a structure advantageous for matching with a (r: CMOS) manufacturing process.

【００１１】[0011]

【課題を解決するための手段】そこで本発明者は、従来
の技術にみられる欠点に基づいて鋭意研究を重ね、コン
トロールゲートを具えない消去型プログラマブルリード
オンリーメモリにおいて、そのレイアウトはイオン打ち
込み領域と、第１、第２の導電領域とを含み、該イオン
打ち込み領域はイオン落ち込み技術によって基板に形成
される。該第１導電領域は該基板を覆い、かつ該イオン
打ち込み領域と交差して第１交差積層領域を形成してセ
レクトトランジスタのゲート電極とし、かつセレクトゲ
ート電圧（ＶＳＧ）に接続し、該第２導電領域は、該第
１導電領域の一側面で、かつ該基板上に位置し、該イオ
ン打ち込み領域と交差して第２交差積層領域を形成して
フローティングゲートとする構造に着眼し、かかる見地
に基づいて本発明の完成に至った。Therefore, the present inventor has conducted extensive studies based on the drawbacks found in the prior art, and in the erase-type programmable read-only memory having no control gate, its layout is defined as an ion implantation region. , First and second conductive regions, the ion-implanted regions are formed in the substrate by an ion-implantation technique. The first conductive region covers the substrate and intersects with the ion-implanted region to form a first intersecting laminated region which serves as a gate electrode of a select transistor and which is connected to a select gate voltage (VSG), The conductive region is located on one side surface of the first conductive region and on the substrate, and a structure in which a second intersecting laminated region is formed by intersecting the ion-implanted region to form a floating gate, and a floating gate is formed. The present invention has been completed based on the above.

【００１２】即ち、本願発明は、メモリセルにコントロ
ールゲートを配置しないためレイアウト空間を広く取れ
ることを特徴とし、半導体技術発展の趨勢に適い、かつ
ＣＭＯＳ製造工程と整合することができる。That is, the present invention is characterized in that the layout space can be widened because the control gate is not arranged in the memory cell, which is suitable for the trend of semiconductor technology development and can be matched with the CMOS manufacturing process.

【００１３】また、本願発明の消去型プログラマブルリ
ードオンリーメモリは、直列したｐ型金属酸化膜半導体
によってなるメモリセルを含んでなり、該メモリセルは
セレクトトランジスタとする第１ｐ型金属酸化膜半導体
と、第２ｐ型金属酸化膜半導体トランジスタとを含んで
なり、ゲート電極はフローティングゲートとする。また
ｐ型金属酸化膜半導体の特性を利用してドレインバイア
スから第１負電圧にする場合、該フローティングゲート
の電圧を第２負電圧する。このため、該消去型プログラ
マブルリードオンリーメモリはコントロールゲートに特
定のバイアスを印可してプログラミングを実行する必要
がない。また、該消去型プログラマブルリードオンリー
メモリは、プログラミングの操作においてゲート電極と
ドレインの電圧干渉問題（gate disturbance ahd di
sturgance）が発生することなく、好ましい信頼性を得
ることができる。The erasable programmable read-only memory of the present invention includes a memory cell made of a p-type metal oxide semiconductor in series, the memory cell being a first p-type metal oxide semiconductor serving as a select transistor, A second p-type metal oxide semiconductor transistor is included, and the gate electrode is a floating gate. When the drain bias is changed to the first negative voltage by utilizing the characteristics of the p-type metal oxide semiconductor, the voltage of the floating gate is changed to the second negative voltage. Therefore, the erase-type programmable read-only memory does not need to apply a specific bias to the control gate to execute programming. In addition, the erasable programmable read-only memory has a gate disturbance ahd dichroism problem in a programming operation.
preferred reliability can be obtained without generating sturgance).

【００１４】以下に詳述する。請求項１に記載する消去
型プログラマブルリードオンリーメモリは、少なくとも
２つの直列した第１と第２のp型金属酸化膜半導体（Ｐ
ＭＯＳ）を含んでなり、該第１ｐ型金属酸化膜半導体は
セレクトトランジスタとし、かつゲート電極をセレクト
ゲート電圧（ＶＳＧ）にカップリングするとともに、第
１ターミナル（ソース）をソースライン電圧（ＶＳＬ）
に接続し、第２ターミナル（ドレイン）は該第２ｐ型金
属酸化膜半導体の第１ターミナルに接続し、該第２ｐ型
金属酸化膜半導体のゲート電極はフローティングゲート
とし、コントロールゲートに特定のバイアスを印可する
ことなくプログラミングモードを実行し、適宜なバイア
スの条件を利用してキャリアを自動的にに該フローティ
ングゲートに注入する。The details will be described below. The erasable programmable read-only memory according to claim 1, wherein at least two first and second p-type metal oxide semiconductors (P) are connected in series.
MOS), the first p-type metal oxide semiconductor serves as a select transistor, and the gate electrode is coupled to the select gate voltage (VSG), and the first terminal (source) is connected to the source line voltage (VSL).
The second terminal (drain) is connected to the first terminal of the second p-type metal oxide semiconductor, the gate electrode of the second p-type metal oxide semiconductor is a floating gate, and a specific bias is applied to the control gate. The programming mode is executed without being applied, and carriers are automatically injected into the floating gate by utilizing a proper bias condition.

【００１５】請求項２に記載する消去型プログラマブル
リードオンリーメモリは、請求項１における消去型プロ
グラマブルリードオンリーメモリに”１”を書き込む場
合、選択されたワードラインが接地（０電圧）であっ
て、選択されないワードラインのバイアスを第１電圧と
し、選択されたビットラインを０電圧とし、選択されな
いビットのバイオスを該第１電圧とし、ソースバイアス
を該第１電圧とし、Ｎウェルを該第１電圧とする条件に
おいて、選択された該セレクトトランジスタを解放状態
（tuen on）として熱電子を該フローティングゲートに
注入する。According to another aspect of the erasable programmable read-only memory of the present invention, when "1" is written in the erasable programmable read-only memory of the first aspect, the selected word line is ground (0 voltage), The bias of the unselected word line is the first voltage, the selected bit line is the 0 voltage, the BIOS of the unselected bit is the first voltage, the source bias is the first voltage, and the N well is the first voltage. Under the condition, the selected select transistor is opened (tuen on), and thermoelectrons are injected into the floating gate.

【００１６】請求項３に記載する消去型プロマブルリー
ドオンリーメモリは、請求項２に記載する第１電圧が５
ボルトである、The erasable programmable read-only memory according to claim 3 has the first voltage of 5 according to claim 2.
Is a bolt,

【００１７】請求項４に記載する消去型プロマブルリー
ドオンリーメモリは、請求項１における消去型プログラ
マブルリードオンリーメモリに”０”を書き込む場合、
選択されたワードラインが接地（０電圧）であって、選
択されないワードラインのバイアスを第２電圧とし、選
択されたビットラインを該第２電圧とし、選択されない
ビットのバイオスを該第２電圧とし、ソースバイアスを
該第２電圧とし、Ｎウェルを該第２電圧とする条件にお
いて、デバイスが閉鎖状態にあって熱電子を該フローテ
ィングゲートに注入できないようにする。An erasable programmable read-only memory according to a fourth aspect is characterized in that when "0" is written in the erasable programmable read-only memory according to the first aspect,
The selected word line is ground (0 voltage), the bias of the unselected word line is the second voltage, the selected bit line is the second voltage, and the BIOS of the unselected bit is the second voltage. , The source bias is set to the second voltage and the N well is set to the second voltage so that the device is in a closed state and hot electrons cannot be injected into the floating gate.

【００１８】請求項５に記載する消去型プロマブルリー
ドオンリーメモリは、請求項４における第２電圧が５ボ
ルトである。In the erasable programmable read-only memory according to a fifth aspect, the second voltage according to the fourth aspect is 5 volts.

【００１９】請求項６に記載する消去型プロマブルリー
ドオンリーメモリは、請求項１における消去型プログラ
マブルリードオンリーメモリが読み取り状態の場合、選
択されたワードラインが接地（０電圧）であって、選択
されないワードラインのバイアスを第３電圧とし、選択
されたビットラインを第４電圧とし、選択されないビッ
トのバイオスを該第３電圧とし、ソースバイアスを該第
３電圧とし、Ｎウェルを該第３電圧とする条件におい
て、選択された該セレクトトランジスタを解放状態（tu
en on）として該フローティングゲートの数値を読みと
るための状態とする。The erasable programmable read-only memory according to claim 6 is selected when the erasable programmable read-only memory according to claim 1 is in a read state and the selected word line is ground (0 voltage). The bias of the unselected word line is the third voltage, the selected bit line is the fourth voltage, the BIOS of the unselected bit is the third voltage, the source bias is the third voltage, and the N well is the third voltage. The selected select transistor is released (tu
en on) is a state for reading the numerical value of the floating gate.

【００２０】請求項７に記載する消去型プロマブルリー
ドオンリーメモリは、請求項６における第３電圧が３．
３ボルトである。According to another aspect of the erasable programmable read-only memory of the present invention, the third voltage in the sixth aspect is 3.
It is 3 volts.

【００２１】請求項８に記載する消去型プロマブルリー
ドオンリーメモリは、請求項６における第４電圧が２．
３ボルトである。The erasable programmable read-only memory according to claim 8 has the fourth voltage of 2.
It is 3 volts.

【００２２】請求項９に記載する消去型プロマブルリー
ドオンリーメモリは、フローティングゲートを設けない
消去型プロマブルリードオンリーメモリであって、少な
くともイオン注入領域と、第１導電領域と、第２導電領
域とを具えてなり、該第１イオン打ち込み領域はイオン
打ち込み技術を利用して基板に形成され、該第１導電領
域は基板を覆うように形成され、且つ該イオン打ち込み
領域と交差して第１交差積層領域を形成し、セレクトト
ランジスタのゲート電極としてセレクトゲート電圧(VS
G)に接続し、該第１導電領域の側面で基盤上に位置し、
且つ該イオン打ち込み領域と交差して第２交差積層領域
を形成してフローティングゲートとすることによって、
メモリセルにコントロールゲートを配置することなく、
レイアウト空間を節減し、半導体技術の趨勢に適い、相
補性金属酸化膜半導体（CMOS）の製造工程と整合させる
ことができるようにする。The erase-type programmable read-only memory according to claim 9 is an erase-type programmable read-only memory in which a floating gate is not provided, and at least an ion implantation region, a first conductive region, and a second conductive region. Wherein the first ion-implanted region is formed in the substrate using an ion-implantation technique, the first conductive region is formed so as to cover the substrate, and the first ion-implanted region intersects the ion-implanted region to form a first ion-implanted region. A crossed laminated region is formed and a select gate voltage (VS
G), located on the substrate at the side of the first conductive region,
Further, by forming a second intersecting laminated region intersecting the ion-implanted region to form a floating gate,
Without placing a control gate in the memory cell
The layout space is saved, which is suitable for the trend of semiconductor technology and can be matched with the manufacturing process of complementary metal oxide semiconductor (CMOS).

【００２３】請求項１０記載する消去型プログラマブル
リードオンリーメモリは、請求項１におけるフローティ
ングゲートを設けない消去型プログラマブルリードオン
リーメモリに”１”を書き込む場合、選択されたワード
ラインが接地（０電圧）であって、選択されないワード
ラインのバイアスを第１電圧とし、選択されたビットラ
インを０電圧とし、選択されないビットのバイオスを該
第１電圧とし、ソースバイアスを該第１電圧とし、Ｎウ
ェルを該第１電圧とする条件において、選択された該セ
レクトトランジスタを解放状態（tuen on）として熱電
子を該フローティングゲートに注入する。According to another aspect of the erase programmable read only memory of the present invention, when "1" is written in the erase programmable read only memory having no floating gate according to claim 1, the selected word line is grounded (0 voltage). Where the bias of the unselected word line is the first voltage, the selected bit line is the 0 voltage, the BIOS of the unselected bit is the first voltage, the source bias is the first voltage, and the N well is Under the condition that the voltage is the first voltage, the selected select transistor is in a release state (tuen on), and thermoelectrons are injected into the floating gate.

【００２４】請求項１１に記載する消去型プロマブルリ
ードオンリーメモリは、請求項９における１１フローテ
ィングゲートを設けない消去型プログラマブルリードオ
ンリーメモリに”０”を書き込む場合、選択されたワー
ドラインが接地（０電圧）であって、選択されないワー
ドラインのバイアスを第２電圧とし、選択されたビット
ラインを該第２電圧とし、選択されないビットのバイオ
スを該第２電圧とし、ソースバイアスを該第２電圧と
し、Ｎウェルを該第２電圧とする条件において、デバイ
スが閉鎖状態にあって熱電子を該フローティングゲート
に注入できないようにする。According to another aspect of the present invention, in an erasable programmable read-only memory, when "0" is written in the erasable programmable read-only memory having no 11 floating gate in the ninth aspect, a selected word line is grounded ( 0 voltage), the bias of the unselected word line is the second voltage, the selected bit line is the second voltage, the BIOS of the unselected bit is the second voltage, and the source bias is the second voltage. Under the condition that the N well is set to the second voltage, the device is in a closed state so that thermionic electrons cannot be injected into the floating gate.

【００２５】請求項１２に記載する消去型プロマブルリ
ードオンリーメモリは、請求項９におけるフローティン
グゲートを設けない消去型プロマブルリードオンリーメ
モリが読み取り状態の場合、選択されたワードラインが
接地（０電圧）であって、選択されないワードラインの
バイアスを第３電圧とし、選択されたビットラインを第
４電圧とし、選択されないビットのバイオスを該第３電
圧とし、ソースバイアスを該第３電圧とし、Ｎウェルを
該第３電圧とする条件において、選択された該セレクト
トランジスタを解放状態（tuen on）として該フローテ
ィングゲートの数値を読みとるための状態とする。According to another aspect of the present invention, in the erase-type programmable read-only memory according to claim 9, when the erase-type programmable read-only memory in which the floating gate is not provided is in a read state, the selected word line is grounded (zero voltage). ), The bias of the unselected word line is the third voltage, the selected bit line is the fourth voltage, the BIOS of the unselected bit is the third voltage, the source bias is the third voltage, and Under the condition that the well is set to the third voltage, the selected select transistor is set to a release state (tuen on) to be in a state for reading the numerical value of the floating gate.

【００２６】請求項１３に記載する消去型プロマブルリ
ードオンリーメモリは、請求項９におけるフローティン
グゲートを設けない消去型プロマブルリードオンリーメ
モリのアレイにおいて、選択されないプログラミング状
態にあってセレクトトランジスタが閉鎖状態にあり、か
つフローティングからドレインに至る電圧が低いために
該消去型プロマブルリードオンリーメモリがドレインの
干渉を受けることのない信頼性を具え、かつフローティ
ングゲートはコントロールゲートによって電圧をカップ
リングさせない為、ゲート電極の干渉が発生することな
く信頼性を大きく高められる。The erase-type programmable read-only memory according to claim 13 is the array of the erase-type programmable read-only memory according to claim 9 in which the floating gate is not provided, and the select transistor is closed in the unselected programming state. In addition, since the voltage from the floating to the drain is low, the erasable programmable read-only memory has reliability that the interference of the drain does not occur, and the floating gate does not couple the voltage with the control gate. The reliability can be greatly improved without the interference of the gate electrode.

【００２７】請求項１４に記載する消去型プログラマブ
ルリードオンリーメモリは、少なくとも２つの直列した
第１と第２のp型金属酸化膜半導体（ＰＭＯＳ）含んで
なり、該第１ｐ型金属酸化膜半導体はセレクトトランジ
スタとし、該第２ｐ型金属酸化膜半導体はフローティン
グゲートとし、ｐ型金属酸化膜半導体の特性を利用して
ドレインバイアスから第１負電圧にする場合、該フロー
ティングゲートを第２負電圧にし、該消去型プログラマ
ブルリードオンリーメモリはコントロールゲートに特定
のバイアスを印可することなくプログラミングモードを
実行できるようにする。An erasable programmable read-only memory according to claim 14 comprises at least two series first and second p-type metal oxide semiconductors (PMOS), wherein the first p-type metal oxide semiconductor is A select transistor, the second p-type metal oxide semiconductor is a floating gate, and when the drain bias is changed to a first negative voltage by utilizing the characteristics of the p-type metal oxide semiconductor, the floating gate is changed to a second negative voltage, The erase-type programmable read-only memory enables a programming mode to be executed without applying a specific bias to the control gate.

【００２８】請求項１５に記載する消去型プログラマブ
ルリードオンリーメモリは、請求項１４におけるセレク
トトランジスタのゲート電極がセレクトゲート電圧（Ｖ
ＳＧ）に接続する。According to a fifteenth aspect of the present invention, in the erasable programmable read-only memory, the gate electrode of the select transistor according to the fourteenth aspect has a select gate voltage (V).
SG).

【００２９】請求項１６に記載する消去型プログラマブ
ルリードオンリーメモリは、請求項１４におけるセレク
トトランジスタの第１ターミナル（ソース）をソースラ
イン電圧（ＶＳＬ）に接続する。According to another aspect of the erase programmable read only memory of the present invention, the first terminal (source) of the select transistor of the fourteenth aspect is connected to the source line voltage (VSL).

【００３０】請求項１７に記載する消去型プログラマブ
ルリードオンリーメモリは、請求項１４におけるセレク
トトランジスタの第２ターミナル（ドレイン）を該第２
ｐ型金属酸化膜半導体（ＰＭＯＳ）に直列し、該第２ｐ
型金属酸化膜半導体（ＰＭＯＳ）の第２ターミナルをビ
ットライン電圧（ＶＢＬ）に接続する。According to another aspect of the present invention, there is provided an erasable programmable read-only memory in which the second terminal (drain) of the select transistor according to the present invention is connected to the second terminal.
In series with a p-type metal oxide semiconductor (PMOS),
The second terminal of the type metal oxide semiconductor (PMOS) is connected to the bit line voltage (VBL).

【００３１】[0031]

【発明の実施の形態】この発明は、消去型プログラマブ
ルリードオンリーメモリを製造するための新規な方法
と、その構造を提供するものであって、この発明による
消去型プログラマブルリードオンリーメモリの主な特徴
は、直列した２つのｐ型金属酸化膜半導体（ＰＭＯＳ）
を含むことにある。該素子の特性はプログラミングモー
ド時においてフローティングゲート上にバイアスを印可
する必要がないことにある。よって、素子の構造及びレ
イアウトの構造においてコントロールゲートの配置を省
くことことことできる。また、ｐ型金属酸化膜半導体
（ＰＭＯＳ）トランジスタの特性を利用し、直列にする
ことによって自動的なプログラミングが実行できるリー
ドオンリーメモリを得ることができる。いわゆる自動的
とは、プログラミングモードにおいてコントロールゲー
トに特定のバイアスを印加する必要がないことを指す。
また、本発明はｐ型金属酸化膜半導体（PMOS）を使用
し、相補性金属酸化膜半導体（CMOS）の製造工程との整
合に有利である。かかる記憶媒体の構造と効果を詳述す
るために、具体的な実施例を挙げ、図示を参照にして以
下に説明する。BEST MODE FOR CARRYING OUT THE INVENTION The present invention provides a novel method and structure for manufacturing an erasable programmable read-only memory, the main features of the erasable programmable read-only memory according to the present invention. Is two p-type metal oxide semiconductors (PMOS) in series
Is included. The characteristic of the device is that no bias needs to be applied on the floating gate during the programming mode. Therefore, the arrangement of the control gate can be omitted in the structure of the device and the layout structure. Further, by utilizing the characteristics of the p-type metal oxide semiconductor (PMOS) transistor and connecting in series, a read-only memory capable of executing automatic programming can be obtained. So-called automatic means that it is not necessary to apply a specific bias to the control gate in the programming mode.
Further, the present invention uses the p-type metal oxide semiconductor (PMOS), and is advantageous in matching with the manufacturing process of the complementary metal oxide semiconductor (CMOS). In order to describe the structure and effect of such a storage medium in detail, specific examples will be given and described below with reference to the drawings.

【００３２】[0032]

【実施例】本発明の実施例について図示を参考にして以
下に詳述する。まず、図３にこの発明による消去型プロ
グラマブルリードオンリーメモリトランジスタ素子の回
路を開示する。この発明による消去型プログラマブルリ
ードオンリーメモリは、直列された二つｐ型金属酸化膜
半導体（ＰＭＯＳ）を含み、第1ｐ型金属酸化膜半導体
（ＰＭＯＳ）をセレクトトランジスタとし、そのゲート
電極はセレクトゲート電圧(VSG)に接続する。第1ターミ
ナル（ソース）はソースライン電圧(VSL)に接続する。
また、第2ターミナル（ドレイン）は第２ｐ型金属酸化
膜半導体（ＰＭＯＳ）の第１ターミナルに接続する。Embodiments of the present invention will be described in detail below with reference to the drawings. First, FIG. 3 discloses a circuit of an erase type programmable read only memory transistor element according to the present invention. An erasable programmable read-only memory according to the present invention includes two p-type metal oxide semiconductors (PMOS) connected in series, and a first p-type metal oxide semiconductor (PMOS) is used as a select transistor whose gate electrode is a select gate voltage. Connect to (VSG). The first terminal (source) is connected to the source line voltage (VSL).
The second terminal (drain) is connected to the first terminal of the second p-type metal oxide semiconductor (PMOS).

【００３３】該第２ｐ型金属酸化膜半導体（ＰＭＯＳ）
の第２ターミナルは、ビットライン電圧(VBL)に接続す
る。該第２ｐ型金属酸化膜半導体（ＰＭＯＳ）のゲート
電極は、フローティングゲートとする。ここで注意すべ
きは、本発明による消去型プログラマブルリードオンリ
ーメモリ素子はコントロールゲートを具えないことであ
る。これは周知の技術に比して設計上の大きな突破とい
える。適宜なターミナルバイアスを利用してチャネル熱
電子のキャリアをフローティングゲートに注入する。The second p-type metal oxide semiconductor (PMOS)
The second terminal of is connected to the bit line voltage (VBL). The gate electrode of the second p-type metal oxide semiconductor (PMOS) is a floating gate. It should be noted that the erasable programmable read only memory device according to the present invention does not have a control gate. It can be said that this is a major breakthrough in design as compared with known techniques. Channel thermionic carriers are injected into the floating gate by using an appropriate terminal bias.

【００３４】図４にこの発明による消去型プログラマブ
ルリードオンリーメモリセルのレイアウトを開示する。
図示に依ればイオン打ち込み領域（２）を含む。（図示
に於いて横方向に配置した領域）一般的なイオン打ち込
み技術を利用して該イオン打ち込み領域を基板に形成す
る事ができるが、好ましい実施例はその構造に帯状構造
を含むように形成する。第１導電領域（４）と第２導電
領域（６）は、基板上にあって該基板を覆い、且つ該イ
オン打ち込み領域（２）と交差し、交差積層領域を形成
し、それぞれセレクトトランジスタのゲート電極とフロ
ーティングゲートとする。セレクトトランジスタのゲー
ト構造は、帯状構造を含み、且つセレクトゲート電圧(V
SG)に接続する。この発明は、コントロールゲートを具
えないレイアウト構成を特徴とする。よって空間を節減
することができ、半導体技術の趨勢に適い、相補性金属
酸化膜半導体（CMOS）の製造工程と整合させることがで
きる。FIG. 4 discloses the layout of the erase type programmable read only memory cell according to the present invention.
According to the drawing, the ion implantation area (2) is included. (Laterally arranged region in the figure) The ion implantation region can be formed in the substrate by using a general ion implantation technique, but the preferred embodiment is formed so that the structure includes a band structure. To do. The first conductive region (4) and the second conductive region (6) are on the substrate and cover the substrate, and intersect the ion-implanted region (2) to form a crossed laminated region, each of which is a select transistor. A gate electrode and a floating gate. The gate structure of the select transistor includes a strip-shaped structure, and the select gate voltage (V
SG). The invention features a layout configuration without a control gate. Therefore, space can be saved, which is suitable for the trend of semiconductor technology and can be matched with the manufacturing process of complementary metal oxide semiconductor (CMOS).

【００３５】ビットラインとセレクトラインとのコンタ
クトホールは、マイクロフォト及びエッチングの製造工
程を利用してイオン打ち込み領域（２）に対して形成す
る。The contact hole between the bit line and the select line is formed in the ion-implanted region (2) using the manufacturing process of microphoto and etching.

【００３６】第２導電領域（６）は、前記第１導電領域
（４）の側面で且つ基板上に位置し、イオン打ち込み領
域（２）と交差する積層領域を具え、上述のようにフロ
ーティングゲートとする。ここで注意すべき点は、周知
の技術におけるコントロールゲートとフローティングゲ
ートとをカップリングして操作の状態を制御しないこと
にある。この発明における操作のシステムは熱電子を注
入する方式（hot eloctron injection :CHE）によって
複数のビットのプログラミングを完成させる。プログラ
ミングモードにおいてデバイス素子のフローティングゲ
ートは熱電子を充電させ、フローティングゲート電圧を
０よりも小さい電圧にし、デバイスの素子の起動状態を
保持させる(cell keep on)。消去モードにおいては紫外
線照射方式で消去を行ってもよい。この場合フローティ
ングゲートに電荷の保存がない。The second conductive region (6) is located on the side surface of the first conductive region (4) and on the substrate, and has a laminated region intersecting with the ion implantation region (2), and has a floating gate as described above. And The point to be noted here is that the control gate and the floating gate in the known technique are not coupled to each other to control the operation state. The system of operation of the present invention completes programming of multiple bits by hot electron injection (CHE). In the programming mode, the floating gate of the device element is charged with thermoelectrons to bring the floating gate voltage to a voltage less than 0 and keep the activated state of the device element (cell keep on). In the erasing mode, erasing may be performed by an ultraviolet irradiation method. In this case there is no charge storage on the floating gate.

【００３７】図９及び図１０にこの発明に用いるｐ型金
属酸化膜半導体（ＰＭＯＳ）素子の特性を開示する。図
９は、ドレインの電流及び電圧特性説明図であって図１
０はゲート電極の電流及び電圧特性説明図である。図１
０においてドレインバイアスがマイナス５、若しくは６
ボルトの場合、ゲート電極電流ピーク時におけるPMOSゲ
ート電圧が約マイナス１ボルトになる。この状態におい
てキャリアが、バイアスを自動的にフローティングゲー
トに注入する必要がなくなる。よってこの発明において
は、コントロールゲートを配置する必要がない。いわゆ
る自動的とは、コントロールゲートに特定のバイアスを
印加することなくプログラミングモードを実行できるこ
とを指す。フローティングゲート電圧の下降に伴って
（マイナスに向かう）プログラミング状態が閉鎖され
る。この発明は、低電圧プログラミングを実行すること
ができ、且つ高いIG/ID効率を具える。The characteristics of the p-type metal oxide semiconductor (PMOS) element used in the present invention are disclosed in FIGS. 9 and 10. FIG. 9 is a diagram for explaining current and voltage characteristics of the drain, which is shown in FIG.
Reference numeral 0 is an explanatory diagram of current and voltage characteristics of the gate electrode. Figure 1
At 0, the drain bias is minus 5 or 6
In the case of voltage, the PMOS gate voltage at the peak of the gate electrode current becomes about -1 volt. In this state, carriers need not automatically inject the bias into the floating gate. Therefore, in the present invention, it is not necessary to arrange the control gate. So-called automatic means that the programming mode can be executed without applying a specific bias to the control gate. As the floating gate voltage drops, the programming state (towards negative) is closed. The invention can perform low voltage programming and has high IG / ID efficiency.

【００３８】この発明におけるプログラミングモード
の”１”と”０”とを書き込む状態は、表１及び図５、
図６を参考にすることができる。以下に述べる電圧及び
状態は、実施例の説明であって、この発明の実施の範囲
を限定するものではない。よって、記憶媒体技術に習熟
した者は当然のことながら操作電圧を変更して類似する
結果を得ることができる。The state of writing "1" and "0" in the programming mode according to the present invention is shown in Table 1 and FIG.
Reference can be made to FIG. The voltages and states described below are merely examples of the present invention, and do not limit the scope of the present invention. Therefore, those skilled in the storage medium technology can naturally obtain similar results by changing the operating voltage.

【００３９】表１によれば、”１”を書き込む状態にお
いて、選択されたワードラインを接地（０電圧）とし、
選択されないワードラインのバイアスを５ボルトとす
る。また、選択されたビットラインを０電圧とし、選択
されないビットラインのバイアスを５ボルトとし、ソー
スバイアスを５ボルトとし、Nウェルバイアスを５ボル
トとする。この条件に於いて選択されたセレクトトラン
ジスタのPMOSが起動（turn on）し、熱電子が第２トラ
ンジスタのフローティングゲートに注入されて”１”を
書き込んだ状態になる。According to Table 1, in the state of writing "1", the selected word line is grounded (0 voltage),
The bias of the unselected word lines is 5 volts. In addition, the selected bit line is set to 0 voltage, the bias of the unselected bit line is set to 5 volts, the source bias is set to 5 volts, and the N well bias is set to 5 volts. Under this condition, the PMOS of the select transistor selected is turned on, and thermoelectrons are injected into the floating gate of the second transistor, and "1" is written.

【００４０】”０”を書き込む状態において、選択され
たワードラインを接地（０電圧）とし、選択されないワ
ードラインのバイアスを５ボルトとする。また、選択さ
れたビットラインを５ボルトとし、選択されないビット
ラインのバイアスを５ボルトとし、ソースバイアスを５
ボルトとし、Nウェルバイアスを５ボルトとする。この
条件に於いて熱電子は素子が閉鎖された状態にあって、
フローティングゲートに注入されなくなり、数字の”
０”を定義しやすい状態になる。In the state of writing "0", the selected word line is grounded (0 voltage), and the bias of the unselected word line is 5 volts. Also, the selected bit line is set to 5 volts, the non-selected bit line is set to 5 volts, and the source bias is set to 5 volts.
And the N-well bias is 5 volts. Under these conditions, the thermoelectrons are in the closed state of the element,
No more injection into the floating gate,
It becomes easy to define "0".

【００４１】読み取りモードにおいて、選択されたワー
ドラインを接地（０電圧）とし、選択されないワードラ
インのバイアスを3.3ボルトとする。また、選択された
ビットラインを2.3ボルトとし、選択されないビットラ
インのバイアスを3.3ボルトとし、ソースバイアスを3.3
ボルトとし、Nウェルバイアスを3.3ボルトとする。仮に
メモリセルがすでにプログラミングされていれば、フロ
ーティングゲートには既に電荷が充填していて、即ちVF
G-VS<VTHP(PMOSしきい電圧)であって、メモリセルは開
放状態を維持する。プログラミングされていないメモリ
セルのフローティングゲートには、電荷が保存されてい
なく、即ちVFG-VS＝0V＞VTHP(PMOSしきい電圧)であっ
て、メモリセルは閉鎖状態を維持する。In the read mode, the selected word line is grounded (0 voltage) and the unselected word line is biased at 3.3 volts. Also, select the selected bitline to be 2.3 volts, the unselected bitline to be 3.3 volts, and the source bias to be 3.3 volts.
Volts and N-well bias is 3.3 Volts. If the memory cell is already programmed, the floating gate is already filled with charge, that is, VF
Since G-VS <VTHP (PMOS threshold voltage), the memory cell remains open. No charge is stored in the floating gate of the unprogrammed memory cell, that is, VFG-VS = 0V> VTHP (PMOS threshold voltage), and the memory cell remains closed.

【００４２】表１ Table 1

【００４３】上述のようにこの発明によるメモリセル
は、プログラミング状態に於いてコントロールゲートの
操作を必要としないで、フローティングゲートが自動的
に充電されて数値書き込み状態になる。よって本発明は
新規な消去型プログラマブルリードオンリーメモリを提
供するものであって、その特徴はコントロールゲートの
作成を省き、レイアウト面積を節減することができ、且
つCMOS製造工程と整合することができる。As described above, in the memory cell according to the present invention, the floating gate is automatically charged into the numeric write state without requiring the operation of the control gate in the programming state. Therefore, the present invention provides a novel erasable programmable read-only memory, which is advantageous in that it eliminates the production of control gates, saves the layout area, and is compatible with the CMOS manufacturing process.

【００４４】図１１はこの発明による記憶媒体のアレイ
説明図である。プログラミングモードにおいて”1”を
書き込んだ状態にあるメモリセル（I）に於いてドレイ
ンバイアスはマイナス5か若しくは6ボルトになり、セレ
クトトランジスタのゲート電極は0ボルトになる。その
他は、同一のビットライン上にあり、但しプログラミン
グの動作を行わないメモリセル（cell(II) cell(III) c
ell(IV))である。そのトランジスタは閉鎖状態にあり、
且つドレインからフローティングゲートに至る電場は、
熱電子を注入／発生させるに足りない。この為一般の積
層記憶素子に良く見られるドレインの干渉(drain distu
rbance)が発生しない。次にフローティングゲートはワ
ードラインによって電圧をカップリングさせない為、ゲ
ート電極の干渉(gate disturbance)が発生しない。FIG. 11 is an illustration of an array of storage media according to the present invention. In the memory cell (I) in which "1" is written in the programming mode, the drain bias becomes -5 or 6 volts, and the gate electrode of the select transistor becomes 0 volt. Others are memory cells (cell (II) cell (III) c that are on the same bit line but do not perform programming operation).
ell (IV)). The transistor is closed,
And the electric field from the drain to the floating gate is
Not enough to inject / generate hot electrons. Therefore, the drain interference (drain distu
rbance) does not occur. Next, since the floating gate does not couple the voltage with the word line, the gate disturbance does not occur.

【００４５】以上は本発明の好ましい実施例を開示した
ものに過ぎず、この発明の特許請求の範囲を限定するも
のではない。よってこの発明に開示される精神を離れな
い範囲内で完成された均等の効果を有する変更、若しく
は修正などは、いずれも以下の特許請求の範囲に含まれ
るものとする。The foregoing merely discloses a preferred embodiment of the present invention, and does not limit the scope of the claims of the present invention. Therefore, any changes or modifications having equivalent effects completed without departing from the spirit disclosed in the present invention shall be included in the following claims.

【００４６】[0046]

【発明の効果】本発明による不揮発性記憶媒体は、相補
性金属酸化膜半導体（complementarymetal-oxide semic
onductor :CMOS）製造工程との整合に有利な構造を具
え、かつレイアウト空間を節減することができる。The nonvolatile storage medium according to the present invention is a complementary metal-oxide semiconductor.
onductor (CMOS) It has a structure that is advantageous for matching with the manufacturing process and can save layout space.

【図面の簡単な説明】[Brief description of drawings]

【図１】 従来の技術によるレイアウトの説明図であ
る。FIG. 1 is an explanatory diagram of a layout according to a conventional technique.

【図２】 従来の技術によるレイアウトの説明図であ
る。FIG. 2 is an explanatory diagram of a layout according to a conventional technique.

【図３】 この発明による回路の説明図である。FIG. 3 is an explanatory diagram of a circuit according to the present invention.

【図４】 この発明によるレイアウト説明図である。FIG. 4 is a layout explanatory view according to the present invention.

【図５】 この発明のプログラミングモードにおいて”
１”を書き込んだ場合の断面の説明図である。FIG. 5 shows the programming mode of this invention.
It is explanatory drawing of the cross section when 1 "is written.

【図６】 この発明のプログラミングモードにおいて”
０”を書き込んだ場合の断面説明図である。FIG. 6 shows the programming mode of the present invention.
FIG. 9 is a cross-sectional explanatory view when 0 ”is written.

【図７】 この発明における読み取りモードの断面説明
図である。FIG. 7 is a cross-sectional explanatory view of a reading mode according to the present invention.

【図８】 この発明における読み取りモードの断面説明
図である。FIG. 8 is a cross-sectional explanatory view of a reading mode according to the present invention.

【図９】 ドレインの電流、及び電圧特性の説明図であ
る。FIG. 9 is an explanatory diagram of drain current and voltage characteristics.

【図１０】 ゲート電極の電流及び電圧特性の説明図で
ある。FIG. 10 is an explanatory diagram of current and voltage characteristics of a gate electrode.

【図１１】 この発明による記憶媒体に用いられるアレ
イの説明図である。FIG. 11 is an explanatory diagram of an array used in the storage medium according to the present invention.

【符号の説明】[Explanation of symbols]

２ イオン打ち込み領域 ４ 第１導電領域 ６ 第２導電領域 2 Ion implantation area 4 First conductive area 6 Second conductive area

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/792 Ｆターム(参考） 5B025 AA01 AB03 AC03 5F083 EP02 EP32 ER02 ER09 ER25 PR42 PR52 5F101 BA05 BB12 BC11 BD02 BD22 BE05 BE08 BH21 ─────────────────────────────────────────────────── ─── Continued Front Page (51) Int.Cl. ⁷ Identification Code FI Theme Coat (Reference) H01L 29/792 F Term (Reference) 5B025 AA01 AB03 AC03 5F083 EP02 EP32 ER02 ER09 ER25 PR42 PR52 5F101 BA05 BB12 BC11 BD02 BD22 BE05 BE08 BH21

Claims (17)

【特許請求の範囲】[Claims] 【請求項１】 一種の消去型プログラマブルリードオン
リーメモリであって、少なくとも２つの直列した第１と
第２のp型金属酸化膜半導体（ＰＭＯＳ）を含んでな
り、 該第１ｐ型金属酸化膜半導体はセレクトトランジスタと
し、かつゲート電極をセレクトゲート電圧（ＶＳＧ）に
カップリングするとともに、第１ターミナル（ソース）
をソースライン電圧（ＶＳＬ）に接続し、第２ターミナ
ル（ドレイン）は該第２ｐ型金属酸化膜半導体の第１タ
ーミナルに接続し、 該第２ｐ型金属酸化膜半導体のゲート電極はフローティ
ングゲートとし、 コントロールゲートに特定のバイアスを印可することな
くプログラミングモードを実行し、適宜なバイアスの条
件を利用してキャリアを自動的にに該フローティングゲ
ートに注入することを特徴とする消去型プログラマブル
リードオンリーメモリ。1. A type of erasable programmable read-only memory, comprising at least two p-type metal oxide semiconductors (PMOS) in series, said first p-type metal oxide semiconductor. Is a select transistor, the gate electrode is coupled to the select gate voltage (VSG), and the first terminal (source)
Is connected to the source line voltage (VSL), the second terminal (drain) is connected to the first terminal of the second p-type metal oxide semiconductor, and the gate electrode of the second p-type metal oxide semiconductor is a floating gate. An erasable programmable read-only memory, characterized in that a programming mode is executed without applying a specific bias to a control gate, and carriers are automatically injected into the floating gate by utilizing an appropriate bias condition. 【請求項２】 前記消去型プログラマブルリードオンリ
ーメモリに”１”を書き込む場合、選択されたワードラ
インが接地（０電圧）であって、選択されないワードラ
インのバイアスを第１電圧とし、選択されたビットライ
ンを０電圧とし、選択されないビットのバイオスを該第
１電圧とし、ソースバイアスを該第１電圧とし、Ｎウェ
ルを該第１電圧とする条件において、選択された該セレ
クトトランジスタを解放状態（tuen on）として熱電子
を該フローティングゲートに注入することを特徴とする
請求項１に記載の消去型プロマブルリードオンリーメモ
リ。2. When writing "1" to the erase-type programmable read-only memory, the selected word line is ground (0 voltage), and the bias of the unselected word line is set to the first voltage, and the selected word line is selected. The bit line is set to 0 voltage, the BIOS of the unselected bit is set to the first voltage, the source bias is set to the first voltage, and the N well is set to the first voltage. 2. The erasable programmable read-only memory according to claim 1, wherein thermoelectrons are injected into the floating gate as tuen on). 【請求項３】 前記第１電圧が５ボルトであることを特
徴とする請求項２に記載の消去型プロマブルリードオン
リーメモリ。3. The erase-type programmable read-only memory according to claim 2, wherein the first voltage is 5 volts. 【請求項４】 前記消去型プログラマブルリードオンリ
ーメモリに”０”を書き込む場合、選択されたワードラ
インが接地（０電圧）であって、選択されないワードラ
インのバイアスを第２電圧とし、選択されたビットライ
ンを該第２電圧とし、選択されないビットのバイオスを
該第２電圧とし、ソースバイアスを該第２電圧とし、Ｎ
ウェルを該第２電圧とする条件において、デバイスが閉
鎖状態にあって熱電子を該フローティングゲートに注入
できないようにすることを特徴とする請求項１に記載の
消去型プロマブルリードオンリーメモリ。4. When writing "0" to the erase-type programmable read-only memory, the selected word line is at ground (0 voltage), and the bias of the unselected word line is set to the second voltage, and the selected word line is selected. The bit line is the second voltage, the BIOS of unselected bits is the second voltage, the source bias is the second voltage, and N
2. The erasable programmable read-only memory according to claim 1, wherein the device is in a closed state to prevent hot electrons from being injected into the floating gate under the condition that the well is at the second voltage. 【請求項５】 前記第２電圧が５ボルトであることを特
徴とする請求項４に記載の消去型プロマブルリードオン
リーメモリ。5. The erasable programmable read-only memory according to claim 4, wherein the second voltage is 5 volts. 【請求項６】 前記消去型プログラマブルリードオンリ
ーメモリが読み取り状態の場合、選択されたワードライ
ンが接地（０電圧）であって、選択されないワードライ
ンのバイアスを第３電圧とし、選択されたビットライン
を第４電圧とし、選択されないビットのバイオスを該第
３電圧とし、ソースバイアスを該第３電圧とし、Ｎウェ
ルを該第３電圧とする条件において、選択された該セレ
クトトランジスタを解放状態（tuen on）として該フロ
ーティングゲートの数値を読みとるための状態とするこ
とを特徴とする請求項１に記載の消去型プロマブルリー
ドオンリーメモリ。6. When the erase-type programmable read-only memory is in a read state, the selected word line is ground (0 voltage), and the bias of the unselected word line is set to the third voltage, and the selected bit line is selected. Is a fourth voltage, the BIOS of unselected bits is the third voltage, the source bias is the third voltage, and the N-well is the third voltage. 2. The erase-type programmable read-only memory according to claim 1, wherein the floating gate is set to a state for reading the numerical value of the floating gate. 【請求項７】 前記第３電圧が３．３ボルトであること
を特徴とする請求項６に記載の消去型プロマブルリード
オンリーメモリ。7. The erasable programmable read-only memory as claimed in claim 6, wherein the third voltage is 3.3 volts. 【請求項８】 前記第４電圧が２．３ボルトであること
を特徴とする請求項６に記載の消去型プロマブルリード
オンリーメモリ。8. The erase-type programmable read-only memory according to claim 6, wherein the fourth voltage is 2.3 volts. 【請求項９】 フローティングゲートを設けない消去型
プロマブルリードオンリーメモリであって、少なくとも
イオン注入領域と、第１導電領域と、第２導電領域とを
具えてなり、 該第１イオン打ち込み領域はイオン打ち込み技術を利用
して基板に形成され、 該第１導電領域は基板を覆うように形成され、且つ該イ
オン打ち込み領域と交差して第１交差積層領域を形成
し、セレクトトランジスタのゲート電極としてセレクト
ゲート電圧(VSG)に接続し、該第１導電領域の側面で基
盤上に位置し、且つ該イオン打ち込み領域と交差して第
２交差積層領域を形成してフローティングゲートとする
ことによって、メモリセルにコントロールゲートを配置
することなく、レイアウト空間を節減し、半導体技術の
趨勢に適い、相補性金属酸化膜半導体（CMOS）の製造工
程と整合させることができるようにしたことを特徴とす
る消去型プロマブルリードオンリーメモリ。9. An erase-type programmable read-only memory having no floating gate, comprising at least an ion-implanted region, a first conductive region, and a second conductive region, wherein the first ion-implanted region is It is formed on a substrate by using an ion implantation technique, the first conductive region is formed so as to cover the substrate, and a first intersecting laminated region is formed so as to intersect with the ion implanting region and serve as a gate electrode of a select transistor. A floating gate is formed by connecting to a select gate voltage (VSG), being located on a substrate at a side surface of the first conductive region, and intersecting the ion-implanted region to form a second intersecting laminated region to form a floating gate. Complementary metal oxide semiconductor (CMOS) is suitable for the trend of semiconductor technology, saving layout space without arranging control gate in the cell. Erasable Puroma Bull read-only memory, characterized in that to be able to be aligned with the manufacturing process of. 【請求項１０】 前記フローティングゲートを設けない
消去型プログラマブルリードオンリーメモリに”１”を
書き込む場合、選択されたワードラインが接地（０電
圧）であって、選択されないワードラインのバイアスを
第１電圧とし、選択されたビットラインを０電圧とし、
選択されないビットのバイオスを該第１電圧とし、ソー
スバイアスを該第１電圧とし、Ｎウェルを該第１電圧と
する条件において、選択された該セレクトトランジスタ
を解放状態（tuen on）として熱電子を該フローティン
グゲートに注入することを特徴とする請求項９に記載の
消去型プロマブルリードオンリーメモリ。10. When "1" is written in the erasable programmable read-only memory without the floating gate, the selected word line is ground (0 voltage), and the bias of the unselected word line is set to the first voltage. And set the selected bit line to 0 voltage,
Under the condition that the BIOS of the unselected bit is the first voltage, the source bias is the first voltage, and the N well is the first voltage, the selected select transistor is set to a release state (tuen on) to generate thermoelectrons. 10. The erasable programmable read only memory according to claim 9, wherein the floating gate is injected into the floating gate. 【請求項１１】 前記フローティングゲートを設けな
い消去型プログラマブルリードオンリーメモリに”０”
を書き込む場合、選択されたワードラインが接地（０電
圧）であって、選択されないワードラインのバイアスを
第２電圧とし、選択されたビットラインを該第２電圧と
し、選択されないビットのバイオスを該第２電圧とし、
ソースバイアスを該第２電圧とし、Ｎウェルを該第２電
圧とする条件において、デバイスが閉鎖状態にあって熱
電子を該フローティングゲートに注入できないようにす
ることを特徴とする請求項９に記載の消去型プロマブル
リードオンリーメモリ。11. An erase-type programmable read-only memory having no floating gate is provided with "0".
, The selected word line is ground (0 voltage), the bias of the unselected word line is the second voltage, the selected bit line is the second voltage, and the BIOS of the unselected bit is the The second voltage,
10. The device according to claim 9, wherein the device is in a closed state and thermionic electrons cannot be injected into the floating gate under the condition that the source bias is the second voltage and the N well is the second voltage. Erasable programmable read-only memory. 【請求項１２】 前記フローティングゲートを設けない
消去型プロマブルリードオンリーメモリが読み取り状態
の場合、選択されたワードラインが接地（０電圧）であ
って、選択されないワードラインのバイアスを第３電圧
とし、選択されたビットラインを第４電圧とし、選択さ
れないビットのバイオスを該第３電圧とし、ソースバイ
アスを該第３電圧とし、Ｎウェルを該第３電圧とする条
件において、選択された該セレクトトランジスタを解放
状態（tuen on）として該フローティングゲートの数値
を読みとるための状態とすることを特徴とする請求項９
に記載の消去型プロマブルリードオンリーメモリ。12. When the erasable programmable read-only memory without the floating gate is in a read state, the selected word line is at ground (0 voltage), and the bias of the unselected word line is the third voltage. , The selected bit line is set to a fourth voltage, the unselected bit BIOS is set to the third voltage, the source bias is set to the third voltage, and the N well is set to the third voltage, the selected selection 10. The transistor is set to a released state (tuen on) so that the value of the floating gate can be read.
Erasable programmable read-only memory as described in. 【請求項１３】 前記フローティングゲートを設けない
消去型プロマブルリードオンリーメモリのアレイにおい
て、選択されないプログラミング状態にあってセレクト
トランジスタが閉鎖状態にあり、かつフローティングか
らドレインに至る電圧が低いために該消去型プロマブル
リードオンリーメモリがドレインの干渉を受けることの
ない信頼性を具え、かつフローティングゲートはコント
ロールゲートによって電圧をカップリングさせない為、
ゲート電極の干渉が発生することなく信頼性を大きく高
められることを特徴とする請求項９に記載の消去型プロ
マブルリードオンリーメモリ。13. In an array of an erasable programmable read-only memory having no floating gate, the erasing is performed because the select transistor is in a closed state in a non-selected programming state and the voltage from the floating to the drain is low. Type programmable read-only memory has the reliability not to receive the interference of the drain, and the floating gate does not couple the voltage by the control gate.
10. The erasable programmable read-only memory according to claim 9, wherein reliability is greatly enhanced without interference of the gate electrode. 【請求項１４】 一種の消去型プログラマブルリードオ
ンリーメモリであって、少なくとも２つの直列した第１
と第２のp型金属酸化膜半導体（ＰＭＯＳ）含んでな
り、 該第１ｐ型金属酸化膜半導体はセレクトトランジスタと
し、該第２ｐ型金属酸化膜半導体はフローティングゲー
トとし、 ｐ型金属酸化膜半導体の特性を利用してドレインバイア
スから第１負電圧にする場合、該フローティングゲート
を第２負電圧にし、 該消去型プログラマブルリードオンリーメモリはコント
ロールゲートに特定のバイアスを印可することなくプロ
グラミングモードを実行できるようにしたことを特徴と
する消去型プログラマブルリードオンリーメモリ。14. A type of erasable programmable read-only memory, comprising at least two first serially connected memories.
And a second p-type metal oxide semiconductor (PMOS), wherein the first p-type metal oxide semiconductor is a select transistor, the second p-type metal oxide semiconductor is a floating gate, and the p-type metal oxide semiconductor is When the drain bias is changed to the first negative voltage using the characteristics, the floating gate is changed to the second negative voltage, and the erase programmable read only memory can execute the programming mode without applying a specific bias to the control gate. An erasable programmable read-only memory characterized by the above. 【請求項１５】 前記セレクトトランジスタのゲート電
極がセレクトゲート電圧（ＶＳＧ）に接続することを特
徴とする請求項１４に記載の消去型プログラマブルリー
ドオンリーメモリ。15. The erase-type programmable read-only memory according to claim 14, wherein a gate electrode of the select transistor is connected to a select gate voltage (VSG). 【請求項１６】 前記セレクトトランジスタの第１ター
ミナル（ソース）をソースライン電圧（ＶＳＬ）に接続
することを特徴とする請求項１４に記載の消去型プログ
ラマブルリードオンリーメモリ。16. The erase-type programmable read-only memory according to claim 14, wherein the first terminal (source) of the select transistor is connected to a source line voltage (VSL). 【請求項１７】 前記セレクトトランジスタの第２ター
ミナル（ドレイン）を該第２ｐ型金属酸化膜半導体（Ｐ
ＭＯＳ）に直列し、該第２ｐ型金属酸化膜半導体（ＰＭ
ＯＳ）の第２ターミナルをビットライン電圧（ＶＢＬ）
に接続することを特徴とする請求項１４に記載の消去型
プロマブルリードオンリーメモリ。17. The second terminal (drain) of the select transistor is connected to the second p-type metal oxide semiconductor (P).
A second p-type metal oxide semiconductor (PM)
OS) 2nd terminal to bit line voltage (VBL)
15. The erasable programmable read-only memory according to claim 14, wherein the erasable programmable read-only memory is connected to a memory.