JP2006060971A - 半導体スイッチの制御装置 - Google Patents

Abstract

【課題】過渡期間における突入電流により誤遮断することなく、且つ短絡接地が発生した際には確実に半導体スイッチを遮断して回路を保護することのできる半導体スイッチの制御装置を提供する。
【解決手段】第２の配線２２に発生する配線異常により過電流が流れたとき、ＭＯＳＦＥＴ（Ｔ１）の端子間電圧（ＶDS）の大きさが判定値電圧Ｖ４を超えた際に、ＭＯＳＦＥＴ（Ｔ１）を遮断する構成を有し、ＭＯＳＦＥＴ（Ｔ１）がオンとなったときの過渡期間は、減衰器を動作させることにより端子間電圧（ＶDS）を減衰させて該端子間電圧（ＶDS）が判定値電圧Ｖ４以下になるようにする。また、減衰器が動作している期間に第２の配線２２が短絡接地した場合には、短絡電流に起因して第１の配線２１に発生する逆起電力Ｅ１の大きさを検出し、所定の判定値を超えたときに、ＭＯＳＦＥＴ（Ｔ１）を遮断する。
【選択図】 図１

Description

本発明は、電源と負荷の間に介置される半導体スイッチのオン、オフを制御する半導体スイッチの制御装置に関する。

例えば、車両に搭載されるモータ、ランプ等の負荷は、該負荷とバッテリ（電源）との間に設けられた半導体スイッチのオン、オフを操作することにより、駆動、停止を切り替えるようにしている。

このような回路において、半導体スイッチと負荷とを連結する配線に、短絡接地等に起因して過電流が流れた場合に、この半導体スイッチを保護するために、半導体スイッチの電源側端子と負荷側端子の間の電位差が、この半導体スイッチに流れる電流に比例することを利用し、該電位差が所定の値を超えた際に過電流が流れたものと判定し、配線及び半導体素子自身を保護する過電流保護方法が知られている（例えば、特開２０００−２５３５６０号公報参照）。

ところが、この方法では半導体素子がオフ状態からオン状態に移行する過渡期間においては、半導体スイッチの本質的特性により配線に異常が発生していない場合であっても半導体スイッチ両端の電位差が所定の値を超えてしまうという問題がある。

そこで、従来より、過渡期間中であっても過電流保護機能が作動し、且つ、誤判定しない過電流保護方法として、従来より以下の（Ａ１）、（Ａ２）に示す方法が用いられている。

（Ａ１）スタート直後の一定期間、過電流検出機能を停止する。即ち、一定のマスク期間を設ける。しかし、この方法では半導体スイッチの誤遮断を防止することができる反面、マスク期間中に過電流が発生した場合は検出することができず、半導体スイッチを保護することができない。また、マスク期間を最小限に設定した場合でも、スタート以前から短絡接地が発生しているような場合には保護機能の低下が避けられない。

（Ａ２）スタート直後の一定期間、過電流検出機能の感度を低下させ、半導体スイッチの端子間電圧が大きくなった場合でも、過電流判定しないようにする。具体的には、半導体スイッチの端子間電圧を増幅した後、この増幅電圧と所定の値（判定電圧）とを比較するようにし、この増幅率をスタート直後は小さい値とし、時間が経過するに連れて徐々に標準の増幅率に回復させる。

以下、（Ａ２）の方法について、図８に示す回路図を参照しながら説明する。同図において、負荷１２１と電源ＶＢとの間に半導体スイッチとしてのＮ型のＭＯＳＦＥＴ（Ｔ１０１）が設けられている。

ＭＯＳＦＥＴ（Ｔ１０１）のドレイン〜ソース間電圧ＶDSが、抵抗Ｒ１０３、Ｎ型のＭＯＳＦＥＴ（Ｔ１０２）、抵抗Ｒ１０５、及びアンプＡＭＰ１０１から成る回路により増幅され、電圧Ｖ５（＝Ｒ５の電圧降下）となって現れる。つまり、アンプＡＭＰ１０１の動作により、抵抗Ｒ１０３の両端に生じる電圧が、ドレイン〜ソース間電圧ＶDSと等しくなるように、電流Ｉ１が調節されるので、抵抗Ｒ１０５に生じる電圧Ｖ５は、電圧ＶDSを（Ｒ１０５／Ｒ１０３）倍に増幅した電圧となる。

そして、電源電圧Ｖ１を、抵抗Ｒ１０１とＲ１０２で分圧して生成される判定電圧Ｖ４と、上記の電圧Ｖ５が、比較器ＣＭＰ１０１にて比較され、Ｖ５＞Ｖ４となると過電流と判定するようになっている。

より詳細に説明すると、増幅回路はアンプＡＭＰ１０１とＭＯＳＦＥＴ（Ｔ１０２）によるフィードバック動作により、抵抗Ｒ１０３とＭＯＳＦＥＴ（Ｔ１０２）のドレインとの結合点の電圧Ｖ３が、ＭＯＳＦＥＴ（Ｔ１０１）のソース電圧Ｖ２と常に等しくなるように制御される。

その結果、抵抗Ｒ１０３の電圧降下と、ＭＯＳＦＥＴ（Ｔ１）のドレイン〜ソース間電圧ＶDS（＝Ｖ１−Ｖ２）が等しくなる。ＭＯＳＦＥＴ（Ｔ１０１）のオン抵抗をＲon、ＭＯＳＦＥＴ（Ｔ１０１）に流れる電流をＩＤ、点Ｐ１（電圧Ｖ１）→Ｒ１０３→Ｔ１０２→Ｒ１０５→グランドを流れる電流をＩ１とすると、電圧Ｖ５は、以下に示す（１）式で示すことができる。

Ｖ５＝Ｒ１０５＊Ｉ１＝Ｒ１０５＊ＶDS／Ｒ１０３
＝Ｒ１０５＊Ｒon＊ＩＤ／Ｒ１０３
＝Ｒ１０５＊Ｒon／Ｒ１０３＊ＩＤ ・・・（１）
判定電圧Ｖ４に対して、負荷電流ＩＤが正常な状態にあるとき、Ｖ５≒（１／２）＊Ｖ４となるように、抵抗Ｒ１０３、Ｒ１０５の抵抗値を選定する。負荷電流ＩＤが増加して正常状態の２倍以上になるとＶ５＞Ｖ４となり、過電流が流れたと判定される。

ここで、上記の方法で問題となるのは、スタート直後にオン抵抗Ｒonが高抵抗になる期間が存在することである。

オン抵抗Ｒonは、ＭＯＳＦＥＴ（Ｔ１０１）のゲート〜ソース間電圧ＶGSに依存する。ＭＯＳＦＥＴ（Ｔ１０１）が安定状態にあるとき、即ち、スタートから１［ｍｓ］以上経過した後では、電圧ＶGSが飽和して１０Ｖ近くに達し、オン抵抗ＲonはＦＥＴの特性で決まる一定の抵抗値、例えば、１０ｍΩ程度の低抵抗値となる。

この状態では、電圧Ｖ５は負荷電流ＩＤに比例し、正常な負荷電流ＩＤではＶ５＜Ｖ４となり、負荷電流ＩＤが２倍に増えれば電圧Ｖ５も２倍になり、Ｖ５＞Ｖ４となって過電流判定が成立する。しかし、スタート直後では、電圧ＶGSがゼロから増加を始めるので、オン抵抗Ｒonは高抵抗からスタートし、電圧ＶGSの増加に伴って徐々に抵抗値が減少し、電圧ＶGSが飽和すると低抵抗値に収束するという経緯をたどる。

即ち、スタートしてから電圧ＶGSが飽和するまでの期間は、オン抵抗Ｒonが高い抵抗値を示し、負荷電流ＩＤが正常であっても、上記（１）式に則って電圧Ｖ５が増大し、電圧Ｖ４を超えることになる。

この対策として、図８に示す回路では、ＭＯＳＦＥＴ（Ｔ１０１）がオフになり、ソース電圧Ｖ２がゼロになると、ダイオードＤ１０３により、アンプＡＭＰ１０１のプラス側入力端子電圧を強制的に引き下げ、且つ、アンプＡＭＰ１０１のマイナス側入力端子を電圧Ｖ４とダイオードＤ１０２によりプルアップして、アンプＡＭＰ１０１出力がＬレベルになるようにしている。更に、判定値電圧Ｖ４が、電圧Ｖ２の増加に連れて増加するようにダイオードＤ１０１と抵抗Ｒ１０４の回路が付加されている。

このような回路構成において、ＭＯＳＦＥＴ（Ｔ１０１）がオンとなると、電圧Ｖ２が増加し始めるが、Ｖ２＜Ｖ４−０．６Ｖの間は、アンプＡＭＰ１０１出力が低下して、電圧Ｖ５は０Ｖに保持される。電圧Ｖ２が増加して、Ｖ４−０．６Ｖを超えると、アンプＡＭＰ１０１出力が上昇し始め、電圧Ｖ５が増加する。

電圧Ｖ５の上昇速度の最大値は、アンプＡＭＰ１０１のスルーレート（応答特性）で決まる。一方、電圧Ｖ４も、電圧Ｖ２の上昇により、Ｖ２→Ｒ１０４→Ｄ１０１→Ｖ４の経路で持ち上げられて上昇する。

アンプＡＭＰ１０１のスルーレートで決まる電圧Ｖ５の最大上昇速度よりも、電圧Ｖ４の上昇速度の方が大きければＶ４＞Ｖ５が維持される。これは等価的にアンプＡＭＰ１０１のゲインを低下させたことになる。その間に電圧ＶGSが飽和すると、オン抵抗Ｒonが低抵抗値に収束し、負荷電流ＩＤが正常範囲にあれば、Ｖ５＜Ｖ４が維持され、ＭＯＳＦＥＴ（Ｔ１０１）は遮断されることなくオンを続ける。

この間に短絡接地が発生すると、電圧Ｖ２の上昇が鈍り、一方、電圧Ｖ５はスルーレートで決まる速度で短絡接地の有無に関係なく上昇するので、Ｖ５＞Ｖ４となり、比較器ＣＭＰ１０１が反転してＭＯＳＦＥＴ（Ｔ１０１）が遮断される。即ち、スタート直後の期間であっても過電流を検出し、ＭＯＳＦＥＴ（Ｔ１０１）を遮断することができる。
特開２０００−２５３５６０号公報

しかしながら、上述した従来における半導体スイッチの制御方法では、以下に示す如くの問題点がある。

（Ｂ１）アンプＡＭＰ１０１のスルーレートで決まる電圧Ｖ５の最大上昇速度よりも、電圧Ｖ４即ち電圧Ｖ２の上昇速度を速くしなければならない。即ち、アンプＡＭＰ１０１のスルーレートに依存し、且つ、頼った制御になる。

（Ｂ２）電圧Ｖ２の上昇速度は、電圧ＶGSの増加速度で決まり、ひいてはＭＯＳＦＥＴ（Ｔ１０１）のゲート容量とドライバー〜ゲート間の直列抵抗Ｒ１１０の積からなる時定数で決まる。ここで、ラジオノイズ対策のため、負荷電流ＩＤのスイッチング波形を滑らかにする必要があるときは、この時定数を大きくしたいという要望があるが、アンプＡＭＰ１０１のスルーレートの範囲内でしか時定数を大きくすることができない。従って、希望する時定数を実現するためには、アンプＡＭＰ１０１のスルーレートを小さい値に変更することも必要になる。

（Ｂ３）一方、スタート期間が終わり、ＭＯＳＦＥＴ（Ｔ１０１）が安定したオン状態になると、短絡接地（デッドショート）等による電流の急増を敏感に検出するためにはアンプＡＭＰ１０１のスルーレートは大きい方が望ましい。これは上記（Ｂ２）のニーズと相反するものとなる。

この発明は、このような従来の課題を解決するためになされたものであり、その目的とするところは、アンプのスルーレートに関係なく、且つ、半導体スイッチをオンとした直後においても回路が誤動作することなく（正常状態であれば異常と誤検出することなく）、また、過電流状態が発生すればこれを確実に検出し保護機能を動作させ、過渡期間を過ぎた後の動作には悪影響を及ぼさない制御が可能な半導体スイッチの制御装置を提供することにある。

上記目的を達成するため、本願請求項１に記載の発明は、半導体スイッチの一端が第１の配線により電源のプラス端子に接続され、他端が第２の配線により負荷に接続され、負荷の他端が前記電源のマイナス端子に接続された電力供給回路の前記半導体スイッチを制御する半導体スイッチの制御装置において、前記第２の配線に発生する配線異常により過電流が流れたとき、前記半導体スイッチの端子間電圧（ＶDS）の大きさが第１の判定値を超えたか否かを検出することにより、素子を遮断する構成を有し、前記半導体スイッチがオフからオンに移行したとき、前記第２の配線が正常であるにも関わらず前記端子間電圧（ＶDS）が前記第１の判定値（Ｖ４）を超える過渡期間は減衰器を動作させることにより前記端子間電圧（ＶDS）を減衰させて該端子間電圧（ＶDS）が前記第１の判定値以下になるようにし、前記減衰器が動作している期間に前記第２の配線が短絡接地しているとき、或いは短絡接地したときには、短絡電流に起因して前記第１の配線に発生する逆起電力（Ｅ１）の大きさを検出し、検出された逆起電力（Ｅ１）が、配線正常時の過渡電流によって発生する逆起電力よりも大きい値に設定した第２の判定値を超えたときに、前記半導体スイッチを遮断することを特徴とする。

請求項２に記載の発明は、前記減衰器を動作させる期間は、前記半導体スイッチの端子間電圧（ＶDS）を増幅し、この増幅電圧が前記電源電圧の制約により飽和した場合も含めて、前記増幅により得られる電圧（Ｖ５）が、第１の判定値（Ｖ４）を超える期間とすることを特徴とする。

請求項３に記載の発明は、前記端子間電圧を増幅して得られた電圧（Ｖ５）と、前記減衰器を経由して前記第１の判定値（Ｖ４）とを比較する比較器（ＣＭＰ１）を設け、前記第１の判定値が前記比較器の第１の入力端子に入力され、前記比較器の第２の入力端子には、第１の抵抗（Ｒ１５）を経由して前記端子間電圧の増幅結果（Ｖ５）が入力され、前記比較器の第２の入力端子と接地レベル間に減衰器用コンデンサ（Ｃ１）が配置され、前記比較器（ＣＭＰ１）の第２の入力端子がダイオード（Ｄ３）と第２の抵抗（Ｒ１６）を経由して、前記半導体スイッチの負荷側端子に接続された構成とし、前記減衰器は、前記第１の抵抗（Ｒ１５）、減衰器用コンデンサ（Ｃ１）、ダイオード（Ｄ３）、及び第２の抵抗（Ｒ１６）からなることを特徴とする。

請求項４に記載の発明は、前記端子間電圧を増幅した電圧（Ｖ５）が、前記半導体スイッチオン時の過渡期間を経過して第１の判定値（Ｖ４）より小さくなった際に、前記減衰器の機能が取り除かれることを特徴とする。

請求項５に記載の発明は、前記減衰器が動作している期間に、前記第２の配線が短絡接地しているにも関わらず、前記第１の配線に発生する逆起電力の大きさが第２の判定値を下回っている場合には、前記半導体スイッチの負荷側端子電圧（Ｖ２）の増加勾配が配線正常時に比べてより緩やかになることを検出して、前記半導体スイッチを遮断することを特徴とする。

請求項６に記載の発明は、前記半導体スイッチの負荷側端子電圧（Ｖ２）の増加勾配が配線正常時に比べてより緩やかになることを検出する方法は、前記半導体スイッチの負荷側端子電圧（Ｖ２）が前記減衰器の出力である前記比較器の第２の入力端子電圧（Ｖ６）を下回る期間が配線正常時に比べて、前記第２の配線に短絡接地が発生したときには長くなることを用いることを特徴とする。

請求項７に記載の発明は、前記請求項１〜請求項６に記載の半導体スイッチの制御装置の、前記半導体スイッチと前記負荷が前記第２の配線を経由して直列接続された回路が複数個並列に接続され、該並列回路の半導体スイッチ側が、唯一の前記第１の配線を介して電源のプラス端子に接続され、前記並列回路の負荷側が電源マイナス端子に接続された回路構成を備え、前記第１の配線に発生する逆起電力が前記第２の判定値を上回った際には、複数個の前記半導体スイッチを全て一旦オフ状態として前記各負荷に流れる電流を遮断し、その後、複数個の前記半導体スイッチを個別に再度オンさせることにより、短絡接地した第２の配線に接続した半導体スイッチのみを遮断し、正常な第２の配線に接続した半導体素子を正常に動作させるようにしたことを特徴とする。

請求項８に記載の発明は、前記請求項１〜請求項６に記載の半導体スイッチの制御装置の、前記半導体スイッチと前記負荷が前記第２の配線を経由して直列接続された回路が複数個並列に接続され、該並列回路の半導体スイッチ側が、唯一の前記第１の配線を介して電源のプラス端子に接続され、前記並列回路の負荷側が電源マイナス端子に接続された回路構成を備え、複数個の前記各半導体スイッチをオンとする信号が同時に入力された際には、一定間隔の時間差を設けて個別にオンさせるようにしたことを特徴とする。

半導体スイッチの一端が電源プラス端子に接続され、他端が負荷に接続され、該負荷の他端が電源のマイナス端子に接続され、半導体スイッチにより負荷に供給される電力が制御される電力供給回路において、半導体スイッチと負荷との間の配線（第２の配線）が短絡接地して過電流が発生する異常状態を検出するのに、半導体スイッチの端子間電圧の大きさを用いて行う方法が知られている。

この方法は、検出回路がシンプルになるという優れた特徴があるが、半導体スイッチがオンとなってからオン抵抗が安定するまでの過渡期間では、オン抵抗が安定時よりも高抵抗となり、配線が正常であっても端子間電圧が判定値を超えてしまう。即ち、過渡期間では原理的に成立しない。

この問題を解決するため、本発明では配線が正常であっても半導体スイッチの端子間電圧が判定値を超える期間を特定し、その期間内では端子間電圧から生成した信号に時定数をもった減衰器（コンデンサ充電回路）を付加して判定値と比較することにより、正常状態では半導体素子を遮断することなくオン状態に移行させる。

一方、過渡期間内に配線異常が発生した場合には、緊急処置を要する短絡接地（デッドショート）に対して、短絡電流が電源側配線（第１の配線）を流れることにより発生する半導体素子の電源側端子電圧の急低下を検出するか、或いは負荷側端子電圧の増加勾配の低下を前記時定数回路との比較で検出するかのいずれかの方法により検出して、短絡電流を遮断し、素子および配線を保護するようにした。これにより、従来の端子間電圧を用いて過電流検出する方法の問題点を解消して、シンプルな構成の過電流保護方法を実現することができる。

以下、本発明の実施形態を図面に基づいて説明する。図１は、本発明の一実施形態に係る半導体スイッチの制御装置の構成を示す回路図である。同図に示すように、この半導体スイッチの制御装置は、直流電圧が印加されて駆動する負荷１１（例えば、車両に搭載されるランプ、モータ等）と、電源ＶＢ（例えば、車両に搭載されるバッテリ）との間に配置されて、負荷１１の駆動、停止を切り換えるＭＯＳＦＥＴ（Ｔ１；半導体スイッチ）を制御するものであり、増幅回路１２と、逆起電力検出回路１３と、コンデンサ充電回路（減衰器）１４と、判定電圧生成回路１５と、比較回路１６と、駆動回路１７から構成されている。

ＭＯＳＦＥＴ（Ｔ１）のドレインは点Ｐ１と接続され、更に、点Ｐ１はインダクタンスＬ１及び抵抗Ｒw1を有する第１の配線２１を介して電源ＶＢのプラス側端子に接続されている。また、ＭＯＳＦＥＴ（Ｔ１）のソースは点Ｐ２とされ、該点Ｐ２はインダクタンスＬ２及び抵抗Ｒw2を有する第２の配線２２を介して負荷１１の一端に接続される。負荷１１の他端は、グランド（電源ＶＢのマイナス側端子）に接続される。

増幅回路１２は、点Ｐ１に発生する電圧と点Ｐ２に発生する電圧Ｖ２との差分電圧Ｖ１−Ｖ２（＝ＶDS）を所望の倍率に増幅した大きさの電圧を生成するものであり、抵抗Ｒ３（抵抗値８０［Ω］），ＭＯＳＦＥＴ（Ｔ２）及び抵抗Ｒ５（抵抗値１〜８［ＫΩ］）の直列接続回路を備え、抵抗Ｒ３の一端が点Ｐ１に接続され、抵抗Ｒ５の一端がグランドに接続される。また、アンプＡＭＰ１とダイオードＤ５と、抵抗Ｒ７（抵抗値１０［ＫΩ］），Ｒ８（抵抗値１０［ＫΩ］）を備えており、アンプＡＭＰ１のプラス側入力端子は、抵抗Ｒ７を介して抵抗Ｒ３とＭＯＳＦＥＴ（Ｔ２）のドレインとの接続点（Ｐ３）に接続されている。この接続点の電圧をＶ３とする。

また、アンプＡＭＰ１のマイナス側入力端子は、抵抗Ｒ８を介して点Ｐ２に接続され、且つ、このマイナス側入力端子は、ダイオードＤ５を介して後述する抵抗Ｒ１とＲ２の接続点（Ｐ４）に接続されている。

更に、抵抗Ｒ５は、図示のようにそれぞれ８［ＫΩ］、８［ＫΩ］、４［ＫΩ］、２［ＫΩ］の抵抗値を有する４つの抵抗を備えており、スイッチ群３１がオフのときには、抵抗Ｒ５の抵抗値が８ＫΩとなり、スイッチ群３１がオンのときには、抵抗Ｒ５の抵抗値は４つの抵抗の並列合成抵抗で１［ＫΩ］となる。

そして、該増幅回路１２は、点Ｐ２の電圧Ｖ２と、ＭＯＳＦＥＴ（Ｔ２）のドレインの電圧Ｖ３とが等しくなるように、抵抗Ｒ３，ＭＯＳＦＥＴ（Ｔ２），抵抗Ｒ５の直列接続回路に電流Ｉ１を流す。つまり、電圧Ｖ２とＶ３の差分に応じた出力信号がアンプＡＭＰ１より出力され、これによりＭＯＳＦＥＴ（Ｔ２）のゲート電圧が制御されるので、電圧Ｖ２とＶ３とが等しくなるように制御される。その結果、抵抗Ｒ５に生じる電圧Ｖ５は、点Ｐ１と点Ｐ２の差分電圧ＶDSを（Ｒ５／Ｒ３）倍した大きさとなる。

増幅回路１２の動作は、次の通りである。アンプＡＭＰ１のプラス側入力端子には、点Ｐ３の電圧Ｖ３が抵抗Ｒ７を経由して入力され、他方、マイナス側入力端子にはＭＯＳＦＥＴ（Ｔ１）のソース電圧Ｖ２が抵抗Ｒ８を経由して入力される。

そして、ＭＯＳＦＥＴ（Ｔ１）のソース電圧Ｖ２がグランドレベル以下に低下したとき、アンプＡＭＰ１の入力端子がグランドレベル以下にならないように、ダイオードＤ５が点Ｐ４とアンプＡＭＰ１のマイナス側入力端子間に設置されている。アンプＡＭＰ１の出力端子は、ＭＯＳＦＥＴ（Ｔ２）のゲートに結合されるので、Ｖ３＞Ｖ２になるとアンプＡＭＰ１の出力が上昇し、点Ｐ１→Ｒ３→Ｔ２→Ｒ５→グランドの経路を流れる電流Ｉ１が増加し、抵抗Ｒ３の電圧降下が大きくなって電圧Ｖ３が低下し、Ｖ３＝Ｖ２となる。

また、Ｖ３＜Ｖ２となると、アンプＡＭＰ１の出力が下降して電流Ｉ１が減少し、抵抗Ｒ３の電圧降下が小さくなるので、やはりＶ３＝Ｖ２となる。即ち、アンプＡＭＰ１は、Ｖ３＝Ｖ２となるようにＭＯＳＦＥＴ（Ｔ２）を介して電流Ｉ１を制御する。増幅結果は電圧Ｖ５となり、ＭＯＳＦＥＴ（Ｔ１）のオン抵抗をＲon、ＭＯＳＦＥＴ（Ｔ１）を流れる電流をＩＤとすると、ＶDS＝Ｒon＊ＩＤ＝Ｒ３＊Ｉ１であるから、前述と同様に、以下の（１）式で示すことができる。

Ｖ５＝Ｒ５＊Ｉ１
＝Ｒ５＊ＶDS／Ｒ３
＝Ｒ５＊Ｒon／Ｒ３＊ＩＤ・・・（１）
点Ｐ５の電圧Ｖ５は、抵抗Ｒ１５を経由して比較器ＣＭＰ１のプラス側入力端子に入力されるが、この入力端子とグランドとの間には、コンデンサ充電回路１４が付加されており、該コンデンサ充電回路１４が有するコンデンサＣ１が点Ｐ６とグランドとの間に設けられているので、電圧Ｖ５の上昇に対し、減衰した電圧Ｖ６となって、比較器ＣＭＰ１のプラス側入力端子に供給される。

判定電圧生成回路１５は、抵抗Ｒ１（抵抗値１０［ＫΩ］）と、抵抗Ｒ２（抵抗値１０［ＫΩ］）と、抵抗Ｒ４（抵抗値２［ＫΩ］）と、ダイオードＤ１とを有しており、抵抗Ｒ１とＲ２が直列接続され、抵抗Ｒ１の一端が点Ｐ１に接続され、抵抗Ｒ２の一端がグランドに接続されている。更に、抵抗Ｒ１，Ｒ２の接続点となる点Ｐ４は、ダイオードＤ１、抵抗Ｒ４を介して点Ｐ２に接続され、且つ点Ｐ４は、後述する比較器ＣＭＰ１のマイナス側入力端子に接続されている。ここで、点Ｐ４の電圧を判定電圧Ｖ４（第１の判定値）とする。

従って、電圧Ｖ４は抵抗Ｒ１とＲ２により、点Ｐ１の電圧Ｖ１を分圧した電圧となるので、（１／２）Ｖ１となる。また、点Ｐ４は、ダイオードＤ１，抵抗Ｒ４を介して点Ｐ２に接続され、且つ、ダイオードＤ５，抵抗Ｒ８を介して点Ｐ２に接続されているので、電圧Ｖ４は、Ｖ４−Ｖ２＞０．６［Ｖ］のときにはＤ５，Ｒ８の経路に電流が流れて（１／２）Ｖ１から引き下げられ、Ｖ４−Ｖ２＜０．６［Ｖ］及びＶ２−Ｖ４＜０．６［Ｖ］では、Ｖ４＝（１／２）Ｖ１となり、Ｖ２−Ｖ４＞０．６［Ｖ］のときにはＲ４，Ｄ１の経路に電流が流れて電圧Ｖ４は引き上げられる。ここで、０．６［Ｖ］はダイオードの電圧降下分である。

なお、点Ｐ４は、後述するコンデンサ充電回路１４のダイオードＤ４，抵抗Ｒ１７からなる直列回路も接続されているが、抵抗Ｒ１７の抵抗値は抵抗Ｒ４の抵抗値に比べて極めて大きいので、無視することができる。

コンデンサ充電回路１４は、抵抗Ｒ５の一端となる点Ｐ５に接続される抵抗Ｒ１５（抵抗値１０［ＫΩ］）を有しており、該抵抗Ｒ１５の他端となる点Ｐ６は、比較器ＣＭＰ１のプラス側入力端子に接続されている。また、該抵抗Ｒ１５に対して並列的にＭＯＳＦＥＴ（Ｔ３）が設けられている。

更に、点Ｐ６とグランドとの間には、コンデンサＣ１が設けられている。また、点Ｐ６はダイオードＤ３，抵抗Ｒ１６を介して点Ｐ２に接続されている。更に、ダイオードＤ３のカソードとグランドとの間には、ダイオードＤ２が設けられている。ダイオードＤ２は、比較器ＣＭＰ１のプラス側入力端子の電圧（Ｖ６）がグランドレベル以下に低下しないようにクランプするためのものである。

また、点Ｐ５は、トランジスタＴ４のエミッタに接続され、該トランジスタＴ４のコレクタは、抵抗Ｒ１８を介してグランドに接続され、且つ後述するＭＯＳＦＥＴ（Ｔ７）のゲートに接続されている。更に、トランジスタＴ４のベースは、抵抗Ｒ１７，ダイオードＤ４を介して点Ｐ４に接続されている。トランジスタ（Ｔ４）は、Ｖ５−Ｖ４＞１．２［Ｖ］のときオンとなる。

そして、コンデンサ充電回路１４は、ＭＯＳＦＥＴ（Ｔ３）がオフのときには、抵抗Ｒ１５とコンデンサＣ１により設定される時定数により、電圧Ｖ５の上昇に対して、点Ｐ６における電圧Ｖ６が緩やかに上昇するようにし、且つ、ＭＯＳＦＥＴ（Ｔ３）がオンのときには、電圧Ｖ５とＶ６とを略一致させる。

比較回路１６は、比較器ＣＭＰ１と、該比較器ＣＭＰ１の出力端子を５Ｖ電圧にプルアップするための抵抗Ｒ１４とを備えている。そして、比較器ＣＭＰ１のプラス側入力端子には、電圧Ｖ６が入力され、マイナス側入力端子には、電圧Ｖ４が入力される。よって、比較器ＣＭＰ１の出力信号は、Ｖ６＞Ｖ４のときには、Ｈレベルとなり、Ｖ６＜Ｖ４のときには、Ｌレベルとなる。

逆起電力検出回路１３は、抵抗Ｒ９，Ｒ１０と、ＭＯＳＦＥＴ（Ｔ５）と、抵抗Ｒ１１，Ｒ１２と、コンデンサＣ２と、ツェナーダイオードＺＤ１と、タイマー１８とを備えている。

抵抗Ｒ９，Ｒ１０は直列に接続され、抵抗Ｒ１０の一端が点Ｐ１に接続され、抵抗Ｒ９の一端となる点Ｐ７は、コンデンサＣ２に接続され、その他端側はグランドに接続されている。ＭＯＳＦＥＴ（Ｔ５）のソースは点Ｐ７に接続され、ゲートは抵抗Ｒ９とＲ１０の接続点に接続され、ドレインは抵抗Ｒ１１，Ｒ１２の直列回路を介してグランドに接続されている。また、抵抗Ｒ１１とＲ１２の接続点となる点Ｐ８はタイマー１８に接続され、該タイマー１８の出力端子は、後述するアンド回路ＡＮＤ２の一方の入力端子に接続されている。なお、点Ｐ８は電圧安定化のためのツェナーダイオードＺＤ１を介してグランドに接続されている。

そして、この逆起電力検出回路１３は、第２の配線２２が短絡接地（デッドショート）となり第１の配線に逆起電力Ｅ１が発生した際に、点Ｐ７の電圧Ｖ７が電圧Ｖ１よりも緩やかに変動することを利用して、短絡接地の発生を検知するものである。

そして、逆起電力Ｅ１がゼロのとき、即ち第１の配線２１に流れる電流が変化しないときには、コンデンサＣ２は抵抗Ｒ１０、Ｒ９により電源電圧ＶＢまで充電される。これにより、コンデンサＣ２の非接地側（点Ｐ７）の電圧Ｖ７が電圧ＶＢに等しくなる。また、第１の配線２１に短絡電流が流れると、インダクタンスＬ１により逆起電力Ｅ１が発生し、ＭＯＳＦＥＴ（Ｔ１）のドレイン電圧Ｖ１が低下する。

この際、コンデンサＣ２の非接地側電圧Ｖ７は、すぐには低下することができないので、Ｅ１＊Ｒ９／（Ｒ９＋Ｒ１０）の電圧がＭＯＳＦＥＴ（Ｔ５）のスレッショルド電圧を超えると、該ＭＯＳＦＥＴ（Ｔ５）がオンとなり、抵抗Ｒ１１、Ｒ１２の直列回路に電圧が発生する。

抵抗Ｒ１１とＲ１２の結合点Ｐ８の電圧Ｖ８がロジック回路の動作電圧５［Ｖ］を超えないように、ツェナーダイオードＺＤ１で制限している。そして、電圧Ｖ８が立ち上がるとタイマー１８が動作し、一定時間Ｈレベルの信号をアンド回路ＡＮＤ２に出力する。即ち、トランジスタ（Ｔ４）がオンしている間に、逆起電力Ｅ１が所定の判定値（第２の判定値）を上回るとアンド回路ＡＮＤ２の出力がＨレベルになり、このＨレベル信号がオア回路ＯＲ１を経由してラッチＤＦ１に入力される。

駆動回路１７は、アンド回路ＡＮＤ１，ＡＮＤ２と、ＭＯＳＦＥＴ（Ｔ７）と、オア回路ＯＲ１と、ラッチＤＦ１と、ドライバー１９と、チャージポンプ２０と、抵抗Ｒ６，Ｒ１３と、ＭＯＳＦＥＴ（Ｔ６）、及びスイッチＳＷ１を備えている。なお、スイッチＳＷ１Ａについては後述する。

アンド回路ＡＮＤ２の一方の入力端子は、タイマー１８の出力端子に接続され、他方の入力端子は、ＭＯＳＦＥＴ（Ｔ７）のソースに接続され、そのゲートは、トランジスタ（Ｔ４）のコレクタに接続されている。また、ＭＯＳＦＥＴ（Ｔ７）のドレインは、電源５Ｖに接続されている。

また、アンド回路ＡＮＤ２の出力端子はオア回路ＯＲ１の一方の入力端子に接続され、他方の入力端子は比較器ＣＭＰ１の出力端子に接続されている。そして、オア回路ＯＲ１の出力端子は、ラッチＤＦ１に連結され、該ラッチＤＦ１の＋Ｑ出力はＭＯＳＦＥＴ（Ｔ６）のゲートに接続されている。また、ラッチＤＦ１の−Ｑ出力は、アンド回路ＡＮＤ１の一方の入力端子に接続され、他方の入力端子はスイッチＳＷ１を介して電源ＶＢに接続され、且つ抵抗Ｒ６を介してグランドに接続されている。

ラッチＤＦ１は、入力信号スイッチＳＷ１がオフのときリセットされ、２種類の出力＋Ｑ及び−Ｑを出力する。＋Ｑ出力は、リセットされるとＬレベルとなり、−Ｑ出力はリセットされるとＨレベルとなる。そして、＋Ｑ出力がＨレベルとなると、ＭＯＳＦＥＴ（Ｔ６）がオンとなって、ＭＯＳＦＥＴ（Ｔ１）のゲートをグランドに接続することにより、該ＭＯＳＦＥＴ（Ｔ１）をオフとする。

アンド回路ＡＮＤ１の出力端子は、ＭＯＳＦＥＴ（Ｔ１）の駆動を制御するためのドライバー１９に接続され、ドライバー１９の出力端子は抵抗Ｒ１３を介してＭＯＳＦＥＴ（Ｔ１）のゲートに接続されている。従って、ドライバー１９は、アンド回路ＡＮＤ１の出力信号がＨレベルとなると、チャージポンプ１０より出力される電圧をＭＯＳＦＥＴ（Ｔ１）のゲートに供給して、該ＭＯＳＦＥＴ（Ｔ１）をオンとする制御を行う。

次に、上述のように構成された本実施形態に係る半導体スイッチの制御装置の動作について説明する。本実施形態に係る半導体スイッチの制御装置では、以下の（イ）〜（ハ）に示す内容に基づいて、ＭＯＳＦＥＴ（Ｔ１）の過渡状態、通常状態における制御を行う。

（イ）ＭＯＳＦＥＴ（Ｔ１）がオンとなった後、過渡状態が終了するまでの間は、ＭＯＳＦＥＴ（Ｔ１）の両端子間電圧（ドレイン〜ソース間電圧；ＶDS）を増幅した点Ｐ５の電圧Ｖ５と、判定値電圧Ｖ４を比較する代わりに、増幅した電圧Ｖ５を用いてコンデンサＣ１を充電し、コンデンサＣ１の充電電圧Ｖ６と判定値電圧Ｖ４を比較するようにする。

そして、第２の配線２２にショートが発生しておらず正常であれば、コンデンサＣ１の充電電圧が判定値Ｖ４を超えないように、コンデンサＣ１の充電時定数を設定する。これにより、第２の配線２２が正常なときの誤遮断は発生しなくなる。コンデンサ充電回路１４は、電圧Ｖ５を比較器ＣＭＰ１に入力するときの減衰器の役割を果たす。

（ロ）ＭＯＳＦＥＴ（Ｔ１）の過渡期間は、該ＭＯＳＦＥＴ（Ｔ１）のゲート容量とゲート〜ドライバー出力間に介在するゲート直列抵抗、即ち抵抗Ｒ１３の大きさにより異なるが、通常１０［μｓ］〜２００［μｓ］である。この短い期間に発生する配線異常で放置できないのは、大過電流の発生を伴う短絡接地である。

過電流がそれほど大きくならない配線異常（例えば、過電流値６０Ａ以下）については過渡期間が終了して安定状態に達してから検出し、遮断しても間に合う。従って、過渡期間に行うべき保護は、短絡接地の故障に限定して良い。ＭＯＳＦＥＴ（Ｔ１）と負荷１１の間の第２の配線２２が短絡した状態でＭＯＳＦＥＴ（Ｔ１）がオンすると、ＭＯＳＦＥＴ（Ｔ１）の負荷側端子電圧Ｖ２の増加勾配が正常配線のときに比べて緩やかになる。この配線勾配の変化（緩化）を用いて、第２の配線２２の短絡接地を検出する。そのときの判定基準として前述のコンデンサＣ１の充電電圧勾配を用いる。

（ハ）更に、ＭＯＳＦＥＴ（Ｔ１）のスタート時の過渡期間が短くなると、換言すればスイッチング速度が速くなると、短絡接地による過電流の増加速度（勾配）が大きくなり、第１の配線２１に発生する逆起電力Ｅ１が大きくなる。この逆起電力Ｅ１の大きさが配線の正常状態において突入電流等により発生する逆起電力の上限を上回ったならば、短絡接地と判定する。

上記の（イ）〜（ハ）の内容を踏まえ、以下に具体的な動作について説明する。スイッチＳＷ１がオフのときには、ラッチＤＦ１がリセットされ、＋Ｑ出力はＬレベルが出力されるので、ＭＯＳＦＥＴ（Ｔ６）がオフとなり、−Ｑ出力はＨレベルが出力されるのでアンド回路ＡＮＤ１の一方の入力がＨレベルに保持される。

また、スイッチＳＷ１がオフであることから、アンド回路ＡＮＤ１の他方の入力端子はＬレベルとなり、アンド回路ＡＮＤ１の出力信号がＬレベルとなる。従って、ＭＯＳＦＥＴ（Ｔ１）はオフとなり、ＭＯＳＦＥＴ（Ｔ１）のソース電圧Ｖ２はゼロになっている。なお、スイッチＳＷ１Ａは後の説明で用いるものであり、この場合は接続されているものとする。

そして、スイッチＳＷ１をオンとすると、アンド回路ＡＮＤ１の一方の入力信号がＨレベルとなり、他方、ラッチＤＦ１の−Ｑ出力はＨレベルとなっているので、アンド回路ＡＮＤ１の出力信号がＨレベルとなり、ＭＯＳＦＥＴ（Ｔ１）のゲートに駆動信号が供給される。

これにより、ＭＯＳＦＥＴ（Ｔ１）がオンとなり、電源ＶＢより出力される電圧が負荷１１に印加され、該負荷１１が駆動を開始する。

ＭＯＳＦＥＴ（Ｔ１）のドレイン電圧がＶ１、ソース電圧がＶ２であるから、ＭＯＳＦＥＴ（Ｔ１）のドレイン〜ソース間電圧ＶDSは、ＶDS＝Ｖ１−Ｖ２となる。そして、電圧ＶDSは、抵抗Ｒ３，Ｒ５，Ｒ７，Ｒ８，ダイオードＤ５，ＭＯＳＦＥＴ（Ｔ２），アンプＡＭＰ１からなる増幅回路１２により増幅され、増幅後の電圧が、ＭＯＳＦＥＴ（Ｔ２）のソース電圧（点Ｐ５の電圧）Ｖ５となる。

以下、配線が正常な場合の動作、短絡接地発生時の動作、複数のＦＥＴチャネルを備える場合の動作、スイッチング時間が長い場合の動作についてそれぞれ説明する。

＜配線が正常な場合の動作＞
最初に配線が正常な場合、即ち、短絡が発生していない場合には、上述した（１）式のように電圧ＶDSを増幅して電圧Ｖ５を生成するときの増幅率は、Ｒ５／Ｒ３で表される。そして、Ｒ３＝８０［Ω］であり、Ｒ５は上述したように、負荷１１の突入電流に対応するため、突入電流が流れる期間とその後の安定状態では抵抗値を変えている。スタート直後の過渡期間ではＲ５＝１［ＫΩ］とし、安定状態になるとＲ５＝８［ＫΩ］となる。

従って、安定状態ではＲ５／Ｒ３＝８［ＫΩ］／８０［Ω］＝１００であるから、増幅率は１００倍となる。負荷１１がヘッドランプ１灯である場合を考えると、安定状態であるときの負荷電流ＩＤは約５Ａである。この負荷１１を駆動するＭＯＳＦＥＴ（Ｔ１）は、通常オン抵抗がＲon＝１０［ｍΩ］程度のものを使用する。

従って、正常状態で、且つＭＯＳＦＥＴ（Ｔ１）の過渡期間終了後はＶDS＝５０ｍＶとなり、Ｖ５＝５［Ｖ］となる。

過渡期間では、Ｒ５＝１［ＫΩ］であるため、増幅率は１２．５倍となる。電圧Ｖ５の上限は電源電圧ＶＢを超えられないので、ＶＢ＝１２．５［Ｖ］とすると、電圧ＶDSが１［Ｖ］を超えている間は、アンプＡＭＰ１の出力信号が上限に張り付き、電圧Ｖ５はアンプＡＭＰ１の出力電圧の上限である電源電圧ＶＢからＭＯＳＦＥＴ（Ｔ２）のスレッショルド電圧Ｖth2だけ低い電圧まで上昇し、その電圧に保持される。即ち、Ｖ５＝ＶＢ−Ｖth2となる。このときＶ５＞Ｖ４となるように、判定電圧Ｖ４を設定する。このときの波形を図３に示す。

図３は、Ｖ１、Ｖ２、Ｖ４、Ｖ５、Ｖ６、ＩＤの各波形を示す。Ｖ１（２［Ｖ／div］，６Ｖ）の括弧内の数値は縦軸スケールを表し、縦軸１目盛りの電圧が２Ｖで、中央の目盛り（水平線）が６ＶとなるスケールでＶ１の波形が表されていることを示す。他の波形についての表示も同様である。横軸は［２０μｓ／div］である。

同図から理解されるように、ＭＯＳＦＥＴ（Ｔ１）がオフのときに（時刻ｔ１でオンとなる前）、Ｖ２＝０［Ｖ］となるので、比較器ＣＭＰ１のプラス側入力端子（点Ｐ６）の電圧Ｖ６は、ダイオードＤ３及び抵抗Ｒ１６により引き下げられ、グランドレベルに近づく。

ここで、Ｒ１５＝１０［ＫΩ］、Ｒ１６＝［３ＫΩ］、ＶＢ＝１２．５［Ｖ］、Ｖth2＝１［Ｖ］とすると、比較器ＣＭＰ１のプラス側入力端子電圧Ｖ６は、３．２５［Ｖ］となる。このとき、電圧Ｖ４はＶＢ／２＝６．２５［Ｖ］からダイオードＤ５と抵抗Ｒ８を介して、電圧Ｖ２により引き下げられるので、約４．８Ｖになっている。

従って、Ｖ６＜Ｖ４となり、比較器ＣＭＰ１の出力信号はＬレベルとなる。そして、時刻ｔ１で入力スイッチＳＷ１がオンとなると、アンド回路ＡＮＤ１の出力信号がＨレベルとなり、ＭＯＳＦＥＴ（Ｔ１）がオンとなり、ＭＯＳＦＥＴ（Ｔ１）のソース電圧Ｖ２が上昇し始める。このとき、図１に示すトランジスタ（Ｔ４）は、Ｖ５−Ｖ４＞１．２となっているので、オン状態となる。

そして、ダイオードＤ３のカソード側電圧が上昇するので、アノード側電圧、即ち比較器ＣＭＰ１のプラス側入力端子電圧Ｖ６も上昇し始める。電圧Ｖ４も初期値４．８Ｖより上昇し始め、電圧Ｖ２がＶ４＋０．６［Ｖ］を超えると、電圧Ｖ４は電圧Ｖ２により引き上げられる。このとき、過渡期間終了まで、常にＶ４＞Ｖ６となるように電圧Ｖ６の上昇速度を設定する。これにより、ＭＯＳＦＥＴ（Ｔ１）が過渡期間にある場合に、電圧Ｖ６が判定値電圧Ｖ４を上回ることはなく、過渡期間における突入電流により、ＭＯＳＦＥＴ（Ｔ１）が誤遮断するというトラブルの発生を回避することができる。

Ｖ６の上昇速度は、電圧Ｖ５、抵抗Ｒ１５の抵抗値、及びコンデンサＣ１の静電容量で決めることができる。ＶDS＞１［Ｖ］の範囲では、ＭＯＳＦＥＴ（Ｔ２）のソース電圧Ｖ５がＶ１−１［Ｖ］になっているから、この電圧Ｖ５により抵抗Ｒ１５を通してコンデンサＣ１が充電され、指数関数曲線に近い波形で電圧Ｖ６が電圧Ｖ５を目標値として上昇する。

その間に、電圧Ｖ２が上昇してＶ１−Ｖ２＜１［Ｖ］となると、アンプＡＭＰ１がフィードバック動作を始め、Ｖ３＝Ｖ２となる。配線が正常の場合には、Ｖ５＜Ｖ４となるので、トランジスタ（Ｔ４）がオフとなり、該トランジスタ（Ｔ４）のコレクタが抵抗Ｒ１８により接地される。

これにより、ＭＯＳＦＥＴ（Ｔ３）がオンとなり、Ｖ５＝Ｖ６となる。電圧Ｖ５が低下するので上昇途中にあった電圧Ｖ６も低下し、Ｖ４＞Ｖ６＝Ｖ５で安定する。配線に異常がなければ抵抗Ｒ１５、コンデンサＣ１の値を適切に設定することにより、ＭＯＳＦＥＴ（Ｔ１）は遮断されることなくスタート時の過渡期間を経て安定状態に移行する。

即ち、点Ｐ５（電圧Ｖ５）と比較器ＣＭＰ１のプラス側入力端子の間に介在する抵抗Ｒ１５、コンデンサＣ１、ダイオードＤ３、抵抗Ｒ１６とＭＯＳＦＥＴ（Ｔ１）のソース電圧Ｖ２からなる回路は、電圧Ｖ５を減衰して比較器ＣＭＰ１のプラス側入力端子に入力する減衰器と見なせる。その減衰率はオン直後に最も大きく、その後、時間経過と共に減少し、過渡期間が終了するとゼロになると解釈できる。コンデンサＣ１の容量は、Ｒ１５＝１０［ＫΩ］のとき、１０００〜１３０００［ｐｆ］の範囲になる。

こうして、配線異常が発生していない場合には、ＭＯＳＦＥＴ（Ｔ１）の過渡期間において、ＭＯＳＦＥＴ（Ｔ１）が突入電流により誤遮断することなく、確実に動作させることができる。

＜短絡接地発生時の動作＞
次に、ＭＯＳＦＥＴ（Ｔ１）と負荷１１の間を結ぶ第２の配線２２で、短絡接地が発生しているときの動作を説明する。いま、図１において、ＭＯＳＦＥＴ（Ｔ１）のソース（点Ｐ２）と負荷１１を結ぶ配線（第２の配線）のどこかで短絡接地が発生したとし、点Ｐ２から接地点までの経路、即ち第３の配線の抵抗をＲw3、及びインダクタンスをＬ３とする。

最初に、ＭＯＳＦＥＴ（Ｔ１）のスイッチング時間（過渡期間）が通常の場合、即ち、図３に示すように、スイッチング時間が約６０［μｓ］の場合について説明する。この場合は、コンデンサＣ１の値を小さく設定する。図３では、Ｒ１５＝１０ＫΩのとき、２２００ｐｆが適切な値となる。

ＭＯＳＦＥＴ（Ｔ１）がオンとなる前は、Ｖ２＝０であり、且つトランジスタ（Ｔ４）がオンとなっている。ＭＯＳＦＥＴ（Ｔ１）がオンとなった後もトランジスタ（Ｔ４）は暫くの間オン状態を継続する。トランジスタ（Ｔ４）がオンとなることにより、ＭＯＳＦＥＴ（Ｔ７）がオンとなり、アンド回路ＡＮＤ２の一方の入力がＨレベルになる。

ＭＯＳＦＥＴ（Ｔ１）のスイッチング時間が通常の場合には、短絡電流の増加勾配が大きくなり、第１の配線２１に発生する逆起電力Ｅ１が大きくなる。逆起電力Ｅ１は、コンデンサＣ２の非接地側電圧Ｖ７と点Ｐ１の電圧Ｖ１の差となって現れる。即ち、Ｖ７−Ｖ１＝Ｅ１となる。

この電圧Ｅ１が所定の値、即ち、突入電圧では発生しないような値を超えるとＭＯＳＦＥＴ（Ｔ５）がオンとなり、電圧Ｖ８が立ち上がり、タイマー１８の出力信号がＨレベルになり、アンド回路ＡＮＤ２の他方の入力信号がＨレベルになる。その結果、アンド回路ＡＮＤ２の出力信号、即ち、オア回路ＯＲ１の出力がＨレベルに変化し、ラッチＤＦ１がセットされる。

これにより、ラッチＤＦ１の＋Ｑ出力がＨレベルとなるので、ＭＯＳＦＥＴ（Ｔ６）がオンとなり、ＭＯＳＦＥＴ（Ｔ１）のゲートが接地され、ＭＯＳＦＥＴ（Ｔ１）がオフとなって、短絡電流が遮断される。即ち、トランジスタ（Ｔ４）がオンとなっている間に逆起電力Ｅ１が所定の値を超えると、短絡接地が発生したと判定してＭＯＳＦＥＴ（Ｔ１）が遮断される。このときの波形を図４に示す。

図４に示す特性図では、図３に比べ横軸のスケールが２［μｓ／div］と１０倍に拡大され、電流ＩＤが（５Ａ／div，１５Ａ）になっている。第２の配線２２が短絡接地されているため、ＭＯＳＦＥＴ（Ｔ１）のオン（時刻ｔ１）と同時に電流ＩＤが急速に立ち上がるので、第１の配線２１に逆起電力Ｅ１が発生し、電圧Ｖ１が急速に低下する。

これにより、逆起電力Ｅ１が所定の判定値を超えるので、タイマー１８の出力が立ち上がり、ＭＯＳＦＥＴ（Ｔ１）が遮断されている。短絡発生時には、ＭＯＳＦＥＴ（Ｔ１）がオンとなってから、約４［μｓ］で該ＭＯＳＦＥＴ（Ｔ１）が遮断され、この間における電流ＩＤのピークは１５［Ａ］である。高速判定・遮断により、過電流が抑制され、ＭＯＳＦＥＴ（Ｔ１）に発生する電力損失は図３に示す正常スタート時より明らかに小さいことが判る。

つまり、第２の配線２２に短絡接地が発生した場合には、逆起電力Ｅ１の発生を検知することにより、極めて短い時間でＭＯＳＦＥＴ（Ｔ１）を遮断することができ、回路及びＭＯＳＦＥＴ（Ｔ１）自体を確実に保護することができる。

＜複数のＦＥＴチャネルを備える場合の動作＞
ここで、図１に示した回路では、第１の配線２１に接続するＭＯＳＦＥＴと負荷は１個（１チャンネル）の場合について示したが、実際には、点Ｐ１とグランドとの間に複数のＭＯＳＦＥＴと負荷の直列回路（以下これを「ＦＥＴチャンネル」と呼称する）が並列に接続されることがある。このようなケースにおいて、複数のＦＥＴチャンネルが同時にオンになったとき、前述の手順により各ＦＥＴチャンネルが全てオフとなって回路を保護することができるものの、どのＦＥＴチャンネルが短絡接地して所定の値を超えるＥ１を発生させたのかを特定することができない。

このような場合には、同時にスタートした各ＦＥＴチャンネルを一旦全てオフし、その後、一定間隔で順番に再度オンとすることにより、短絡接地が発生しているＦＥＴチャンネルを特定することができる。

この操作はロジック回路により行われる。図２は、ロジック回路の一例として、５チャンネルの順番スタート回路を示す回路図である。図示のようにこの順番スタート回路は、５チャンネルの各負荷回路が有するＭＯＳＦＥＴをオン、オフ操作するためのスイッチＳＷ１１〜ＳＷ１５と、アンド回路ＡＮＤ１１〜ＡＮＤ１９と、ＤフリップフロップＤＦ１１〜ＤＦ１５と、エクスクルーシブノア回路ＸＮＯＲ１〜ＸＮＯＲ５と、クロック回路ＣＬとを有している。そして、アンド回路ＡＮＤ１１〜ＡＮＤ１５の出力信号（ＳＷ１Ａ〜ＳＷ５Ａ）が、図１に示したスイッチＳＷ１Ａに対応する。

そして、この順番スタート回路では、例えば、スイッチング時間（過渡期間）が６０［μｓ］であるとすると、６０［μｓ］間隔で１チャンネルずつ順番にオンさせる。

正常なチャンネルは過渡期間中に、所定の値を超える逆起電力Ｅ１が発生しないのでオンを継続し、短絡接地の発生している異常なチャンネルでは再度遮断される。異常なチャンネルをオンすることにより、逆起電力Ｅ１が発生したとき、他の正常なチャンネルのうち、既にオンが完了したチャンネルは遮断されることはない。

また、未だスタートの順番がこない正常なチャンネルは、逆起電力Ｅ１の発生により遮断信号が発生するけれども、この時点でオフ状態となっているので影響はない。即ち、短絡接地による逆起電力Ｅ１が検出されると、全チャンネルを一旦オフとした後、１チャンネルずつ順番に立ち上げることにより、正常チャンネルと異常チャンネルの識別が可能となる。

チャネル数が１０チャンネルあったとしても６０［μｓ］間隔で順番にスタートすることに要する時間は６００［μｓ］で済み、この遅れ時間はほとんどのケースで実用上の問題にはならない。

次いで、図２に示す回路の動作について説明する。１〜５チャンネルの各入力スイッチＳＷ１１〜ＳＷ１５が同時に入力されると、スタート回路からＳＷ１Ａ〜ＳＷ５Ａの信号がクロック信号に同期して順番に出力される。

クロック回路ＣＬより出力されるクロック信号の周期は６０［μｓ］とする。入力スイッチＳＷ１１〜ＳＷ１５はオフのときＬレベル（＝０）、オンでＨレベル（＝１）になるものとする。スイッチＳＷ１１〜ＳＷ１５がオフのとき、各ＤフリップフロップＤＦ１１〜ＤＦ１５のＱ出力が０となり、Ｑバー出力が１になる。

アンド回路ＡＮＤ１１〜１５は２入力がともに０になるので０を出力し、スイッチＳＷ１Ａ〜ＳＷ５Ａはオフ信号状態となる。そして、スイッチＳＷ１１〜１５が同時に入力されるとエクスクルーシブノア回路（ＸＮＯＲ１〜４）の出力が０になる。

クロックが立ち上がると、Ｄ端子信号が１になっているＤフリップフロップＤＦ１１のＱ出力は１になり、アンド回路ＡＮＤ１１の出力であるＳＷ１Ａが１になって第１チャンネルがオンとなる。

ところが、Ｄ端子信号がアンド回路ＡＮＤ１６〜１９を経由して入力されるＤフリップフロップＤＦ１２〜１５は、エクスクルーシブノア回路（ＸＮＯＲ１〜４）の０出力によりこれらのアンド回路が閉じるので、Ｄ端子信号は０となり、クロックが入力されることによりＤＦ１２〜１５のＱ出力は０となり、アンド回路ＡＮＤ１２〜１５の出力ＳＷ２Ａ〜ＳＷ５Ａは０のままとなり第２〜５チャンネルはオンできない。

そして、ＤフリップフロップＤＦ１１の出力が１になったことにより、ＸＮＯＲ１の出力が０から１に変化し、アンド回路ＡＮＤ１６の出力、即ち、ＤＦ１２のＤ端子信号を１に変える。２回目のクロック立ち上がりにより、ＤフリップフロップＤＦ１２のＱ出力が１に変わり、アンド回路ＡＮＤ１２の出力ＳＷ２Ａが１になる。

これにより、２回目のクロック立ち上がりにより第２チャンネルがオンする。第３〜５チャンネルはエクスクルーシブノア回路ＸＮＯＲ２〜４の０出力によりオンできない。第２チャンネルのオンにより、エクスクルーシブノア回路ＸＮＯＲ２の出力が０から１に変化する。

以上の動作を整理すると、エクスクルーシブノア回路ＸＮＯＲ１〜４とアンド回路ＡＮＤ１６〜ＡＮＤ１９により、スイッチＳＷ１１からＳＷ１５の順番に優先順位がつけられ、クロックが立ち上がる毎に優先順位の高いチャンネルから順番にオンする。

スイッチＳＷ１Ａ（第１チャンネル）はクロックの立ち上がりに同期して無条件でオンするが、スイッチＳＷ５Ａ（第５チャンネル）はエクスクルーシブノア回路ＸＮＯＲ１〜ＸＮＯＲ４の出力が全て１になったときのみクロックに同期してオンできる。エクスクルーシブノア回路ＸＮＯＲ１〜ＸＮＯＲ４の出力が１ということはそのチャンネルがオフ→オン、またはオン→オフの過渡期間にない、言い換えれば安定してオンかオフの状態であることを示す。このロジック回路を用いれば２チャンネル以上にオン信号が同時に入っても１チャンネルずつ順番に立ち上げる動作が可能となる。

このような構成を採ることにより、複数チャンネルの負荷回路が存在する際に、第１の配線２１にて短絡接地時の逆起電力Ｅ１が発生した場合には、各チャンネルを全て遮断し、その後、図２に示すスイッチＳＷ１１〜ＳＷ１５を順次オンとしていく。これにより、短絡接地が発生しているチャンネルは起動することができず、短絡接地の発生していない正常なチャンネルは起動することができる。

従って、複数チャンネルを有する場合においても、確実且つ迅速に短絡接地の発生しているチャンネルを特定してこれを遮断し、その他の正常なチャンネルについては通常通り駆動させることができるようになる。

＜スイッチング時間が長い場合の動作＞
次に、ＭＯＳＦＥＴ（Ｔ１）のスイッチング時間が長い場合の過電流検出、保護について説明する。スイッチング時間を長くする必要がある例として、Day time running lightのために行われるヘッドランプのデューティー制御がある。１００［Ｈｚ］，２０［％］のデューティー制御を行うとき、ラジオノイズの発生を抑えるためスイッチング時間を長くして電流波形の立ち上がり、立下りが滑らかになるように制御する。

このときのスイッチング時間（過渡期間）は、約２００［μｓ］になる。そのときの波形を図５に示す。電圧Ｖ２、つまり判定値Ｖ４の上昇勾配が緩やかになるので、Ｖ４＞Ｖ６が成立するようにＣ１＊Ｒ１５の時定数を大きくして、ＣＭＰ１のプラス側入力電圧Ｖ６の立ち上がりも緩やかにしなければならない。

図５では、Ｒ１５＝１０［ＫΩ］のとき、Ｃ１＝１２２００［ｐｆ］としている。スイッチング時間が長くなると、ＭＯＳＦＥＴ（Ｔ１）のドレイン〜ソース間電圧ＶDSの減少が緩やかになるため、短絡接地が発生しても電流の立ち上がり勾配が緩やかになり、逆起電力Ｅ１が判定値を超えない。

従って、逆起電力Ｅ１を検出することでは、短絡接地の発生を検知することができない。図６に、図５と同じ仕様で短絡接地させた場合の波形を示す。図４に比べて横軸が５０［μｓ／div］と１／２５の速度で表示されている。短絡接地発生後の、初期の電圧Ｖ１の低下が少ないので、電圧Ｖ５の低下も少なくなりコンデンサＣ１の充電電圧、即ち電圧Ｖ６の増加勾配は正常時に比べそれほど低下しない。

一方、電圧Ｖ２は短絡接地により増加勾配が正常時に比べ緩やかになる。その結果Ｖ６＞Ｖ２の期間が、図５に比べて長くなる。また、Ｖ４＞Ｖ２の間は判定値電圧Ｖ４の増加勾配は電圧Ｖ１が低下することにより、緩やかになることもあって、Ｖ４＝Ｖ６となり、ＭＯＳＦＥＴ（Ｔ１）が遮断される。即ち、短絡接地が発生すると電圧Ｖ２、Ｖ４の増加勾配が正常時より緩やかになるのに対して、電圧Ｖ６の増加勾配は正常時に比べて低下するものの電圧Ｖ２、Ｖ４よりは低下量が少ないので、短絡接地を検出することができる。図５の、Ｖ２、Ｖ４、Ｖ５の波形と図６のそれらを重ね合わせて図７に示す。

短絡接地がよりシビアになるほど、換言すれば短絡回路の抵抗Ｒw3、Ｌ３が小さくなるほど電圧Ｖ２の増加勾配は緩やかになるが、電圧Ｖ２の勾配が電圧Ｖ６の勾配を下回る範囲ではＭＯＳＦＥＴ（Ｔ１）をオンとしてから遮断するまでの時間がほぼ一定になる。

また、短絡接地の程度が軽微になり、電圧Ｖ２の勾配が大きくなるに連れて、遮断までの時間が長くなり、更に軽微になり、正常状態の突入電流に近づくと検出しなくなる。このようなケースでは過渡期間終了後に別な過電流検出方法で異常（軽微な短絡接地）を検出することになるが、異常の程度が軽微、即ち正常電流に近づくので、過渡期間終了後に検出・遮断しても問題にはならない。

従って、スイッチング時間が長い場合で、逆起電力Ｅ１の大きさで短絡接地を検出することができない場合であっても、確実にＭＯＳＦＥＴ（Ｔ１）を遮断して、該ＭＯＳＦＥＴ（Ｔ１）及び回路を保護することができる。

また、図１に示した回路では、過渡期間終了後は電圧ＶDSの大きさを用いて過電流を検出する。即ち、過渡期間の過電流検出方法とその後の安定状態における過電流検出方法は異なり、２種類の検出方法を切り換え使用している。その切り換えは、トランジスタ（Ｔ４）のオン、オフにより行われるが、切り換えが瞬間的に行われるので、過電流検出の空白期間が発生しない。これも本発明の特徴である。

短絡接地が発生した際に、半導体スイッチ及び回路を確実に保護する上で極めて有用である。

本発明の一実施形態に係る半導体スイッチの制御装置の構成を示す回路図である。 複数のＦＥＴチャンネルを備える回路を、順次オンさせるための回路図である。 スイッチング時間が通常の場合の、通常時における各信号の変化を示す特性図である。 スイッチング時間が通常の場合の、短絡接地発生時における各信号の変化を示す特性図である。 スイッチング時間が長い場合の、通常時における各信号の変化を示す特性図である。 スイッチング時間が長い場合の、短絡接地発生時における各信号の変化を示す特性図である。 図５，図６を重ね合わせて記載した特性図である。 従来における半導体スイッチの制御装置の回路図である。

符号の説明

１１ 負荷
１２ 増幅回路
１３ 逆起電力検出回路
１４ コンデンサ充電回路（減衰器）
１５ 判定電圧生成回路
１６ 比較回路
１７ 駆動回路
１８ タイマー
１９ ドライバー
２０ チャージポンプ
２１ 第１の配線
２２ 第２の配線
２３ 第３の配線
ＶＢ 電源（バッテリ）
ＣＭＰ１ 比較器

Claims (8)

1. 半導体スイッチの一端が第１の配線により電源のプラス端子に接続され、他端が第２の配線により負荷に接続され、負荷の他端が前記電源のマイナス端子に接続された電力供給回路の前記半導体スイッチを制御する半導体スイッチの制御装置において、
   前記第２の配線に発生する配線異常により過電流が流れたとき、前記半導体スイッチの端子間電圧（ＶDS）の大きさが第１の判定値を超えたか否かを検出することにより、素子を遮断する構成を有し、
   前記半導体スイッチがオフからオンに移行したとき、前記第２の配線が正常であるにも関わらず前記端子間電圧（ＶDS）が前記第１の判定値（Ｖ４）を超える過渡期間は減衰器を動作させることにより前記端子間電圧（ＶDS）を減衰させて該端子間電圧（ＶDS）が前記第１の判定値以下になるようにし、
   前記減衰器が動作している期間に前記第２の配線が短絡接地しているとき、或いは短絡接地したときには、短絡電流に起因して前記第１の配線に発生する逆起電力（Ｅ１）の大きさを検出し、検出された逆起電力（Ｅ１）が、配線正常時の過渡電流によって発生する逆起電力よりも大きい値に設定した第２の判定値を超えたときに、前記半導体スイッチを遮断することを特徴とする半導体スイッチの制御装置。
2. 前記減衰器を動作させる期間は、前記半導体スイッチの端子間電圧（ＶDS）を増幅し、この増幅電圧が前記電源電圧の制約により飽和した場合も含めて、前記増幅により得られる電圧（Ｖ５）が、第１の判定値（Ｖ４）を超える期間とすることを特徴とする請求項１に記載の半導体スイッチの制御装置。
3. 前記端子間電圧を増幅して得られた電圧（Ｖ５）と、前記減衰器を経由して前記第１の判定値（Ｖ４）とを比較する比較器（ＣＭＰ１）を設け、
   前記第１の判定値が前記比較器の第１の入力端子に入力され、
   前記比較器の第２の入力端子には、第１の抵抗（Ｒ１５）を経由して前記端子間電圧の増幅結果（Ｖ５）が入力され、
   前記比較器の第２の入力端子と接地レベル間に減衰器用コンデンサ（Ｃ１）が配置され、
   前記比較器（ＣＭＰ１）の第２の入力端子がダイオード（Ｄ３）と第２の抵抗（Ｒ１６）を経由して、前記半導体スイッチの負荷側端子に接続された構成とし、
   前記減衰器は、前記第１の抵抗（Ｒ１５）、減衰器用コンデンサ（Ｃ１）、ダイオード（Ｄ３）、及び第２の抵抗（Ｒ１６）からなることを特徴とする請求項２に記載の半導体スイッチの制御装置。
4. 前記端子間電圧を増幅した電圧（Ｖ５）が、前記半導体スイッチオン時の過渡期間を経過して第１の判定値（Ｖ４）より小さくなった際に、前記減衰器の機能が取り除かれることを特徴とする請求項３に記載の半導体スイッチの制御装置。
5. 前記減衰器が動作している期間に、前記第２の配線が短絡接地しているにも関わらず、前記第１の配線に発生する逆起電力の大きさが第２の判定値を下回っている場合には、前記半導体スイッチの負荷側端子電圧（Ｖ２）の増加勾配が配線正常時に比べてより緩やかになることを検出して、前記半導体スイッチを遮断することを特徴とする請求項３に記載の半導体スイッチの制御装置。
6. 前記半導体スイッチの負荷側端子電圧（Ｖ２）の増加勾配が配線正常時に比べてより緩やかになることを検出する方法は、前記半導体スイッチの負荷側端子電圧（Ｖ２）が前記減衰器の出力である前記比較器の第２の入力端子電圧（Ｖ６）を下回る期間が配線正常時に比べて、前記第２の配線に短絡接地が発生したときには長くなることを用いることを特徴とする請求項５に記載の半導体スイッチの制御装置。
7. 前記請求項１〜請求項６に記載の半導体スイッチの制御装置の、前記半導体スイッチと前記負荷が前記第２の配線を経由して直列接続された回路が複数個並列に接続され、該並列回路の半導体スイッチ側が、唯一の前記第１の配線を介して電源のプラス端子に接続され、前記並列回路の負荷側が電源マイナス端子に接続された回路構成を備え、
   前記第１の配線に発生する逆起電力が前記第２の判定値を上回った際には、複数個の前記半導体スイッチを全て一旦オフ状態として前記各負荷に流れる電流を遮断し、その後、複数個の前記半導体スイッチを個別に再度オンさせることにより、短絡接地した第２の配線に接続した半導体スイッチのみを遮断し、正常な第２の配線に接続した半導体素子を正常に動作させるようにしたことを特徴とする半導体スイッチの制御装置。
8. 前記請求項１〜請求項６に記載の半導体スイッチの制御装置の、前記半導体スイッチと前記負荷が前記第２の配線を経由して直列接続された回路が複数個並列に接続され、該並列回路の半導体スイッチ側が、唯一の前記第１の配線を介して電源のプラス端子に接続され、前記並列回路の負荷側が電源マイナス端子に接続された回路構成を備え、
   複数個の前記各半導体スイッチをオンとする信号が同時に入力された際には、一定間隔の時間差を設けて個別にオンさせるようにしたことを特徴とする半導体スイッチの制御装置。